JP5831222B2 - パルス発生器および半導体集積回路 - Google Patents

Description

開示の技術は、パルス発生器および半導体集積回路に関する。

近年、超広帯域（ＵＷＢ：Ultra Wide Band）通信やＵＷＢレーダーが注目され、様々な技術開発がなされている。例えば、ＵＷＢ通信は、パルスの時間幅が短いほど広帯域化されるため、伝送レートを向上させることができる。

このようなＵＷＢ通信やＵＷＢレーダーを実現するために、短パルスを信号源として用いる方式、或いは、バースト発振回路を用いる方式が利用されている。例えば、バースト発振回路を用いる方式は、バースト発振回路をバースト制御信号に合わせてＯＮ／ＯＦＦ制御し、バースト発振回路をある一定期間だけ発振させてバースト発振信号を発生する。

ところで、従来、ＵＷＢ通信やＵＷＢレーダーに適用するためのパルス発生器としては、様々なものが提案されている。

特開２００７−１７４０８７号公報

Tuan-Anh Phan et al., "A 18-pJ/Pulse OOK CMOS Transmitter for Multiband UWB Impulse Radio," IEEE Microwave and Wireless Components Letters, Vol. 17, No. 9, September 2007

上述したように、ＵＷＢ通信やＵＷＢレーダーに適用するパルス発生器として、バースト発振回路をバースト制御信号に合わせてＯＮ／ＯＦＦ制御するものが利用されている。

すなわち、バースト発振回路（差動増幅回路）の差動端子間にトランジスタスイッチを設け、バースト制御信号が高レベル『Ｈ』のときはスイッチをＯＦＦ（発振状態）し、低レベル『Ｌ』のときはスイッチをＯＮ（発振停止）するパルス発生器が提案されている。

しかしながら、上述したパルス発生器では、トランジスタスイッチをＯＮからＯＦＦへ切り換えてから実際に発振が開始するまで、すなわち、発振が立ち上がるまでの時間に遅れが生じることになる。

この発振が立ち上がるまでの時間の遅れは、数十ＧＨｚ（例えば、６０ＧＨｚ〜９０ＧＨｚ）程度のパルス信号（キャリア）を使用するＵＷＢ通信やＵＷＢレーダーにおいては、大きな問題になっている。

開示の技術の一実施形態によれば、バースト発振信号を発生するバースト発振回路と、前記バースト発振回路による発振を強制的に開始させる発振開始トリガ信号を生成する発振開始トリガ生成回路と、前記バースト発振回路の発振状態を制御するバースト制御信号を生成するバースト制御信号生成回路と、を有し、前記バースト発振回路は、前記バースト制御信号が第１レベルのときに発振停止状態となり、且つ、前記バースト制御信号が前記第１レベルとは異なる第２レベルのときに発振可能状態となり、前記発振開始トリガ生成回路は、前記バースト制御信号が前記第１レベルから前記第２レベルへ変化するタイミングに従って、順番に極性が反転する前記発振開始トリガ信号を生成する、ことを特徴とするパルス発生器が提供される。

開示のパルス発生器および半導体集積回路は、発振が立ち上がるまでの時間を短縮することができるという効果を奏する。

図１は、超広帯域通信方式の一例を説明するための図である。 図２は、超広帯域通信方式の他の例を説明するための図である。 図３は、図２に示す超広帯域通信方式を実現するパルス発生器の一例を示す回路図である。 図４は、図３のパルス発生器における振幅成長を説明するための図である。 図５は、本実施例の半導体集積回路を説明するための図である。 図６は、パルス発生器の第１実施例の要部を示す回路図である。 図７は、パルス発生器の第２実施例を示す回路図である。 図８は、パルス発生器の第３実施例を示す回路図である。 図９は、図８に示すパルス発生器の動作を説明するための図である。 図１０は、本実施例のパルス発生器による発振の立ち上がりを説明するための図である。

まず、パルス発生器の実施例を詳述する前に、超広帯域（ＵＷＢ）通信方式の例、並びに、パルス発生器およびその問題点を図１〜図４を参照して説明する。

図１は、超広帯域通信方式の一例を説明するための図であり、短パルスを信号源として用いるものを示す。図１において、参照符号１０１はベースバンド回路、１０２はパルス発生器、そして、１０３はバンドパスフィルタを示す。

図１に示されるように、短パルスを信号源として用いるＵＷＢ通信方式において、ベースバンド回路１０１は、例えば、データＤＡＴＡ（『１１０１…』）から生成した変調前のベースバンド信号を処理してパルス発生器１０２へ出力する。

パルス発生器１０２は、例えば、データ『１１０１…』に対応した時間幅τの短パルスを発生し、さらに、バンドパスフィルタ１０３により帯域制限された後、データ『１１０１…』に対応した信号（高周波パルス信号）が出力される。

このような短パルスを信号源として用いるＵＷＢ通信方式は、高価なバンドパスフィルタ１０３が必要になるため、パルス発生器が高価格になる。

図２は、超広帯域通信方式の他の例を説明するための図であり、ある一定時間だけ発振するバースト発振回路を用いるものを示す。図２において、参照符号２０１はベースバンド回路、２０２はバースト制御信号生成回路、そして、２０３はバースト発振回路を示す。

図２に示されるように、バースト発振回路を用いるＵＷＢ通信方式において、ベースバンド回路２０１は、例えば、データＤＡＴＡ（『１１０１…』）から生成した変調前のベースバンド信号を処理してバースト制御信号生成回路２０２へ出力する。

バースト制御信号生成回路２０２は、例えば、データ『１１０１…』に対応したバースト制御信号ＢＣＳを生成してバースト発振回路２０３へ出力する。

バースト発振回路２０３は、バースト制御信号ＢＣＳに従って制御され、例えば、ＢＣＳが『Ｈ』のときに発振を行い（発振ＯＮ）、また、ＢＣＳが『Ｌ』のときに発振を停止する（発振ＯＦＦ）。

図３は、図２に示す超広帯域通信方式を実現するパルス発生器の一例を示す回路図であり、バースト制御信号生成回路２０２およびバースト発振回路２０３を示す。

図３に示されるように、バースト制御信号生成回路２０２は、データＤＡＴＡおよびクロックＣＬＫを受け取る増幅器２２１および負荷２２２を含み、例えば、前述した図２に示すようなバースト制御信号ＢＣＳを生成する。

バースト発振回路２０３は、ｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタ２３１，２３２、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタ２３３、負荷素子２３４，２３５、および、キャパシタ２３６〜２３９を有する差動増幅回路として構成されている。

ここで、ｎＭＯＳトランジスタ２３１および２３２は、キャシタ２３６および２３７を介してそれぞれのゲートおよびドレインが交差接続されるようになっている。また、バースト発振信号（出力信号）Ｓoutは、トランジスタ２３１のドレインからキャパシタ２３８を介して出力される。

なお、ｐＭＯＳトランジスタ２３３は、差動増幅回路２０３の差動端子間（トランジスタ２３１および２３２のドレイン間）に設けられ、ゲートへ入力されるバースト制御信号ＢＣＳに応じて発振の制御を行うスイッチ素子として機能する。

すなわち、バースト制御信号ＢＣＳが高レベル『Ｈ』のときはトランジスタ２３３がＯＦＦして差動増幅回路２０３は発振状態になり、低レベル『Ｌ』のときはトランジスタ２３３がＯＮして発振停止になる。

図４は、図３のパルス発生器における振幅成長を説明するための図であり、図４（ａ）は図３のパルス発生器（差動増幅回路２０３）の機能を示し、また、図４（ｂ）は差動増幅回路２０３の出力信号（バースト発振信号）Ｓoutを示す。

図４（ａ）に示されるように、図３の差動増幅回路（バースト発振回路）２０３は、キャパシタ２３６，２３７を介してゲートおよびドレインが交差接続された差動対トランジスタ２３１，２３２により、ループ利得Ｇの正帰還回路になっている。

そのため、図４（ｂ）に示されるように、バースト発振信号Ｓoutは、発振が開始すると、ループ利得Ｇにより繰り返し数Ｎに従って振幅が増大する。ここで、図４（ｂ）において、参照符号Ｔ１は、バースト制御信号ＢＣＳが『Ｌ』から『Ｈ』へ変化してバースト発振回路２０３が発振可能な状態になったタイミングを示す。

また、参照符号Ｔ２は、例えば、熱擾乱（ランダム）がトリガになって発振が開始するタイミングを示し、さらに、Ｔ３は、発振した出力信号（バースト発振信号）Ｓoutが必要とする所望の振幅になったタイミングを示す。なお、図４（ｂ）における立ち上がり時間は、発振が開始するタイミングＴ２から所望の振幅になるタイミングＴ３までの時間を示す。

ところで、図４（ｂ）に示されるように、図３のバースト発振回路２０３は、バースト制御信号ＢＣＳが『Ｌ』から『Ｈ』へ変化するタイミングＴ１から直ちに発振するのではなく、熱擾乱等がトリガになって発振が開始するタイミングＴ２からである。

すなわち、図３に示すパルス発生器は、熱などによる雑音が種になって発振が開始（Ｔ２）し、ある一定の立ち上がり時間を経て、所望の振幅の定常発振状態に成長する（Ｔ３）。

この定常発振状態までの時間は、発振回路（２０３）のループ利得Ｇが大きいほど短くすることができるが、例えば、ミリ波帯などの超高周波においてはトランジスタの利得が小さく、発振回路のループ利得を高めることが難しい。その結果、発振が立ち上がるまでの時間を短縮することが困難になっている。

以下、パルス発生器および半導体集積回路の実施例を、添付図面を参照して詳述する。図５は、本実施例の半導体集積回路を説明するための図であり、図５（ａ）は、本実施例の半導体集積回路のブロック図を示し、また、図５（ｂ）は、図５（ａ）の半導体集積回路におけるパルス発生器の各信号のタイミング図を示す。

図５（ａ）に示されるように、本実施例の半導体集積回路は、ベースバンド回路１，バースト制御信号生成回路２，バースト発振回路３および発振開始トリガ生成回路４を有する。

ここで、これらベースバンド回路１，バースト制御信号生成回路２，バースト発振回路３および発振開始トリガ生成回路４を１つの半導体チップ上に形成して半導体集積回路として構成することができる。なお、後に詳述するように、本実施例のパルス発生器は、バースト制御信号生成回路２，バースト発振回路３および発振開始トリガ生成回路４を含む。

ベースバンド回路１、バースト制御信号生成回路２およびバースト発振回路３は、実質的に、図２および図３を参照して説明したものを適用することができる。発振開始トリガ生成回路４は、発振開始トリガ信号ＯＳＴを生成してバースト発振回路３へ出力する。

図５（ｂ）に示されるように、バースト制御信号ＢＣＳが低レベル『Ｌ』から高レベル『Ｈ』へ変化すると、バースト発振回路３は発振可能な状態になる。ここで、発振開始トリガ生成回路４は、バースト制御信号ＢＣＳが『Ｌ』から『Ｈ』への変化を受けて、『Ｌ』から『Ｈ』へ立ち上がる発振開始トリガ信号ＯＳＴをバースト発振回路３へ出力する。

すなわち、本実施例のバースト発振回路３は、バースト制御信号ＢＣＳが『Ｈ』になって発振可能な状態において、例えば、熱擾乱がトリガになって発振を開始するのではなく、発振開始トリガ信号ＯＳＴによって強制的に発振を開始するようになっている。

これにより、バースト制御信号ＢＣＳによりバースト発振回路３が発振可能状態になった後、実際に発振を開始してバースト発振信号Ｓoutを出力するまでの時間を大幅に短縮することができる。これにより、例えば、ＵＷＢ通信の伝送レートを向上させることが可能になる。

図６は、パルス発生器の第１実施例の要部を示す回路図であり、バースト発振回路３および発振開始トリガ生成回路４を示す。

図６に示されるように、バースト発振回路３は、前述した図３のバースト発振回路２０３と同様の構成とされ、ｎＭＯＳトランジスタ３１，３２、ｐＭＯＳトランジスタ３３、負荷素子３４，３５、および、キャパシタ３６〜３９を有する。

ｎＭＯＳトランジスタ３１および３２は、キャシタ３６および３７を介してそれぞれのゲートおよびドレインが交差接続され、トランジスタ３１のドレインからキャパシタ３８を介してバースト発振信号（出力信号）Ｓoutが出力されるようになっている。

ここで、ｐＭＯＳトランジスタ３３は、バースト発振回路（差動増幅回路）３の差動端子間に設けられ、ゲートへ入力されるバースト制御信号ＢＣＳに応じて発振の制御を行うスイッチ素子として機能する。

すなわち、バースト制御信号ＢＣＳが高レベル『Ｈ』のときはトランジスタ３３がＯＦＦしてバースト発振回路３は発振状態（発振可能状態）になり、低レベル『Ｌ』のときはトランジスタ３３がＯＮして発振停止になる。

発振開始トリガ生成回路４は、キャパシタ４１，４２および差動増幅器４３を有し、差動の信号（発振開始トリガ信号）ＯＳＴ，／ＯＳＴを、キャパシタ４１，４２を介して差動対トランジスタ３１，３２のゲート（差動入力端子）へ出力する。なお、信号／ＯＳＴは、信号ＯＳＴの反転論理の信号を示す。

発振開始トリガ信号ＯＳＴ（／ＯＳＴ）は、前述した図５（ａ）に示されるように、例えば、トランジスタ３３のゲートへ入力するバースト制御信号ＢＣＳが『Ｌ』から『Ｈ』へ変化した直後に『Ｌ』から『Ｈ』へ変化する。

この差動対トランジスタ３１，３２の制御端子（ゲート）へ入力する発振開始トリガ信号ＯＳＴ，／ＯＳＴの変化により、バースト発振回路３に対して発振に必要な励振を行わせ、強制的に発振を開始させる。

ここで、差動増幅器４３の出力と差動対トランジスタ３１，３２のゲート間にキャパシタ４１，４２が挿入されているのは、発振開始トリガ信号ＯＳＴ，／ＯＳＴは単なるバースト発振回路３の発振を開始させるためのもので、直流信号成分が不要なためである。

なお、バースト発振回路３は、バースト制御信号ＢＣＳを『Ｌ』としてトランジスタ３３をＯＮし、バースト発振回路（差動増幅回路）３の差動端子間を短絡することで、その発振が停止される。

このように、本第１実施例のパルス発生器によれば、バースト発振回路は、バースト制御信号で発振可能状態になった直後の発振開始トリガ信号により、短時間でバースト発振信号を出力することができる。その結果、例えば、ＵＷＢ通信の伝送レートを向上させることが可能になる。

図７は、パルス発生器の第２実施例を示す回路図であり、バースト制御信号生成回路２，バースト発振回路３および発振開始トリガ生成回路４を示す。

図７と上述した図６との比較から明らかなように、本第２実施例のパルス発生器において、発振開始トリガ生成回路４は、キャパシタ４１，４２および４段の差動増幅器４３１〜４３４を有する。

バースト制御信号生成回路２は、３段の差動増幅器２１〜２３およびＣＭＯＳ増幅器２４を有する。バースト制御信号生成回路２において、初段の差動増幅器２１は、例えば、ベースバンド回路１からの伝送信号ＴＳを受け取り、差動の出力信号を２段目の差動増幅器２２、および、発振開始トリガ生成回路４へ出力する。

バースト制御信号生成回路２において、初段の差動増幅器２１の出力信号は、２段目および３段目の差動増幅器２２，２３を介してＣＭＯＳ増幅器２４へ入力され、このＣＭＯＳ増幅器２４からのバースト制御信号ＢＣＳが出力される。なお、バースト制御信号ＢＣＳは、バースト発振回路３におけるトランジスタ３３のゲートへ入力され、バースト発振回路３の発振状態が制御される。

なお、本第２実施例におけるバースト発振回路３は、上述した図６に示す第１実施例のバースト発振回路に対して、さらに、サンプルホールド回路３０１，３０２が追加され、このサンプルホールド回路３０１，３０２を介して出力信号Ｑが出力される。

バースト制御信号生成回路２における初段の差動増幅器２１の出力信号は、発振開始トリガ生成回路４における４段の差動増幅器４３１〜４３４により増幅され、急峻な立ち上がりエッジを有する発振開始トリガ信号ＯＳＴ，／ＯＳＴとして出力される。この発振開始トリガ信号ＯＳＴ，／ＯＳＴは、キャパシタ４１，４２を介して差動対トランジスタ３１，３２のゲートへ入力される。

ここで、発振開始トリガ生成回路４における差動増幅器が４段なのは、差動増幅器２１の出力信号が、２段の差動増幅器２２，２３およびＣＭＯＳ増幅器２４で遅延されてトランジスタ３３のスイッチングを制御するタイミングを考慮したためである。

すなわち、トランジスタ３３は、３段の増幅回路２２〜２４による遅延を含むバースト制御信号ＢＣＳにより制御されるため、それよりも僅かに遅延した発振開始トリガ信号ＯＳＴ，／ＯＳＴを生成するために、４段の増幅器４３１〜４３４が設けられている。

このように、本第２実施例のパルス発生器によれば、バースト発振回路は、バースト制御信号を遅延した発振開始トリガ信号により、発振可能状態になった直後にバースト発振信号（出力信号Ｑ）を出力することができる。その結果、例えば、ＵＷＢ通信の伝送レートを向上させることが可能になる。

図８は、パルス発生器の第３実施例を示す回路図であり、図９は、図８に示すパルス発生器の動作を説明するための図である。ここで、図８は、図７の第２実施例と同様に、バースト制御信号生成回路２，バースト発振回路３および発振開始トリガ生成回路４を示す。

図８と上述した図７との比較から明らかなように、本第３実施例のパルス発生器において、発振開始トリガ生成回路４は、図７の第２実施例のものに対して、さらに、Ｔ型フリップフロップ（ＴＦＦ）４４を有する。

すなわち、バースト制御信号生成回路２における初段の差動増幅器２１の出力信号は、発振開始トリガ生成回路４において、ＴＦＦ４４を介して４段の差動増幅器４３１〜４３４へ入力されるようになっている。

図９に示されるように、発振開始トリガ生成回路４は、ＴＦＦ４４を設けることにより、差動増幅器２１の出力信号（バースト制御信号ＢＣＳ）が『Ｌ』から『Ｈ』へ変化するタイミングに従って順番に極性が反転する発振開始トリガ信号ＯＳＴを出力する。

すなわち、発振開始トリガ信号ＯＳＴ，／ＯＳＴの極性を出力信号Ｑ（バースト発振信号Ｓout）毎に反転することにより、その出力信号Ｑの位相を交互に反転することができる。

これは、出力信号Ｑの位相が同相のままだと、発振周波数のスペクトル強度が強くなり過ぎるが、位相を交互に反転することにより、発振周波数の信号強度を抑圧することができる。

このように、本第３実施例のパルス発生器によれば、出力信号Ｑの位相を交互に反転して発振周波数の信号強度を抑圧することで平均電力を低減し、出力信号Ｑによる他の機器に対するノイズを低減することが可能になる。

なお、本第３実施例のパルス発生器においても、上述した第２実施例と同様に、バースト発振回路は、バースト制御信号を遅延した発振開始トリガ信号により、発振可能状態になった直後に出力信号Ｑを出力することができる。その結果、例えば、ＵＷＢ通信の伝送レートを向上させることが可能になる。

図１０は、本実施例のパルス発生器による発振の立ち上がりを説明するための図であり、図１０（ａ）は発振トリガ信号を与えた場合の立ち上がり波形を示し、図１０（ｂ）は発振トリガ信号を与えない場合の立ち上がり波形を示す。

すなわち、図１０（ａ）は、例えば、図６に示すパルス発生器において、発振開始トリガ生成回路４の出力信号（発振開始トリガ信号ＯＳＴ，／ＯＳＴ）を出力（ＯＮ）したときの波形を示し、図１０（ｂ）は、停止（ＯＦＦ）したときの波形を示す。なお、発振周波数は、３８ＧＨｚを使用している。

図１０（ａ）と図１０（ｂ）の比較から明らかなように、バースト制御信号ＢＣＳを『Ｈ』へ立ち上げてから出力信号Ｑが所望の振幅になるまでの期間Ｐａ，Ｐｂは、発振開始トリガ信号をＯＮした方が遥かに短いことが分かる。

すなわち、図１０（ｂ）に示す発振開始トリガ信号をＯＦＦした場合の期間Ｐｂが５５０ｎｓ程度なのに対して、図１０（ａ）に示す発振開始トリガ信号をＯＮした場合の期間Ｐａは３５０ｎｓ程度で、約２００ｎｓ程度短縮するのが可能なことが分かる。

なお、この発振が立ち上がるまでの時間短縮の効果は、使用する周波数や回路構成等により変化するが、発振開始トリガ信号をバースト発振回路に与えて強制的に発振を開始させることにより、発振が立ち上がるまでの時間を十分に短縮することができる。

この発振が立ち上がるまでの時間短縮の効果は、例えば、ＵＷＢ通信のような短パルスを信号源として用いる方式において大きなものとなり、伝送レートを大幅に向上させることを可能とする。

上述した各実施例において、バースト制御信号生成回路２，バースト発振回路３および発振開始トリガ生成回路４を含むパルス発生器は、図６〜図８に示したものに限定されるものではなく、適宜変更することができるのはもちろんである。

例えば、図６〜図８において、バースト発振回路３は差動増幅回路として説明されているが、熱擾乱ではなく、発振開始トリガ信号によって強制的に発振を開始するものではれば、差動の回路に限定されるものではない。

さらに、図５（ａ）に示されるように、図６〜図８に示す第１〜第３実施例のパルス発生器を、ベースバンド回路１等と共に、１つの半導体チップ上に形成した半導体集積回路とすることも可能である。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
バースト発振信号を発生するバースト発振回路と、
前記バースト発振回路による発振を強制的に開始させる発振開始トリガ信号を生成する発振開始トリガ生成回路と、
を有することを特徴とするパルス発生器。

（付記２）
さらに、
前記バースト発振回路の発振状態を制御するバースト制御信号を生成するバースト制御信号生成回路を有する、
ことを特徴とする付記１に記載のパルス発生器。

（付記３）
前記発振開始トリガ生成回路は、前記バースト制御信号に従って前記発振開始トリガ信号を生成する、
ことを特徴とする付記２に記載のパルス発生器。

（付記４）
前記バースト発振回路は、発振を行う交差接続された差動の第１および第２トランジスタと、前記バースト制御信号により前記バースト発振回路の発振状態を制御するスイッチ素子と、を有する差動増幅回路である、
ことを特徴とする付記２または付記３に記載のパルス発生器。

（付記５）
前記スイッチ素子は、前記差動増幅回路の差動端子間に設けられ、
前記差動増幅回路は、前記バースト制御信号により前記スイッチ素子がオフすると発振可能状態となる、
ことを特徴とする付記４に記載のパルス発生器。

（付記６）
前記発振開始トリガ信号は、前記第１および第２トランジスタの制御端子へ入力される、
ことを特徴とする付記４または付記５に記載のパルス発生器。

（付記７）
前記バースト発振回路は、
前記バースト制御信号が第１レベルのときに発振停止状態となり、且つ、
前記バースト制御信号が前記第１レベルとは異なる第２レベルのときに発振可能状態となる、
ことを特徴とする付記２乃至付記６のいずれか１項に記載のパルス発生器。

（付記８）
前記発振開始トリガ生成回路は、前記バースト制御信号が前記第１レベルから前記第２レベルへ変化するタイミングに従って、順番に極性が反転する前記発振開始トリガ信号を生成する、
ことを特徴とする付記７に記載のパルス発生器。

（付記９）
前記発振開始トリガ信号は、
前記第１トランジスタの制御端子に正の信号を入力すると共に、前記第２トランジスタの制御端子に負の信号を入力する第１極性信号と、
前記第１トランジスタの制御端子に負の信号を入力すると共に、前記第２トランジスタの制御端子に正の信号を入力する第２極性信号と、を含み、
前記発振開始トリガ生成回路は、前記第１極性信号と前記第２極性信号を交互に生成して、位相が交互に反転された前記バースト発振信号を出力する、
ことを特徴とする付記８に記載のパルス発生器。

（付記１０）
付記２乃至付記９のいずれか１項に記載のパルス発生器と、
データを処理して前記バースト制御信号生成回路へ入力するベースバンド回路と、
を有することを特徴とする半導体集積回路。

（付記１１）
前記パルス発生器および前記ベースバンド回路は、同一の半導体チップ上に形成される、
ことを特徴とする付記１０に記載の半導体集積回路。

１，１０１，２０１ ベースバンド回路
２，２０２ バースト制御信号生成回路
３，２０３ バースト発振回路
４ 発振開始トリガ生成回路
１０２ パルス発生器
１０３ バンドパスフィルタ

Claims (4)

1. バースト発振信号を発生するバースト発振回路と、
   前記バースト発振回路による発振を強制的に開始させる発振開始トリガ信号を生成する発振開始トリガ生成回路と、
   前記バースト発振回路の発振状態を制御するバースト制御信号を生成するバースト制御信号生成回路と、を有し、
   前記バースト発振回路は、
   前記バースト制御信号が第１レベルのときに発振停止状態となり、且つ、
   前記バースト制御信号が前記第１レベルとは異なる第２レベルのときに発振可能状態となり、
   前記発振開始トリガ生成回路は、
   前記バースト制御信号が前記第１レベルから前記第２レベルへ変化するタイミングに従って、順番に極性が反転する前記発振開始トリガ信号を生成する、
   ことを特徴とするパルス発生器。
2. 前記バースト発振回路は、発振を行う交差接続された差動の第１および第２トランジスタと、前記バースト制御信号により前記バースト発振回路の発振状態を制御するスイッチ素子と、を有する差動増幅回路である、
   ことを特徴とする請求項１に記載のパルス発生器。
3. 前記発振開始トリガ信号は、前記第１および第２トランジスタの制御端子へ入力される、
   ことを特徴とする請求項２に記載のパルス発生器。
4. 請求項１乃至請求項３のいずれか１項に記載のパルス発生器と、
   データを処理して前記バースト制御信号生成回路へ入力するベースバンド回路と、
   を有することを特徴とする半導体集積回路。

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