JP4982260B2 - パルス変調回路 - Google Patents

Description

本発明は、送信データに応じて交流波信号を間欠的に発生するパルス変調回路に関する。

ＵＷＢ（Ultra Wide Band）を利用した技術の一つとして、近年、パルス信号を用いて通信や測距を行なう装置及びシステムの開発が行なわれている。パルス信号を所望の周波数帯域の成分のみを持つ交流波信号とする方法としては、交流波信号源である発振回路を間欠的に動作させて、発振そのものを間欠的に行なう方法がある。

図１７に、間欠的に発振回路を動作させるパルス変調回路の要部構成を示す（特許文献１参照）。図１７に示すパルス変調回路１０は、パルス状の制御信号を発生する短パルス制御発生回路１１及び短パルスの時間だけ発振する発振回路１２の２つの部分に大きく分かれている。間欠動作周期を決定する入力信号は短パルス制御発生回路１１内の抵抗で構成された分配回路２１によって２つの信号に分けられ、一方の信号はそのままトランジスタ２３のベース端に入力され、他方の信号は遅延回路２２で所定の時間だけ遅延された後、トランジスタ２３のエミッタ端に入力される。

これにより、トランジスタ２３のベース端に入力された入力信号から遅延回路２２の遅延分に相当する時間だけ短くなった短パルス制御信号が生成される。短パルス制御信号は発振回路１２に入力され、帰還回路３２とトランジスタ３３とからなる発振器を間欠的に動作させる。なお、図１７において、３１，３４は増幅器、３５は電流源である。

また、非特許文献１には、発信回路を対にして差動動作させる技術が開示されている。図１８にその構成を示す。
特開２００５−４９２００号公報 ELECTRONICS LETTERS 28th April 2005 Vol.41 No.9 "Residual-carrier-free burst oscillator for automotive UWB radar applications"

しかしながら、特許文献１に開示される回路構成においては、各トランジスタに個別に電圧を印加するための直流阻止コンデンサや不要な発振を防止するための安定化回路の充電及び放電によって、間欠動作の開始及び停止までに時間がかかり、短い時間で間欠的に動作させることが困難な問題がある。すなわち、間欠動作の間隔、つまり、パルス信号が出力されない間隔によって、直流阻止コンデンサや安定化回路の充電状態が変わり、この結果、送信データ列によって発振開始時間や発振停止時間が変動し、送信データ列に左右されずに均一なパルス幅、パルス位置の短パルス信号を出力することができないという課題を有している。

例えば、送信データが「１」の場合に交流パルスを出力し、送信データが「０」の場合に交流パルスを出力しないようになされたＯＯＫ（On Off Keying）変調を行うパルス変調装置を考えると、送信データ「１」が入力されて交流パルスを出力するときに、この交流パルスの波形がその直前の送信データ列に依存してしまう。すなわち、直前の送信データ列として「０」が連続して続くほど、直流阻止コンデンサや安定化回路の充電量が少なくなり、その結果、その直後の交流パルスの立ち上がりが急峻でなくなったり、立ち上がりタイミングが遅くなったりする。

このように送信データ列によって、パルス波形が変化してしまうと、当然のことながら受信時の誤り率特性が劣化する。

本発明はかかる点に鑑みてなされたものであり、送信データ信号列に左右されず、所望のパルス波形を有するパルス変調信号を形成することができるパルス変調回路を提供することを目的とする。

かかる課題を解決するため、本発明に係るパルス変調回路は、送信データに応じて、間欠動作回路の動作を切り換える制御信号を出力する制御回路と、前記制御信号に応じて間欠的に送信信号を出力する間欠動作回路と、を具備するパルス変調回路であって、前記制御回路は、第１の振幅又は第１の周波数を有する第１の送信信号を出力する送信状態と、前記第１の振幅よりも低振幅の第２の振幅又は前記第１の周波数よりも低周波数の第２の周波数を有する第２の送信信号を出力するアイドリング状態と、を切り換え、さらに、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態への切り替えタイミングを可変制御する構成を採る。

この構成によれば、送信状態以外にアイドリング状態を設けたので、送信状態とされたときの間欠動作回路の寄生容量は、その直前の状態が送信状態でなくてもアイドリング状態によってほぼ均一に充電される。これにより、第１の送信信号のパルス波形を、その直前の送信データ列に左右されないものとすることができる。すなわち、送信データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する第１の送信信号を生成することができるようになって、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることが可能となる。加えて、アイドリング状態では、間欠動作回路を、低振幅または低周波数の第２の送信信号を生成するように動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することができる。

本発明によれば、送信データ信号列に左右されずに、所望のパルス波形を有するパルス変調信号を形成することができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、送信データが「１」の場合に交流パルスを出力し、送信データが「０」の場合に交流パルスを出力しないようになされたＯＯＫ（On Off Keying）変調を行う場合を例に説明する。

（実施の形態１）
図１に、本発明の実施の形態１に係るパルス変調回路の要部構成を示す。図１に示すパルス変調回路１００は、制御信号生成部１１０と、間欠動作回路１２０とを備えている。

図２に、制御信号生成部１１０の要部構成を示す。図２に示す制御信号生成部１１０は、送信データ判定部１１０１と、遅延調整部１１０２と、振幅調整部１１０３と、合成部１１０４とを備え、制御信号生成部１１０は、送信データＳ１１に応じて、制御信号Ｓ１２を生成し、間欠動作回路１２０へ出力する。以下、図３の信号波形のタイミングチャート図を用いながら、制御信号生成部１１０の各部について説明する。

送信データ判定部１１０１は、送信データＳ１１（図３（ａ））が「１」であるか「０」であるかを判定し、送信データＳ１１が「１」の場合に出力させる送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ第１の制御信号Ｓ１４（図３（ｂ））を生成し、合成部１１０４へ出力する。一方、送信データＳ１１が「０」の場合は、送信データＳ１１が「１」であったならば出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制御信号Ｓ１５（図３（ｃ））を生成し、遅延調整部１１０２へ出力する。

なお、送信データ判定部１１０１に１入力２出力の論理回路を用い、送信データＳ１１に応じて、一方の出力を反転して第１の制御信号Ｓ１４及び制御信号Ｓ１５を生成するようにしても良い。

また、送信データに応じて送信パルス信号の発生タイミング位置を変更するパルス位置変調（ＰＰＭ：Pulse Position Modulation）に適用する場合には、送信データ判定部１１０１は、パルス周期内の送信パルス信号の有無に応じて、第１の制御信号Ｓ１４及び制御信号Ｓ１５を生成するようにすればよい。

遅延調整部１１０２は、送信データ判定部１１０１から出力された制御信号Ｓ１５の開始タイミングを所定時間だけ遅延し、遅延後の制御信号Ｓ１６（図３（ｄ））を振幅調整部１１０３へ出力する。なお、制御信号Ｓ１６の遅延時間については後述する。

振幅調整部１１０３は、遅延調整部１１０２から出力された制御信号Ｓ１６の振幅を減少させ、振幅調整後の制御信号Ｓ１７（図３（ｅ））を第２の制御信号として合成部１１０４へ出力する。つまり、送信データＳ１１が「０」の場合には、送信データＳ１１が「１」の場合に生成される第１の制御信号Ｓ１４の振幅レベルよりも小さい振幅レベルを持つ第２の制御信号Ｓ１７が生成される。なお、制御信号Ｓ１７の振幅レベルについては後述する。

合成部１１０４は、第１の制御信号Ｓ１４と第２の制御信号Ｓ１７とを合成し、合成後の制御信号Ｓ１２（図３（ｆ））を間欠動作回路１２０へ出力する。

図４に、間欠動作回路１２０の要部構成を示す。図４に示す間欠動作回路１２０は、共振器１２０１と、トランジスタ１２０２と、バイアス端子１２０３と、ＤＣ（Direct Current）カットコンデンサ１２０４とを有する発振器１２００を備え、制御信号Ｓ１２に応じて間欠動作してパルス信号Ｓ１３を生成する。以下、再度図３の信号波形のタイミングチャート図を用いながら、間欠動作回路１２０の各部について説明する。

共振器１２０１の出力側は、トランジスタ１２０２のゲート端側に接続され、バイアス端子１２０３の一端子及びＤＣカットコンデンサ１２０４は、トランジスタ１２０２のドレイン端側に接続されている。

制御信号生成部１１０から出力される制御信号Ｓ１２は、トランジスタ１２０２のゲート端に出力される。これにより、制御信号Ｓ１２の電圧値がオンの間、ゲート端に電圧が印加され、これに伴い、ソース−ドレイン間に電流が流れるようになる。そして、ソース−ドレイン間に流れる電流によって、トランジスタ１２０２の寄生容量が充電（チャージ）され始める。そして、ソース−ドレイン電流に伴い回路電流が流れ出し、この回路電流により発振信号が増幅されて、増幅された発振信号がパルス信号Ｓ１３（図３（ｇ））として出力される。

すなわち、第１の制御信号によって、送信データＳ１１が「１」の場合に、発振器１２００から第１の発振信号（図３（ｉ））が出力されるようになり（以下「発振状態」という）、さらに、第２の制御信号によって、送信データＳ１１が「０」の場合に、発振器１２００から第２の発振信号（図３（ｊ））が出力されるようになり（以下「アイドリング状態」という）、これら第１の発振信号及び第２の発振信号がパルス信号Ｓ１３として出力される。

このように、第１の制御信号と第２の制御信号とが合成された制御信号Ｓ１２によって、送信データＳ１１が「０」の場合にも、ゲート端に電圧が印加されて、トランジスタ１２０２の寄生容量が充電される。つまり、本来送信パルス信号が出力されない区間においても、アイドリング状態によってトランジスタ１２０２の寄生容量がプリチャージされた状態となるため、第１の発振信号が生成されない状態が続いた直後に生成される第１の発振信号の立ち上がりを急峻にすることができるようになる（図３（ｉ））。

これに対して、本実施の形態とは異なり、送信データＳ１１が「１」の場合に生成される第１の制御信号Ｓ１４がオンとなる間だけトランジスタ１２０２を発振状態に動作させて、トランジスタ１２０２の寄生容量をプリチャージする場合には、直前のトランジスタ１２０２が発振状態であったか否か、つまり、送信データＳ１１が「０」か「１」のどちらであるかによって、トランジスタ１２０２の寄生容量の充電量が異なるため、パルス信号Ｓ１３’の開始タイミング及びパルス幅にばらつきが生じることになる（図３（ｈ））。

しかしながら、本実施の形態のように、送信データＳ１１が「０」の場合にも、第２の制御信号によってトランジスタ１２０２のゲート端に電圧を印加し、トランジスタ１２０２をアイドリング状態にして寄生容量を充電するようにしたので、送信データＳ１１に左右されずに、トランジスタ１２０２の寄生容量をほぼ均一に充電することができるようになり、この結果、送信データＳ１１に左右されずに、立ち上がりが急峻な第１の発振信号を生成することができるようになる（図３（ｉ））。

次いで、上記のように構成されたパルス変調回路１００の動作について、再度図３に示す信号波形のタイミングチャート図を参照しながら説明する。

送信データＳ１１は、制御信号生成部１１０の送信データ判定部１１０１へ出力される。以下では、データ列「０１００００１１１００１０」が、送信データＳ１１としてＯＯＫ変調される場合について説明する。

送信データＳ１１が「１」の場合は、送信データ判定部１１０１によって、出力させたい送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ第１の制御信号Ｓ１４（図３（ｂ））が生成され、合成部１１０４へ出力される。一方、送信データＳ１１が「０」の場合は、送信データＳ１１が「１」であったならば出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制御信号Ｓ１５（図３（ｃ））が生成され、遅延調整部１１０２へ出力される。

制御信号Ｓ１５は、さらに、遅延調整部１１０２によって、所定時間だけ遅延され、遅延後の制御信号Ｓ１６（図３（ｄ））は、振幅調整部１１０３へ出力される。そして、制御信号Ｓ１６は、振幅調整部１１０３によって、振幅レベルが調整され、レベル調整後の制御信号が第２の制御信号Ｓ１７（図３（ｅ））として合成部１１０４へ出力される。

そして、合成部１１０４によって、第１の制御信号Ｓ１４と第２の制御信号Ｓ１７とが合成されて、合成後の制御信号Ｓ１２（図３（ｆ））が間欠動作回路１２０のトランジスタ１２０２のゲート端に出力される。これにより、制御信号Ｓ１２がオンの時間だけトランジスタ１２０２のゲート端に電圧が印加されて、ソース−ドレイン電流が流れだし、トランジスタ１２０２の寄生容量が充電されるようになる。そして、ソース−ドレイン電流に伴い回路電流が流れだし、この回路電流により発振信号が増幅されて、増幅された発振信号がパルス信号Ｓ１３（図３（ｇ））として出力される。

つまり、第１の制御信号Ｓ１４によって、トランジスタ１２０２は発振状態となって第１の発振信号（図３（ｉ））を出力し、第２の制御信号Ｓ１７によって、トランジスタ１２０２はアイドリング状態となって第２の発振信号（図３（ｊ））を出力し、第１の発振信号及び第２の発振信号がパルス信号Ｓ１３（図３（ｇ））として発振器１２００から出力される。

次いで、第２の制御信号Ｓ１７の遅延時間及び振幅レベルについて説明する。

上述したように、送信データＳ１１が「０」の場合にも、制御信号生成部１１０によって第２の制御信号Ｓ１７が生成され、第２の制御信号Ｓ１７がオンの時間だけ、トランジスタ１２０２のゲート端に電圧が印加され、トランジスタ１２０２はアイドリング状態となる。

このようにすることで、送信データＳ１１が「０」で本来送信パルス信号が生成されない場合にも、制御信号Ｓ１７がオンの時間だけトランジスタ１２０２の寄生容量が充電されるようになる。

そして、制御信号Ｓ１７がオフとなると、充電されたトランジスタ１２０２の寄生容量は放電されていく。寄生容量が充電され始めるタイミング及び充電された寄生容量が放電され始めるタイミングは、制御信号Ｓ１７のオン及びオフのタイミング、つまり、遅延調整部１１０２によって調整される遅延時間によって決まる。

なお、遅延調整部１１０２において、制御信号Ｓ１５が遅延されて、この結果、制御信号Ｓ１７の開始タイミングが調整される場合について説明したが、制御信号Ｓ１７の開始タイミングを必ずしも遅延させる必要はない。しかしながら、制御信号Ｓ１７がオフになると、トランジスタ１２０２の寄生容量は放電し始めるため、制御信号Ｓ１７の開始タイミングが早ければ早いほど放電し始めるタイミングが早くなる。したがって、制御信号Ｓ１７の振幅レベルを高くして制御信号Ｓ１７がオンとなる間にトランジスタ１２０２の寄生容量を予め充分に充電しておく必要がある。

一方、遅延調整部１１０２において、制御信号Ｓ１５を遅延させた場合には、制御信号Ｓ１７の開始タイミングが遅延する結果、トランジスタ１２０２が充電し始めるタイミング及び放電し始めるタイミングがともに遅くなるため、制御信号Ｓ１７を遅延させない場合に比べ、制御信号Ｓ１７の振幅レベルが低くても同程度にトランジスタ１２０２を充電することができて低消費電力化を図ることができる。

例えば、制御信号Ｓ１７をシンボル区間の１／４以上遅延するようにした場合に、振幅調整部１１０３によって、制御信号Ｓ１７の振幅レベルをより小さなレベルに調整しても、トランジスタ１２０２の寄生容量を充分に充電できることがシミュレーションにより確認されている。

なお、放電後のトランジスタ１２０２の寄生容量は、出力させたい送信パルス信号の開始タイミングで第１の発振信号の立ち上がりを急峻にすることができる量だけ充電されていればよい。必要な充電量は、トランジスタ１２０２の特性に依存する。なお、放電後のトランジスタ１２０２の充電量は、トランジスタ１２０２が充電し始めるタイミング、すなわち、トランジスタ１２０２をアイドリング状態へ切り換えるタイミングに依存する。放電後のトランジスタ１２０２の充電量は、さらに、トランジスタ１２０２のゲート端に印加される振幅レベルにも依存する。したがって、トランジスタ１２０２の特性から必要な充電量を算出して、必要な充電量に基づいて、トランジスタ１２０２をアイドリング状態へ切り換えるタイミング、すなわち、遅延調整部１１０２における遅延時間と、振幅調整部１１０３における振幅調整量を設定するようにする。

なお、以上の説明では、遅延時間及び電圧を調整して、送信データＳ１１が「０」の場合に制御信号Ｓ１７を生成し、制御信号Ｓ１７のパルス幅の調整は行わない場合について説明したが、遅延調整部１１０２において、制御信号Ｓ１７のパルス幅が狭くなるようにパルス幅をさらに調整するようにしても良い。制御信号Ｓ１７のパルス幅が狭くなると、送信データＳ１１が「０」の場合に間欠動作回路がアイドリング状態となる期間が、送信データＳ１１が「１」の場合に間欠動作回路が発振状態となる期間よりも短くなるため、消費電力を低減することが可能となる。パルス幅の調整は、例えば、ＡＮＤ論理回路を用いることで実現できる。

また、発振状態とアイドリング状態との間で、トランジスタ１２０２のゲート端へ電圧を印加せず第１または第２の発振信号のいずれも出力しない停止状態に切り換える場合には、発振状態において出力される第１の発振信号の立ち上がりを明確にすることができ、受信側でパルス信号の開始タイミングを確実に取得することができるようになる。

なお、本実施の形態では、送信データＳ１１が「０」の場合にも、第２の制御信号Ｓ１７によってゲート端に電圧を印加するようにしたので、図３（ｊ）に示すように本来送信パルス信号として不要な第２の発振信号が生成されることになるが、例えば、間欠動作回路１２０の後段にスイッチ等を設けることでこの第２の発振信号を除去することができる。

図５に、第２の発振信号を除去するために発振器の後段にスイッチを設けた間欠動作回路１２０の要部構成の例を示す。同図において、図２及び図４と同じ部分には同じ符号を付し、その説明を省略する。図５に示す間欠動作回路１２０は、図４に対して、スイッチ１２１０と、終端負荷１２１１とを追加した構成を採り、スイッチ１２１０の一方の端子はバッファアンプ１３０に接続され、他方の端子は終端負荷１２１１に接続されている。

制御信号生成部１１０の送信データ判定部１１０１は、制御信号Ｓ１４を合成部１１０４へ出力するとともに、制御信号Ｓ１４を間欠動作回路１２０のスイッチ１２１０へ出力する。制御信号生成部１１０の合成部１１０４は、上述したように制御信号Ｓ１２を間欠動作回路１２０のトランジスタ１２０２のゲート端へ出力する。

スイッチ１２１０は、制御信号生成部１１０の送信データ判定部１１０１から出力される制御信号Ｓ１４に応じて、発振信号の出力先を終端負荷１２１１またはバッファアンプ１３０のどちらかに切り換える。具体的には、制御信号Ｓ１４がオンのときは、スイッチ１２１０は、発振信号の出力先をバッファアンプ１３０へ切り換え、制御信号Ｓ１４がオフのときは、スイッチ１２１０は、発振信号の出力先を終端負荷１２１１へ切り換える。

これにより、制御信号Ｓ１４がオンのときだけ、トランジスタ１２０２から出力される第１の発振信号（図３（ｉ））がバッファアンプ１３０によって増幅され、制御信号Ｓ１４がオフのときには、スイッチ１２１０が終端負荷１２１１へ切り換えられて、第２の発振信号（図３（ｊ））の振幅レベルを低減することができるようになる。なお、送信データＳ１１が「０」の場合に出力される第２の発振信号と送信データＳ１１が「１」の場合に出力される第１の発振信号との信号電力比は、スイッチ１２１０のアイソレーションによって決まる。したがって、信号電力比が大きくなるようなアイソレーションを持つスイッチを設けることで、受信側において不要な第２の発振信号を閾値判定により除去しやすくすることができるようになる。

また、終端負荷１２１１のインピーダンスを、バッファアンプ１３０のインピーダンスより小さく設定したり、トランジスタ１２０２のループ利得が小さくなるような値に設定したりすることで、第２の発振信号の電力を小さくして、上述した信号電力比を大きくし、受信側で不要な第２の発振信号を閾値判定等により除去しやすくするようにしてもよい。

また、図６に、第２の発振信号を除去するために発振器の後段に逓倍器を設けた間欠動作回路１２０の要部構成の例を示す。同図において、図２及び図４と同じ部分には同じ符号を付し、その説明を省略する。

図６に示す間欠動作回路１２０は、図４に対して、逓倍器１２２０を追加した構成を採り、逓倍器１２２０は、整合回路１２２１−１，１２２１−２と、トランジスタ１２２２と、バイアス端子１２２３と、ＤＣカットコンデンサ１２２４とを備えている。

整合回路１２２１−１は、トランジスタ１２２２の入力端側に接続され、整合回路１２２１−２は、トランジスタ１２２２の出力端側に接続されている。整合回路１２２１−１，１２２１−２は、互いに異なる周波数に整合し、例えば、トランジスタ１２２２の入力端に１３ＧＨｚで整合する整合回路１２２１−１を用い、トランジスタの出力端に１３ＧＨｚで開放または１３ＧＨｚで短絡する整合回路１２２１−２を用いる場合には、２６ＧＨｚの送信信号Ｓ１８が生成される。

第２の発振信号の振幅レベルは、逓倍器１２２０のトランジスタ１２２２の動作状態を制御信号Ｓ１４に応じて切り換えて、変換効率を変更することにより下げることができる。例えば、制御信号Ｓ１４をトランジスタ１２２２のゲート端に出力し、制御信号Ｓ１４がオフとなる時間だけ、ゲートバイアスを変化させて、トランジスタ１２２２に流れるドレイン電流を減らし増幅率を下げて第２の発振信号の出力電圧を下げる方法や、制御信号Ｓ１４がオフとなる時間だけ、トランジスタ１２２２に流れるドレイン電流を増やしてトランジスタ１２２２が歪みにくい状態にすることで第２の発振信号の出力電圧を下げる方法のいずれを用いてもよい。

以上のように、本実施の形態によれば、発振器１２００を有し、制御信号Ｓ１２に応じて間欠的に発振信号Ｓ１３を出力する間欠動作回路１２０と、送信データＳ１１に応じて、間欠動作回路１２０を、第１の発振信号を出力する発振状態と、第１の発振信号よりも低振幅の第２の発振信号を出力するアイドリング状態とで切り換え制御する制御信号生成部１１０と、を設けたので、発振状態とされたときの間欠動作回路の寄生容量は、その直前の状態が発振状態でなくてもアイドリングによってほぼ均一に充電される。これにより、第１の発振信号のパルス波形を、その直前の送信データ列に左右されないものとすることができる。すなわち、所望のパルス幅を有し、所望のタイミングで急峻に発生する第１の発振信号を、送信データ列に左右されずに生成することができるようになり、この結果、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し、良好な受信品質を得ることが可能となる。加えて、アイドリング状態では、間欠動作回路を、低振幅の第２の発振信号を生成するように動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することができる。

なお、本実施の形態では、送信データＳ１１が「０」の場合に間欠動作回路１２０を動作させて、第１の発振信号よりも低振幅の第２の発振信号を出力するアイドリング状態を設ける場合について説明したが、本発明は必ずしもこれに限定されるものではなく、送信データＳ１１が「０」の場合に第１の発振信号よりも低周波数の第２の発振信号を生成するように間欠動作回路１２０を動作させるようにしてもよい。この場合には、間欠動作回路１２０の後段に帯域制限フィルタを設けることで、不要な第２の発振信号を容易に除去することができる。

また、以上の説明では間欠動作回路１２０として発振器１２００を用いた場合について述べたが、発振器と増幅器とを組み合わせて間欠動作回路１２０を構成し、制御信号Ｓ１２により増幅器のみを間欠動作させるようにしてもよい。これにより、発振器は間欠動作せず連続発振するため、例えば、ＰＬＬ（Phase lock Loop）や誘電体共振器を発振器に用いた場合に、発振周波数や発振出力を安定化することができる。

これに対し、図１８に示す「“Residual-carrier-free burst oscillator for automotive UWB radar applications”, ELECTRONICS LETTERS 28th April 2005 Vol.41 No.9」に開示されるパルス変調回路では、短パルス制御発生回路４３からマルチバイブレータ４４へ出力される短パルス信号によって、電流スイッチ４５−１，４５−２が定電流源４６から流れる電流をトランジスタ４１−１，４１−２へ交互に流すことで、トランジスタ４１−１，４１−２が間欠動作を行って差動の発振器として動作し、出力端子４０−１，４０−２から互いに逆位相の信号を出力する構成を採るため、電流スイッチ４５−１，４５−２の個体差や温度によるインピーダンス変動によって、発振周波数が大きく変化してしまう。

しかしながら、上述したように、制御信号Ｓ１２により増幅器のみを間欠動作させる場合には、発振器は、間欠動作せず連続発振するため、発振周波数の安定化を図ることができる。

また、間欠動作回路１２０が発振器と増幅器とから構成される場合において、制御信号Ｓ１２に応じて発振器と増幅器の双方を間欠動作させても良く、この場合には、増幅器のみを制御信号Ｓ１２に応じて間欠動作させる場合に比べ、間欠動作回路１２０全体の消費電力を低減することができるとともに、増幅器によって信号電力比をさらに大きくして、不要な第２の発振信号の電力を小さく抑えることが可能となる。また、制御信号Ｓ１２によって発振器のみを間欠動作させ、増幅器は制御信号Ｓ１４によって間欠動作させても良く、この場合には、第１の発振信号と第２の発振信号との信号電力比をより大きくすることが可能となり、受信側において閾値判定により所望の第１の発振信号を確実に復調することができるようになる。

なお、ＡＳＫ（Amplitude Shift Keying）変調信号や、ＰＰＭ変調信号を生成する変調部を備える間欠動作回路１２０の動作状態を制御するようにしても良い。上述したように、間欠動作回路１２０は立ち上がりが急峻なパルス信号を生成することができるため、ＰＰＭ方式などのように送信データをパルス信号の発生位置に割り当てるような場合には、受信側においてパルス発生位置を確実に識別することができるようになるため特に有用である。

なお、上述した説明では、送信データが「０」の場合には前記間欠動作回路をアイドリング状態に制御するとしたが、送信データが「０」のときすべてにおいてアイドリング状態にする必要はなく、送信データが「１」となる直前の「０」の場合において前記間欠動作回路をアイドリングするだけでも同様の効果が得られる。以下図７を用いて説明する。図７に示す制御信号生成部１１０Ａは、図１の制御信号生成部１１０に置き換えられるものである。

制御信号生成部１１０Ａは、送信データ判定部１１０１、遅延調整部１１０５、分岐回路１１０６、合成部１１０４、論理（ＮＯＲ）回路１１０７、遅延調整部１１０２、及び振幅調整部１１０３を備えて構成される。以下、図８の信号波形のタイミングチャート図を用いながら、制御信号生成部１１０Ａの各部について説明する。

送信データ判定部１１０１は、送信データＳ１１（図８（ａ））が「１」であるか「０」であるかを判定し、送信データＳ１１が「１」の場合に出力させる送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ第１の制御信号Ｓ１４（図８（ｂ））を生成し、遅延調整部１１０５へ出力する。一方、送信データＳ１１が「０」の場合は、送信データＳ１１が「１」であったならば、出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制御信号Ｓ１５（図８（ｄ））を生成し、論理（ＮＯＲ）回路１１０７へ出力する。

なお、送信データ判定部１１０１に１入力２出力の論理回路を用い、送信データＳ１１に応じて、一方の出力を反転して制御信号Ｓ１４及び制御信号Ｓ１５を生成するようにしても良い。

また、送信データに応じて送信パルス信号の発生タイミング位置を変更するパルス位置変調（ＰＰＭ：Pulse Position Modulation）に適用する場合には、送信データ判定部１１０１は、パルス周期内の送信パルス信号の有無に応じて、制御信号Ｓ１４及び制御信号Ｓ１５を生成するようにすればよい。

遅延調整部１１０５は、送信データ判定部１１０１から出力された制御信号Ｓ１４の開始タイミングを１パルス分だけ遅延し、遅延後の制御信号Ｓ１４Ａ（図８（ｃ））を分岐回路１１０６へ出力する。

分岐回路１１０６は、制御信号Ｓ１４Ａを２分岐し、一方を第１の制御信号として合成部１１０４へ出力すると共に、他方を論理（ＮＯＲ）回路１１０７へ出力する。

論理（ＮＯＲ）回路１１０７は、制御信号Ｓ１４Ａ及び制御信号Ｓ１５より制御信号Ｓ１４Ｂ（図８（ｅ））を出力する。具体的には、制御信号Ｓ１４Ａ及び制御信号Ｓ１５の送信データが共に「０」のときだけ「１」を出力する。

遅延調整部１１０２は、論理（ＮＯＲ）回路１１０７から出力された制御信号Ｓ１４Ｂの開始タイミングを所定時間だけ遅延し、遅延後の制御信号Ｓ１６Ａ（図８（ｆ））を振幅調整部１１０３へ出力する。なお、制御信号Ｓ１６Ａの遅延時間については、制御信号Ｓ１６の場合と同様であるため説明を省略する。

振幅調整部１１０３は、遅延調整部１１０２から出力された制御信号Ｓ１６Ａの振幅を減少させ、振幅調整後の制御信号Ｓ１７Ａ（図８（ｇ））を第２の制御信号として合成部１１０４へ出力する。つまり、送信データＳ１１が「１」直前の「０」の場合には、送信データＳ１１が「１」の場合に生成される第１の制御信号Ｓ１４Ａの振幅レベルよりも小さい振幅レベルを持つ第２の制御信号Ｓ１７Ａが生成される。なお、制御信号Ｓ１７Ａの振幅レベルについては、制御信号Ｓ１７の場合と同様であるので説明を省略する。

合成部１１０４は、第１の制御信号Ｓ１４Ａと第２の制御信号Ｓ１７Ａとを合成し、合成後の制御信号Ｓ１２Ａ（図８（ｈ））を間欠動作回路１２０へ出力することで、間欠動作回路１２０からパルス信号としてＳ１３Ａ（図８（ｉ））が出力される。

以上のような構成とすることで、送信データが「１」となる直前の「０」の場合においてだけ前記間欠動作回路をアイドリングすることができる。これにより、発振状態において出力される第１の発振信号の立ち上がりを明確にすることができ、受信側でパルス信号の開始タイミングを確実に取得することができるようになる。また、直後の送信データが「１」になる場合にのみ、間欠動作回路がアイドリング状態に制御されるので、間欠動作回路の動作時間が抑えられ、間欠動作回路の消費電力をより低減することができる。

（実施の形態２）
図９は本発明の実施の形態２におけるパルス変調回路の構成例を示すブロック図である。

図９に示すパルス変調回路２００は、制御信号生成部２１０と、間欠動作回路１２０とを含んで構成される。

制御信号生成部２１０は、分岐回路２１０１と、波形整形部２１０２と、付加信号生成部２１０３とを含んで構成される。制御信号生成部２１０は、図示せぬ発生回路から出力される制御信号Ｄ１（第１のデータ信号）に応じて制御信号Ｄ９を生成し、間欠動作回路１２０へ出力する。なお、以下では、図示せぬ発生回路が、制御信号Ｄ１として送信データに応じた交流パルスを発生する場合について説明するが、パルス以外の信号を発生してもよい。

分岐回路２１０１は、図示せぬ発生回路からの制御信号Ｄ１を分岐し、制御信号Ｄ２（Ｄ２＝Ｄ１）を波形整形部２１０２へ出力するとともに、制御信号Ｄ３（Ｄ３＝Ｄ１）を付加信号生成部２１０３へ出力する。

波形整形部２１０２は、制御信号Ｄ２の所定のデータ信号列に、後述する出力信号Ｄ７を付加するように制御信号Ｄ２を波形整形する。ここでいう所定のデータ信号列とは、例えば、「０」の後に「１」の信号が続くときの信号列を指す（以下同様）。

具体的には、波形整形部２１０２は、パルス変調部２１０４と、可変帯域制限回路２１０５と、リミッタ回路２１０６とを有する。パルス変調部２１０４は、分岐回路２１０１からの制御信号Ｄ２をパルス変調する。実際上、パルス変調部２１０４は、送信データである制御信号Ｄ１（Ｄ２）のパルス幅がＴのとき、パルス幅Ｔよりも所定時間分狭い幅をパルス幅とする制御信号Ｄ４を生成する。

可変帯域制限回路２１０５は、後述する制御信号Ｄ７に基づいて、後述するように、パルス変調部２１０４の出力信号Ｄ４に帯域制限を変則的にかける。

リミッタ回路２１０６は、可変帯域制限回路２１０５の出力である制御信号Ｄ８の振幅を制限して、その制限後の制御信号Ｄ９を間欠動作回路１２０へ出力する。付加信号生成部２１０３は、制御信号生成部２１０からの制御信号Ｄ１のうち、あらかじめ設定された所定のデータ信号列に同期して制御信号Ｄ７（第２のデータ信号）を発生する。

具体的には、付加信号生成部２１０３は、インバータ回路２１０７と、遅延回路２１０８と、パルス変調部２１０９とを有する。インバータ回路２１０７は、分岐回路２１０１からの制御信号Ｄ３を反転させて、遅延回路２１０８へ出力する。

遅延回路２１０８は、インバータ回路２１０７の出力である制御信号Ｄ５を所定の時間遅延させて、パルス変調部２１０９へ出力する。

パルス変調部２１０９は、遅延回路２１０８の出力である制御信号Ｄ６をパルス変調して、そのパルス変調後の制御信号Ｄ７（第２のデータ信号）を可変帯域制限回路２１０５へ出力する。具体的には、パルス変調部２１０９は、パルス変調部２１０４と同様に、送信データである制御信号Ｄ１（Ｄ２）のパルス幅がＴのとき、パルス幅Ｔよりも所定時間分狭い幅をパルス幅とする制御信号Ｄ７を生成する。

間欠動作回路１２０は、波形整形部２１０２で波形整形された制御信号Ｄ９を入力して入力容量を充電させ、所定の入力容量値になったときに、制御信号Ｄ９を間欠発振させて変調信号を出力する。

具体的には、間欠動作回路１２０には、例えばＦＥＴが内蔵されており、このＦＥＴの入力容量（ＦＥＴの入力端子の容量）が所定値になったときに、ＦＥＴが間欠的にオン・オフ動作する。これにより、間欠動作回路１２０が間欠発振し、制御信号Ｄ９が変調されて、変調信号Ｄ１０として出力される。

図１０は、可変帯域制限回路２１０５の回路例を示す図である。

図１０において、可変帯域制限回路２１０５は、インダクタンス２１１０の一端に、抵抗２１１１及びバラクタダイオード（可変ダイオード）２１１２を並列接続して構成されている。バラクタダイオード２１１２は、キャパシタの一端に、抵抗の一端及びダイオードのカソードが共通接続されている。ダイオードのアノードは、接地されている。

このように構成すると、バラクタダイオード２１１２のダイオードのアノードに印加される逆方向電圧に応じて、バラクタダイオード２１１２の容量が変化する。このため、バラクタダイオード２１１２、インダクタ２１１０及び抵抗２１１１からなる可変帯域制限回路２１０５の回路インピーダンスが変化する。よって、可変帯域制限回路２１０５の遮断周波数が、各パルス変調部２１０４、２１０９の各出力信号Ｄ４、Ｄ７の値に応じて変化する。

次に、パルス変調回路２００の上記各部の動作について図１１を参照して説明する。

図１１は、パルス変調回路２００の各部の出力波形の一例を示す図である。ここでは、伝送時間や処理時間などの遅延時間を無視して記載しているが、実際には、不図示の遅延回路により同期がとられているものとする（他の実施の形態も同様）。

まず、制御信号生成部２１０に送信データである制御信号Ｄ１が入力される。図１１（ａ）の制御信号Ｄ１は、例えば、パルス幅Ｔをもつパルス信号とする。

続いて、分岐回路２１０１は、制御信号Ｄ１を分岐し、２つの制御信号Ｄ２、Ｄ３を出力する。これらの出力特性（振幅、周期）は、図１１（ａ）の制御信号Ｄ１と同じである（図１１（ｂ）（ｃ）参照）。

次に、パルス変調部２１０４は、分岐回路２１０１からの制御信号Ｄ２をパルス変調し、図１１（ｄ）に示す制御信号Ｄ４を可変帯域制限回路２１０５へ出力する。このとき、制御信号Ｄ４のパルス幅は、パルス幅Ｔよりも所定時間分（例えばα）狭くなる。

また、インバータ回路２１０７は、分岐回路２１０１からの制御信号Ｄ３を反転させて、図１１（ｅ）に示す制御信号Ｄ５を遅延回路２１０８に出力する。すると、遅延回路２１０８は、図１１（ｅ）の制御信号Ｄ５を所定時間（例えばＴ）遅延させて、図１１（ｆ）に示す制御信号Ｄ６をパルス変調部２１０９へ出力する。このとき、制御信号Ｄ６は、図１１（ｃ）の制御信号Ｄ３が「０」から「１」へ変化するときに立上るタイミングで立上る。そして、制御信号Ｄ６は、Ｔのパルス幅を有する。

次に、パルス変調部２１０９は、図１１（ｆ）の制御信号Ｄ６をパルス変調し、図１１（ｇ）に示す制御信号Ｄ７を可変帯域制限回路２１０５へ出力する。このとき、制御信号Ｄ７のパルス幅は、パルス幅Ｔよりも所定時間分（例えばα）狭くなる。つまり、制御信号Ｄ７のパルス幅は、図１１（ｄ）の制御信号Ｄ４のパルス幅と等しくなる。

そして、可変帯域制限回路２１０５は、図１１（ｇ）の制御信号Ｄ７に同期して、図１１（ｄ）の制御信号Ｄ４の帯域制限を行い、図１１（ｈ）に示す制御信号Ｄ８をリミッタ回路２１０６へ出力する。このとき、図１１（ｇ）の制御信号Ｄ７が、可変帯域制限回路２１０５のバラクタダイオード２１１２（図１０参照）に入力すると、制御信号Ｄ７の信号レベルが変化するタイミング（「０」→「１」、「１」→「０」）で、可変帯域制限回路２１０５の回路インピーダンスが変化し、遮断周波数が低くなる。

すると、図１１（ｇ）の制御信号Ｄ７の立ち上がり及び立下り時に生じるリンギングが強調され、図１１（ｈ）の制御信号Ｄ８が可変帯域制限回路２１０５から出力される。具体的には、図１１（ｈ）の制御信号Ｄ８は、制御信号Ｄ７の立ち上がり部分（「０」の後に「１」の信号が続く部分）において、リンギング信号がオーバーシュートされて形成されている。

なお、可変帯域制限回路２１０５においては、上記リンギング信号の周波数成分があらかじめ指定された値になるように、回路インピーダンスが設定されている。例えば、リンギング信号の周波数成分は、間欠動作回路１２０の発振周波数と同一あるいはそれと同程度（略同一）とする。

次に、リミッタ回路２１０６は、図１１（ｈ）の制御信号Ｄ８を入力し、その制御信号Ｄ８の負の振幅を制限する。そして、リミッタ回路２１０６は、図１１（ｉ）に示す制御信号Ｄ９を間欠動作回路１２０へ出力する。このとき、図１１（ｉ）に示すように、制御信号Ｄ９の立ち上がり時（「０」の後に「１」の信号が続く部分）の振幅は、上記オーバーシュートされたリンギング信号によって、図１１（ｂ）の制御信号Ｄ２よりも大きくなっている。

つまり、図１１（ａ）の制御信号Ｄ１の所定のデータ信号列（「０」→「１」）が存在するとき、その１の立ち上がり部分に、リンギング信号がオーバーシュートされる。そして、間欠動作回路１２０は、図１１（ｉ）の制御信号Ｄ９を入力し、間欠発振して図１１（ｊ）に示す変調信号Ｄ１０を出力する。このときの変調信号Ｄ１０は、データ信号列の順序にかかわらず、変調信号Ｄ１０の立ち上がりがほぼ均一に行われている。これは、次のような理由に基づく。

すなわち、間欠動作回路１２０に入力される図１１（ｉ）の制御信号Ｄ９において、「０」の後に「１」が続くときに、その「１」の立ち上がり部分にリンギング信号がオーバーシュートされる。このため、そのオーバーシュートされた制御信号Ｄ９を入力した間欠動作回路１２０の入力容量の充電時間（所定の入力容量値に達するまでの時間）が、他のデータ信号列の場合と同様になる。よって、データ信号列にかかわらず通信の品質を維持することができる。

以上のように、本実施の形態によると、パルス変調回路２００は、生成した制御信号Ｄ１のうち、あらかじめ設定された所定のデータ信号列（例えば「０」→「１」）に同期して制御信号Ｄ７を生成する。さらに、パルス変調回路２００は、制御信号Ｄ１の所定のデータ信号列に制御信号Ｄ７を付加するように制御信号Ｄ１を波形整形する。そして、パルス変調回路２００は、波形整形した制御信号Ｄ９を入力して入力容量を充電させ、所定の入力容量値になったときに、当該制御信号Ｄ９を間欠発振させて変調信号Ｄ１０を出力する。このため、所定のデータ信号列のときには、制御信号Ｄ１が波形形成されるので、その分、間欠動作回路１２０の入力容量が所定の入力容量値に達しやすくなる。

したがって、上記入力容量の充電時間が、データ信号列にかかわらず一定となり、変調信号Ｄ１０の立ち上がりがほぼ一定のタイミングで行われる。よって、データ信号列にかかわらず、通信の品質を維持することができる。

なお、実施の形態２においては、可変帯域制限回路２１０５は、バラクタダイオード２１１２を含む構成について説明したが、遮断周波数を可変することが可能であれば、これに限られない。例えば、可変抵抗や可変インダクタンスを組み合わせて可変帯域制限回路２１０５を構成するようにしてもよい。

また、上述した所定のデータ信号列は、例えば「０」→「１」の場合としたが、他のデータ信号列に適用してもよい。

（実施の形態３）
実施の形態３における変調器は、実施の形態２における付加信号生成部２１０３に代えて、図１２に示す付加信号生成部３１０を有する点が、実施の形態２と異なる。その他のパルス変調回路の全体構成は、実施の形態２と同様である。そこで、以下では、付加信号生成部３１０の構成を詳述する。

図１２は、実施の形態３におけるパルス変調回路に含まれる付加信号生成部３１０の構成例を示すブロック図である。なお、実施の形態２と同一部分は、それらと同一の符号を付して重複説明を適宜省略する。

図１２において、付加信号生成部３１０は、分岐回路２１０１からの制御信号Ｄ３を分岐して、各制御信号Ｄ３１、Ｄ３２を出力する分岐回路３１０１と、制御信号Ｄ３１をパルス変調するパルス変調部３１０２と、パルス変調部３１０２の出力である制御信号Ｄ３３を遅延させる遅延回路３１０３とを有する。

また、この付加信号生成部３１０は、制御信号Ｄ３２を反転させるインバータ回路３１０４と、インバータ回路３１０４の出力である制御信号Ｄ３５をパルス変調するパルス変調部３１０５とを有する。

さらに、この付加信号生成部３１０は、遅延回路３１０３の出力である制御信号Ｄ３４とパルス変調部３１０５の出力である制御信号Ｄ３６との論理積を出力する論理積（ＡＮＤ）回路３１０６と、この論理積回路３１０６の出力である制御信号Ｄ３７を遅延させて出力する遅延回路３１０７とを有する。

図１３は、論理積回路３１０６の回路例を示す図である。

図１３において、論理積回路３１０６は、２個のダイオード３１０８、３１０９及び抵抗３１１０を含んで構成されている。具体的には、ダイオード３１０８のカソードは、論理積回路３１０６の入力端子Ｔ２に接続され、ダイオード３１０９のカソードは、論理積回路３１０６の入力端子Ｔ１に接続されている。そして、論理積回路３１０６の出力端子Ｔ１には、各ダイオード３１０８、３１０９のアノード及び抵抗３１１０の一端が共通接続されている。このように構成すると、２つの入力端子Ｔ１、Ｔ２すべてに入力が与えられたときに、正電圧が出力端子Ｔ３から出ることになる。

次に、実施の形態３における付加信号生成部３１０の各部の動作について図１４を参照して説明する。

図１４は、付加信号生成部３１０の各部の出力波形の一例を示す図である。

まず、分岐回路３１０１が、制御信号Ｄ３（図１１（ｃ）参照）を分岐し、２つの制御信号Ｄ３１、Ｄ３２を出力する。これらの出力特性は、図１１（ｃ）の制御信号Ｄ３と同じである（図１４（ａ）（ｂ）参照）。

次に、パルス変調部３１０２は、分岐回路３１０１からの制御信号Ｄ３１をパルス変調し、図１４（ｃ）に示す制御信号Ｄ３３を遅延回路３１０３へ出力する。このとき、制御信号Ｄ３３のパルス幅は、パルス幅Ｔよりも所定時間分（例えばα）狭くなる。

そして、遅延回路３１０３は、図１４（ｃ）の制御信号Ｄ３３を所定時間（例えばＴ）遅延させて、図１４（ｄ）に示す制御信号Ｄ３４を論理積回路３１０６へ出力する。

また、インバータ回路３１０４は、分岐回路３１０１からの制御信号Ｄ３２を反転させて、図１４（ｅ）に示す制御信号Ｄ３５をパルス変調部３１０５へ出力する。すると、パルス変調部３１０５は、図１４（ｅ）の制御信号Ｄ３５をパルス変調し、図１４（ｆ）に示す制御信号Ｄ３６を論理積回路３１０６へ出力する。このとき、制御信号Ｄ３６は、図１４（ｂ）の制御信号Ｄ３２が０から１へ変化するときに立上るタイミングで立上る。そして、制御信号Ｄ３６は、Ｔのパルス幅を有する。

次に、論理積回路３１０６は、図１４（ｄ）の制御信号Ｄ３４及び図１４（ｆ）の制御信号Ｄ３６を入力し、図１４（ｇ）に示す制御信号Ｄ３７を遅延回路３１０７へ出力する。論理積回路３１０６は、２のパルス信号Ｄ３４、Ｄ３６が入力として与えられたときに１となる制御信号Ｄ３７（図１４（ｇ）参照）を遅延回路３１０７へ出力する。

すると、遅延回路３１０７は、図１４（ｇ）の制御信号Ｄ３７を所定時間（例えばＴ）遅延させる。これにより、遅延回路３１０７の出力として、図１１（ｇ）に示した制御信号Ｄ７と同じ特性をもつ制御信号Ｄ７（図１４（ｈ）参照）が得られる。

その後、遅延回路３１０７が、図１４（ｈ）の制御信号Ｄ７を可変帯域制限回路２１０５へ出力することにより、実施の形態２と同様の効果を得ることが可能となる。すなわち、制御信号Ｄ１のデータ信号列にかかわらず通信の品質を維持することができる。

（実施の形態４）
実施の形態４における制御信号生成部４１０は、実施の形態２における波形整形部２１０２及び付加信号生成部２１０３に代えて、図１５に示す波形整形部４１１及び付加信号生成部４１２を有する点が、実施の形態２と異なる。その他のパルス変調回路の全体構成は、実施の形態２と同様である。そこで、以下では、波形整形部４１１及び付加信号生成部４１２の構成を中心に説明する。

図１５は、実施の形態４におけるパルス変調回路４００の構成例を示すブロック図である。なお、実施の形態２、３と同一部分は、それらの符号を付して重複説明を省略する。

図１５において、パルス変調回路４００は、実施の形態２における分岐回路２１０１及び間欠動作回路１２０のほか、上述した波形整形部４１１及び付加信号生成部４１２を有する。

波形整形部４１１は、パルス変調部２１０４と波形合成回路４１１１とを含む。このうち、パルス変調部２１０４は、分岐回路２１０１からの制御信号Ｄ２をパルス変調して波形合成回路４１１１へ出力する。波形合成回路４１１１は、パルス変調部２１０４の出力である制御信号Ｄ４に、後述するリミッタ回路４１２２の出力である制御信号Ｄ７２を合成する。

付加信号生成部４１２は、実施の形態２におけるインバータ回路２１０７、遅延回路２１０８及びパルス変調部２１０９のほか、帯域制限回路４１２１及びリミッタ回路４１２２をさらに含む。帯域制限回路４１２１は、パルス変調部２１０９の出力である制御信号Ｄ７に帯域制限をかけてリミッタ回路４１２２へ出力する。リミッタ回路４１２２は、帯域制限回路４１２１の出力である制御信号Ｄ７１の振幅を制限する。

次に、実施の形態４におけるパルス変調回路４００の各部の動作について図１６を参照して説明する。

図１６は、パルス変調回路４００の各部の出力波形の一例を示す図である。なお、図１６（ａ）〜図１６（ｅ）及び図１６（ｈ）は、図１１（ａ）〜図１１（ｇ）及び図１１（ｉ）と同様であるため、以下では、図１６（ｆ）（ｇ）（ｉ）の出力波形を中心に説明する。

図１６（ｆ）に示す制御信号Ｄ７１は、帯域制限回路４１２１の出力波形を表し、パルス変調部２１０９の出力である制御信号Ｄ７（図１６（ｅ）参照）に帯域制限がかけられている。

具体的には、制御信号Ｄ７１は、パルスの立ち上がり及び立下り時に生じるリンギングが強調されている。このとき、帯域制限回路４１２１のインピーダンス値をあらかじめ設定しておき、リンギング信号の周波数成分が、例えば、間欠動作回路１２０の発振周波数と同一あるいはそれと同程度（略同一）になるようにする。

図１６（ｇ）に示す制御信号Ｄ７２は、リミッタ回路４１２２の出力波形を表し、図１６（ｆ）の制御信号Ｄ７１の周波数成分のうち、正のリンギング信号の周波数成分のみが残るように帯域制限がかけられている。

このようにすると、波形合成回路４１１１において、図１６（ｇ）の制御信号Ｄ７２が図１６（ｄ）の制御信号Ｄ４に重畳（合成）され、図１１（ｉ）に示した制御信号Ｄ９と同じ特性をもつ制御信号Ｄ９（図１６（ｈ）参照）が、波形合成回路４１１１から間欠動作回路１２０へ出力される。

すると、その後、間欠動作回路１２０において、実施の形態２の場合と同様、図１６（ｈ）の制御信号Ｄ９を間欠発振し、図１６（ｉ）の変調信号Ｄ１０を出力する。

以上から、実施の形態２と同様の効果を得ることが可能となる。すなわち、制御信号Ｄ１のデータ信号列にかかわらず通信の品質を維持することができる。

なお、本発明は、実施の形態１〜４に限られず、本発明の趣旨を逸脱しない限り、変更してもよい。例えば、実施の形態２〜４において、分岐回路２１０１は、制御信号Ｄ１を分岐する場合について説明したが、分岐回路２１０１を省略し、２つの制御信号Ｄ１をそれぞれ波形整形部及び付加信号生成部に入力するようにしてもよい。

なお、上述した実施の形態では、間欠動作回路１２０が発振器の場合を例として、間欠動作回路１２０が発振信号を出力する場合について説明したが、これに限るものではない。例えば、間欠動作回路として、逓倍器や増幅器及びその複合回路を用いても良い。逓倍器や増幅器を間欠動作させる場合、逓倍器や増幅器を構成するＦＥＴ（Field effect transistor：電界効果トランジスタ）のゲート（エミッタ）端子やドレイン（コレクタ）端子、またはソース（ベース）端子のいずれかに制御信号Ｓ１２（又は制御信号Ｄ９）を入力することにより、間欠動作回路を間欠動作させることができる。

なお、上述した実施の形態では、１パルス毎の送信データ列に依存するパルス波形の変化を抑え所望のパルス波形を維持できる方法について記載したが、１パルス毎の送信データへの適用だけに限るものではない。一般的に制御信号生成部ではアクティブ回路構成が用いられるため、制御信号生成部と間欠動作回路との間にはＤＣカットコンデンサが挿入される。このような状況において複数パルスを間欠的に送信するバースト送信を行う際、制御信号Ｓ１２（又は制御信号Ｄ９）がバースト信号ＯＦＦ区間からバースト信号ＯＮ区間に移行するときにＤＣオフセットが発生し、バースト信号ＯＮ区間の先頭数百から千シンボル程度が影響を受けることが一般的に知られている。そのため、上述した実施の形態で説明した方法を用いてデータ列の代わりにバースト信号列に対して波形整形を行うようにしても同様の効果を得ることができる。

本発明のパルス変調回路の一つの態様は、制御信号に応じて間欠的に送信信号を出力する間欠動作回路と、送信データに応じて、前記間欠動作回路を、第１の送信信号を出力する発振状態と、前記第１の送信信号よりも低振幅または低周波数の第２の送信信号を出力するアイドリング状態とで切り換え制御する制御回路と、を具備する構成を採る。

この構成によれば、送信状態以外にアイドリング状態を設けたので、送信状態とされたときの間欠動作回路の回路容量は、その直前の状態が送信状態でなくてもアイドリング状態によってほぼ均一に充電される。これにより、第１の送信信号のパルス波形を、その直前の送信データ列に左右されないものとすることができる。すなわち、送信データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する第１の送信信号を生成することができるようになって、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることが可能となる。加えて、アイドリング状態では、間欠動作回路を、低振幅または低周波数の第２の送信信号を生成するように動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することができる。

本発明のパルス変調回路の一つの態様は、前記間欠動作回路は、発振器、逓倍器、増幅器のいずれか１つ以上を含む構成を採る。

この構成によれば、発振器、逓倍器、増幅器を構成するＦＥＴのゲート（エミッタ）端子やドレイン（コレクタ）端子、またはソース（ベース）端子のいずれかに制御信号を入力することにより、間欠動作回路を間欠動作させて送信信号を生成することができる。

本発明のパルス変調回路の一つの態様は、前記制御回路は、前記送信データが「１」の場合には前記間欠動作回路を送信状態に制御し、前記送信データが「０」の場合には前記間欠動作回路をアイドリング状態に制御すると共に、前記各アイドリング状態の期間が前記各送信状態の期間よりも短くなるように、前記間欠動作回路を制御する構成を採る。

この構成によれば、送信データが「０」で所望の第１の送信信号が生成されないアイドリング状態の期間が短縮されて、間欠動作回路の動作時間が短縮されるため、間欠動作回路の消費電力を低減することができる。

本発明のパルス変調回路の一つの態様は、前記制御回路は、さらに、前記間欠動作回路を、前記送信状態と前記アイドリング状態との間で送信信号を出力しない停止状態に切り換え制御する構成を採る。

この構成によれば、所望の第１の送信信号の開始タイミングの直前に間欠動作回路が停止状態となって送信信号が出力されなくなるため、所望の第１の送信信号の開始タイミングに一致するタイミングで立ち上がりが急峻なパルス信号を生成することができるようになり、パルス信号の立ち上がりが明確となって、受信側においてパルス信号の開始タイミングを確実に取得することができるようになる。

本発明のパルス変調回路の一つの態様は、前記制御回路は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態への切り換えタイミングを可変制御する構成を採る。

この構成によれば、間欠動作回路のアイドリング状態における動作時間を最小限にして、間欠動作回路の回路容量を必要充分な量だけ充電することができるようになり、間欠動作回路の消費電力を低減しつつ、立ち上がりが急峻なパルス信号を安定して生成することができるようになる。

本発明のパルス変調回路の一つの態様は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態での前記第２の送信信号の振幅を可変制御する構成を採る。

この構成によれば、アイドリング状態において出力される第２の送信信号の振幅を小さくして、間欠動作回路の寄生容量を必要充分な量だけ充電することができるようになり、間欠動作回路の消費電力を低減しつつ、立ち上がりが急峻なパルス信号を安定して生成することができるようになる。

本発明のパルス変調回路の一つの態様は、前記送信状態で出力された前記第１の送信信号を通過させる一方、前記アイドリング状態で出力された前記第２の送信信号を遮断する信号遮断手段を、さらに具備する構成を採る。

この構成によれば、不要な第２の送信信号は遮断され、所望の第１の送信信号のみが通過されるようにすることができ、受信側において不要な第２の送信信号が受信されて受信品質が劣化することを防止することができる。

本発明のパルス変調回路の一つの態様は、前記信号遮断手段として逓倍器を用い、当該逓倍器の変換効率を制御することで、前記第１の送信信号を通過させると共に前記第２の送信信号を遮断する構成を採る。

この構成によれば、不要な第２の送信信号に対する変換効率を下げて、所望周波数成分における第２の送信信号の振幅レベルを小さくすることができ、受信品質の劣化を低減することができる。

本発明のパルス変調回路の一つの態様は、前記間欠動作回路によって形成された前記第１の送信信号の振幅または位相の少なくとも一方を、前記送信データに応じて変更する変調器、をさらに具備する構成を採る。

この構成によれば、所望のパルス幅を有し、所望のタイミングで発生するＡＳＫ変調信号若しくは位相変調信号を生成することができるため、受信側において、変調信号に完全に同期した交流波信号を発生させるための回路を不要としつつ、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることができる。

本発明のパルス変調回路の一つの態様は、前記制御回路は、直後の前記送信データが「１」になる場合にのみ、前記間欠動作回路をアイドリング状態に制御する構成を採る。

この構成によれば、直後の送信データが「１」になる場合にのみ、間欠動作回路がアイドリング状態に制御されるので、間欠動作回路の動作時間を抑えることができ、間欠動作回路の消費電力をより低減することができる。

本発明のパルス変調回路の一つの態様は、第１のデータ信号列の既定配列部分を波形整形するための第２のデータ信号列を生成する付加信号生成部と、前記第２のデータ信号列を用いて前記第１のデータ信号列を波形整形することで、オーバーシュート部を有する信号を生成する波形整形部と、前記波形整形部によって波形整形された信号に基づいて回路容量を充電し、当該回路容量が所定値になったときに、送信信号を出力する間欠動作部と、具備する構成を採る。

この構成によれば、間欠動作回路の回路容量が送信状態とされるときの所定の容量値に達しやすくなり、送信信号の波形を、その直前のデータ列に左右されないものとすることができる。すなわち、第１のデータ信号列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する送信信号を生成することができるようになって、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得ることが可能となる。

本発明のパルス変調回路の一つの態様は、前記間欠動作回路は、発振器、逓倍器、増幅器のいずれか１つ以上を含む構成を採る。

この構成によれば、発振器、逓倍器、増幅器を構成するＦＥＴのゲート（エミッタ）端子やドレイン（コレクタ）端子、またはソース（ベース）端子のいずれかに制御信号を入力することにより、間欠動作回路を間欠動作させて送信信号を生成することができる。

本発明のパルス変調回路の一つの態様は、前記第１のデータ信号列がパルス信号の場合、前記既定配列は「０」の直後に「１」になるデータ信号列であり、前記付加信号生成部は、前記第１のデータ信号列が「０」の直後に「１」になるタイミングで立ち上がるパルス信号を前記第２のデータ信号列として生成し、前記波形整形部は、前記第２のデータ信号列に基づいて前記第１のデータ信号列が「０」の直後に「１」になる立ち上がり部分にリンギング信号を付加する構成を採る。

この構成によれば、第１のデータ信号列が「１」で間欠動作回路を送信状態にする場合に、直前データが「０」であっても、第１のデータ信号列が「１」になる立ち上がり部分がオーバーシュートされるので、間欠動作回路の入力容量がより早く充電される。これにより、直前データが「０」のときの間欠動作回路の入力容量の充電時間が、直前データが「０」でない場合と同様とすることができるようになり、データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する送信信号を生成することができるようになる。

本発明のパルス変調回路の一つの態様は、前記第１のデータ信号列に帯域制限を施す遮断周波数を、前記第２のデータ信号列に応じて可変する可変帯域制限部、を具備する構成を採る。

この構成によれば、第２のデータ信号列が「０」の直後に「１」になるタイミングで遮断周波数を下げることにより、第１のデータ信号列が「０」の直後に「１」になる立ち上がり部分がオーバーシュートされるので、間欠動作回路の入力容量がより早く充電される。

この構成によれば、第１のデータ信号列が「０」の直後に「１」になるタイミングで遮断周波数を下げることにより、第１のデータ信号列が「０」の直後に「１」になる立ち上がり部分をオーバーシュートすることができる。

本発明のパルス変調回路の一つの態様は、前記付加信号生成部は、前記第２のデータ信号列に基づいて前記リンギング信号を生成し、前記波形整形部は、前記第１のデータ信号列に前記リンギング信号を合成する構成を採る。

この構成によれば、第１のデータ信号列が「１」で間欠動作回路を送信状態にする場合に、直前データが「０」であっても、第１のデータ信号列が「１」になる立ち上がり部分をオーバーシュートすることができる。

本発明のパルス変調回路の一つの態様は、前記リンギング信号は、前記間欠動作部の周波数と同一または略同一の周波数をもつ構成を採る。

これら構成によれば、間欠動作回路の入力容量を効率よく充電することができる。

本発明は、送信データ信号列に左右されず、所望のパルス波形を有するパルス変調信号を形成することができ、例えば、送信データに応じて交流波信号を間欠的に発生するパルス変調回路及びパルス変調方法に有用である。

本発明の実施の形態１に係るパルス変調回路の要部構成を示すブロック図 実施の形態１に係る制御信号生成部の要部構成を示すブロック図 実施の形態１における制御信号及び送信信号の信号波形を示す図 実施の形態１に係る間欠動作回路の要部構成を示すブロック図 実施の形態１に係る間欠動作回路の別の要部構成を示すブロック図 実施の形態１に係る間欠動作回路の別の要部構成を示すブロック図 上記実施の形態に制御信号生成部の別の要部構成を示すブロック図 実施の形態１における制御信号及び送信信号の信号波形を示す図 本発明の実施の形態２に係る制御信号生成部の要部構成を示すブロック図 実施の形態２に係る可変帯域制限回路の要部構成を示すブロック図 実施の形態２における制御信号及び送信信号の信号波形を示す図 本発明の実施の形態３に係る付加信号生成部の要部構成を示すブロック図 実施の形態３に係る論理積回路の要部構成を示すブロック図 実施の形態３における制御信号及び送信信号の信号波形を示す図 本発明の実施の形態４に係るパルス変調回路の要部構成を示すブロック図 実施の形態４における制御信号及び送信信号の信号波形を示す図 従来のパルス変調回路の要部構成を示すブロック図 従来のパルス変調回路の要部構成を示すブロック図

符号の説明

１００，１００Ａ，４００ パルス変調回路
１１０，１１０Ａ，２１０ 制御信号生成部
１２０ 間欠動作回路
１３０ バッファアンプ
１１０１ 送信データ判定部
１１０２，１１０５ 遅延調整部
１１０３ 振幅調整部
１１０４ 合成部
１１０６，２１０１，３１０１ 分岐回路
１１０７ 論理（ＮＯＲ）回路
１２００ 発振器
１２０１ 共振器
１２０２，１２２２ トランジスタ
１２０３，１２２３ バイアス端子
１２０４，１２２４ ＤＣカットコンデンサ
１２１０ スイッチ
１２１１ 終端負荷
１２２０ 逓倍器
１２２１−１，１２２１−２ 整合回路
２１０２，４１１ 波形整形部
２１０３，３１０，４１２ 付加信号生成部
２１０４，２１０９，３１０２，３１０５ パルス変調部
２１０５ 可変帯域制限回路
２１０６，４１２２ リミッタ回路
２１０７，３１０４ インバータ回路
２１０８、３１０３，３１０７ 遅延回路
２１１０ インダクタンス
２１１１，３１１０ 抵抗
２１１２ バラクタダイオード
３１０６ 論理積（ＡＮＤ）回路
３１０８，３１０９ ダイオード
４１１１ 波形合成回路
４１２１ 帯域制限回路

Claims (11)

1. 送信データに応じて、間欠動作回路の動作を切り換える制御信号を出力する制御回路と、
   前記制御信号に応じて間欠的に送信信号を出力する間欠動作回路と、
   を具備するパルス変調回路であって、
   前記制御回路は、
   第１の振幅又は第１の周波数を有する第１の送信信号を出力する送信状態と、前記第１の振幅よりも低振幅の第２の振幅又は前記第１の周波数よりも低周波数の第２の周波数を有する第２の送信信号を出力するアイドリング状態と、を切り換え、
   さらに、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態への切り替えタイミングを可変制御する
   パルス変調回路。
2. 前記間欠動作回路は、発振器、逓倍器、増幅器のいずれか１つ以上を含む
   請求項１に記載のパルス変調回路。
3. 前記制御回路は、前記送信データが「１」の場合には前記間欠動作回路を送信状態に制御し、前記送信データが「０」の場合には前記間欠動作回路をアイドリング状態に制御すると共に、前記各アイドリング状態の期間が前記各送信状態の期間よりも短くなるように、前記間欠動作回路を制御する
   請求項１に記載のパルス変調回路。
4. 前記制御回路は、さらに、前記間欠動作回路を、前記送信状態と前記アイドリング状態との間で送信信号を出力しない停止状態に切り換え制御する
   請求項１に記載のパルス変調回路。
5. 前記制御回路は、前記間欠動作回路の寄生容量が大きいほど、前記アイドリング状態への切り換えタイミングを早くして、前記間欠動作回路のアイドリング状態期間を長くする
   請求項１に記載のパルス変調回路。
6. 前記制御回路は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態での前記第２の送信信号の振幅を可変制御する
   請求項１に記載のパルス変調回路。
7. 前記制御回路は、前記間欠動作回路の寄生容量が大きいほど、前記アイドリング状態での前記第２の送信信号の振幅を大きくする
   請求項６に記載のパルス変調回路。
8. 前記送信状態で出力された前記第１の送信信号を通過させる一方、前記アイドリング状態で出力された前記第２の送信信号を遮断する信号遮断手段を、さらに具備する
   請求項１に記載のパルス変調回路。
9. 前記信号遮断手段として逓倍器を用い、当該逓倍器の変換効率を制御することで、前記第１の送信信号を通過させると共に前記第２の送信信号を遮断する
   請求項８に記載のパルス変調回路。
10. 前記間欠動作回路によって形成された前記第１の送信信号の振幅または位相の少なくとも一方を、前記送信データに応じて変更する変調器、をさらに具備する
    請求項１に記載のパルス変調回路。
11. 前記制御回路は、直後の前記送信データが「１」になる場合にのみ、前記間欠動作回路をアイドリング状態に制御する
    請求項３に記載のパルス変調回路。

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