WO2007148691A1 - パルス変調回路及びパルス変調方法 - Google Patents

パルス変調回路及びパルス変調方法 Download PDF

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WO2007148691A1
WO2007148691A1 PCT/JP2007/062327 JP2007062327W WO2007148691A1 WO 2007148691 A1 WO2007148691 A1 WO 2007148691A1 JP 2007062327 W JP2007062327 W JP 2007062327W WO 2007148691 A1 WO2007148691 A1 WO 2007148691A1
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signal
circuit
control signal
transmission
intermittent operation
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PCT/JP2007/062327
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Inventor
Junji Sato
Shigeru Kobayashi
Suguru Fujita
Original Assignee
Panasonic Corporation
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Publication date
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    • H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
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    • H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
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    • H04L27/02—Amplitude-modulated carrier systems, e.g. using on-off keying; Single sideband or vestigial sideband modulation
    • H04L27/04—Modulator circuits; Transmitter circuits

Definitions

  • the present invention relates to a pulse modulation circuit and a pulse modulation method for intermittently generating an AC wave signal according to transmission data.
  • FIG. 1 shows a main configuration of a pulse modulation circuit that intermittently operates an oscillation circuit (see Patent Document 1).
  • the pulse modulation circuit 10 shown in FIG. 1 is roughly divided into two parts: a short pulse control generation circuit 11 that generates a pulse-like control signal, and an oscillation circuit 12 that oscillates for a short pulse time.
  • the input signal that determines the intermittent operation cycle is divided into two signals by a distribution circuit 21 composed of resistors in the short pulse control generation circuit 11, and one signal is directly input to the base end of the transistor 23 and the other signal Is delayed by a predetermined time by the delay circuit 22 and then input to the emitter end of the transistor 23.
  • a short pulse control signal is generated in which the input signal power input to the base end of the transistor 23 is also shortened by a time corresponding to the delay of the delay circuit 22.
  • the short pulse control signal is input to the oscillation circuit 12, and the oscillator composed of the feedback circuit 32 and the transistor 33 is operated intermittently.
  • 31 and 34 are amplifiers, and 35 is a current source.
  • Non-Patent Document 1 discloses a technique for differentially operating an oscillation circuit in pairs.
  • Figure 2 shows the configuration.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-49200
  • Non-Patent Document 1 ELECTRONICS LETTERS 28th April 2005 Vol.41 No.9 "Residua ⁇ carrier— free burst oscillator for automotive UWB radar applications
  • intermittent operation is performed by charging and discharging a DC blocking capacitor for individually applying a voltage to each transistor and a stabilization circuit for preventing unnecessary oscillation.
  • a DC blocking capacitor for individually applying a voltage to each transistor and a stabilization circuit for preventing unnecessary oscillation.
  • the charging state of the DC blocking capacitor and the stabilization circuit changes depending on the interval of intermittent operation, that is, the interval where the pulse signal is not output.
  • the oscillation start time and oscillation stop time vary depending on the transmission data string, and the transmission
  • a short pulse signal with a uniform pulse width and pulse position cannot be output regardless of the data string.
  • a pulse for performing OOK (On Off Keying) modulation in which an AC pulse is output when transmission data is "1" and an AC pulse is not output when transmission data is "0".
  • OOK On Off Keying
  • the waveform of this AC pulse depends on the immediately preceding transmission data string. In other words, as ⁇ 0 '' continues as the immediately preceding transmission data string, the charge amount of the DC blocking capacitor and the stabilization circuit decreases, and as a result, the rising edge of the AC pulse immediately after that becomes less steep or rises. The timing is slow.
  • An object of the present invention is to provide a pulse modulation circuit and a pulse modulation method capable of forming a pulse modulation signal having a desired pulse waveform regardless of a transmission data signal sequence.
  • a pulse modulation circuit includes an intermittent operation circuit that intermittently outputs a transmission signal according to a control signal, and the intermittent operation circuit according to transmission data.
  • a control circuit that performs switching control between a transmission state in which the first transmission signal is output and an idling state in which the second transmission signal having a lower amplitude or lower frequency than the first transmission signal is output.
  • the transmission state is set.
  • the parasitic capacitance of the intermittent operation circuit at this time is charged almost uniformly depending on the idling state even if the immediately preceding state is not the transmitting state.
  • the Nose waveform of the first transmission signal can be made independent of the immediately preceding transmission data string.
  • the first transmission signal having a desired pulse width and abruptly generated at a desired timing can be generated without being influenced by the transmission data string. It is possible to obtain good reception quality by suppressing the degradation of reception performance due to the fluctuation of the tatum and timing jitter.
  • the intermittent operation circuit is operated so as to generate a second transmission signal having a low amplitude or a low frequency, so that a desired pulse waveform can be generated while minimizing power consumption.
  • a pulse modulation signal having the same can be generated.
  • a pulse modulated signal having a desired pulse waveform can be formed without being influenced by a transmission data signal sequence.
  • FIG. 1 is a block diagram showing a main configuration of a conventional pulse modulation circuit.
  • FIG. 2 is a block diagram showing the main configuration of a conventional pulse modulation circuit
  • FIG. 3 is a block diagram showing a main part configuration of a pulse modulation circuit according to the first embodiment of the present invention.
  • FIG. 4 is a block diagram showing a main part configuration of a control signal generation unit according to the first embodiment.
  • FIG. 5 is a diagram showing signal waveforms of a control signal and a transmission signal in the first embodiment
  • FIG. 6 is a block diagram showing a main configuration of the intermittent operation circuit according to the first embodiment.
  • FIG. 7 is a block diagram showing another main configuration of the intermittent operation circuit according to the first embodiment.
  • FIG. 8 is a block diagram showing another main configuration of the intermittent operation circuit according to the first embodiment.
  • FIG. 9 is a block diagram showing another main configuration of the control signal generation unit in the above embodiment.
  • FIG. 10 is a diagram showing signal waveforms of a control signal and a transmission signal in the first embodiment
  • FIG. 11 is a block diagram showing a main configuration of a control signal generation section according to Embodiment 2 of the present invention.
  • FIG. 12 is a block diagram showing a main configuration of a variable band limiting circuit according to Embodiment 2.
  • FIG. 13 is a diagram showing signal waveforms of a control signal and a transmission signal in the second embodiment
  • FIG. 14 is a block diagram showing a main configuration of an additional signal generation unit according to Embodiment 3 of the present invention.
  • FIG. 15 is a block diagram showing a main configuration of an AND circuit according to the third embodiment.
  • FIG. 16 is a diagram showing signal waveforms of a control signal and a transmission signal in the third embodiment
  • FIG. 17 is a block diagram showing a main configuration of a pulse modulation circuit according to Embodiment 4 of the present invention.
  • FIG. 18 is a diagram showing signal waveforms of a control signal and a transmission signal in the fourth embodiment.
  • OOK On Off Keying modulation is performed so that an AC pulse is output when the transmission data is ⁇ 1 '' and no AC pulse is output when the transmission data is ⁇ 0 ''.
  • OOK On Off Keying
  • FIG. 3 shows the main configuration of the pulse modulation circuit according to Embodiment 1 of the present invention.
  • the pulse modulation circuit 100 shown in FIG. 3 includes a control signal generation unit 110 and an intermittent operation circuit 120.
  • FIG. 4 shows a main configuration of the control signal generation unit 110.
  • the control signal generation unit 110 shown in FIG. 4 includes a transmission data determination unit 1101, a delay adjustment unit 1102, an amplitude adjustment unit 1103, and a synthesis unit 1104.
  • the control signal generation unit 110 adds transmission data S11 to the transmission data S11.
  • the control signal S 12 is generated and output to the intermittent operation circuit 120.
  • each part of the control signal generation unit 110 will be described with reference to a timing chart of signal waveforms in FIG.
  • Transmission data determination unit 1101 determines whether transmission data SI 1 (FIG. 5 (a)) is “1” or “0”, and outputs when transmission data S11 is “1”.
  • a first control signal S14 (Fig. 5 (b)) that rises at the same timing as the start timing of the transmission pulse signal and has a pulse width equal to the pulse width of the transmission pulse signal is generated and sent to the synthesis unit 1104. Output.
  • the transmission data S11 is “0”, if the transmission data S11 is “1”, it rises at the same timing as the start timing of the output transmission pulse signal, and the pulse of the transmission pulse signal
  • a control signal S 15 (Fig. 5 (c)) having a pulse width equal to the width is generated and output to the delay adjustment unit 1102.
  • a 1-input 2-output logic circuit is used for the transmission data determination unit 1101, and one of the outputs is inverted according to the transmission data S11 to generate the first control signal S14 and the control signal S15. You may do it.
  • transmission data determination section 1101 transmits transmission pulses within a pulse period.
  • the first control signal S14 and the control signal S15 are generated according to the presence or absence of the signal.
  • the delay adjustment unit 1102 delays the start timing of the control signal S15 output from the transmission data determination unit 1101 by a predetermined time, and the delayed control signal S16 (FIG. 5 (d)) is an amplitude adjustment unit 1103. Output to.
  • the delay time of the control signal S16 will be described later.
  • Amplitude adjustment section 1103 reduces the amplitude of control signal S16 output from delay adjustment section 1102, and uses control signal S17 (FIG. 5 (e)) after amplitude adjustment as a second control signal as a second control signal. Output to 1104. That is, when the transmission data S11 is “0”, the second control signal S17 having an amplitude level smaller than the amplitude level of the first control signal S14 generated when the transmission data S11 is “1”. Is generated. The amplitude level of the control signal S17 will be described later.
  • the combining unit 1104 combines the first control signal S14 and the second control signal S17, and outputs the combined control signal S12 (FIG. 5 (f)) to the intermittent operation circuit 120.
  • FIG. 6 shows a main configuration of the intermittent operation circuit 120.
  • the intermittent operation circuit 120 shown in FIG. 6 includes an oscillator 1200 having a resonator 1201, a transistor 1202, a noise terminal 1203, and a DC (Direct Current) capacitor 1204, and operates intermittently according to a control signal S12. To generate a pulse signal S13.
  • a control signal S12 To generate a pulse signal S13.
  • each part of the intermittent operation circuit 120 will be described with reference to the timing chart of the signal waveform in FIG. 5 again.
  • the output side of the resonator 1201 is connected to the gate end side of the transistor 1202, and one terminal of the noisy terminal 1203 and the DC cut capacitor 1204 are connected to the drain end side of the transistor 1202.
  • the control signal S12 output from the control signal generator 110 is output to the gate terminal of the transistor 1202.
  • a voltage is applied to the gate terminal while the voltage value of the control signal S12 is on, and accordingly, a current flows between the source and drain.
  • the parasitic capacitance of the transistor 1202 is charged by the current flowing between the source and drain.
  • a circuit current flows along with the source / drain current, the oscillation signal is amplified by this circuit current, and the amplified oscillation signal force S pulse signal S13 (FIG. 5 (g)) is output.
  • the first oscillation signal (FIG. 5 (i)) is output from the oscillator 1200 (hereinafter “oscillation”).
  • the second control signal causes the oscillator 1200 to output the second oscillation signal (Fig. 5 (j)) when the transmission data S11 is "0".
  • the first and second oscillation signals are output as the pulse signal S13.
  • the voltage is applied to the gate terminal by the control signal S12 obtained by combining the first control signal and the second control signal, so that the transistor 120 2 parasitic capacitance is charged.
  • the parasitic capacitance of the transistor 1202 is precharged due to the idling state, so that it is generated immediately after the state where the first oscillation signal is not generated continues.
  • the rise of the first oscillation signal can be made steep (Fig. 5 (i)).
  • the transistor 1202 is operated in an oscillation state only while the first control signal S14 generated when the transmission data S11 is “1” is on.
  • the transistor 1202 depends on whether or not the previous transistor 1202 is in an oscillating state, that is, depending on whether the transmission data S11 is “0” or “1”. Since the amount of charge of the parasitic capacitance of 1202 is different, the start timing and pulse width of the pulse signal S13 will vary (Fig. 5 (h)).
  • the transmission data S11 is “0”
  • a voltage is applied to the gate terminal of the transistor 1202 by the second control signal, and the transistor 1202 is turned on. Since the parasitic capacitance is charged in the idling state, the parasitic capacitance of the transistor 1202 can be charged almost uniformly without being influenced by the transmission data S11. Instead, the first oscillation signal with a steep rise can be generated (Fig. 5 (i)).
  • the transmission data Sl l is output to the transmission data determination unit 1101 of the control signal generation unit 110.
  • OOK modulation is performed as the data string “0100001110010” force transmission data S 11 will be described.
  • the transmission data determination unit 1101 rises at a timing that coincides with the start timing of the transmission pulse signal to be output, and is equal to the pulse width of the transmission pulse signal.
  • a first control signal S 14 having a pulse width (FIG. 5 (b)) is generated and output to the synthesis unit 1104.
  • transmission data S11 is “0”
  • transmission data S11 is “1”
  • the pulse width of the transmission pulse signal A control signal S15 (FIG. 5 (c)) having a pulse width equal to is generated and output to the delay adjustment unit 1102.
  • the control signal S15 is further delayed by a predetermined time by the delay adjusting unit 1102, and the delayed control signal S16 (FIG. 5 (d)) is output to the amplitude adjusting unit 1103. Then, the amplitude level of the control signal S16 is adjusted by the amplitude adjusting unit 1103, and the control signal after the level adjustment is output to the synthesizing unit 1104 as the second control signal S17 (FIG. 5 (e)).
  • the first control signal S14 and the second control signal S17 are combined by the combining unit 1104, and the combined control signal S12 (Fig. 5 (f)) is the transistor of the intermittent operation circuit 120. Output to the gate end of 1202. As a result, a voltage is applied to the gate terminal of the transistor 1202 only when the control signal S12 is on, a source-drain current starts flowing, and the parasitic capacitance of the transistor 1202 is charged. Then, a circuit current starts flowing along with the source / drain current, the oscillation signal is amplified by this circuit current, and the amplified oscillation signal is output as a pulse signal S 13 (FIG. 5 (g)).
  • the first control signal S14 causes the transistor 1202 to oscillate and output the first oscillation signal (FIG. 5 (i))
  • the second control signal S17 causes the transistor 1202 to idle.
  • the second oscillation signal (FIG. 5 (j)) is output in the state, and the first oscillation signal and the second oscillation signal are output from the oscillator 1200 as the pulse signal S13 (FIG. 5 (g)).
  • the control signal S17 When the control signal S17 is turned off, the parasitic capacitance of the charged transistor 1202 is discharged.
  • the timing at which the parasitic capacitance starts to be charged and the timing at which the charged parasitic capacitance starts to be discharged are determined by the ON / OFF timing of the control signal S 17, that is, the delay time adjusted by the delay adjusting unit 1102.
  • the start timing of the control signal S17 is not necessarily delayed. There is no need.
  • the control signal S17 is turned off, the parasitic capacitance of the transistor 1202 starts to discharge, so that the earlier the start timing of the control signal S17 is, the earlier the timing at which discharge starts. Therefore, it is necessary to fully charge the parasitic capacitance of the transistor 1202 while the amplitude level of the control signal S 17 is increased and the control signal S 17 is turned on.
  • the start timing of the control signal S17 is delayed.
  • the timing at which the transistor 1202 starts to charge and the timing at which it starts to discharge are both delayed. Therefore, as compared with the case where the control signal S17 is not delayed, the transistor 1202 can be charged to the same extent even when the amplitude level of the control signal S17 is low, so that power consumption can be reduced.
  • the parasitic capacitance of the transistor 1202 after discharging only needs to be charged by an amount that can make the rising edge of the first oscillation signal steep at the start timing of the transmission pulse signal to be output.
  • the amount of charge required depends on the characteristics of the transistor 1202. Note that the amount of charge of the transistor 1202 after discharging is the timing at which the transistor 1202 starts to charge, That is, it depends on the timing at which the transistor 1202 is switched to the idling state. The amount of charge of the transistor 1202 after discharging further depends on the amplitude level applied to the gate terminal of the transistor 1202.
  • the required charge amount is calculated based on the characteristics of the transistor 1202, and the timing for switching the transistor 1202 to the idling state based on the required charge amount, that is, the delay time in the delay adjustment unit 1102 and the amplitude adjustment.
  • Part 1 103 sets the amplitude adjustment amount.
  • the delay time and voltage are adjusted to generate the control signal S 17 when the transmission data S 11 is “0”, and the pulse width of the control signal S 17 is not adjusted.
  • the delay width may be further adjusted in the delay adjustment unit 1102 so that the control signal S 17 has a narrower width.
  • the control signal S 17 has a narrower pulse width, the period during which the intermittent operation circuit is idling when the transmission data S11 is "0". Force The intermittent operation circuit is in the oscillation state when the transmission data S11 is "1". Since it is shorter than the period, power consumption can be reduced.
  • the adjustment of the pulse width can be realized, for example, by using an AND logic circuit.
  • the voltage is applied to the gate terminal by the second control signal S17, so that as shown in FIG. 5 (j).
  • the second oscillation signal which is essentially unnecessary as a transmission pulse signal, is generated at this time.
  • the second oscillation signal can be eliminated by providing a switch or the like after the intermittent operation circuit 120. wear.
  • FIG. 7 shows an example of a main configuration of the intermittent operation circuit 120 in which a switch is provided at the subsequent stage of the oscillator in order to remove the second oscillation signal.
  • the intermittent operation circuit 120 shown in FIG. 7 has a configuration in which a switch 1210 and a terminal load 1211 are added to FIG. One terminal is connected to the buffer amplifier 130, and the other terminal is connected to the termination load 1211.
  • Transmission data determination unit 1101 of control signal generation unit 110 outputs control signal S14 to combining unit 1104 and outputs control signal S14 to switch 1210 of intermittent operation circuit 120.
  • the combining unit 1104 of the control signal generating unit 110 outputs the control signal S12 to the gate terminal of the transistor 1202 of the intermittent operation circuit 120 as described above.
  • the switch 1210 switches the output destination of the oscillation signal to either the termination load 1211 or the buffer amplifier 130 according to the control signal S14 output from the transmission data determination unit 1101 of the control signal generation unit 110. Specifically, when the control signal S14 is on, the switch 1210 switches the output destination of the oscillation signal to the buffer amplifier 130, and when the control signal S14 is off, the switch 1210 selects the output destination of the oscillation signal. Switch to terminal load 1211.
  • the first oscillation signal (FIG. 5 (i)) output from the transistor 1202 is amplified by the buffer amplifier 130 only when the control signal S14 is on, and when the control signal S14 is off, the switch 1210 is switched to the termination load 1211, and the amplitude level of the second oscillation signal (FIG. 5 (j)) can be reduced.
  • the signal power ratio between the second oscillation signal output when transmission data S11 is "0" and the first oscillation signal output when transmission data S11 is "1" is the switch 1210 Determined by isolation. Therefore, by providing a switch having an isolation that increases the signal power ratio, it is possible to easily remove the unnecessary second oscillation signal on the receiving side by threshold determination.
  • the impedance of the termination load 1211 is smaller than the impedance of the buffer amplifier 130, or to set the loop gain of the transistor 1202 to be small, the power of the second oscillation signal is reduced.
  • the signal power ratio described above may be decreased to increase the above-mentioned signal power ratio so that the second oscillation signal unnecessary on the receiving side can be easily removed by threshold determination or the like.
  • FIG. 8 shows an example of a main configuration of the intermittent operation circuit 120 in which a multiplier is provided at the subsequent stage of the oscillator in order to remove the second oscillation signal.
  • the intermittent operation circuit 120 shown in FIG. 8 has a configuration in which a multiplier 1220 is added to FIG. 6, and the multiplier 1220 includes matching circuits 1221-1, 1221-2 and a transistor 1222. And a noise terminal 1223 and a DC cut capacitor 1224.
  • the matching circuit 1221-1 is connected to the input end side of the transistor 1222, and the matching circuit 1221-2 is connected to the output end side of the transistor 1222.
  • Matching circuits 1221-1 and 1221-2 are matched to different frequencies. For example, matching circuit 1221-1 matching at 13 GHz is used at the input terminal of transistor 1222, and the output terminal of transistor is open at 13 GHz or 13 GHz. When the matching circuit 1221-2 that is short-circuited at is used, a 26 GHz transmission signal S 18 is generated.
  • the amplitude level of the second oscillation signal can be lowered by switching the operation state of the transistor 1222 of the multiplier 1220 in accordance with the control signal S14 and changing the conversion efficiency.
  • the control signal S14 is output to the gate terminal of the transistor 1222, and the gate bias is changed only for the time when the control signal S14 is turned off, the drain current flowing through the transistor 1222 is reduced, the amplification factor is lowered, and the second oscillation.
  • the oscillator 1200 is provided, the intermittent operation circuit 120 that intermittently outputs the oscillation signal S13 according to the control signal S12, and the transmission data S11, A control signal generator 110 that controls switching of the intermittent operation circuit 120 between an oscillation state in which the first oscillation signal is output and an idling state in which the second oscillation signal having a lower amplitude than the first oscillation signal is output;
  • the parasitic capacitance of the intermittent operation circuit when the oscillation state is set is almost uniformly charged by idling even if the immediately preceding state is not the oscillation state.
  • the pulse waveform of the first oscillation signal can be made independent of the immediately preceding transmission data string.
  • the first oscillation signal having a desired pulse width and generated steeply at a desired timing can be generated without being influenced by the transmission data string. It is possible to suppress the degradation of reception performance due to fluctuations in timing and timing jitter, and to obtain good reception quality.
  • the intermittent operation circuit is operated so as to generate the second oscillation signal with a low amplitude, so that a pulse modulation signal having a desired pulse waveform is generated while minimizing power consumption. can do.
  • the intermittent operation circuit 120 when the transmission data S11 is “0”, the intermittent operation circuit 120 is operated to output the second oscillation signal having a lower amplitude than the first oscillation signal.
  • the transmission data S11 is “0”
  • the second oscillation signal having a frequency lower than that of the first oscillation signal is generated.
  • the intermittent operation circuit 120 may be operated. In this case, an unnecessary second oscillation signal can be easily removed by providing a band limiting filter in the subsequent stage of the missing operation circuit 120.
  • the oscillator 1200 is used as the intermittent operation circuit 120 .
  • the intermittent operation circuit 120 is configured by combining the oscillator and the amplifier, and only the amplifier is intermittently generated by the control signal S12. You may make it operate.
  • the oscillator oscillates continuously without any intermittent operation.
  • a PLL Phase lock Loop
  • a dielectric resonator is used as the oscillator, the oscillation frequency and the oscillation output can be stabilized.
  • the current switch 45-1 is generated by the short pulse signal output from the short pulse control generation circuit 43 to the multivibrator 44.
  • 45-2 causes the current flowing from constant current source 46 to flow alternately to transistors 41-1, 1, 41-2, so that transistors 41-1, 1, 2 2 operate intermittently and operate as differential oscillators. Since the terminals 40-1 and 40-2 are configured to output signals with opposite phases, the oscillation frequency changes greatly due to individual differences in the current switches 45-1 and 45-2 and impedance variations due to temperature.
  • the oscillator oscillates continuously without intermittent operation, so that the oscillation frequency can be stabilized. It is out.
  • the intermittent operation circuit 120 includes an oscillator and an amplifier, it is possible to intermittently operate both the oscillator and the amplifier according to the control signal S12. In this case, only the amplifier is used as the control signal. Compared with intermittent operation according to S12, intermittent operation circuit 12 0 The overall power consumption can be reduced, and the signal power ratio can be further increased by the amplifier, so that the power of the unnecessary second oscillation signal can be kept small. Further, only the oscillator may be intermittently operated by the control signal S12 and the amplifier may be intermittently operated by the control signal S14.In this case, the signal power ratio between the first oscillation signal and the second oscillation signal is set. This makes it possible to make the signal larger, and the receiving side can reliably demodulate the desired first oscillation signal by threshold determination.
  • the operating state of the intermittent operation circuit 120 including a modulation unit that generates an ASK (Amplitude Shift Keying) modulation signal or a PPM modulation signal may be controlled.
  • the intermittent operation circuit 120 can generate a pulse signal with a steep rise, so that when the transmission data is assigned to the generation position of the pulse signal as in the PPM method, the intermittent operation circuit 120 is not connected to the reception side. ⁇ ⁇ This is particularly useful because it makes it possible to reliably identify the pulse generation position.
  • the control signal generation unit 110A includes a transmission data determination unit 1101, a delay adjustment unit 1105, a branch circuit 1106, a synthesis unit 1104, a logic (NOR) circuit 1107, a delay adjustment unit 1102, and an amplitude adjustment unit 1103. Configured.
  • NOR logic
  • Transmission data determination unit 1101 determines whether transmission data SI 1 (Fig. 10 (a)) is “1” or “0”, and outputs when transmission data S11 is "1"
  • a first control signal S14 (Fig. 10 (b)) that rises at the same timing as the start timing of the transmission pulse signal and has a pulse width equal to the pulse width of the transmission pulse signal is generated, and the delay adjustment unit 1105 Output to.
  • the transmission data S11 is “0”, if the transmission data S11 is “1”, it rises at a timing that coincides with the start timing of the output transmission pulse signal.
  • a control signal S 15 (FIG. 10 (d)) having a pulse width equal to the pulse width of the transmission pulse signal is generated and output to the logic (NOR) circuit 1107.
  • a 1-input 2-output logic circuit is used for the transmission data determination unit 1101 and one of the outputs is inverted according to the transmission data S11 to generate the control signal S14 and the control signal S15. May be.
  • transmission data determination section 1101 When applied to pulse position modulation (PPM) that changes the generation timing position of a transmission pulse signal according to transmission data, transmission data determination section 1101 transmits transmission pulses within a pulse period. Control signal S14 and control signal S15 should be generated according to the presence or absence of the signal.
  • PPM pulse position modulation
  • Delay adjustment section 1105 delays the start timing of control signal S14 output from transmission data determination section 1101 by one pulse, and branches delayed control signal S14A (Fig. 10 (c)) to a branch circuit. Output to 1106.
  • the branch circuit 1106 branches the control signal S14A into two branches, outputs one to the synthesis unit 1104 as the first control signal, and outputs the other to the logic (NOR) circuit 1107.
  • the logic (NOR) circuit 1107 includes a control signal S14B based on the control signal S14A and the control signal S15.
  • the delay adjustment unit 1102 delays the start timing of the control signal S14B output from the logic (NOR) circuit 1107 by a predetermined time, and amplitude-adjusts the delayed control signal S16A (FIG. 10 (f)). Part 1103. Since the delay time of the control signal S16A is the same as that of the control signal S16, the description thereof is omitted.
  • Amplitude adjustment section 1103 reduces the amplitude of control signal S16A output from delay adjustment section 1102, and uses control signal S17A (FIG. 10 (g)) after amplitude adjustment as a second control signal for combining section 1104. Output to.
  • control signal S17A FOG. 10 (g)
  • the amplitude level is smaller than the amplitude level of the first control signal S14A generated when the transmission data S11 is “1”.
  • a second control signal S17A is generated. Note that the amplitude level of the control signal S17A is the same as that of the control signal S17, and thus the description thereof is omitted.
  • Synthesizer 1104 synthesizes first control signal S14A and second control signal S17A, and synthesizes them. By outputting the subsequent control signal S12A (FIG. 10 (h)) to the intermittent operation circuit 120, S13A (FIG. 10 (i)) is output from the intermittent operation circuit 120 as a pulse signal.
  • the intermittent operation circuit can be idled only in the case of “0” immediately before the transmission data becomes “1”. As a result, the rising edge of the first oscillation signal output in the oscillation state can be clarified, and the start timing of the pulse signal can be reliably acquired on the reception side.
  • the intermittent operation circuit is controlled to the idling state only when the transmission data immediately after becomes “1”, the operation time of the intermittent operation circuit is suppressed, and the power consumption of the intermittent operation circuit is further reduced. be able to.
  • FIG. 11 is a block diagram showing a configuration example of the pulse modulation circuit according to the second embodiment of the present invention.
  • a pulse modulation circuit 200 shown in FIG. 11 includes a control signal generation unit 210 and an intermittent operation circuit 120.
  • the control signal generation unit 210 includes a branch circuit 2101, a waveform shaping unit 2102, and an additional signal generation unit 2103.
  • the control signal generation unit 210 generates a control signal D9 according to a control signal D1 (first data signal) output from a generation circuit (not shown), and outputs the control signal D9 to the intermittent operation circuit 120.
  • a generation circuit not shown
  • a signal other than a pulse may be generated.
  • the branch circuit 2101 branches the control signal D1 from the generation circuit (not shown), and the control signal D2
  • the waveform shaping unit 2102 shapes the control signal D2 so that an output signal D7 described later is added to a predetermined data signal sequence of the control signal D2.
  • the predetermined data signal sequence refers to, for example, a signal sequence when “1” is followed by “0” (the same applies hereinafter).
  • the waveform shaping unit 2102 includes a pulse modulation unit 2104, a variable band limiting circuit 2105, and a limiter circuit 2106.
  • the pulse modulation unit 2104 is controlled by the branch circuit 2101.
  • Control signal D2 is pulse modulated.
  • the pulse modulation unit 2104 when the pulse width of the control signal Dl (D2), which is transmission data, is T, the pulse modulation unit 2104 generates a control signal D4 having a pulse width that is narrower than the pulse width T by a predetermined time.
  • variable band limiting circuit 2105 irregularly limits the band of the output signal D4 of the pulse modulation unit 2104 based on a control signal D7 described later, as will be described later.
  • Limiter circuit 2106 limits the amplitude of control signal D8, which is the output of variable band limiting circuit 2105, and outputs the limited control signal D9 to intermittent operation circuit 120.
  • the additional signal generation unit 2103 generates a control signal D7 (second data signal) in synchronization with a predetermined data signal sequence set in advance among the control signals D1 from the control signal generation unit 210.
  • the additional signal generation unit 2103 includes an inverter circuit 2107, a delay circuit 2108,
  • the inverter circuit 2107 inverts the control signal D3 from the branch circuit 2101 and outputs it to the delay circuit 2108.
  • the delay circuit 2108 delays the control signal D5, which is the output of the inverter circuit 2107, by a predetermined time, and outputs the delayed signal to the pulse modulation unit 2109.
  • Pulse modulation section 2109 performs pulse modulation on control signal D6, which is the output of delay circuit 2108, and provides control signal D7 (second data signal) after the pulse modulation to variable band limiting circuit 210.
  • the pulse modulation unit 2109 when the pulse width of the control signal Dl (D2) that is transmission data is T, the pulse modulation unit 2109 pulses a width narrower by a predetermined time than the pulse width T. Generate control signal D7 for width.
  • the intermittent operation circuit 120 inputs the control signal D9 waveform-shaped by the waveform shaping unit 2102 to charge the input capacitance, and intermittently oscillates the control signal D9 when a predetermined input capacitance value is reached. Output a modulation signal.
  • the intermittent operation circuit 120 includes, for example, an FET, and when the input capacity of the FET (capacitance of the input terminal of the FET) reaches a predetermined value, the FET is intermittently operated. on
  • the intermittent operation circuit 120 oscillates intermittently, and the control signal D9 is modulated and output as the modulation signal D10.
  • FIG. 12 is a diagram illustrating a circuit example of the variable band limiting circuit 2105.
  • a variable band limiting circuit 2105 includes a resistor 2 at one end of an inductance 2110. 11 1 and varactor diode (variable diode) 2112 are connected in parallel. In the inductor diode 2112, one end of a resistor and a cathode of a diode are commonly connected to one end of a capacitor. The anode of the diode is grounded.
  • the capacitance of the varactor diode 2112 changes according to the reverse voltage applied to the anode of the diode of the varactor diode 2112. Therefore, the circuit impedance of the variable band limiting circuit 2105 including the varactor diode 2112, the inductor 2110, and the resistor 2111 changes. Therefore, the cutoff frequency power of the variable band limiting circuit 2105 changes according to the values of the output signals D4 and D7 of the pulse modulation units 2104 and 2109.
  • FIG. 13 is a diagram showing an example of an output waveform of each part of the pulse modulation circuit 200.
  • the delay time such as the transmission time and the processing time is neglected.
  • synchronization is achieved by a delay circuit not shown (the same applies to other embodiments). .
  • control signal D 1 that is transmission data is input to control signal generation section 210.
  • the control signal D1 in FIG. 13 (a) is, for example, a pulse signal having a pulse width T.
  • the branch circuit 2101 branches the control signal D1 and outputs two control signals D2 and D3. These output characteristics (amplitude and period) are the same as the control signal D1 in Fig. 13 (a) (see Fig. 13 (b) and (c)).
  • pulse modulation section 2104 performs pulse modulation on control signal D 2 from branch circuit 2101, and outputs control signal D 4 shown in FIG. 13 (d) to variable band limiting circuit 2105.
  • the pulse width of the control signal D4 is narrower than the pulse width T by a predetermined time (for example, oc).
  • the inverter circuit 2107 inverts the control signal D3 from the branch circuit 2101 and outputs the control signal D5 shown in FIG. 13 (e) to the delay circuit 2108. Then, the delay circuit 2108 delays the control signal D5 in FIG. 13 (e) by a predetermined time (for example, T), and outputs the control signal D6 shown in FIG. 13 (f) to the pulse modulation unit 2109. At this time, the control signal D6 rises at the timing of rising when the control signal D3 in FIG. 13 (c) changes from “0” to “1”.
  • the control signal D6 has a pulse width of T.
  • pulse modulation section 2109 performs pulse modulation on control signal D6 in FIG. 13 (f), and outputs control signal D7 shown in FIG. 13 (g) to variable band limiting circuit 2105.
  • control signal D7 Is narrower than the pulse width T by a predetermined time (for example, ⁇ ). That is, the pulse width of the control signal D7 is equal to the pulse width of the control signal D4 in FIG.
  • variable band limiting circuit 2105 limits the band of the control signal D4 in FIG. 13 (d) in synchronization with the control signal D7 in FIG. 13 (g), and the control signal shown in FIG. 13 (h) D8 is output to limiter circuit 21 06.
  • the control signal D7 in FIG. 13 (g) is input to the varactor diode 2112 (see FIG. 12) of the variable band limiting circuit 2105, the timing at which the signal level of the control signal D7 changes (“0” ⁇ “1 “,“ 1 ” ⁇ “ 0 ”), the circuit impedance of the variable band limiting circuit 2105 changes, and the cut-off frequency becomes lower.
  • control signal D8 in FIG. 13 (h) is output from the variable band limiting circuit 2105.
  • the control signal D8 in FIG. 13 (h) is formed by overshooting the ringing signal at the rising portion of the control signal D7 (the portion in which “1” is followed by “0”). .
  • the circuit impedance is set so that the frequency component of the ringing signal is preliminarily specified.
  • the frequency component of the ringing signal is the same as or approximately the same (substantially the same) as the oscillation frequency of the intermittent operation circuit 120.
  • the limiter circuit 2106 receives the control signal D8 in FIG. 13 (h), and limits the negative amplitude of the control signal D8. Then, the limiter circuit 2106 outputs the control signal D9 shown in FIG. 13 (i) to the intermittent operation circuit 120. At this time, as shown in FIG. 13 (i), the amplitude of the rising edge of the control signal D9 (the portion in which the “1” signal follows “0”) is represented by the overshooting ringing signal. 13 It is larger than the control signal D2 in (b).
  • the intermittent operation circuit 120 receives the control signal D9 shown in FIG. 13 (i), intermittently oscillates, and outputs the modulation signal D10 shown in FIG. 13 (j). At this time, the modulation signal D10 rises substantially uniformly regardless of the order of the data signal sequence. This is based on the following reasons. That is, in the control signal D9 in FIG. 13 (i) input to the intermittent operation circuit 120, when “1” follows “0”, the ringing signal is overshot at the rising edge of “1”. Is selected.
  • the charging time of the input capacity of the intermittent operation circuit 120 to which the overshooted control signal D9 is input (the time required to reach a predetermined input capacity value) is the same as in the case of other data signal sequences. Therefore, the communication quality can be maintained regardless of the data signal sequence.
  • the pulse modulation circuit 200 includes a predetermined data signal string (for example, “0” ⁇ “1”) that is set in advance among the generated control signal D1.
  • the control signal D7 is generated in synchronization with Further, the pulse modulation circuit 200 shapes the waveform of the control signal D1 so that the control signal D7 is added to a predetermined data signal sequence of the control signal D1. Then, the pulse modulation circuit 200 inputs the waveform-shaped control signal D9 to charge the input capacitance, and when the predetermined input capacitance value is reached, the control signal D9 is intermittently oscillated to generate the modulation signal D10. Output. For this reason, since the waveform of the control signal D1 is formed for a predetermined data signal string, the input capacity of the intermittent operation circuit 120 reaches the predetermined input capacity value accordingly.
  • the charging time of the input capacitor is constant regardless of the data signal sequence, and the rising edge of the modulation signal D10 is performed at a substantially constant timing. Therefore, communication quality can be maintained regardless of the data signal sequence.
  • variable band limiting circuit 2105 has been described as including the varactor diode 2112.
  • the present invention is not limited to this as long as the cutoff frequency can be varied.
  • the variable band limiting circuit 2105 may be configured by combining variable resistors and variable inductances.
  • predetermined data signal sequence described above may be applied to other data signal sequences, for example, in the case of “0” ⁇ “1”.
  • the modulator in the third embodiment is different from the second embodiment in that it has an additional signal generation unit 310 shown in FIG. 14 instead of the additional signal generation unit 2103 in the second embodiment.
  • the other entire configuration of the pulse modulation circuit is the same as that of the second embodiment. So in the following Will be described in detail the configuration of the additional signal generation unit 310.
  • FIG. 14 is a block diagram showing a configuration example of the additional signal generation unit 310 included in the pulse modulation circuit in the third embodiment. Note that the same parts as those of the second embodiment are denoted by the same reference numerals, and redundant description is appropriately omitted.
  • the additional signal generation unit 310 branches the control signal D3 from the branch circuit 2101 and pulse-modulates the control signal D31 and the branch circuit 3101 that outputs the control signals D31 and D32.
  • a pulse modulation unit 3102 and a delay circuit 3103 that delays a control signal D33 that is an output of the pulse modulation unit 3102 are included.
  • the additional signal generation unit 310 includes an inverter circuit 31 that inverts the control signal D32.
  • pulse modulation unit 3105 that performs pulse modulation on the control signal D35 that is the output of the inverter circuit 3104.
  • the additional signal generation unit 310 outputs a logical product (AND) circuit 3106 that outputs a logical product of the control signal D34 output from the delay circuit 3103 and the control signal D36 output from the pulse modulation unit 3105. And a delay circuit 3107 for delaying and outputting the control signal D37, which is the output of the AND circuit 3106.
  • a logical product (AND) circuit 3106 that outputs a logical product of the control signal D34 output from the delay circuit 3103 and the control signal D36 output from the pulse modulation unit 3105.
  • a delay circuit 3107 for delaying and outputting the control signal D37, which is the output of the AND circuit 3106.
  • FIG. 15 is a diagram showing a circuit example of the logical product circuit 3106.
  • the AND circuit 3106 includes two diodes 3108 and 3109 and a resistor 3110. Specifically, the force sword of the diode 3108 is connected to the input terminal T2 of the AND circuit 3106, and the force sword of the diode 3109 is connected to the input terminal T1 of the AND circuit 3106.
  • the anode of each of the diodes 3108 and 3109 and one end of the resistor 3110 are commonly connected to the output terminal T1 of the AND circuit 3106.
  • FIG. 16 is a diagram illustrating an example of an output waveform of each unit of the additional signal generation unit 310.
  • branch circuit 3101 branches control signal D3 (see FIG. 13 (c)) and outputs two control signals D31 and D32. These output characteristics are the same as the control signal D3 in Fig. 13 (c) ( Figure 16 (a) (b)).
  • pulse modulating section 3102 performs pulse modulation on control signal D31 from branch circuit 3101 and outputs control signal D33 shown in FIG. 16 (c) to delay circuit 3103.
  • the pulse width of the control signal D 33 is narrower than the pulse width T by a predetermined time (for example, a).
  • the delay circuit 3103 delays the control signal D33 in FIG. 16C by a predetermined time (for example, T), and outputs the control signal D34 shown in FIG. 16D to the AND circuit 3106.
  • inverter circuit 3104 inverts control signal D32 from branch circuit 3101 and outputs control signal D35 shown in FIG. 16 (e) to pulse modulation section 3105. Then, the pulse modulation unit 3105 performs pulse modulation on the control signal D35 shown in FIG. 16 (e) and outputs the control signal D36 shown in FIG. 16 (f) to the AND circuit 3106. At this time, the control signal D36 rises at the timing when it rises when the control signal D32 in FIG. 16 (b) changes from 0 to 1.
  • the control signal D 36 has a pulse width of T.
  • the AND circuit 3106 receives the control signal D34 in FIG. 16 (d) and the control signal D36 in FIG. 16 (f), and sends the control signal D37 shown in FIG. 16 (g) to the delay circuit 3107. Output to.
  • the AND circuit 3106 outputs to the delay circuit 3107 a control signal D37 (see FIG. 16 (g)) that becomes 1 when the two pulse signals D34 and D36 are given as inputs.
  • the delay circuit 3107 delays the control signal D37 in FIG. 16 (g) for a predetermined time (eg, T).
  • a predetermined time eg, T
  • the control signal D7 (see FIG. 16 (h)) having the same characteristics as the control signal D7 shown in FIG. 13 (g) is obtained as the output of the delay circuit 3107.
  • delay circuit 3107 outputs control signal D7 in FIG. 16 (h) to variable band limiting circuit 2105, whereby the same effect as in the second embodiment can be obtained. That is, communication quality can be maintained regardless of the data signal sequence of the control signal D1.
  • the control signal generation unit 410 in the fourth embodiment is different from the waveform shaping unit 2102 and the additional signal generation unit 2103 in the second embodiment in that it includes a waveform shaping unit 411 and an attached calo signal generation unit 412 shown in FIG. This is different from the second embodiment.
  • the overall configuration of the other pulse modulation circuits is the same as that of the second embodiment. Therefore, hereinafter, the configuration of the waveform shaping unit 411 and the additional signal generation unit 412 will be mainly described.
  • FIG. 17 is a block diagram showing a configuration example of the pulse modulation circuit 400 according to the fourth embodiment. Note that the same parts as those in Embodiments 2 and 3 are given the same reference numerals, and redundant description is omitted.
  • a pulse modulation circuit 400 includes the above-described waveform shaping unit 411 and additional signal generation unit 412 in addition to the branch circuit 2101 and the intermittent operation circuit 120 in the second embodiment.
  • the waveform shaping unit 411 includes a pulse modulation unit 2104 and a waveform synthesis circuit 4111. Among these, the pulse modulation unit 2104 performs pulse modulation on the control signal D2 from the branch circuit 2101 and outputs it to the waveform synthesis circuit 4111.
  • the waveform synthesis circuit 4111 synthesizes a control signal D72, which is the output of a limiter circuit 4122, which will be described later, with the control signal D4, which is the output of the pulse modulation unit 2104.
  • the additional signal generation unit 412 further includes a band limiting circuit 4121 and a limiter circuit 4122 in addition to the inverter circuit 2107, the delay circuit 2108, and the pulse modulation unit 2109 in the second embodiment.
  • the band limiting circuit 4121 band-limits the control signal D7 output from the pulse modulation unit 2109 and outputs the control signal D7 to the limiter circuit 4122.
  • the limiter circuit 4122 limits the amplitude of the control signal D71, which is the output of the band limiting circuit 4121.
  • FIG. 18 is a diagram illustrating an example of an output waveform of each part of the pulse modulation circuit 400.
  • 18 (a) to 18 (e) and 18 (h) are the same as FIGS. 13 (a) to 13 (g) and 13 (i).
  • the control signal D71 shown in Fig. 18 (f) represents the output waveform of the band limiting circuit 4121, and band limitation is applied to the control signal D7 (see Fig. 18 (e)) which is the output of the pulse modulation unit 2109. ing.
  • the control signal D71 emphasizes the ringing that occurs at the rise and fall of the pulse.
  • the impedance value of the band limiting circuit 4121 is preliminarily set so that the frequency component of the ringing signal is, for example, the same as or approximately the same (substantially the same) as the oscillation frequency of the intermittent operation circuit 120.
  • the control signal D72 shown in Fig. 18 (g) represents the output waveform of the limiter circuit 4122, and only the frequency component of the positive ringing signal remains among the frequency components of the control signal D71 of Fig. 18 (f). Bandwidth is limited to! /
  • the control signal D9 (see Fig. 18 (h)), which is superimposed (synthesized) on the control signal D4 in (d) and has the same characteristics as the control signal D9 shown in Fig. 13 (i), is intermittently operated from the waveform synthesis circuit 4111. Output to circuit 120.
  • the control signal D9 in FIG. 18 (h) is intermittently oscillated, and the modulation signal D10 in FIG. 18 (i) is output.
  • the present invention is not limited to the first to fourth embodiments, and may be changed without departing from the gist of the present invention.
  • Embodiments 2 to 4 the case where the branch circuit 2101 branches the control signal D1 has been described. You may make it input.
  • the intermittent operation circuit 120 outputs an oscillation signal
  • the intermittent operation circuit 120 is an oscillator as an example.
  • the present invention is not limited to this.
  • a multiplier, an amplifier, and a composite circuit thereof may be used as the intermittent operation circuit.
  • the gate (emitter) terminal, drain (collector) terminal, or source (base) terminal of the field effect transistor (FE T) that constitutes the multiplier or amplifier
  • the control signal S 12 or the control signal D9
  • the transmission data for each pulse described in the method that can suppress the change in the pulse waveform depending on the transmission data string for each pulse and maintain the desired pulse waveform. It is not limited to the application to.
  • a DC cut capacitor is inserted between the control signal generation unit and the intermittent operation circuit.
  • the control signal S12 (or control signal D9) is transferred to the burst signal OF.
  • F interval force It is generally known that a DC offset occurs when shifting to the burst signal ON interval, and the leading hundreds of thousands of symbols in the burst signal ON interval are affected. Therefore, the same effect can be obtained even if the waveform shaping is performed on the burst signal sequence instead of the data sequence using the method described in the above-described embodiment.
  • One aspect of the pulse modulation circuit of the present invention includes an intermittent operation circuit that intermittently outputs a transmission signal in accordance with a control signal, and the intermittent operation circuit in accordance with transmission data, the first transmission
  • the control circuit includes a control circuit that performs switching control between an oscillation state in which a signal is output and an idling state in which a second transmission signal having a lower amplitude or lower frequency than the first transmission signal is output.
  • the circuit capacity of the intermittent operation circuit when in the transmission state is the idling state even if the immediately preceding state is not the transmission state. Is charged almost uniformly.
  • the Nose waveform of the first transmission signal can be made independent of the immediately preceding transmission data string.
  • the first transmission signal having a desired pulse width and abruptly generated at a desired timing can be generated without being influenced by the transmission data string. It is possible to obtain good reception quality by suppressing the degradation of reception performance due to the fluctuation of the tatum and timing jitter.
  • the intermittent operation circuit is operated so as to generate a second transmission signal having a low amplitude or a low frequency, so that a desired pulse waveform can be generated while minimizing power consumption.
  • a pulse modulation signal having the same can be generated.
  • One aspect of the pulse modulation circuit of the present invention employs a configuration in which the intermittent operation circuit includes one or more of an oscillator, a multiplier, and an amplifier.
  • a control signal is input to either the gate (emitter) terminal, drain (collector) terminal, or source (base) terminal of an FET that constitutes an oscillator, multiplier, or amplifier.
  • the intermittent operation circuit can be intermittently operated to generate a transmission signal.
  • the control circuit controls the intermittent operation circuit to a transmission state when the transmission data is “1”, and the transmission data is “0”. Place In this case, the intermittent operation circuit is controlled to the idling state, and the intermittent operation circuit is controlled so that the period of each idling state is shorter than the period of each transmission state.
  • the idling state period in which the transmission data is "0" and the desired first transmission signal is not generated is shortened, and the operation time of the intermittent operation circuit is shortened.
  • the power consumption of the operation circuit can be reduced.
  • control circuit further switches the intermittent operation circuit to a stop state in which a transmission signal is not output between the transmission state and the idling state. Take the configuration to control.
  • One aspect of the pulse modulation circuit of the present invention employs a configuration in which the control circuit variably controls the switching timing to the idling state in accordance with the parasitic capacitance of the intermittent operation circuit.
  • the operation time in the idling state of the intermittent operation circuit can be minimized and the circuit capacity of the intermittent operation circuit can be charged by a necessary and sufficient amount. It is possible to stably generate a pulse signal with a steep rise while reducing power consumption.
  • One aspect of the pulse modulation circuit of the present invention employs a configuration in which the amplitude of the second transmission signal in the idling state is variably controlled in accordance with the parasitic capacitance of the intermittent operation circuit.
  • the amplitude of the second transmission signal output in the idling state can be reduced, and the parasitic capacity of the intermittent operation circuit can be charged by a necessary and sufficient amount. While reducing the power consumption of the circuit, a pulse signal with a steep rise can be generated stably.
  • One aspect of the pulse modulation circuit of the present invention allows the first transmission signal output in the transmission state to pass while blocking the second transmission signal output in the idling state. A configuration further comprising signal blocking means is adopted.
  • the unnecessary second transmission signal can be blocked, and only the desired first transmission signal can be passed. It is possible to prevent the reception quality from being degraded.
  • One aspect of the pulse modulation circuit of the present invention uses a multiplier as the signal cut-off means, and controls the conversion efficiency of the multiplier to pass the first transmission signal. In addition, the second transmission signal is cut off.
  • One aspect of the pulse modulation circuit of the present invention is a modulator that changes at least one of an amplitude or a phase of the first transmission signal formed by the intermittent operation circuit according to the transmission data, Is further provided.
  • an ASK modulation signal or phase modulation signal having a desired pulse width and generated at a desired timing can be generated. Therefore, an AC that is completely synchronized with the modulation signal on the receiving side. This eliminates the need for a circuit for generating a wave signal, and suppresses deterioration in reception performance due to spectrum fluctuations and timing jitter, thereby obtaining good reception quality.
  • One aspect of the pulse modulation circuit of the present invention employs a configuration in which the control circuit controls the intermittent operation circuit to an idling state only when the transmission data immediately after becomes “1”. .
  • the intermittent operation circuit is controlled to the idling state only when the immediately following transmission data becomes "1", so that the operation time of the intermittent operation circuit can be suppressed, and the intermittent operation circuit Power consumption can be further reduced.
  • One aspect of the pulse modulation circuit of the present invention includes an additional signal generation unit that generates a second data signal sequence for shaping a waveform of a predetermined array portion of the first data signal sequence, and the second signal generation unit.
  • a waveform shaping unit that generates a signal having an overshoot unit by shaping the first data signal sequence using the data signal sequence, and a circuit based on the signal shaped by the waveform shaping unit When the capacitor is charged and the circuit capacity reaches a predetermined value, an intermittent operation unit that outputs a transmission signal is employed.
  • the circuit capacity of the intermittent operation circuit easily reaches a predetermined capacity value when the transmission state is set to the transmission state, and the waveform of the transmission signal is not affected by the immediately preceding data string. be able to.
  • One aspect of the pulse modulation circuit of the present invention employs a configuration in which the intermittent operation circuit includes one or more of an oscillator, a multiplier, and an amplifier.
  • a control signal is input to either the gate (emitter) terminal, drain (collector) terminal, or source (base) terminal of an FET that constitutes an oscillator, multiplier, or amplifier.
  • the intermittent operation circuit can be operated intermittently to generate a transmission signal.
  • the predetermined arrangement is a data signal sequence that becomes “1” immediately after “0”
  • the attached calo signal generation unit generates a pulse signal that rises at a timing when the first data signal sequence becomes “1” immediately after “0” as the second data signal sequence, and the waveform shaping unit Then, a configuration is adopted in which a ringing signal is added to the rising portion where the first data signal sequence becomes “1” immediately after “0” based on the second data signal sequence.
  • the first data signal sequence when the first data signal sequence is "1" and the intermittent operation circuit is set to the transmission state, the first data signal sequence is "0" even if the immediately preceding data is "0". Since the rising part that becomes “1” is overshooted, the input capacity of the intermittent operation circuit is charged earlier. As a result, the charging time of the input capacity of the intermittent operation circuit when the immediately preceding data force is “0” can be made the same as when the immediately preceding data is “0” and depends on the data string. Without generating a transmission signal that has a desired pulse width and abruptly occurs at a desired timing It ’s just like you can do it.
  • One aspect of the pulse modulation circuit of the present invention includes a variable band limiting unit that varies a cut-off frequency for band-limiting the first data signal sequence according to the second data signal sequence. The structure to do is taken.
  • the additional signal generation unit generates the ringing signal based on the second data signal sequence
  • the waveform shaping unit includes the first data A configuration is adopted in which the ringing signal is synthesized with a signal sequence.
  • the first data signal sequence when the first data signal sequence is "1" and the intermittent operation circuit is set to the transmission state, the first data signal sequence is "0" even if the immediately preceding data is "0". You can overshoot the rising part that becomes “1”.
  • One aspect of the pulse modulation circuit of the present invention employs a configuration in which the ringing signal has the same or substantially the same frequency as the frequency of the intermittent operation unit.
  • the input capacity of the intermittent operation circuit can be efficiently charged.
  • the present invention can form a pulse modulation signal having a desired pulse waveform regardless of the transmission data signal sequence, for example, a pulse that intermittently generates an AC wave signal according to transmission data. It is useful for a modulation circuit and a pulse modulation method.

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Abstract

　送信データ信号列に依存せずに、立ち上がりを急峻にして、所望パルス幅を有し、所望タイミングで生成するパルス変調信号を生成することができるパルス変調回路。この回路において、制御信号生成部（１１０）は、送信データＳ１１が「１」の場合に第１の制御信号を生成し、送信データＳ１１が「０」の場合に第２の制御信号をし、第１の制御信号がオンとなる間、間欠動作回路（１２０）の発振器（１２００）を所望の第１の発振信号を出力する発振状態に制御し、第２の制御信号がオンとなる間、発振器（１２００）を第１の発振信号よりも低振幅の第２の発振信号を出力するアイドリング状態に制御する。

Description

明 細 書
パルス変調回路及びパルス変調方法
技術分野
[0001] 本発明は、送信データに応じて交流波信号を間欠的に発生するパルス変調回路 及びパルス変調方法に関する。
背景技術
[0002] UWB (Ultra Wide Band)を利用した技術の一つとして、近年、パルス信号を用いて 通信や測距を行なう装置及びシステムの開発が行なわれて 、る。パルス信号を所望 の周波数帯域の成分のみを持つ交流波信号とする方法としては、交流波信号源で ある発振回路を間欠的に動作させて、発振そのものを間欠的に行なう方法がある。
[0003] 図 1に、間欠的に発振回路を動作させるパルス変調回路の要部構成を示す (特許 文献 1参照)。図 1に示すパルス変調回路 10は、パルス状の制御信号を発生する短 パルス制御発生回路 11及び短パルスの時間だけ発振する発振回路 12の 2つの部 分に大きく分かれて 、る。間欠動作周期を決定する入力信号は短パルス制御発生 回路 11内の抵抗で構成された分配回路 21によって 2つの信号に分けられ、一方の 信号はそのままトランジスタ 23のベース端に入力され、他方の信号は遅延回路 22で 所定の時間だけ遅延された後、トランジスタ 23のェミッタ端に入力される。
[0004] これにより、トランジスタ 23のベース端に入力された入力信号力も遅延回路 22の遅 延分に相当する時間だけ短くなつた短パルス制御信号が生成される。短パルス制御 信号は発振回路 12に入力され、帰還回路 32とトランジスタ 33とからなる発振器を間 欠的に動作させる。なお、図 1において、 31, 34は増幅器、 35は電流源である。
[0005] なお、非特許文献 1には、発振回路を対にして差動動作させる技術が開示されて いる。図 2にその構成を示す。
特許文献 1：特開 2005— 49200号公報
非特許文献 1 : ELECTRONICS LETTERS 28th April 2005 Vol.41 No.9 "Residua卜 ca rrier— free burst oscillator for automotive UWB radar applications
発明の開示 発明が解決しょうとする課題
[0006] し力しながら、上述した回路構成においては、各トランジスタに個別に電圧を印加 するための直流阻止コンデンサや不要な発振を防止するための安定化回路の充電 及び放電によって、間欠動作の開始及び停止までに時間がかかり、短い時間で間欠 的に動作させることが困難な問題がある。すなわち、間欠動作の間隔、つまり、パル ス信号が出力されない間隔によって、直流阻止コンデンサや安定化回路の充電状態 が変わり、この結果、送信データ列によって発振開始時間や発振停止時間が変動し 、送信データ列に左右されずに均一なパルス幅、パルス位置の短パルス信号を出力 することができな 、と!/、う課題を有して 、る。
[0007] 例えば、送信データが「1」の場合に交流パルスを出力し、送信データが「0」の場合 に交流パルスを出力しな 、ようになされた OOK (On Off Keying)変調を行うパルス変 調装置を考えると、送信データ「1」が入力されて交流パルスを出力するときに、この 交流パルスの波形がその直前の送信データ列に依存してしまう。すなわち、直前の 送信データ列として「0」が連続して続くほど、直流阻止コンデンサや安定化回路の充 電量が少なくなり、その結果、その直後の交流パルスの立ち上がりが急峻でなくなつ たり、立ち上がりタイミングが遅くなつたりする。
[0008] このように送信データ列によって、パルス波形が変化してしまうと、当然のことながら 受信時の誤り率特性が劣化する。
[0009] 本発明の目的は、送信データ信号列に左右されず、所望のパルス波形を有するパ ルス変調信号を形成することができるパルス変調回路及びパルス変調方法を提供す ることである。
課題を解決するための手段
[0010] 力かる課題を解決するため、本発明に係るパルス変調回路は、制御信号に応じて 間欠的に送信信号を出力する間欠動作回路と、送信データに応じて、前記間欠動 作回路を、第 1の送信信号を出力する送信状態と、前記第 1の送信信号よりも低振幅 または低周波数の第 2の送信信号を出力するアイドリング状態とで切り換え制御する 制御回路と、を具備する構成を採る。
[0011] この構成によれば、送信状態以外にアイドリング状態を設けたので、送信状態とさ れたときの間欠動作回路の寄生容量は、その直前の状態が送信状態でなくてもアイ ドリング状態によってほぼ均一に充電される。これにより、第 1の送信信号のノ ルス波 形を、その直前の送信データ列に左右されないものとすることができる。すなわち、送 信データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生 する第 1の送信信号を生成することができるようになって、受信側において、スぺタト ラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質 を得ることが可能となる。カロえて、アイドリング状態では、間欠動作回路を、低振幅ま たは低周波数の第 2の送信信号を生成するように動作させるようにしたので、電力消 費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することが できる。
発明の効果
[0012] 本発明によれば、送信データ信号列に左右されずに、所望のパルス波形を有する パルス変調信号を形成することができる。
図面の簡単な説明
[0013] [図 1]従来のパルス変調回路の要部構成を示すブロック図
[図 2]従来のパルス変調回路の要部構成を示すブロック図
[図 3]本発明の実施の形態 1に係るパルス変調回路の要部構成を示すブロック図 [図 4]実施の形態 1に係る制御信号生成部の要部構成を示すブロック図
[図 5]実施の形態 1における制御信号及び送信信号の信号波形を示す図
[図 6]実施の形態 1に係る間欠動作回路の要部構成を示すブロック図
[図 7]実施の形態 1に係る間欠動作回路の別の要部構成を示すブロック図
[図 8]実施の形態 1に係る間欠動作回路の別の要部構成を示すブロック図
[図 9]上記実施の形態に制御信号生成部の別の要部構成を示すブロック図
[図 10]実施の形態 1における制御信号及び送信信号の信号波形を示す図
[図 11]本発明の実施の形態 2に係る制御信号生成部の要部構成を示すブロック図 [図 12]実施の形態 2に係る可変帯域制限回路の要部構成を示すブロック図
[図 13]実施の形態 2における制御信号及び送信信号の信号波形を示す図
[図 14]本発明の実施の形態 3に係る付加信号生成部の要部構成を示すブロック図 [図 15]実施の形態 3に係る論理積回路の要部構成を示すブロック図
[図 16]実施の形態 3における制御信号及び送信信号の信号波形を示す図
[図 17]本発明の実施の形態 4に係るパルス変調回路の要部構成を示すブロック図
[図 18]実施の形態 4における制御信号及び送信信号の信号波形を示す図 発明を実施するための最良の形態
[0014] 以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以 下では、送信データが「1」の場合に交流パルスを出力し、送信データが「0」の場合 に交流パルスを出力しな ヽようになされた OOK (On Off Keying)変調を行う場合を例 に説明する。
[0015] (実施の形態 1)
図 3に、本発明の実施の形態 1に係るパルス変調回路の要部構成を示す。図 3〖こ 示すパルス変調回路 100は、制御信号生成部 110と、間欠動作回路 120とを備えて いる。
[0016] 図 4に、制御信号生成部 110の要部構成を示す。図 4に示す制御信号生成部 110 は、送信データ判定部 1101と、遅延調整部 1102と、振幅調整部 1103と、合成部 1 104とを備え、制御信号生成部 110は、送信データ S 11に応じて、制御信号 S 12を 生成し、間欠動作回路 120へ出力する。以下、図 5の信号波形のタイミングチャート 図を用いながら、制御信号生成部 110の各部について説明する。
[0017] 送信データ判定部 1101は、送信データ SI 1 (図 5 (a) )が「1」であるか「0」であるか を判定し、送信データ S11が「1」の場合に出力させる送信パルス信号の開始タイミン グと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパ ルス幅を持つ第 1の制御信号 S14 (図 5 (b) )を生成し、合成部 1104へ出力する。一 方、送信データ S11が「0」の場合は、送信データ S11が「1」であったならば出力され る送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パ ルス信号のパルス幅に等し ヽパルス幅を持つ制御信号 S 15 (図 5 (c) )を生成し、遅 延調整部 1102へ出力する。
[0018] なお、送信データ判定部 1101に 1入力 2出力の論理回路を用い、送信データ S11 に応じて、一方の出力を反転して第 1の制御信号 S 14及び制御信号 S 15を生成する ようにしても良い。
[0019] また、送信データに応じて送信パルス信号の発生タイミング位置を変更するパルス 位置変調（PPM : Pulse Position Modulation)に適用する場合には、送信データ判定 部 1101は、パルス周期内の送信パルス信号の有無に応じて、第 1の制御信号 S14 及び制御信号 S 15を生成するようにすればょ 、。
[0020] 遅延調整部 1102は、送信データ判定部 1101から出力された制御信号 S15の開 始タイミングを所定時間だけ遅延し、遅延後の制御信号 S16 (図 5 (d) )を振幅調整 部 1103へ出力する。なお、制御信号 S16の遅延時間については後述する。
[0021] 振幅調整部 1103は、遅延調整部 1102から出力された制御信号 S16の振幅を減 少させ、振幅調整後の制御信号 S17 (図 5 (e) )を第 2の制御信号として合成部 1104 へ出力する。つまり、送信データ S11が「0」の場合には、送信データ S11が「1」の場 合に生成される第 1の制御信号 S14の振幅レベルよりも小さい振幅レベルを持つ第 2 の制御信号 S17が生成される。なお、制御信号 S17の振幅レベルについては後述 する。
[0022] 合成部 1104は、第 1の制御信号 S14と第 2の制御信号 S17とを合成し、合成後の 制御信号 S12 (図 5 (f) )を間欠動作回路 120へ出力する。
[0023] 図 6に、間欠動作回路 120の要部構成を示す。図 6に示す間欠動作回路 120は、 共振器 1201と、トランジスタ 1202と、ノィァス端子 1203と、 DC (Direct Current)力 ットコンデンサ 1204とを有する発振器 1200を備え、制御信号 S12に応じて間欠動 作してパルス信号 S 13を生成する。以下、再度図 5の信号波形のタイミングチャート 図を用いながら、間欠動作回路 120の各部について説明する。
[0024] 共振器 1201の出力側は、トランジスタ 1202のゲート端側に接続され、ノ ィァス端 子 1203の一端子及び DCカツトコンデンサ 1204は、トランジスタ 1202のドレイン端 側に接続されている。
[0025] 制御信号生成部 110から出力される制御信号 S12は、トランジスタ 1202のゲート 端に出力される。これにより、制御信号 S12の電圧値がオンの間、ゲート端に電圧が 印加され、これに伴い、ソース ドレイン間に電流が流れるようになる。そして、ソース —ドレイン間に流れる電流によって、トランジスタ 1202の寄生容量が充電 (チャージ） され始める。そして、ソース ドレイン電流に伴い回路電流が流れ出し、この回路電 流により発振信号が増幅されて、増幅された発振信号力 Sパルス信号 S13 (図 5 (g) )と して出力される。
[0026] すなわち、第 1の制御信号によって、送信データ S11が「1」の場合に、発振器 120 0から第 1の発振信号 (図 5 (i) )が出力されるようになり（以下「発振状態」という）、さら に、第 2の制御信号によって、送信データ S11が「0」の場合に、発振器 1200から第 2の発振信号（図 5 (j) )が出力されるようになり（以下「アイドリング状態」という）、これ ら第 1の発振信号及び第 2の発振信号がパルス信号 S13として出力される。
[0027] このように、第 1の制御信号と第 2の制御信号とが合成された制御信号 S12によって 、送信データ S11が「0」の場合にも、ゲート端に電圧が印加されて、トランジスタ 120 2の寄生容量が充電される。つまり、本来送信パルス信号が出力されない区間にお いても、アイドリング状態によってトランジスタ 1202の寄生容量がプリチャージされた 状態となるため、第 1の発振信号が生成されない状態が続いた直後に生成される第 1 の発振信号の立ち上がりを急峻にすることができるようになる（図 5 (i) )。
[0028] これに対して、本実施の形態とは異なり、送信データ S11が「1」の場合に生成され る第 1の制御信号 S14がオンとなる間だけトランジスタ 1202を発振状態に動作させ て、トランジスタ 1202の寄生容量をプリチャージする場合には、直前のトランジスタ 1 202が発振状態であつたか否力、つまり、送信データ S11が「0」か「1」のどちらであ る力によって、トランジスタ 1202の寄生容量の充電量が異なるため、パルス信号 S13 ，の開始タイミング及びパルス幅にばらつきが生じることになる（図 5 (h) )。
[0029] しカゝしながら、本実施の形態のように、送信データ S11が「0」の場合にも、第 2の制 御信号によってトランジスタ 1202のゲート端に電圧を印加し、トランジスタ 1202をァ イドリング状態にして寄生容量を充電するようにしたので、送信データ S11に左右さ れずに、トランジスタ 1202の寄生容量をほぼ均一に充電することができるようになり、 この結果、送信データ S11に左右されずに、立ち上がりが急峻な第 1の発振信号を 生成することができるようになる（図 5 (i) )。
[0030] 次いで、上記のように構成されたパルス変調回路 100の動作について、再度図 5に 示す信号波形のタイミングチャート図を参照しながら説明する。 [0031] 送信データ Sl lは、制御信号生成部 110の送信データ判定部 1101へ出力される 。以下では、データ列「0100001110010」力 送信データ S 11として OOK変調さ れる場合にっ 、て説明する。
[0032] 送信データ S11が「1」の場合は、送信データ判定部 1101によって、出力させたい 送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、かつ、送信パル ス信号のパルス幅に等し 、パルス幅を持つ第 1の制御信号 S 14 (図 5 (b) )が生成さ れ、合成部 1104へ出力される。一方、送信データ S11が「0」の場合は、送信データ S11が「1」であったならば出力される送信パルス信号の開始タイミングと一致するタ イミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しいパルス幅を持つ制 御信号 S15 (図 5 (c) )が生成され、遅延調整部 1102へ出力される。
[0033] 制御信号 S15は、さらに、遅延調整部 1102によって、所定時間だけ遅延され、遅 延後の制御信号 S16 (図 5 (d) )は、振幅調整部 1103へ出力される。そして、制御信 号 S16は、振幅調整部 1103によって、振幅レベルが調整され、レベル調整後の制 御信号が第 2の制御信号 S17 (図 5 (e) )として合成部 1104へ出力される。
[0034] そして、合成部 1104によって、第 1の制御信号 S14と第 2の制御信号 S17とが合成 されて、合成後の制御信号 S 12 (図 5 (f) )が間欠動作回路 120のトランジスタ 1202 のゲート端に出力される。これにより、制御信号 S12がオンの時間だけトランジスタ 12 02のゲート端に電圧が印加されて、ソース一ドレイン電流が流れだし、トランジスタ 12 02の寄生容量が充電されるようになる。そして、ソース ドレイン電流に伴い回路電 流が流れだし、この回路電流により発振信号が増幅されて、増幅された発振信号が パルス信号 S 13 (図 5 (g) )として出力される。
[0035] つまり、第 1の制御信号 S14によって、トランジスタ 1202は発振状態となって第 1の 発振信号（図 5 (i) )を出力し、第 2の制御信号 S17によって、トランジスタ 1202はアイ ドリング状態となって第 2の発振信号 (図 5 (j) )を出力し、第 1の発振信号及び第 2の 発振信号がパルス信号 S13 (図 5 (g) )として発振器 1200から出力される。
[0036] 次いで、第 2の制御信号 S 17の遅延時間及び振幅レベルについて説明する。
[0037] 上述したように、送信データ S11が「0」の場合にも、制御信号生成部 110によって 第 2の制御信号 S 17が生成され、第 2の制御信号 S 17がオンの時間だけ、トランジス タ 1202のゲート端に電圧が印加され、トランジスタ 1202はアイドリング状態となる。
[0038] このようにすることで、送信データ S 11が「0」で本来送信パルス信号が生成されな い場合にも、制御信号 S17がオンの時間だけトランジスタ 1202の寄生容量が充電さ れるようになる。
[0039] そして、制御信号 S17がオフとなると、充電されたトランジスタ 1202の寄生容量は 放電されて!ヽく。寄生容量が充電され始めるタイミング及び充電された寄生容量が放 電され始めるタイミングは、制御信号 S 17のオン及びオフのタイミング、つまり、遅延 調整部 1102によって調整される遅延時間によって決まる。
[0040] なお、遅延調整部 1102において、制御信号 S15が遅延されて、この結果、制御信 号 S17の開始タイミングが調整される場合について説明したが、制御信号 S17の開 始タイミングを必ずしも遅延させる必要はない。しかしながら、制御信号 S 17がオフに なると、トランジスタ 1202の寄生容量は放電し始めるため、制御信号 S17の開始タイ ミングが早ければ早いほど放電し始めるタイミングが早くなる。したがって、制御信号 S 17の振幅レベルを高くして制御信号 S 17がオンとなる間にトランジスタ 1202の寄 生容量を予め充分に充電しておく必要がある。
[0041] 一方、遅延調整部 1102において、制御信号 S15を遅延させた場合には、制御信 号 S17の開始タイミングが遅延する結果、トランジスタ 1202が充電し始めるタイミング 及び放電し始めるタイミングがともに遅くなるため、制御信号 S 17を遅延させない場 合に比べ、制御信号 S17の振幅レベルが低くても同程度にトランジスタ 1202を充電 することができて低消費電力化を図ることができる。
[0042] 例えば、制御信号 S17をシンボル区間の 1Z4以上遅延するようにした場合に、振 幅調整部 1103によって、制御信号 S 17の振幅レベルをより小さなレベルに調整して も、トランジスタ 1202の寄生容量を充分に充電できることがシミュレーションにより確 認されている。
[0043] なお、放電後のトランジスタ 1202の寄生容量は、出力させたい送信パルス信号の 開始タイミングで第 1の発振信号の立ち上がりを急峻にすることができる量だけ充電 されていればよい。必要な充電量は、トランジスタ 1202の特性に依存する。なお、放 電後のトランジスタ 1202の充電量は、トランジスタ 1202が充電し始めるタイミング、 すなわち、トランジスタ 1202をアイドリング状態へ切り換えるタイミングに依存する。放 電後のトランジスタ 1202の充電量は、さらに、トランジスタ 1202のゲート端に印加さ れる振幅レベルにも依存する。したがって、トランジスタ 1202の特性カゝら必要な充電 量を算出して、必要な充電量に基づいて、トランジスタ 1202をアイドリング状態へ切 り換えるタイミング、すなわち、遅延調整部 1102における遅延時間と、振幅調整部 1 103における振幅調整量を設定するようにする。
[0044] なお、以上の説明では、遅延時間及び電圧を調整して、送信データ S 11が「0」の 場合に制御信号 S 17を生成し、制御信号 S 17のパルス幅の調整は行わない場合に ついて説明したが、遅延調整部 1102において、制御信号 S 17のノ ルス幅が狭くな るようにノ ルス幅をさらに調整するようにしても良 ヽ。制御信号 S 17のノ ルス幅が狭く なると、送信データ S11が「0」の場合に間欠動作回路がアイドリング状態となる期間 力 送信データ S11が「1」の場合に間欠動作回路が発振状態となる期間よりも短くな るため、消費電力を低減することが可能となる。パルス幅の調整は、例えば、 AND論 理回路を用いることで実現できる。
[0045] また、発振状態とアイドリング状態との間で、トランジスタ 1202のゲート端へ電圧を 印加せず第 1または第 2の発振信号のいずれも出力しない停止状態に切り換える場 合には、発振状態において出力される第 1の発振信号の立ち上がりを明確にするこ とができ、受信側でパルス信号の開始タイミングを確実に取得することができるように なる。
[0046] なお、本実施の形態では、送信データ S11が「0」の場合にも、第 2の制御信号 S17 によってゲート端に電圧を印加するようにしたので、図 5 (j)に示すように本来送信パ ルス信号として不要な第 2の発振信号が生成されることになるが、例えば、間欠動作 回路 120の後段にスィッチ等を設けることでこの第 2の発振信号を除去することがで きる。
[0047] 図 7に、第 2の発振信号を除去するために発振器の後段にスィッチを設けた間欠動 作回路 120の要部構成の例を示す。同図において、図 4及び図 6と同じ部分には同 じ符号を付し、その説明を省略する。図 7に示す間欠動作回路 120は、図 6に対して 、スィッチ 1210と、終端負荷 1211とを追加した構成を採り、スィッチ 1210の一方の 端子はバッファアンプ 130に接続され、他方の端子は終端負荷 1211に接続されて いる。
[0048] 制御信号生成部 110の送信データ判定部 1101は、制御信号 S 14を合成部 1104 へ出力するとともに、制御信号 S14を間欠動作回路 120のスィッチ 1210へ出力する 。制御信号生成部 110の合成部 1104は、上述したように制御信号 S 12を間欠動作 回路 120のトランジスタ 1202のゲート端へ出力する。
[0049] スィッチ 1210は、制御信号生成部 110の送信データ判定部 1101から出力される 制御信号 S14に応じて、発振信号の出力先を終端負荷 1211またはバッファアンプ 1 30のどちらかに切り換える。具体的には、制御信号 S14がオンのときは、スィッチ 12 10は、発振信号の出力先をバッファアンプ 130へ切り換え、制御信号 S14がオフの ときは、スィッチ 1210は、発振信号の出力先を終端負荷 1211へ切り換える。
[0050] これにより、制御信号 S14がオンのときだけ、トランジスタ 1202から出力される第 1 の発振信号（図 5 (i) )がバッファアンプ 130によって増幅され、制御信号 S14がオフ のときには、スィッチ 1210が終端負荷 1211へ切り換えられて、第 2の発振信号（図 5 (j) )の振幅レベルを低減することができるようになる。なお、送信データ S 11が「0」の 場合に出力される第 2の発振信号と送信データ S11が「1」の場合に出力される第 1 の発振信号との信号電力比は、スィッチ 1210のアイソレーションによって決まる。し たがって、信号電力比が大きくなるようなアイソレーションを持つスィッチを設けること で、受信側において不要な第 2の発振信号を閾値判定により除去しやすくすることが でさるよう〖こなる。
[0051] また、終端負荷 1211のインピーダンスを、バッファアンプ 130のインピーダンスより 小さく設定したり、トランジスタ 1202のループ利得が小さくなるような値に設定したり することで、第 2の発振信号の電力を小さくして、上述した信号電力比を大きくし、受 信側で不要な第 2の発振信号を閾値判定等により除去しやすくするようにしてもよい
[0052] また、図 8に、第 2の発振信号を除去するために発振器の後段に遁倍器を設けた間 欠動作回路 120の要部構成の例を示す。同図において、図 4及び図 6と同じ部分に は同じ符号を付し、その説明を省略する。 [0053] 図 8に示す間欠動作回路 120は、図 6に対して、遁倍器 1220を追加した構成を採 り、遁倍器 1220は、整合回路 1221— 1, 1221— 2と、トランジスタ 1222と、ノィァス 端子 1223と、 DCカットコンデンサ 1224とを備えている。
[0054] 整合回路 1221—1は、トランジスタ 1222の入力端側に接続され、整合回路 1221 —2は、トランジスタ 1222の出力端側に接続されている。整合回路 1221— 1, 1221 —2は、互いに異なる周波数に整合し、例えば、トランジスタ 1222の入力端に 13GH zで整合する整合回路 1221— 1を用い、トランジスタの出力端に 13GHzで開放また は 13GHzで短絡する整合回路 1221— 2を用いる場合には、 26GHzの送信信号 S 18が生成される。
[0055] 第 2の発振信号の振幅レベルは、遁倍器 1220のトランジスタ 1222の動作状態を 制御信号 S14に応じて切り換えて、変換効率を変更することにより下げることができる 。例えば、制御信号 S14をトランジスタ 1222のゲート端に出力し、制御信号 S14がォ フとなる時間だけ、ゲートバイアスを変化させて、トランジスタ 1222に流れるドレイン 電流を減らし増幅率を下げて第 2の発振信号の出力電圧を下げる方法や、制御信号 S14がオフとなる時間だけ、トランジスタ 1222に流れるドレイン電流を増やしてトラン ジスタ 1222が歪みにくい状態にすることで第 2の発振信号の出力電圧を下げる方法 のいずれを用いてもよい。
[0056] 以上のように、本実施の形態によれば、発振器 1200を有し、制御信号 S12に応じ て間欠的に発振信号 S13を出力する間欠動作回路 120と、送信データ S11に応じ て、間欠動作回路 120を、第 1の発振信号を出力する発振状態と、第 1の発振信号よ りも低振幅の第 2の発振信号を出力するアイドリング状態とで切り換え制御する制御 信号生成部 110と、を設けたので、発振状態とされたときの間欠動作回路の寄生容 量は、その直前の状態が発振状態でなくてもアイドリングによってほぼ均一に充電さ れる。これにより、第 1の発振信号のパルス波形を、その直前の送信データ列に左右 されないものとすることができる。すなわち、所望のパルス幅を有し、所望のタイミング で急峻に発生する第 1の発振信号を、送信データ列に左右されずに生成することが できるようになり、この結果、受信側において、スペクトラムの変動やタイミングジッタに 起因する受信性能の劣化を抑圧し、良好な受信品質を得ることが可能となる。加えて 、アイドリング状態では、間欠動作回路を、低振幅の第 2の発振信号を生成するよう に動作させるようにしたので、電力消費を極力抑えながら、所望のパルス波形を有す るパルス変調信号を生成することができる。
[0057] なお、本実施の形態では、送信データ S11が「0」の場合に間欠動作回路 120を動 作させて、第 1の発振信号よりも低振幅の第 2の発振信号を出力するアイドリング状 態を設ける場合について説明したが、本発明は必ずしもこれに限定されるものではな ぐ送信データ S11が「0」の場合に第 1の発振信号よりも低周波数の第 2の発振信号 を生成するように間欠動作回路 120を動作させるようにしてもよい。この場合には、間 欠動作回路 120の後段に帯域制限フィルタを設けることで、不要な第 2の発振信号 を容易に除去することができる。
[0058] また、以上の説明では間欠動作回路 120として発振器 1200を用いた場合につい て述べたが、発振器と増幅器とを組み合わせて間欠動作回路 120を構成し、制御信 号 S12により増幅器のみを間欠動作させるようにしてもよい。これにより、発振器は間 欠動作せず連続発振するため、例えば、 PLL (Phase lock Loop)や誘電体共振器を 発振器に用いた場合に、発振周波数や発振出力を安定ィ匕することができる。
[0059] これに対し、図 2に示す非特許文献 1に開示されるパルス変調回路では、短パルス 制御発生回路 43からマルチバイブレータ 44へ出力される短パルス信号によって、電 流スィッチ 45— 1, 45— 2が定電流源 46から流れる電流をトランジスタ 41— 1, 41— 2へ交互に流すことで、トランジスタ 41— 1, 41 2が間欠動作を行って差動の発振 器として動作し、出力端子 40— 1, 40— 2から互いに逆位相の信号を出力する構成 を採るため、電流スィッチ 45— 1, 45— 2の個体差や温度によるインピーダンス変動 によって、発振周波数が大きく変化してしまう。
[0060] し力しながら、上述したように、制御信号 S12により増幅器のみを間欠動作させる場 合には、発振器は、間欠動作せず連続発振するため、発振周波数の安定ィ匕を図るこ とがでさる。
[0061] また、間欠動作回路 120が発振器と増幅器とから構成される場合において、制御 信号 S12に応じて発振器と増幅器の双方を間欠動作させても良ぐこの場合には、 増幅器のみを制御信号 S12に応じて間欠動作させる場合に比べ、間欠動作回路 12 0全体の消費電力を低減することができるとともに、増幅器によって信号電力比をさら に大きくして、不要な第 2の発振信号の電力を小さく抑えることが可能となる。また、制 御信号 S12によって発振器のみを間欠動作させ、増幅器は制御信号 S14によって 間欠動作させても良ぐこの場合には、第 1の発振信号と第 2の発振信号との信号電 力比をより大きくすることが可能となり、受信側において閾値判定により所望の第 1の 発振信号を確実に復調することができるようになる。
[0062] なお、 ASK (Amplitude Shift Keying)変調信号や、 PPM変調信号を生成する変調 部を備える間欠動作回路 120の動作状態を制御するようにしても良い。上述したよう に、間欠動作回路 120は立ち上がりが急峻なパルス信号を生成することができるた め、 PPM方式などのように送信データをパルス信号の発生位置に割り当てるような 場合には、受信側にぉ ヽてパルス発生位置を確実に識別することができるようになる ため特に有用である。
[0063] なお、上述した説明では、送信データが「0」の場合には前記間欠動作回路をアイド リング状態に制御するとしたが、送信データが「0」のときすベてにお 、てアイドリング 状態にする必要はなぐ送信データが「1」となる直前の「0」の場合にお 、て前記間 欠動作回路をアイドリングするだけでも同様の効果が得られる。以下図 9を用いて説 明する。図 9に示す制御信号生成部 110Aは、図 3の制御信号生成部 110に置き換 えられるものである。
[0064] 制御信号生成部 110Aは、送信データ判定部 1101、遅延調整部 1105、分岐回 路 1106、合成部 1104、論理 (NOR)回路 1107、遅延調整部 1102、及び振幅調 整部 1103を備えて構成される。以下、図 10の信号波形のタイミングチャート図を用 V、ながら、制御信号生成部 110Aの各部にっ 、て説明する。
[0065] 送信データ判定部 1101は、送信データ SI 1 (図 10 (a) )が「1」であるか「0」である かを判定し、送信データ S11が「1」の場合に出力させる送信パルス信号の開始タイミ ングと一致するタイミングで立ち上がり、かつ、送信パルス信号のパルス幅に等しい パルス幅を持つ第 1の制御信号 S 14 (図 10 (b) )を生成し、遅延調整部 1105へ出力 する。一方、送信データ S11が「0」の場合は、送信データ S11が「1」であったならば 、出力される送信パルス信号の開始タイミングと一致するタイミングで立ち上がり、か つ、送信パルス信号のパルス幅に等し 、パルス幅を持つ制御信号 S 15 (図 10 (d) ) を生成し、論理 (NOR)回路 1107へ出力する。
[0066] なお、送信データ判定部 1101に 1入力 2出力の論理回路を用い、送信データ S11 に応じて、一方の出力を反転して制御信号 S 14及び制御信号 S 15を生成するように しても良い。
[0067] また、送信データに応じて送信パルス信号の発生タイミング位置を変更するパルス 位置変調（PPM : Pulse Position Modulation)に適用する場合には、送信データ判定 部 1101は、パルス周期内の送信パルス信号の有無に応じて、制御信号 S14及び制 御信号 S 15を生成するようにすればょ ヽ。
[0068] 遅延調整部 1105は、送信データ判定部 1101から出力された制御信号 S14の開 始タイミングを 1パルス分だけ遅延し、遅延後の制御信号 S14A (図 10 (c) )を分岐回 路 1106へ出力する。
[0069] 分岐回路 1106は、制御信号 S14Aを 2分岐し、一方を第 1の制御信号として合成 部 1104へ出力すると共に、他方を論理 (NOR)回路 1107へ出力する。
[0070] 論理 (NOR)回路 1107は、制御信号 S14A及び制御信号 S15より制御信号 S14B
(図 10 (e) )を出力する。具体的には、制御信号 S14A及び制御信号 S 15の送信デ ータが共に「0」のときだけ「1」を出力する。
[0071] 遅延調整部 1102は、論理 (NOR)回路 1107から出力された制御信号 S14Bの開 始タイミングを所定時間だけ遅延し、遅延後の制御信号 S16A (図 10 (f) )を振幅調 整部 1103へ出力する。なお、制御信号 S16Aの遅延時間については、制御信号 S1 6の場合と同様であるため説明を省略する。
[0072] 振幅調整部 1103は、遅延調整部 1102から出力された制御信号 S16Aの振幅を 減少させ、振幅調整後の制御信号 S17A (図 10 (g) )を第 2の制御信号として合成部 1104へ出力する。つまり、送信データ S11が「1」直前の「0」の場合には、送信デー タ S11が「1」の場合に生成される第 1の制御信号 S14Aの振幅レベルよりも小さい振 幅レベルを持つ第 2の制御信号 S17Aが生成される。なお、制御信号 S17Aの振幅 レベルについては、制御信号 S17の場合と同様であるので説明を省略する。
[0073] 合成部 1104は、第 1の制御信号 S14Aと第 2の制御信号 S17Aとを合成し、合成 後の制御信号 S12A (図 10 (h) )を間欠動作回路 120へ出力することで、間欠動作 回路 120からパルス信号として S13A (図 10 (i) )が出力される。
[0074] 以上のような構成とすることで、送信データが「1」となる直前の「0」の場合において だけ前記間欠動作回路をアイドリングすることができる。これにより、発振状態におい て出力される第 1の発振信号の立ち上がりを明確にすることができ、受信側でパルス 信号の開始タイミングを確実に取得することができるようになる。また、直後の送信デ ータが「1」になる場合にのみ、間欠動作回路がアイドリング状態に制御されるので、 間欠動作回路の動作時間が抑えられ、間欠動作回路の消費電力をより低減すること ができる。
[0075] (実施の形態 2)
図 11は本発明の実施の形態 2におけるパルス変調回路の構成例を示すブロック図 である。
[0076] 図 11に示すパルス変調回路 200は、制御信号生成部 210と、間欠動作回路 120と を含んで構成される。
[0077] 制御信号生成部 210は、分岐回路 2101と、波形整形部 2102と、付加信号生成部 2103とを含んで構成される。制御信号生成部 210は、図示せぬ発生回路から出力 される制御信号 D1 (第 1のデータ信号）に応じて制御信号 D9を生成し、間欠動作回 路 120へ出力する。なお、以下では、図示せぬ発生回路が、制御信号 D1として送信 データに応じた交流パルスを発生する場合について説明するが、パルス以外の信号 を発生してもよい。
[0078] 分岐回路 2101は、図示せぬ発生回路からの制御信号 D1を分岐し、制御信号 D2
(D2 = D1)を波形整形部 2102へ出力するとともに、制御信号 D3 (D3 = D1)を付加 信号生成部 2103へ出力する。
[0079] 波形整形部 2102は、制御信号 D2の所定のデータ信号列に、後述する出力信号 D7を付加するように制御信号 D2を波形整形する。ここで 、う所定のデータ信号列と は、例えば、「0」の後に「1」の信号が続くときの信号列を指す (以下同様)。
[0080] 具体的には、波形整形部 2102は、パルス変調部 2104と、可変帯域制限回路 210 5と、リミッタ回路 2106とを有する。パルス変調部 2104は、分岐回路 2101からの制 御信号 D2をパルス変調する。実際上、パルス変調部 2104は、送信データである制 御信号 Dl (D2)のパルス幅が Tのとき、パルス幅 Tよりも所定時間分狭い幅をパルス 幅とする制御信号 D4を生成する。
[0081] 可変帯域制限回路 2105は、後述する制御信号 D7に基づいて、後述するように、 パルス変調部 2104の出力信号 D4に帯域制限を変則的にかける。
[0082] リミッタ回路 2106は、可変帯域制限回路 2105の出力である制御信号 D8の振幅を 制限して、その制限後の制御信号 D9を間欠動作回路 120へ出力する。付加信号生 成部 2103は、制御信号生成部 210からの制御信号 D1のうち、あらかじめ設定され た所定のデータ信号列に同期して制御信号 D7 (第 2のデータ信号)を発生する。
[0083] 具体的には、付加信号生成部 2103は、インバータ回路 2107と、遅延回路 2108と
、ノ ルス変調部 2109とを有する。インバータ回路 2107は、分岐回路 2101からの制 御信号 D3を反転させて、遅延回路 2108へ出力する。
[0084] 遅延回路 2108は、インバータ回路 2107の出力である制御信号 D5を所定の時間 遅延させて、パルス変調部 2109へ出力する。
[0085] パルス変調部 2109は、遅延回路 2108の出力である制御信号 D6をパルス変調し て、そのパルス変調後の制御信号 D7 (第 2のデータ信号)を可変帯域制限回路 210
5へ出力する。具体的には、パルス変調部 2109は、パルス変調部 2104と同様に、 送信データである制御信号 Dl (D2)のパルス幅が Tのとき、パルス幅 Tよりも所定時 間分狭い幅をパルス幅とする制御信号 D7を生成する。
[0086] 間欠動作回路 120は、波形整形部 2102で波形整形された制御信号 D9を入力し て入力容量を充電させ、所定の入力容量値になったときに、制御信号 D9を間欠発 振させて変調信号を出力する。
[0087] 具体的には、間欠動作回路 120には、例えば FETが内蔵されており、この FETの 入力容量 (FETの入力端子の容量）が所定値になったときに、 FETが間欠的にオン
•オフ動作する。これにより、間欠動作回路 120が間欠発振し、制御信号 D9が変調さ れて、変調信号 D10として出力される。
[0088] 図 12は、可変帯域制限回路 2105の回路例を示す図である。
[0089] 図 12において、可変帯域制限回路 2105は、インダクタンス 2110の一端に、抵抗 2 11 1及びバラクタダイオード (可変ダイオード） 2112を並列接続して構成されて 、る。 ノ ラクタダイオード 2112は、キャパシタの一端に、抵抗の一端及びダイオードのカソ ードが共通接続されている。ダイオードのアノードは、接地されている。
[0090] このように構成すると、バラクタダイオード 2112のダイオードのアノードに印加され る逆方向電圧に応じて、バラクタダイオード 2112の容量が変化する。このため、バラ クタダイオード 2112、インダクタ 2110及び抵抗 2111からなる可変帯域制限回路 21 05の回路インピーダンスが変化する。よって、可変帯域制限回路 2105の遮断周波 数力 各パルス変調部 2104、 2109の各出力信号 D4、 D7の値に応じて変化する。
[0091] 次に、パルス変調回路 200の上記各部の動作について図 13を参照して説明する。
[0092] 図 13は、パルス変調回路 200の各部の出力波形の一例を示す図である。ここでは 、伝送時間や処理時間などの遅延時間を無視して記載している力 実際には、不図 示の遅延回路により同期がとられているものとする (他の実施の形態も同様)。
[0093] まず、制御信号生成部 210に送信データである制御信号 D1が入力される。図 13 ( a)の制御信号 D1は、例えば、パルス幅 Tをもつパルス信号とする。
[0094] 続いて、分岐回路 2101は、制御信号 D1を分岐し、 2つの制御信号 D2、 D3を出 力する。これらの出力特性 (振幅、周期）は、図 13 (a)の制御信号 D1と同じである（図 13 (b) (c)参照)。
[0095] 次に、パルス変調部 2104は、分岐回路 2101からの制御信号 D2をパルス変調し、 図 13 (d)に示す制御信号 D4を可変帯域制限回路 2105へ出力する。このとき、制御 信号 D4のパルス幅は、パルス幅 Tよりも所定時間分 (例えば oc )狭くなる。
[0096] また、インバータ回路 2107は、分岐回路 2101からの制御信号 D3を反転させて、 図 13 (e)に示す制御信号 D5を遅延回路 2108に出力する。すると、遅延回路 2108 は、図 13 (e)の制御信号 D5を所定時間（例えば T)遅延させて、図 13 (f)に示す制 御信号 D6をパルス変調部 2109へ出力する。このとき、制御信号 D6は、図 13 (c)の 制御信号 D3が「0」から「1」へ変化するときに立上るタイミングで立上る。そして、制御 信号 D6は、 Tのパルス幅を有する。
[0097] 次に、パルス変調部 2109は、図 13 (f)の制御信号 D6をパルス変調し、図 13 (g) に示す制御信号 D7を可変帯域制限回路 2105へ出力する。このとき、制御信号 D7 のパルス幅は、パルス幅 Tよりも所定時間分 (例えば α )狭くなる。つまり、制御信号 D 7のパルス幅は、図 13 (d)の制御信号 D4のパルス幅と等しくなる。
[0098] そして、可変帯域制限回路 2105は、図 13 (g)の制御信号 D7に同期して、図 13 (d )の制御信号 D4の帯域制限を行い、図 13 (h)に示す制御信号 D8をリミッタ回路 21 06へ出力する。このとき、図 13 (g)の制御信号 D7が、可変帯域制限回路 2105のバ ラクタダイオード 2112 (図 12参照）に入力すると、制御信号 D7の信号レベルが変化 するタイミング（「0」→「1」、 「1」→「0」）で、可変帯域制限回路 2105の回路インピー ダンスが変化し、遮断周波数が低くなる。
[0099] すると、図 13 (g)の制御信号 D7の立ち上がり及び立下り時に生じるリンギングが強 調され、図 13 (h)の制御信号 D8が可変帯域制限回路 2105から出力される。具体 的には、図 13 (h)の制御信号 D8は、制御信号 D7の立ち上がり部分（「0」の後に「1 」の信号が続く部分）において、リンギング信号がオーバーシュートされて形成されて いる。
[0100] なお、可変帯域制限回路 2105においては、上記リンギング信号の周波数成分が あら力じめ指定された値になるように、回路インピーダンスが設定されている。例えば 、リンギング信号の周波数成分は、間欠動作回路 120の発振周波数と同一あるいは それと同程度 (略同一）とする。
[0101] 次に、リミッタ回路 2106は、図 13 (h)の制御信号 D8を入力し、その制御信号 D8の 負の振幅を制限する。そして、リミッタ回路 2106は、図 13 (i)に示す制御信号 D9を 間欠動作回路 120へ出力する。このとき、図 13 (i)に示すように、制御信号 D9の立 ち上がり時（「0」の後に「1」の信号が続く部分)の振幅は、上記オーバーシュートされ たリンギング信号によって、図 13 (b)の制御信号 D2よりも大きくなつている。
[0102] つまり、図 13 (a)の制御信号 D1の所定のデータ信号列（「0」→「1」）が存在すると き、その 1の立ち上がり部分に、リンギング信号がオーバーシュートされる。そして、間 欠動作回路 120は、図 13 (i)の制御信号 D9を入力し、間欠発振して図 13 (j)に示す 変調信号 D10を出力する。このときの変調信号 D10は、データ信号列の順序にかか わらず、変調信号 D10の立ち上がりがほぼ均一に行われている。これは、次のような 理由に基づく。 [0103] すなわち、間欠動作回路 120に入力される図 13 (i)の制御信号 D9において、「0」 の後に「1」が続くときに、その「1」の立ち上がり部分にリンギング信号がオーバーシュ ートされる。このため、そのオーバーシュートされた制御信号 D9を入力した間欠動作 回路 120の入力容量の充電時間（所定の入力容量値に達するまでの時間）が、他の データ信号列の場合と同様になる。よって、データ信号列にかかわらず通信の品質 を維持することができる。
[0104] 以上のように、本実施の形態によると、パルス変調回路 200は、生成した制御信号 D1のうち、あら力じめ設定された所定のデータ信号列（例えば「0」→「1」）に同期し て制御信号 D7を生成する。さらに、パルス変調回路 200は、制御信号 D1の所定の データ信号列に制御信号 D7を付加するように制御信号 D1を波形整形する。そして 、パルス変調回路 200は、波形整形した制御信号 D9を入力して入力容量を充電さ せ、所定の入力容量値になったときに、当該制御信号 D9を間欠発振させて変調信 号 D10を出力する。このため、所定のデータ信号列のときには、制御信号 D1が波形 形成されるので、その分、間欠動作回路 120の入力容量が所定の入力容量値に達 しゃすくなる。
[0105] したがって、上記入力容量の充電時間が、データ信号列にかかわらず一定となり、 変調信号 D10の立ち上がりがほぼ一定のタイミングで行われる。よって、データ信号 列にかかわらず、通信の品質を維持することができる。
[0106] なお、実施の形態 2においては、可変帯域制限回路 2105は、バラクタダイオード 2 112を含む構成について説明したが、遮断周波数を可変することが可能であれば、 これに限られない。例えば、可変抵抗や可変インダクタンスを組み合わせて可変帯 域制限回路 2105を構成するようにしてもよい。
[0107] また、上述した所定のデータ信号列は、例えば「0」→「1」の場合とした力 他のデ ータ信号列に適用してもょ 、。
[0108] (実施の形態 3)
実施の形態 3における変調器は、実施の形態 2における付加信号生成部 2103に 代えて、図 14に示す付加信号生成部 310を有する点が、実施の形態 2と異なる。そ の他のパルス変調回路の全体構成は、実施の形態 2と同様である。そこで、以下で は、付加信号生成部 310の構成を詳述する。
[0109] 図 14は、実施の形態 3におけるパルス変調回路に含まれる付加信号生成部 310の 構成例を示すブロック図である。なお、実施の形態 2と同一部分は、それらと同一の 符号を付して重複説明を適宜省略する。
[0110] 図 14において、付加信号生成部 310は、分岐回路 2101からの制御信号 D3を分 岐して、各制御信号 D31、 D32を出力する分岐回路 3101と、制御信号 D31をパル ス変調するパルス変調部 3102と、パルス変調部 3102の出力である制御信号 D33 を遅延させる遅延回路 3103とを有する。
[0111] また、この付加信号生成部 310は、制御信号 D32を反転させるインバータ回路 31
04と、インバータ回路 3104の出力である制御信号 D35をパルス変調するパルス変 調部 3105とを有する。
[0112] さらに、この付加信号生成部 310は、遅延回路 3103の出力である制御信号 D34と パルス変調部 3105の出力である制御信号 D36との論理積を出力する論理積 (AN D)回路 3106と、この論理積回路 3106の出力である制御信号 D37を遅延させて出 力する遅延回路 3107とを有する。
[0113] 図 15は、論理積回路 3106の回路例を示す図である。
[0114] 図 15において、論理積回路 3106は、 2個のダイオード 3108、 3109及び抵抗 311 0を含んで構成されている。具体的には、ダイオード 3108の力ソードは、論理積回路 3106の入力端子 T2に接続され、ダイオード 3109の力ソードは、論理積回路 3106 の入力端子 T1に接続されている。そして、論理積回路 3106の出力端子 T1には、各 ダイオード 3108、 3109のアノード及び抵抗 3110の一端が共通接続されている。こ のように構成すると、 2つの入力端子 Tl、 Τ2すべてに入力が与えられたときに、正電 圧が出力端子 Τ3から出ることになる。
[0115] 次に、実施の形態 3における付加信号生成部 310の各部の動作について図 16を 参照して説明する。
[0116] 図 16は、付加信号生成部 310の各部の出力波形の一例を示す図である。
[0117] まず、分岐回路 3101が、制御信号 D3 (図 13 (c)参照）を分岐し、 2つの制御信号 D31、 D32を出力する。これらの出力特性は、図 13 (c)の制御信号 D3と同じである（ 図 16 (a) (b)参照)。
[0118] 次に、パルス変調部 3102は、分岐回路 3101からの制御信号 D31をパルス変調し 、図 16 (c)に示す制御信号 D33を遅延回路 3103へ出力する。このとき、制御信号 D 33のパルス幅は、ノ ルス幅 Tよりも所定時間分 (例えば a )狭くなる。
[0119] そして、遅延回路 3103は、図 16 (c)の制御信号 D33を所定時間（例えば T)遅延 させて、図 16 (d)に示す制御信号 D34を論理積回路 3106へ出力する。
[0120] また、インバータ回路 3104は、分岐回路 3101からの制御信号 D32を反転させて、 図 16 (e)に示す制御信号 D35をパルス変調部 3105へ出力する。すると、パルス変 調部 3105は、図 16 (e)の制御信号 D35をパルス変調し、図 16 (f)に示す制御信号 D36を論理積回路 3106へ出力する。このとき、制御信号 D36は、図 16 (b)の制御 信号 D32が 0から 1へ変化するときに立上るタイミングで立上る。そして、制御信号 D 36は、 Tのパルス幅を有する。
[0121] 次に、論理積回路 3106は、図 16 (d)の制御信号 D34及び図 16 (f)の制御信号 D 36を入力し、図 16 (g)に示す制御信号 D37を遅延回路 3107へ出力する。論理積 回路 3106は、 2のパルス信号 D34、 D36が入力として与えられたときに 1となる制御 信号 D37 (図 16 (g)参照)を遅延回路 3107へ出力する。
[0122] すると、遅延回路 3107は、図 16 (g)の制御信号 D37を所定時間（例えば T)遅延 させる。これにより、遅延回路 3107の出力として、図 13 (g)に示した制御信号 D7と 同じ特性をもつ制御信号 D7 (図 16 (h)参照）が得られる。
[0123] その後、遅延回路 3107が、図 16 (h)の制御信号 D7を可変帯域制限回路 2105へ 出力することにより、実施の形態 2と同様の効果を得ることが可能となる。すなわち、 制御信号 D1のデータ信号列にかかわらず通信の品質を維持することができる。
[0124] (実施の形態 4)
実施の形態 4における制御信号生成部 410は、実施の形態 2における波形整形部 2102及び付加信号生成部 2103に代えて、図 17に示す波形整形部 411及び付カロ 信号生成部 412を有する点が、実施の形態 2と異なる。その他のパルス変調回路の 全体構成は、実施の形態 2と同様である。そこで、以下では、波形整形部 411及び付 加信号生成部 412の構成を中心に説明する。 [0125] 図 17は、実施の形態 4におけるパルス変調回路 400の構成例を示すブロック図で ある。なお、実施の形態 2、 3と同一部分は、それらの符号を付して重複説明を省略 する。
[0126] 図 17において、パルス変調回路 400は、実施の形態 2における分岐回路 2101及 び間欠動作回路 120のほか、上述した波形整形部 411及び付加信号生成部 412を 有する。
[0127] 波形整形部 411は、パルス変調部 2104と波形合成回路 4111とを含む。このうち、 パルス変調部 2104は、分岐回路 2101からの制御信号 D2をパルス変調して波形合 成回路 4111へ出力する。波形合成回路 4111は、パルス変調部 2104の出力である 制御信号 D4に、後述するリミッタ回路 4122の出力である制御信号 D72を合成する
[0128] 付加信号生成部 412は、実施の形態 2におけるインバータ回路 2107、遅延回路 2 108及びパルス変調部 2109のほか、帯域制限回路 4121及びリミッタ回路 4122をさ らに含む。帯域制限回路 4121は、パルス変調部 2109の出力である制御信号 D7に 帯域制限をかけてリミッタ回路 4122へ出力する。リミッタ回路 4122は、帯域制限回 路 4121の出力である制御信号 D71の振幅を制限する。
[0129] 次に、実施の形態 4におけるパルス変調回路 400の各部の動作について図 18を参 照して説明する。
[0130] 図 18は、パルス変調回路 400の各部の出力波形の一例を示す図である。なお、図 18 (a)〜図 18 (e)及び図 18 (h)は、図 13 (a)〜図 13 (g)及び図 13 (i)と同様である ため、以下では、図 18 (f) (g) (i)の出力波形を中心に説明する。
[0131] 図 18 (f)に示す制御信号 D71は、帯域制限回路 4121の出力波形を表し、パルス 変調部 2109の出力である制御信号 D7 (図 18 (e)参照）に帯域制限がかけられてい る。
[0132] 具体的には、制御信号 D71は、パルスの立ち上がり及び立下り時に生じるリンギン グが強調されている。このとき、帯域制限回路 4121のインピーダンス値をあら力じめ 設定しておき、リンギング信号の周波数成分が、例えば、間欠動作回路 120の発振 周波数と同一あるいはそれと同程度（略同一）になるようにする。 [0133] 図 18 (g)に示す制御信号 D72は、リミッタ回路 4122の出力波形を表し、図 18 (f) の制御信号 D71の周波数成分のうち、正のリンギング信号の周波数成分のみが残る ように帯域制限がかけられて!/、る。
[0134] このようにすると、波形合成回路 4111において、図 18 (g)の制御信号 D72が図 18
(d)の制御信号 D4に重畳 (合成)され、図 13 (i)に示した制御信号 D9と同じ特性を もつ制御信号 D9 (図 18 (h)参照）が、波形合成回路 4111から間欠動作回路 120へ 出力される。
[0135] すると、その後、間欠動作回路 120において、実施の形態 2の場合と同様、図 18 (h )の制御信号 D9を間欠発振し、図 18 (i)の変調信号 D10を出力する。
[0136] 以上から、実施の形態 2と同様の効果を得ることが可能となる。すなわち、制御信号 D1のデータ信号列にかかわらず通信の品質を維持することができる。
[0137] なお、本発明は、実施の形態 1〜4に限られず、本発明の趣旨を逸脱しない限り、 変更してもよい。例えば、実施の形態 2〜4において、分岐回路 2101は、制御信号 D1を分岐する場合について説明したが、分岐回路 2101を省略し、 2つの制御信号 D1をそれぞれ波形整形部及び付加信号生成部に入力するようにしてもよい。
[0138] なお、上述した実施の形態では、間欠動作回路 120が発振器の場合を例として、 間欠動作回路 120が発振信号を出力する場合について説明したが、これに限るもの ではない。例えば、間欠動作回路として、遁倍器や増幅器及びその複合回路を用い ても良い。遁倍器や増幅器を間欠動作させる場合、遁倍器や増幅器を構成する FE T (Field effect transistor:電界効果トランジスタ）のゲート（ェミッタ）端子やドレイン（コ レクタ)端子、またはソース (ベース)端子の 、ずれかに制御信号 S 12 (又は制御信号 D9)を入力することにより、間欠動作回路を間欠動作させることができる。
[0139] なお、上述した実施の形態では、 1パルス毎の送信データ列に依存するパルス波 形の変化を抑え所望のパルス波形を維持できる方法にっ 、て記載した力 1パルス 毎の送信データへの適用だけに限るものではな 、。一般的に制御信号生成部では アクティブ回路構成が用いられるため、制御信号生成部と間欠動作回路との間には DCカットコンデンサが挿入される。このような状況において複数パルスを間欠的に送 信するバースト送信を行う際、制御信号 S12 (又は制御信号 D9)がバースト信号 OF F区間力 バースト信号 ON区間に移行するときに DCオフセットが発生し、バースト 信号 ON区間の先頭数百力 千シンボル程度が影響を受けることが一般的に知られ ている。そのため、上述した実施の形態で説明した方法を用いてデータ列の代わりに バースト信号列に対して波形整形を行うようにしても同様の効果を得ることができる。
[0140] 本発明のパルス変調回路の一つの態様は、制御信号に応じて間欠的に送信信号 を出力する間欠動作回路と、送信データに応じて、前記間欠動作回路を、第 1の送 信信号を出力する発振状態と、前記第 1の送信信号よりも低振幅または低周波数の 第 2の送信信号を出力するアイドリング状態とで切り換え制御する制御回路と、を具 備する構成を採る。
[0141] この構成によれば、送信状態以外にアイドリング状態を設けたので、送信状態とさ れたときの間欠動作回路の回路容量は、その直前の状態が送信状態でなくてもアイ ドリング状態によってほぼ均一に充電される。これにより、第 1の送信信号のノ ルス波 形を、その直前の送信データ列に左右されないものとすることができる。すなわち、送 信データ列に左右されずに、所望のパルス幅を有し、所望のタイミングで急峻に発生 する第 1の送信信号を生成することができるようになって、受信側において、スぺタト ラムの変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質 を得ることが可能となる。カロえて、アイドリング状態では、間欠動作回路を、低振幅ま たは低周波数の第 2の送信信号を生成するように動作させるようにしたので、電力消 費を極力抑えながら、所望のパルス波形を有するパルス変調信号を生成することが できる。
[0142] 本発明のパルス変調回路の一つの態様は、前記間欠動作回路は、発振器、遁倍 器、増幅器のいずれか 1つ以上を含む構成を採る。
[0143] この構成によれば、発振器、遁倍器、増幅器を構成する FETのゲート (ェミッタ)端 子やドレイン (コレクタ)端子、またはソース (ベース)端子の ヽずれかに制御信号を入 力することにより、間欠動作回路を間欠動作させて送信信号を生成することができる
[0144] 本発明のパルス変調回路の一つの態様は、前記制御回路は、前記送信データが「 1」の場合には前記間欠動作回路を送信状態に制御し、前記送信データが「0」の場 合には前記間欠動作回路をアイドリング状態に制御すると共に、前記各アイドリング 状態の期間が前記各送信状態の期間よりも短くなるように、前記間欠動作回路を制 御する構成を採る。
[0145] この構成によれば、送信データが「0」で所望の第 1の送信信号が生成されないアイ ドリング状態の期間が短縮されて、間欠動作回路の動作時間が短縮されるため、間 欠動作回路の消費電力を低減することができる。
[0146] 本発明のパルス変調回路の一つの態様は、前記制御回路は、さらに、前記間欠動 作回路を、前記送信状態と前記アイドリング状態との間で送信信号を出力しない停 止状態に切り換え制御する構成を採る。
[0147] この構成によれば、所望の第 1の送信信号の開始タイミングの直前に間欠動作回 路が停止状態となって送信信号が出力されなくなるため、所望の第 1の送信信号の 開始タイミングに一致するタイミングで立ち上がりが急峻なノ ルス信号を生成すること ができるようになり、パルス信号の立ち上がりが明確となって、受信側においてパルス 信号の開始タイミングを確実に取得することができるようになる。
[0148] 本発明のパルス変調回路の一つの態様は、前記制御回路は、前記間欠動作回路 の寄生容量に応じて、前記アイドリング状態への切り換えタイミングを可変制御する 構成を採る。
[0149] この構成によれば、間欠動作回路のアイドリング状態における動作時間を最小限に して、間欠動作回路の回路容量を必要充分な量だけ充電することができるようになり 、間欠動作回路の消費電力を低減しつつ、立ち上がりが急峻なパルス信号を安定し て生成することができるようになる。
[0150] 本発明のパルス変調回路の一つの態様は、前記間欠動作回路の寄生容量に応じ て、前記アイドリング状態での前記第 2の送信信号の振幅を可変制御する構成を採 る。
[0151] この構成によれば、アイドリング状態において出力される第 2の送信信号の振幅を 小さくして、間欠動作回路の寄生容量を必要充分な量だけ充電することができるよう になり、間欠動作回路の消費電力を低減しつつ、立ち上がりが急峻なパルス信号を 安定して生成することができるようになる。 [0152] 本発明のパルス変調回路の一つの態様は、前記送信状態で出力された前記第 1 の送信信号を通過させる一方、前記アイドリング状態で出力された前記第 2の送信信 号を遮断する信号遮断手段を、さらに具備する構成を採る。
[0153] この構成によれば、不要な第 2の送信信号は遮断され、所望の第 1の送信信号の みが通過されるようにすることができ、受信側において不要な第 2の送信信号が受信 されて受信品質が劣化することを防止することができる。
[0154] 本発明のパルス変調回路の一つの態様は、前記信号遮断手段として遁倍器を用 い、当該遁倍器の変換効率を制御することで、前記第 1の送信信号を通過させると共 に前記第 2の送信信号を遮断する構成を採る。
[0155] この構成によれば、不要な第 2の送信信号に対する変換効率を下げて、所望周波 数成分における第 2の送信信号の振幅レベルを小さくすることができ、受信品質の劣 化を低減することができる。
[0156] 本発明のパルス変調回路の一つの態様は、前記間欠動作回路によって形成され た前記第 1の送信信号の振幅または位相の少なくとも一方を、前記送信データに応 じて変更する変調器、をさらに具備する構成を採る。
[0157] この構成によれば、所望のパルス幅を有し、所望のタイミングで発生する ASK変調 信号若しくは位相変調信号を生成することができるため、受信側において、変調信号 に完全に同期した交流波信号を発生させるための回路を不要としつつ、スペクトラム の変動やタイミングジッタに起因する受信性能の劣化を抑圧し良好な受信品質を得 ることがでさる。
[0158] 本発明のパルス変調回路の一つの態様は、前記制御回路は、直後の前記送信デ ータが「1」になる場合にのみ、前記間欠動作回路をアイドリング状態に制御する構成 を採る。
[0159] この構成によれば、直後の送信データが「1」になる場合にのみ、間欠動作回路が アイドリング状態に制御されるので、間欠動作回路の動作時間を抑えることができ、 間欠動作回路の消費電力をより低減することができる。
[0160] 本発明のパルス変調回路の一つの態様は、第 1のデータ信号列の既定配列部分 を波形整形するための第 2のデータ信号列を生成する付加信号生成部と、前記第 2 のデータ信号列を用いて前記第 1のデータ信号列を波形整形することで、オーバー シュート部を有する信号を生成する波形整形部と、前記波形整形部によって波形整 形された信号に基づいて回路容量を充電し、当該回路容量が所定値になったときに 、送信信号を出力する間欠動作部と、具備する構成を採る。
[0161] この構成によれば、間欠動作回路の回路容量が送信状態とされるときの所定の容 量値に達しやすくなり、送信信号の波形を、その直前のデータ列に左右されないもの とすることができる。すなわち、第 1のデータ信号列に左右されずに、所望のパルス幅 を有し、所望のタイミングで急峻に発生する送信信号を生成することができるようにな つて、受信側において、スペクトラムの変動やタイミングジッタに起因する受信性能の 劣化を抑圧し良好な受信品質を得ることが可能となる。
[0162] 本発明のパルス変調回路の一つの態様は、前記間欠動作回路は、発振器、遁倍 器、増幅器のいずれか 1つ以上を含む構成を採る。
[0163] この構成によれば、発振器、遁倍器、増幅器を構成する FETのゲート (ェミッタ)端 子やドレイン (コレクタ)端子、またはソース (ベース)端子の ヽずれかに制御信号を入 力することにより、間欠動作回路を間欠動作させて送信信号を生成することができる
[0164] 本発明のパルス変調回路の一つの態様は、前記第 1のデータ信号列がパルス信 号の場合、前記既定配列は「0」の直後に「1」になるデータ信号列であり、前記付カロ 信号生成部は、前記第 1のデータ信号列が「0」の直後に「1」になるタイミングで立ち 上がるパルス信号を前記第 2のデータ信号列として生成し、前記波形整形部は、前 記第 2のデータ信号列に基づいて前記第 1のデータ信号列が「0」の直後に「 1」にな る立ち上がり部分にリンギング信号を付加する構成を採る。
[0165] この構成によれば、第 1のデータ信号列が「1」で間欠動作回路を送信状態にする 場合に、直前データが「0」であっても、第 1のデータ信号列が「1」になる立ち上がり 部分がオーバーシュートされるので、間欠動作回路の入力容量がより早く充電される 。これにより、直前データ力「0」のときの間欠動作回路の入力容量の充電時間が、直 前データが「0」でな 、場合と同様とすることができるようになり、データ列に左右され ずに、所望のパルス幅を有し、所望のタイミングで急峻に発生する送信信号を生成 することがでさるよう〖こなる。
[0166] 本発明のパルス変調回路の一つの態様は、前記第 1のデータ信号列に帯域制限 を施す遮断周波数を、前記第 2のデータ信号列に応じて可変する可変帯域制限部、 を具備する構成を採る。
[0167] この構成によれば、第 2のデータ信号列が「0」の直後に「1」になるタイミングで遮断 周波数を下げることにより、第 1のデータ信号列が「0」の直後に「1」になる立ち上がり 部分がオーバーシュートされるので、間欠動作回路の入力容量がより早く充電される
[0168] この構成によれば、第 1のデータ信号列が「0」の直後に「1」になるタイミングで遮断 周波数を下げることにより、第 1のデータ信号列が「0」の直後に「1」になる立ち上がり 部分をオーバーシュートすることができる。
[0169] 本発明のパルス変調回路の一つの態様は、前記付加信号生成部は、前記第 2の データ信号列に基づいて前記リンギング信号を生成し、前記波形整形部は、前記第 1のデータ信号列に前記リンギング信号を合成する構成を採る。
[0170] この構成によれば、第 1のデータ信号列が「1」で間欠動作回路を送信状態にする 場合に、直前データが「0」であっても、第 1のデータ信号列が「1」になる立ち上がり 部分をオーバーシュートすることができる。
[0171] 本発明のパルス変調回路の一つの態様は、前記リンギング信号は、前記間欠動作 部の周波数と同一または略同一の周波数をもつ構成を採る。
[0172] これら構成によれば、間欠動作回路の入力容量を効率よく充電することができる。
[0173] 2006年 6月 20日出願の特願 2006— 170450、 2006年 7月 13日出願の特願 20 06— 193097、及び 2007年 6月 14日出願の特願 2007— 157937に含まれる明細 書、図面及び要約書の開示内容は、すべて本願に援用される。
産業上の利用可能性
[0174] 本発明は、送信データ信号列に左右されず、所望のパルス波形を有するパルス変 調信号を形成することができ、例えば、送信データに応じて交流波信号を間欠的に 発生するパルス変調回路及びパルス変調方法に有用である。

Claims

請求の範囲
[1] 制御信号に応じて間欠的に送信信号を出力する間欠動作回路と、
送信データに応じて、前記間欠動作回路を、第 1の送信信号を出力する送信状態 と、前記第 1の送信信号よりも低振幅または低周波数の第 2の送信信号を出力するァ イドリング状態とで切り換え制御する制御回路と、
を具備するパルス変調回路。
[2] 前記間欠動作回路は、発振器、遁倍器、増幅器のいずれか 1つ以上を含む
請求項 1に記載のパルス変調回路。
[3] 前記制御回路は、前記送信データが「1」の場合には前記間欠動作回路を送信状 態に制御し、前記送信データが「0」の場合には前記間欠動作回路をアイドリング状 態に制御すると共に、前記各アイドリング状態の期間が前記各送信状態の期間よりも 短くなるように、前記間欠動作回路を制御する
請求項 1に記載のパルス変調回路。
[4] 前記制御回路は、さらに、前記間欠動作回路を、前記送信状態と前記アイドリング 状態との間で送信信号を出力しない停止状態に切り換え制御する
請求項 1に記載のパルス変調回路。
[5] 前記制御回路は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態 への切り換えタイミングを可変制御する
請求項 1に記載のパルス変調回路。
[6] 前記制御回路は、前記間欠動作回路の寄生容量が大きいほど、前記アイドリング 状態への切り換えタイミングを早くして、前記間欠動作回路のアイドリング状態期間を 長くする
請求項 5に記載のパルス変調回路。
[7] 前記制御回路は、前記間欠動作回路の寄生容量に応じて、前記アイドリング状態 での前記第 2の送信信号の振幅を可変制御する
請求項 1に記載のパルス変調回路。
[8] 前記制御回路は、前記間欠動作回路の寄生容量が大きいほど、前記アイドリング 状態での前記第 2の送信信号の振幅を大きくする 請求項 7に記載のパルス変調回路。
[9] 前記送信状態で出力された前記第 1の送信信号を通過させる一方、前記アイドリン グ状態で出力された前記第 2の送信信号を遮断する信号遮断手段を、さらに具備す る
請求項 1に記載のパルス変調回路。
[10] 前記信号遮断手段として遁倍器を用い、当該遁倍器の変換効率を制御することで 、前記第 1の送信信号を通過させると共に前記第 2の送信信号を遮断する
請求項 9に記載のパルス変調回路。
[11] 前記間欠動作回路によって形成された前記第 1の送信信号の振幅または位相の 少なくとも一方を、前記送信データに応じて変更する変調器、をさらに具備する 請求項 1に記載のパルス変調回路。
[12] 前記制御回路は、直後の前記送信データが「1」になる場合にのみ、前記間欠動作 回路をアイドリング状態に制御する
請求項 3に記載のパルス変調回路。
[13] 第 1のデータ信号列の既定配列部分を波形整形するための第 2のデータ信号列を 生成する付加信号生成部と、
前記第 2のデータ信号列を用いて前記第 1のデータ信号列を波形整形することで、 オーバーシュート部を有する信号を生成する波形整形部と、
前記波形整形部によって波形整形された信号に基づいて回路容量を充電し、当該 回路容量が所定値になったときに、送信信号を出力する間欠動作部と、
を具備するパルス変調回路。
[14] 前記間欠動作部は、発振器、遁倍器、増幅器のいずれか 1つ以上を含む
請求項 13に記載のパルス変調回路。
[15] 前記第 1のデータ信号列がパルス信号の場合、前記既定配列は「0」の直後に「1」 になるデータ信号列であり、
前記付加信号生成部は、前記第 1のデータ信号列が「0」の直後に「1」になるタイミ ングで立ち上がるパルス信号を前記第 2のデータ信号列として生成し、
前記波形整形部は、前記第 2のデータ信号列に基づいて前記第 1のデータ信号列 力 S「0」の直後に「1」になる立ち上がり部分にリンギング信号を付加する 請求項 13に記載のパルス変調回路。
[16] 前記波形整形部は、前記第 1のデータ信号列に帯域制限を施す遮断周波数を、 前記第 2のデータ信号列に応じて可変する可変帯域制限部、を具備する
請求項 15に記載のパルス変調回路。
[17] 前記付加信号生成部は、前記第 2のデータ信号列に基づいて前記リンギング信号 を生成し、
前記波形整形部は、前記第 1のデータ信号列に前記リンギング信号を合成する 請求項 15に記載のパルス変調回路。
[18] 前記リンギング信号は、前記間欠動作部の周波数と同一または略同一の周波数を もつ
請求項 15に記載のパルス変調回路。
[19] 第 1のデータ信号列の既定配列部分に波形整形するための第 2のデータ信号列を 生成するステップと、
前記第 2のデータ信号列を用いて前記第 1のデータ信号列を波形整形することで、 オーバーシュート部を有する信号を生成するステップと、
波形整形された信号に基づいて回路容量を充電し、当該回路容量が所定値にな つたときに、送信信号を出力するステップと、
を含む、パルス変調方法。
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