JP3878320B2 - 出力回路、パルス幅変調回路および半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、例えばPWMICの出力回路、この出力回路を用いたパルス幅変調回路および半導体集積回路に関するものである。
【0002】
【従来の技術】
図19は従来の出力回路を用いたパルス幅変調回路のブロック図を示すもので、1は入力されたクロック信号に基づいて位相を異にする多種類の波形を出力する波形生成回路、2は例えば8ビットのデータ信号および2ビットの制御信号に基づいて上記波形生成回路1からの波形を選択する波形選択回路、3は上記波形選択回路2で選択された波形信号を入力信号とし、その入力信号の極性変化によって、出力端OUTに接続された負荷容量4を充放電する出力回路である。
【0003】
図20は上記出力回路3の構成を示す回路図であり、5はPMOSトランジスタP1とNMOSトランジスタN1とからなる半導体チップ、6は半導体チップ5の電源パッド、7は半導体チップ5の接地パッド、L1およびR1は電源パッド6と電源供給端Vcc間に接続されたリードフレームのインダクタンスおよび抵抗、L2およびR2は接地パッド7と接地G間に接続されたPCボードの配線のインダクタンスおよび抵抗、8は出力端OUTを接続する出力パッド、9は半導体チップ5の入力側に接続した反転回路(インバータ)である。
【0004】
次の動作について説明する。
クロック信号を入力する波形生成回路1からは図21に示すように位相を異にする多種類の波形信号が出力される。波形選択回路2は入力される例えば8ビットのデータ信号と例えば2ビットの制御信号に基づいて、入力された波形信号の中から1つの波形信号を選択して出力回路3に供給する。
【0005】
出力回路3の半導体チップ5では、入力された波形信号の第1の極性(例えば立ち上がり極性)でPMOSトランジスタP1を導通し、NMOSトランジスタN1を非導通とし、インダクタンスL1および抵抗R1、電源パッド6、PMOSトランジスタP1、出力パッド8を介して負荷容量4を充電する。次いで、入力波形の極性が反転して第1の極性と異なる第2の極性(例えば立ち下がり極性)になると、PMOSトランジスタP1を非導通、NMOSトランジスタN1を導通とし、出力パッド8、NMOSトランジスタN1、抵抗R2およびインダクタンスL2を介して負荷容量4の充電電荷を放電する。
【0006】
この場合、図22に示すように、入力された波形信号INはインダクタンスL1、L2の成分によって同図OUTのようにリンギングを生じる。このリンギングの共振周波数をf0、インダクタンス成分をL、負荷容量をCとすると、
f0=1/2π√LC
となる。また、リンギングのレベルをQとし、PMOSトランジスタP1およびNMOSトランジスタN1のオン抵抗をRとすると、
Q=2πf0・L/R
となる。
【0007】
【発明が解決しようとする課題】
従来の出力回路は以上のように構成されているので、負荷容量4の充放電特性を急峻にするために、半導体チップ5を構成するPMOSトランジスタP1およびNMOSトランジスタN1の電流駆動能力を大きくして高速化する場合、トランジスタのオン抵抗Rは低下し、図22に示すようにリンギングのレベルlは増加する。このリンギングのレベル増加は信号伝達においてノイズとなり、論理システムを誤動作させる要因となるとともに、不要幅射の発生により、他の機器を誤動作させる可能性があるという課題があった。
【0008】
このリンギングを抑制するためには、
(1)出力パッドに直列にダンピング抵抗を挿入することが考えられる。しかし、この構成は出力電流を減衰させるため好ましくない。
(2)出力回路の入力波形に特定の傾きをもたせ、入力波形の時間あたりの電流変化を小さくすることによって、共振回路の振動レベルを小さくする構成(スルーレートコントロール)が考えられる。しかし、この構成では出力信号も鈍ってしまい、高速化を図る上で好ましくない。
【0009】
一方、リンギングは半導体チップ5のパッド6、7に接続された電源接続線、接地接続線のインダクタンス成分に起因する。すなわち、負荷容量4ヘの充電と放電をインダクタンス成分を有する半導体チップ外の電源接続線、接地接続線を通して行うため必ずリンギングが発生するという課題があった。
【0010】
この発明は上記のような課題を解決するためになされたもので、負荷容量ヘの充電と放電をインダクタンス成分を有する半導体チップの電源接続線、接地接続線を通して行なわないようにして、リンギングを低減した出力回路、この出力回路を用いたパルス幅変調回路および半導体集積回路を得ることを目的する。
【0011】
【課題を解決するための手段】
この発明に係る出力回路は、入力信号の第1の極性信号に基づいて第1の出力トランジスタの導通、非導通を制御するとともに該第1の出力トランジスタの導通制御時に内蔵された第1の電荷蓄積手段の充電電荷によって出力端の負荷容量を充電し該第1の出力トランジスタの非導通制御時に該第1の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第1の極性信号とは反転極性の第2の極性信号に基づいて第2の出力トランジスタの導通、非導通を制御するとともに該第2の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第2の電荷蓄積手段に放電し該第2の出力トランジスタの非導通制御時に該第2の電荷蓄積手段の電荷を放電する出力放電制御回路とを備えたものである。
【0012】
この発明に係る出力回路は、第1の電荷蓄積手段の充電電荷とともに負荷容量を充電し、第2の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路を備えたものである。
【0013】
この発明に係る出力回路は、入力信号の極性反転に基づいて充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路を備えたものである。
【0014】
この発明に係る出力回路は、第1の電荷蓄積手段および第2の電荷蓄積手段としてNMOSトランジスタのゲート容量を用いるものである。
【0015】
この発明に係る出力回路は、第1の電荷蓄積手段および第2の電荷蓄積手段としてPMOSトランジスタのゲート容量を用いるものである。
【0016】
この発明に係る出力回路は、入力信号の極性反転に基づく充放電回路の動作時期を、出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路を備えたものである。
【0017】
この発明に係る出力回路は、電源接続端および接地接続端間に接続された電荷蓄積手段と並列に電荷蓄積手段を接続したものである。
【0018】
この発明に係る出力回路は、入力信号の第1の極性信号に基づいて第1の出力トランジスタの導通、非導通を制御するとともに該第1の出力トランジスタの導通制御時に内蔵された第1の電荷蓄積手段の充電電荷によって負荷容量を充電し該第1の出力トランジスタの非導通制御時に該第1の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第1の極性信号とは反転極性の第2の極性信号に基づいて第2の出力トランジスタの導通、非導通を制御するとともに該第2の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第2の電荷蓄積手段に放電し該第2の出力トランジスタの非導通制御時に該第2の電荷蓄積手段の電荷を放電する出力放電制御回路と、前記第1の電荷蓄積手段の充電電荷とともに負荷容量を充電し、前記第2の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路と、前記入力信号の極性反転に基づいて前記充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路と、前記入力信号の極性反転に基づく前記充放電回路の動作時期を、前記出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路と、電源接続端と接地接続端間に接続した前記充放電回路と並列に接続した電荷蓄積手段とを備えたものである。
【0019】
この発明に係るパルス幅変調回路は、入力されたクロック信号に基づいて位相を異にする多種類の波形信号を出力する波形生成回路と、データ信号および制御信号に基づいて前記波形生成回路から出力された波形信号を選択する波形選択回路と、前記波形選択回路で選択された波形信号を入力信号とする請求項1から請求項8のうちのいずれか1項記載の出力回路とを備えたものである。
【0020】
この発明に係る半導体集積回路は、請求項1から請求項8のうちのいずれか1項記載の出力回路と、この出力回路に設けた複数の電源パッドおよび複数の接地パッドと、この複数の電源パッドおよび複数の接地パッドと外部端子とをそれぞれ接続する複数のリード線とを備えたものである。
【0021】
【発明の実施の形態】
以下、この発明を実施の一形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による出力回路図を示すもので、100は入力信号反転回路(インバータ)、200は出力充電制御回路であり、入力信号と前記入力信号反転回路の出力信号を入力とするAND回路201、前記AND回路201の出力信号の極性を反転する反転回路(インバータ)202を有する。203はPMOSトランジスタであり、前記AND回路201の出力端がゲートに接続され、ソースが電源パッド6に接続され、ドレインが第1の電荷蓄積手段205に接続されている。204は第1の出力トランジスタとしてのPMOSトランジスタであり、前記反転回路202の出力端がゲートに接続され、ソースが前記第1の電荷蓄積手段205に接続され、ドレインが出力パッド8を介して出力端OUTの負荷容量4に接続されている。
【0022】
300は出力放電制御回路であり、入力信号と前記入力信号反転回路100の出力信号を入力とするOR回路301、前記OR回路301の出力信号の極性を反転する反転回路302を有する。303は前記OR回路301の出力端がゲートに接続され、ソースが接地パッド7に接続され、ドレインが第2の電荷蓄積手段305に接続されるNMOSトランジスタ、304は第2の出力トランジスタとしてのNMOSトランジスタであり、前記反転回路302の出力端がゲートに接続され、ソースが前記第2の電荷蓄積手段305に接続され、ドレインが出力端OUTの負荷容量4に接続されている。
【0023】
L1は電源パッド6と電源電圧Vccの供給端子とを接続するリードフレームのインダクタンス成分、L2は接地パッド7と接地とを接続するPCボード配線のインダクタンス成分である。
【0024】
上記の第1の電荷蓄積手段205および第2の電荷蓄積手段305としては、図示したようなコンデンサでもよいが、PMOSトランジスタのゲ−トGと基板間の電荷蓄積機能を利用する。すなわち、PMOSトランジスタは図2に示すように、P型基板10にn+ のソースSとドレインDを設け、この両者の中間にゲート酸化膜11を介してゲートGを設けたもので、このゲート酸化膜11が電荷蓄積機能を有する。この場合、電荷蓄積容量Cは、C=εS/dで得られるので、ゲートGの面積Sを大きくするか、絶縁物であるゲート酸化膜11の厚みdを薄くすることにより、希望する電荷蓄積容量Cを容易に得ることができる。
【0025】
また、AND回路201、OR回路301、反転回路100、202、302もMOSトランジスタの組み合わせで構成することにより、図1に示す出力回路をすべてMOSトランジスタで構成することができる。
【0026】
次に動作について説明する。
まず、図3のタイミング図に示すように、入力信号が“L”から“H”に変化すると、入力信号反転回路100の出力端Bの出力信号は自己の有する遅延時間t1後に“H”から“L”に変化する。この結果、AND回路201の出力端Cは上記遅延時間t1の間“H”パルスを出力し、PMOSトランジスタ203を非導通とする。また、反転回路202は“H”パルスを入力しての出力端Dに“L”パルスを出力し、PMOSトランジスタ204を導通させる。このPMOSトランジスタ204の導通により、第1の電荷蓄積手段205の充電電荷によって、負荷容量4を充電する。この結果、出力端子OUTは“H”レベルまで上昇する。
【0027】
そして、上記遅延時間t1が経過して入力信号反転回路100の出力信号が“L”になると、AND回路201の出力信号が“L”となり、反転回路202の出力信号が“H”となる。この結果、PMOSトランジスタ203は導通し、PMOSトランジスタ204は非導通となる。このため、電源供給端子Vccを通じて外部電源から第1の電荷蓄積手段205を充電(プリチャージ)する。
【0028】
次に、入力信号が“H”から“L”に変化すると、入力信号反転回路100の遅延時間t2の間、反転回路302の出力信号は“L”から“H”に変化し、NMOSトランジスタ304を導通させ、第2の電荷蓄積手段305へ負荷容量4の電荷が放電され、出力端OUTの電位は“L”レベルまで下降する。一方、OR回路301の出力信号である“L”パルスは、NMOSトランジスタ303を非導通とし、第2の電荷蓄積手段305と接地端との接続を切断する。
【0029】
そして、上記遅延時間t2が経過して入力信号反転回路100の出力信号が“L”になると、OR回路301の出力信号が“L”となり、反転回路302の出力信号が“H”となる。この結果、NMOSトランジスタ304を非導通とするとともに、NMOSトランジスタ303を導通させる。この結果、導通したNMOSトランジスタ303を通じて、第2の電荷蓄積手段305に蓄積された電荷を接地端へ放電(プリディスチャージ)する。
【0030】
以上のように、この実施の形態1によれば、負荷容量4を外部電源を通して充電するのではなく、半導体チップ内部にプリチャージされた第1の電荷蓄積手段205から充電し、また上記負荷容量4の電荷を外部接地を通して放電するのではなく、半導体チップ内部にプリディスチャージされた第2の電荷蓄積手段305へ放電するため、リンギングがほとんど発生しないものである。
【0031】
実施の形態2.
図4はこの発明の実施の形態2による出力回路を示すもので、前記図1に示した実施の形態1の出力回路にさらに充放電回路400を付加したものである。この充放電回路400はPMOSトランジスタ12とNMOSトランジスタ13とで構成されており、PMOSトランジスタ12はゲートGが入力信号反転回路100の出力端に接続され、ソースSが電源パッド6を介して電源供給端子Vccに接続され、ドレインDが出力パッド8を介して出力端OUTに接続されている。また、NMOSトランジスタ13はゲートGが入力信号反転回路100の出力端に接続され、ソースSが接地パッド7を介して接地Gに接続され、ドレインDが出力パッド8を介して出力端OUTに接続されている。
【0032】
上記PMOSトランジスタ12およびNMOSトランジスタ13の電流駆動能力P2 に対しPMOSトランジスタ204およびNMOSトランジスタ304の電流駆動能力P1 の比は、P1 >P2 とし、この比はPMOSトランジスタ12およびNMOSトランジスタ13によるリンギングレベルと出力端子OUTが電源電圧Vccまで上昇する時間とのトレードオフで決まる。
【0033】
次に動作について説明する。
まず、前記図3のタイミング図に示すように、入力信号が“L”から“H”に変化すると、入力信号反転回路100の出力端Bの出力信号は自己の有する遅延時間t1後に“H”から“L”に変化する。この結果、AND回路201の出力端Cは上記遅延時間t1の間“H”パルスを出力し、PMOSトランジスタ203を非導通とする。また、反転回路202は“H”パルスを入力して出力端Dに“L”パルスを出力し、PMOSトランジスタ204を導通させる。このPMOSトランジスタ204の導通により、第1の電荷蓄積手段205の充電電荷によって、負荷容量4を充電する。この結果、出力端子OUTは“H”レベルまで上昇する。
【0034】
そして、上記遅延時間t1が経過して入力信号反転回路100の出力信号が“L”になると、AND回路201の出力信号が“L”となり、反転回路202の出力信号が“H”となる。この結果、PMOSトランジスタ203は導通し、PMOSトランジスタ204は非導通となる。このため、電源供給端子Vccを通じて外部電源から第1の電荷蓄積手段205を充電(プリチャージ)する。
【0035】
しかし、負荷容量4の充電は第1の電荷蓄積手段205の電荷で行うため、出力端OUTを完全に電源電圧まで上昇させることができない。そこで、この不足分を充放電回路400によって行うもので、この充放電回路400の充電路を構成するPMOSトランジスタ12が上記PMOSトランジスタ204と同時期に導通し、該PMOSトランジスタ12を流れる電流で負荷容量4を充電する。この結果、図5に点線で示すように、出力端子OUTを最終的には電源電圧Vccまで上昇させることができる。
【0036】
一方、入力信号が“H”の期間はNMOSトランジスタ303はOR回路301の出力信号を受けて導通しており、第2の電荷蓄積手段305に蓄積された電荷は接地へ放電(プリディスチャージ)されている。
【0037】
次に、入力信号が“H”から“L”に変化すると、入力信号反転回路100の遅延時間t2の間、反転回路302の出力は“L”から“H”に変化し、NMOSトランジスタ304を導通させる。一方OR回路301の出力は“L”パルスを出力し、NMOSトランジスタ303を非導通とするので、接地Gからの供給をオフし外部接地との接続が切断される。この結果、上記導通したNMOSトランジスタ304を通じて、第2の電荷蓄積手段305へ負荷容量4から電荷が放電され、出力端OUTの電位は下降する。
【0038】
しかし、負荷容量4の放電は第2の電荷蓄積手段305に行うため、出力端子OUTを完全に接地電位まで下降させることができない。そこで、この残留電荷を充放電回路400を通じて放電するもので、この充放電回路400の放電路を構成するNMOSトランジスタ13が上記NMOSトランジスタ304と同時期に導通し、該NMOSトランジスタ13を通じて負荷容量4の電荷を放電する。この結果、図5に一点鎖線aで示すように、出力端OUTを接地電位まで下降させることができる。
【0039】
以上のように、この実施の形態2によれば、負荷容量4を外部電源を通して充電するのではなく、半導体チップ内部にプリチャージされた第1の電荷蓄積手段205から充電し、また上記負荷容量4の電荷を外部接地を通して放電するのではなく、半導体チップ内部にプリディスチャージされた第2の電荷蓄積手段305へ放電するため、リンギングがほとんど発生させることなく、しかも出力端OUTを電源電位Vccまで上昇させるとともに完全に接地電位まで下降させることができる。
【0040】
実施の形態3.
図6はこの発明の実施の形態3による出力回路を示すもので、前記図4に示した実施の形態2の出力回路にさらに貫通電流低減回路(波形成形回路)500を付加したものである。この貫通電流低減回路500は反転回路14〜16で構成されている。反転回路14は入力信号反転回路100の出力端に接続されており、反転回路15は反転回路14の出力端と充放電回路400の充電路を構成するPMOSトランジスタ12のゲートG間に接続され、反転回路16は反転回路14の出力端と充放電回路400の放電路を構成するNMOSトランジスタ13のゲートG間に接続されている。
【0041】
上記反転回路15、16は図7に示すように、それぞれPMOSトランジスタ15PとNMOSトランジスタ15N、PMOSトランジスタ16PとNMOSトランジスタ16Nで構成されている。この場合、PMOSトランジスタ15Pの電流駆動能力はNMOSトランジスタ15Nより大、PMOSトランジスタ16Pの電流駆動能力はNMOSトランジスタ16Nより小となっている。
【0042】
次に動作について説明する。
出力端OUTの負荷容量4に対する充放電動作は前記実施の形態2と同じであるから重複説明を省略するが、この充放電時、充放電回路400を構成するPMOSトランジスタ12とNMOSトランジスタ13とが導通から非導通あるいは、非導通から導通にスイッチングするときに、図8に示すように同時にオンする期間t0 があり、両トランジスタを通じて電源電圧Vccの供給端子から接地Gに貫通電流Iccが流れ、リンギング増加の原因となる。
【0043】
然るに、実施の形態3では、充放電回路400の入力側に貫通電流低減回路500を設け、この貫通電流低減回路500を構成する反転回路15、16の出力信号によって、PMOSトランジスタ12とNMOSトランジスタ13が同時にオンする期間をなくし、貫通電流Iccの発生を防止したものである。
【0044】
つまり、反転回路15を構成するPMOSトランジスタ15PとNMOSトランジスタ15Nは、PMOSトランジスタ15Pの電流駆動能力がNMOSトランジスタ15Nより大、反転回路16を構成するPMOSトランジスタ16PとNMOSトランジスタ16Nは、PMOSトランジスタ16Pの電流駆動能力がNMOSトランジスタ16Nより小となっているので、図9に示すように、信号の立ち上げ時においては反転回路15の出力信号によってPMOSトランジスタ12を迅速に立ち上げ、反対に反転回路16の出力信号によってNMOSトランジスタ13を鈍速に立ち上げる。そして、信号の立ち下げ時においては反対に、NMOSトランジスタ13を迅速に立ち下げ、PMOSトランジスタ12を鈍速に立ち下げる。
【0045】
この結果、PMOSトランジスタ12は図9のAのように、NMOSトランジスタ13は図9のBのように作動する。このため、出力信号の立ち上がり時にはPMOSトランジスタ12がオンする時期より遅くNMOSトランジスタ13がオンし、出力信号の立ち下がり時にはPMOSトランジスタ12がオフする時期より早くNMOSトランジスタ13がオフすることになり、両者が同時に導通しない期間Tが形成され、貫通電流Iccが流れることはない。
【0046】
以上のように、この実施の形態3によれば、充放電回路400を構成するPMOSトランジスタ12とNMOSトランジスタ13とを通じて流れる貫通電流Iccの発生を確実に防止することができる。
【0047】
実施の形態4.
図10はこの発明の実施の形態4による出力回路の一部を示すもので、第1の電荷蓄積手段205と第2の電荷蓄積手段305をPMOSトランジスタ205P、305Pとで構成したものである。
【0048】
以上のように、この実施の形態4によれば、電荷蓄積手段としてPMOSトランジスタにて構成し、半導体チップ内部に大容量を集積可能とすることができる。
【0049】
実施の形態5.
図11はこの発明の実施の形態5による出力回路の一部を示すもので、第1の電荷蓄積手段205と第2の電荷蓄積手段305をNMOSトランジスタ205N、305Nとで構成したものである。
【0050】
以上のように、この実施の形態5によれば、電荷蓄積手段としてNMOSトランジスタにて構成し、半導体チップ内部に大容量を集積可能とすることができる。
【0051】
実施の形態6.
図12は実施の形態6による出力回路を示す回路図であり、前記実施の形態2による出力回路の入力信号反転回路100の出力端と充放電回路400との間に遅延回路600を付加したものである。
【0052】
このような構成において、遅延回路600は、入力信号が“H”から“L”あるいは“L”から“H”に変化する際、PMOSトランジスタ204を通じて負荷容量4の充電、あるいはNMOSトランジスタ304を通じての負荷容量4の放電するタイミングと、充放電回路400から負荷容量4を充電あるいは放電するタイミングをずらしたものである。
【0053】
つまり、入力信号のレベル変化によって、初めにPMOSトランジスタ204、あるいはNMOSトランジスタ304が導通して負荷容量4の充電あるいは放電を行った後、遅延回路600の出力信号を受けて充放電回路400の充電路を構成するPMOSトランジスタ12と放電路を構成するNMOSトランジスタ13が導通し、引き続いて負荷容量4の充電あるいは放電を行うことを可能にしたものである。
【0054】
以上のように、この実施の形態6によれば、入力信号レベルの変化時には充放電回路400の充電路を構成するPMOSトランジスタ12と放電路を構成するNMOSトランジスタ13から充電あるいは放電されることを防ぎ、まず、内蔵された第1の電荷蓄積手段205、第2の電荷蓄積手段305から充電あるいは放電されるので、遅延回路600の遅延時間τ経過後、遅延回路600の出力受けて充放電回路400の充電路を構成するPMOSトランジスタ12と放電路を構成するNMOSトランジスタ13が導通し、引き続いて負荷容量4の充電あるいは放電を行うことにより、図13の点線bに示すように、負荷容量4を充電および放電させることができる。この結果、入力信号の電位変化の際にインダクタンス成分を有する電源接続線、接地接続線を通して、負荷容量4を充電あるいは放電することを確実に防ぐことができる。
【0055】
実施の形態7.
図14はこの発明の実施の形態7による出力回路の一部の構成を示す図であり、電源供給端子Vccと接地Gとの間に接続された前記実施の形態2による出力回路の充放電回路400と並列に電荷蓄積手段としてPMOSトランジスタ23を接続したものである。
【0056】
このような構成において、PMOSトランジスタ23は、充放電回路400を構成するのPMOSトランジスタ12、あるいはNMOSトランジスタ13が“H”から“L”あるいは“L”から“H”にスイッチングするときに発生するノイズを低減するバイパスコンデンサとして機能する。
【0057】
以上のように、この実施の形態7によれば、このPMOSトランジスタ23は半導体はチップ内部に設けられているため、半導体リードフレームや、ワイヤ線等のモールド内部のインダクタンスによるノイズを低減するのに有効である。
【0058】
実施の形態8.
図15はこの発明の実施の形態8による出力回路の一部の構成を示す図であり、電源供給端子Vccと接地Gとの間に接続された前記実施の形態2による出力回路の充放電回路400と並列に電荷蓄積手段としてNMOSトランジスタ24を接続したものである。
なお、他の構成および作用効果は前記実施の形態7と同一であるから、重複説明を省略する。
【0059】
実施の形態9.
図16はこの発明の実施の形態9による出力回路を示す回路図であり、前記実施の形態1に出力回路に、実施の形態2の充放電回路400と、実施の形態3の貫通電流低減回路500と、実施の形態6の遅延回路600と、実施の形態7または実施の形態8のPMOSトランジスタ23またはNMOSトランジスタ24としての電荷蓄積手段を設けた構成であり、その各部の動作は各実施の形態で詳述したことと同じであるので、重複説明は省略する。
【0060】
以上のように、この実施の形態9によれば、内蔵された第1の電荷蓄積手段205の電荷によって負荷容量4を充電することにより、半導体リードフレームや、ワイヤ線等のモールド内部のインダクタンスによるノイズを低減する。そして、充放電回路400は、負荷容量4を確実に電源電圧から接地電圧までレベル変化させることができるとともに、その変化時、充放電回路400よりも早く第2の電荷蓄積手段305へ確実に負荷容量4の電荷を放電する。
【0061】
また、遅延回路600は充放電回路400を構成するPMOSトランジスタ12またはNMOSトランジスタ13が“H”から“L”あるいは、“L”から“H”にスイッチングするときに、この両トランジスタが同時にオンする期間をなくして、貫通電流Iccの発生を防止してリンギング低減する。
【0062】
また、電荷蓄積手段としてのPMOSトランジスタ23またはNMOSトランジスタ24は、充放電回路400のPMOSトランジスタ12またはNMOSトランジスタ13が“H”から“L”あるいは“L”から“H”にスイッチングするときに発生するノイズを低減する。
【0063】
実施の形態10.
図17はパルス幅変調回路のブロック図を示すもので、31は入力されたクロック信号に基づいて位相を異にする多種類の波形を出力する波形生成回路、32はデータ信号および制御信号に基づいて上記波形生成回路31からの波形を選択する波形選択回路、33は上記波形選択回路32で選択された波形信号を入力信号とし、その入力信号の極性変化によって負荷容量34を充放電する出力回路である。この出力回路33は上記実施の形態1から実施の形態9のうちのいずれかを用いる。
【0064】
次の動作について説明する。
クロック信号を入力する波形生成回路31からは前記図21に示すように位相を異にする多種類の波形が出力される。波形選択回路32は入力される例えば8ビットのデータと2ビットのコントロール信号に基づいて、入力された波形の中から1つの波形を選択して出力回路33に供給する。
【0065】
出力回路33では、前記実施に形態1で詳述したように、入力波形の第1の極性(例えば立ち上がり極性)で第1の内蔵電荷蓄積手段の電荷によって出力端子に接続された負荷容量34を充電し、入力波形の極性が反転して第1の極性と異なる第2の極性(例えば立ち下がり極性)で上記負荷容量34の電荷を第2の内蔵電荷蓄積手段に放電する。
【0066】
以上のように、この実施の形態10によれば、リンギングの発生を低減した出力回路33を用いたことにより、精度のよいパルス幅変調を行うパルス幅変調回路を得ることができる。
【0067】
実施の形態11.
図18はこの発明の実施の形態11による半導体集積回路を示す構成図である。図において、40は半導体チップ、41は半導体チップ40を装填したもモールド基板、42a〜42n、43a〜43nはモールド基板41に設けた外部接続端子であり、外部接続端子42a〜42nはプリント基板(図示せず)の電源供給端子Vccに接続され、外部接続端子43a〜43nはプリント基板の接地線に接続されている。
【0068】
上記半導体チップ40には前記実施の形態1から実施の形態9のうちのいずれかの出力回路33が設けられており、この出力回路33に接続した電源供給線44と接地線45のそれぞれに複数の電源パッド46a〜46nと接地パッド47a〜47nが設けられ、これ等各パッドは半導体リードフレーム48a〜48n,49a〜49nを介して外部接続端子42a〜42nと外部接続端子43a〜43nに接続されている。
【0069】
次に動作について説明する。
出力回路33には複数の半導体リードフレーム48a〜48nを介して電源供給が行われるとともに、複数の半導体リードフレーム49a〜49nを介して接地されるため、1本の半導体リードフレームによるインダクタンスの値より合成インダクタンスの値を小さくすることができる。なお、出力回路33の動作は前記各実施の形態の場合と同じであるから重複説明を省略する。
【0070】
以上のように、この実施の形態11によれば、出力回路の電源パッド/接地パッドに繋がる半導体リードフレームを複数設たことにより、外部電源から出力回路の電源接続パッド/接地接続パッドまでの合成インダクタンスの値を小さくすることができ、リンギングの発生を低減することを可能とすることができる。
【0071】
【発明の効果】
以上のようにこの発明によれば、負荷容量を外部電源を通して充電するのではなく、半導体チップ内部のプリチャージされた第1の電荷蓄積手段から充電し、また上記負荷容量の電荷を外部接地を通して放電するのではなく、半導体チップ内部のプリディスチャージされた第2の電荷蓄積手段へ放電するように構成したので、リンギングがほとんど発生しないという効果がある。
【0072】
この発明によれば、充放電回路によって、出力端子を電源電圧Vccまで上昇させるとともに完全に接地電圧まで下降させることができるように構成したので、出力端に接続された装置を確実に動作あるいは停止させることができるという効果がある。
【0073】
この発明によれば、充放電回路を構成するPMOSトランジスタとNMOSトランジスタとを通じて流れる貫通電流の発生を確実に防止することができるように構成したので、この貫通電流の発生によって生じるリンギングの発生を防止することができるという効果がある。
【0074】
この発明によれば、電荷蓄積手段としてPMOSトランジスタあるいはNMOSトランジスタで構成したので、半導体チップ内部に大容量を集積可能とすることができる効果がある。
【0075】
この発明によれば、負荷容量に対し、初めに充放電回路から充電あるいは放電されないように構成したので、出力端OUTをインダクタンス成分を有する電源接続線、接地接続線を通して充電あるいは放電されることを確実に防ぐことができ、リンギングの発生を防止することができるという効果がある。
【0076】
この発明によれば、電源供給端子と接地間に接続した充放電回路と並列に電荷蓄積手段を接続構成したので、上記充放電回路を構成するのPMOSトランジスタ、あるいはNMOSトランジスタが“H”から“L”あるいは“L”から“H”にスイッチングするときに発生するノイズを低減することができるという効果がある。
【0077】
この発明によれば、負荷容量を外部電源を通して充電・放電するのではなく、半導体チップ内部の電荷蓄積手段によって行う出力充電制御回路および出力放電制御回路と、前記負荷容量の充放電を補助する充放電回路と、この充放電回路の貫通電流低減回路と、上記負荷容量に対する充放電を上記充放電回路を上記電荷蓄積手段より遅らせる遅延回路と、上記充放電回路の電源側と接地側間に接続した電荷蓄積手段とを有し、上記電源側と接地側の接続線を複数に構成したので、高速で大電流を流す場合でも、インダクタンス成分によるリンギング発生を確実に低減することができるという効果がある。
【0078】
この発明によれば、リンギングの発生を低減した出力回路を有する構成としたので、精度のよいパルス幅変調を行うパルス幅変調回路を得ることができるという効果がある。
【0079】
この発明によれば、出力回路の電源パッド/接地パッドに繋がる半導体リードフレームを複数設たことにより、外部電源から出力回路の電源パッド/接地パッドまでの合成インダクタンスの値を小さくすることができ、リンギングの発生を低減した半導体集積回路を得ることができる効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1による出力回路図である。
【図2】 電荷蓄積手段としての機能を説明するPMOSトランジスタの構成図である。
【図3】 実施の形態1による出力回路の動作を説明するタイミング図である。
【図4】 この発明の実施の形態2による出力回路図である。
【図5】 負荷容量の充放電状態の説明図である。
【図6】 この発明の実施の形態3による出力回路図である。
【図7】 充放電回路と貫通低減回路との関係を示す回路図である。
【図8】 充放電回路に流れる貫通電流の説明図である。
【図9】 図7の充放電回路の動作説明図である。
【図10】 電荷蓄積手段としてPMOSトランジスタを用いたこの発明の実施の形態4の回路図である。
【図11】 電荷蓄積手段としてNMOSトランジスタを用いたこの発明の実施の形態5の回路図である。
【図12】 この発明の実施の形態6による出力回路図である。
【図13】 実施の形態6による出力回路の動作を説明するタイミング図である。
【図14】 充放電回路と並列に電荷蓄積手段としてPMOSトランジスタを接続したこの発明の実施の形態7の回路図である。
【図15】 充放電回路と並列に電荷蓄積手段としてNMOSトランジスタを接続したこの発明の実施の形態8の回路図である。
【図16】 この発明の実施の形態9による出力回路図である。
【図17】 この発明の実施の形態10によるパルス幅変調回路のブロック図である。
【図18】 この発明の実施の形態11による半導体集積回路の構成図である。
【図19】 従来のパルス幅変調回路のブロック図である。
【図20】 従来の出力回路を示す回路図である。
【図21】 パルス幅変調回路の波形生成回路から出力される波形信号を示す図である。
【図22】 従来の出力回路から出力される信号波形図である。
【符号の説明】
4,34 負荷容量、23 PMOSトランジスタ(電荷蓄積手段)、24 NMOSトランジスタ(電荷蓄積手段)、31 波形生成回路、32 波形選択回路、33 出力回路、46a〜46n 電源パッド、47a〜47n 接地パッド、48a〜48n,49a〜49n 半導体リードフレーム(リード線)、200 出力充電制御回路、204 PMOSトランジスタ(第1の出力トランジスタ)、205 第1の電荷蓄積手段、205N,305N NMOSトランジスタ、205P,305P PMOSトランジスタ、300 出力放電制御回路、304 NMOSトランジスタ(第2の出力トランジスタ)、305 第2の電荷蓄積手段、400 充放電回路、500 貫通電流低減回路、600 遅延回路。
Claims (10)
- 入力信号の第1の極性信号に基づいて第1の出力トランジスタの導通、非導通を制御するとともに該第1の出力トランジスタの導通制御時に内蔵された第1の電荷蓄積手段の充電電荷によって出力端の負荷容量を充電し該第1の出力トランジスタの非導通制御時に該第1の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第1の極性信号とは反転極性の第2の極性信号に基づいて第2の出力トランジスタの導通、非導通を制御するとともに該第2の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第2の電荷蓄積手段に放電し該第2の出力トランジスタの非導通制御時に該第2の電荷蓄積手段の電荷を放電する出力放電制御回路とを備えた出力回路。
- 第1の電荷蓄積手段の充電電荷とともに負荷容量を充電し、第2の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路を備えたことを特徴とする請求項1記載の出力回路。
- 入力信号の極性反転に基づいて充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路を備えた請求項2記載の出力回路。
- 第1の電荷蓄積手段および第2の電荷蓄積手段としてNMOSトランジスタのゲート容量を用いることを特徴とする請求項1または請求項2記載の出力回路。
- 第1の電荷蓄積手段および第2の電荷蓄積手段としてPMOSトランジスタのゲート容量を用いることを特徴とする請求項1または請求項2記載の出力回路。
- 入力信号の極性反転に基づく充放電回路の動作時期を、出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路を備えたことを特徴とする請求項2記載の出力回路。
- 電源接続端と接地接続端間に接続した充放電回路と並列に電荷蓄積手段を接続したことを特徴とする請求項2記載の出力回路。
- 入力信号の第1の極性信号に基づいて第1の出力トランジスタの導通、非導通を制御するとともに該第1の出力トランジスタの導通制御時に内蔵された第1の電荷蓄積手段の充電電荷によって出力端の負荷容量を充電し該第1の出力トランジスタの非導通制御時に該第1の電荷蓄積手段の充電を行う出力充電制御回路と、前記入力信号の第1の極性信号とは反転極性の第2の極性信号に基づいて第2の出力トランジスタの導通、非導通を制御するとともに該第2の出力トランジスタの導通制御時に前記負荷容量の電荷を内蔵された第2の電荷蓄積手段に放電し該第2の出力トランジスタの非導通制御時に該第2の電荷蓄積手段の電荷を放電する出力放電制御回路と、前記第1の電荷蓄積手段の充電電荷とともに負荷容量を充電し、前記第2の電荷蓄積手段とともに前記負荷容量の電荷を放電する充放電回路と、前記入力信号の極性反転に基づいて前記充放電回路の放電路と充電路の切り替え時期に差を設ける貫通電流低減回路と、前記入力信号の極性反転に基づく前記充放電回路の動作時期を、前記出力充電制御回路と出力放電制御回路の動作時期より遅らせる遅延回路と、電源接続端と接地接続端間に接続した前記充放電回路と並列に接続した電荷蓄積手段とを備えた出力回路。
- 入力されたクロック信号に基づいて位相を異にする多種類の波形信号を出力する波形生成回路と、データ信号および制御信号に基づいて前記波形生成回路から出力された波形信号を選択する波形選択回路と、前記波形選択回路で選択された波形信号を入力信号とする請求項1から請求項8のうちのいずれか1項記載の出力回路とを備えたパルス幅変調回路。
- 請求項1から請求項8のうちのいずれか1項記載の出力回路と、この出力回路に設けた複数の電源パッドおよび複数の接地パッドと、この複数の電源パッドおよび複数の接地パッドと外部端子とをそれぞれ接続する複数のリード線とを備えた半導体集積回路。
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AU2002303544A1 (en) * | 2001-05-01 | 2002-11-18 | Sun Microsystems, Inc. | Clock noise reduction method and apparatus |
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GB2393340A (en) * | 2001-07-31 | 2004-03-24 | Sun Microsystems Inc | Clock induced supply noise reduction method and apparatus for a latch based circuit |
US6605991B2 (en) * | 2001-08-30 | 2003-08-12 | Motorola, Inc. | Circuitry for creating a spectral null in a differential output switching amplifier and method therefor |
US6975134B2 (en) * | 2004-04-08 | 2005-12-13 | International Business Machines Corporation | Buffer/driver circuits |
US20070063738A1 (en) * | 2005-09-16 | 2007-03-22 | Fischer Timothy C | CMOS logic circuitry |
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US5023472A (en) * | 1988-09-09 | 1991-06-11 | Texas Instruments Incorporated | Capacitor-driven signal transmission circuit |
US5097149A (en) * | 1990-07-02 | 1992-03-17 | Micron Technology, Inc. | Two stage push-pull output buffer circuit with control logic feedback for reducing crossing current, switching noise and the like |
JP2915625B2 (ja) * | 1991-06-26 | 1999-07-05 | 株式会社沖マイクロデザイン宮崎 | データ出力回路 |
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Cited By (1)
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