JP4204701B2 - 出力バッファ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路において用いられる出力バッファ回路に関し、特にCMOSで構成された出力バッファ回路に関する。
【0002】
【従来の技術】
近時、半導体集積回路の高集積化に伴って、半導体チップのピン数が増えており、そのため、高速で同時に出力信号のレベルを変化させるピン数が多くなっている。一般に、半導体集積回路において用いられる出力バッファ回路は、高速性を確保するため、大きなサイズのトランジスタを用いて構成されている。したがって、出力信号のレベル変化に伴って、トランジスタを流れる電流の時間変化が大きく、電源ラインまたは接地ラインの反射ノイズが大きくなってしまう。この反射ノイズは、半導体集積回路が誤動作する最大の要因となっているため、反射ノイズをできるだけ小さくする必要がある。また、スイッチングノイズやクロストークノイズなどもできるだけ小さくする必要がある。
【0003】
そのため、従来は、出力バッファ回路の抵抗および容量を調整して時定数を大きくすることによって、バッファ回路のトランジスタを流れる電流の時間変化を小さくするようにしている(スルーレートインプット方式)。すなわち、このスルーレートインプット方式では、バッファ回路に入力される入力信号の変化を鈍らせることにより、立ち上がり(tr)時間および立ち下がり(tf)時間(以下、tr/tf時間とする)を制御している。なお、本明細書においては、tr/tf時間とは、出力電圧V0がフルスイング時の電圧値の20%(すなわち、l/5V0)から80%(すなわち、4/5V0)になるまでの時間、および80%から20%になるまでの時間を意味する。
【0004】
図8は、スルーレートインプット方式による従来の出力バッファ回路を示す回路図である。出力バッファ回路は、図示しない内部回路から信号が入力されるプリドライバ部11と、プリドライバ部11の出力信号に基づいて、図示しない外部出力端子に電気的に接続されるパッド13に、相対的に高いレベル(以下、“H”レベルとする)または相対的に低いレベル(以下、“L”レベルとする)の電位を印加するメインドライバ部12とから構成されている。
【0005】
プリドライバ部11は、二つのインバータ14,15で構成されている。第1のインバータ14は、第1のPMOSトランジスタPp1と、直列に接続されたX個(Xは整数)のNMOSトランジスタNR1,…,NRXからなる第1のノイズ低減用トランジスタ群と、第1のNMOSトランジスタNp1とが直列に接続された構成となっている。PMOSトランジスタPp1のソース電位は電源電位VDDであり、また、NMOSトランジスタNp1のソース電位は接地電位GNDである。それら第1のPMOSトランジスタPp1、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1の各ゲートは共通接続されており、各ゲートには、外部へ出力するための信号が内部回路から入力される。
【0006】
第2のインバータ15は、第2のPMOSトランジスタPp2と、直列に接続されたX個のPMOSトランジスタPR1,…,PRXからなる第2のノイズ低減用トランジスタ群と、第2のNMOSトランジスタNp2とが直列に接続された構成となっている。PMOSトランジスタPp2のソース電位は電源電位VDDであり、また、NMOSトランジスタNp2のソース電位は接地電位GNDである。それら第2のPMOSトランジスタPp2、第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXおよび第2のNMOSトランジスタNp2の各ゲートは共通接続されており、各ゲートには、第1のインバータ14を構成するトランジスタの各ゲートに入力される信号と同じ信号が入力される。
【0007】
メインドライバ部12は、PMOSトランジスタPM1とNMOSトランジスタNM1とが直列に接続された構成となっている。PMOSトランジスタPM1のソース電位は電源電位VDDであり、また、NMOSトランジスタNM1のソース電位は接地電位GNDである。PMOSトランジスタPM1のゲート入力は、プリドライバ部11の第1のインバータ14を構成するPMOSトランジスタPp1のドレイン出力である。また、NMOSトランジスタNM1のゲート入力は、第2のインバータ15を構成するNMOSトランジスタNp2のドレイン出力である。そして、PMOSトランジスタPM1およびNMOSトランジスタNM1の各ドレインはパッド13に共通接続されている。
【0008】
なお、以下の説明の便宜上、プリドライバ部11の第1および第2のインバータ14,15において、各トランジスタPp1,NR1,…,NRX,Np1,Pp2,PR1,…,PRX,Np2の共通接続されたゲートをノードn1とし、メインドライバ部12のPMOSトランジスタPM1およびNMOSトランジスタNM1の各ゲートをそれぞれノードn2およびノードn3とし、PMOSトランジスタPM1およびNMOSトランジスタNM1の共通ドレインをノードn4とする。
【0009】
つぎに、図8に示す出力バッファ回路の動作について、図9に示す波形図を参照しながら、説明する。なお、図9には、内部回路からの入力信号の波形、すなわちノードn1における信号の波形が、“L”レベルの状態(t0〜t1の(1)の期間)から“H”レベルに遷移し(t1〜t2の(2)の期間)、“H”レベルの状態を保持した後(t2〜t3の(3)の期間)、“L”レベルに遷移し(t3〜t4の(4)の期間)、“L”レベルの状態を保持(t4〜t5の(5)の期間)するように変化した時の各ノードn2,n3,n4における信号波形が示されている。以下、(1)〜(5)の各期間について説明する。
【0010】
(1)t0〜t1の期間および(5)t4〜t5の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルであるため、第1のインバータ14においては、第1のPMOSトランジスタPp1がオン状態となり、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1は全てオフ状態となる。したがって、ノードn2の電位は“H”レベルとなるので、メインドライバ部12のPMOSトランジスタPM1はオフ状態となる。
【0011】
一方、第2のインバータ15においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは全てオン状態となり、第2のNMOSトランジスタNp2はオフ状態となる。したがって、ノードn3の電位は“H”レベルとなるので、メインドライバ部12のNMOSトランジスタNM1がオン状態となり、ノードn4の信号、すなわち出力信号は“L”レベルとなる。
【0012】
(2)t1〜t2の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルから“H”レベルに遷移するため、第2のインバータ15においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXはオン状態からオフ状態に遷移し、第2のNMOSトランジスタNp2はオフ状態からオン状態に遷移する。したがって、ノードn3の電位は即座に“H”レベルから“L”レベルへ下降し、メインドライバ部12のNMOSトランジスタNM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“L”レベルからVtp分だけ高い電位(“L”+Vtp)までは直ぐに上昇する。
【0013】
一方、第1のインバータ14においては、第1のPMOSトランジスタPp1がオン状態からオフ状態に遷移し、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は“H”レベルからVtp分だけ低い電位(“H”−Vtp)までは直ぐに下降する。
【0014】
その後は、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1が抵抗として作用し、NMOSトランジスタNR1、・・・、NMOSトランジスタNRX、第1のNMOSトランジスタNp1の順で順次電流が流れていくため、メインドライバ部12のPMOSトランジスタPM1のゲートには、これらのトランジスタNR1,…,NRX,Np1のオン抵抗値とメインドライバ部12のPMOSトランジスタPM1のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、PMOSトランジスタPM1はゆっくりと動作することになり、ノードn4の電位、すなわち出力信号の電位は、“L”+Vtpの電位以降は、“H”レベルまで緩やかに上昇する。
【0015】
(3)t2〜t3の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルであるため、第1のインバータ14においては、第1のPMOSトランジスタPp1はオフ状態となり、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1は全てオン状態となる。したがって、ノードn2の電位は“L”レベルとなるので、メインドライバ部12のPMOSトランジスタPM1はオン状態となる。
【0016】
一方、第2のインバータ15においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは全てオフ状態となり、第2のNMOSトランジスタNp2はオン状態となる。したがって、ノードn3の電位は“L”レベルとなるので、メインドライバ部12のNMOSトランジスタNM1はオフ状態となり、ノードn4の信号、すなわち出力信号は“H”レベルとなる。
【0017】
(4)t3〜t4の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルから“L”レベルに遷移するため、第1のインバータ14においては、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1はオン状態からオフ状態に遷移し、第1のPMOSトランジスタPp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は即座に“L”レベルから“H”レベルへ上昇し、メインドライバ部12のPMOSトランジスタPM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“H”レベルからVtn分だけ低い電位(“H”−Vtn)までは直ぐに下降する。
【0018】
一方、第2のインバータ15においては、第2のNMOSトランジスタNp2がオン状態からオフ状態に遷移し、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXはオフ状態からオン状態に遷移する。したがって、ノードn3の電位は“L”レベルからVtn分だけ高い電位(“L”+Vtn)までは直ぐに上昇する。
【0019】
その後は、第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXおよび第2のPMOSトランジスタPp2が抵抗として作用し、第2のPMOSトランジスタPp2、PMOSトランジスタPR1、・・・、PMOSトランジスタPRXの順で順次電流が流れていくため、メインドライバ部12のNMOSトランジスタNM1のゲートには、これらのトランジスタPp2,PR1,…,PRXのオン抵抗値とメインドライバ部12のNMOSトランジスタNM1のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、NMOSトランジスタNM1はゆっくりと動作することになり、ノードn4の電位、すなわち出力信号の電位は、“H”−Vtnの電位以降は、“L”レベルまで緩やかに下降する。
【0020】
このように、スルーレートインプット方式によるバッファ回路では、メインドライバ部12のPMOSトランジスタPM1およびNMOSトランジスタNM1のオン/オフのタイミングがずれているため、出力信号の波形変化を緩やかにすることができる。したがって、メインドライバ部のトランジスタサイズが同一である通常のバッファ回路に比べて、スルーレートインプット方式によるバッファ回路は、電源端子とノードn4との間、またはノードn4と接地端子との間を流れる電流のピークを抑えることができるので、ノイズを低減することができる。
【0021】
なお、スルーレートインプット方式では、プリドライバ部11のノイズ低減用トランジスタ群NR1,…,NRX,PR1,…,PRXの各オン抵抗、およびメインドライバ部12のPMOSトランジスタPMlとNMOSトランジスタNM1の各ゲート容量を調節することにより、ノイズの低減度を調節することができる。
【0022】
【発明が解決しようとする課題】
上述したように、従来のスルーレートインプット方式による出力バッファ回路では、高速化によってノイズが増大する場合には、ゲートの信号変化をより緩やかにする必要がある。そのためには、プリドライバ部11のノイズ低減用トランジスタの数を増やすとともに、メインドライバ部12のトランジスタサイズを大きくして、時定数を大きくする必要がある。しかし、ノイズ低減用トランジスタの数が多くなって電圧低下が大きくなり過ぎると、次段のゲートを駆動できなくなるため、接続することができるノイズ低減用トランジスタの数には上限がある。
【0023】
また、CMOS ECA(Embeded Cell Array)方式やゲートアレイ方式のように、あらかじめ同一サイズのゲートを複数個組み合わせて作り込んでおく場合には、作り込んでおけるトランジスタの数やサイズが制約されてしまうため、後の工程で所望のノイズ低減度を実現させることが困難となる場合がある。
【0024】
また、メインドライバ部12のサイズが大きくなると、図10に示す出力波形図のように、電源(VDD)ラインの反射分ΔVvまたは接地(GND)ラインの反射分ΔVgによるノイズが大きくなり、所望の動作が得られなくなる場合がある。
【0025】
さらに、出力信号の波形変化が緩やかになると、出力バッファ回路の動作時に流れる電流の単位時間あたりの変化量は小さくなるが、メインドライバ部12に流れる全電荷量は変わらないため、図11に示す電流の経時変化を表すグラフのように、単位時間あたりの電流変化量が小さいw2の波形の方が、単位時間あたりの電流変化量が大きいw1の波形よりも、全ての電荷が流れ終わるまでに時間がかかり、tr/tf時間が大きくなってしまう。tr/tf時間が大きくなると、出力信号の電圧レベルが電源電位VDDまたは接地電位GNDに到達するまでに、中間電位が長く続くことになり、ノイズによって誤動作が生じ易くなってしまうため、好ましくない。
【0026】
以上、説明したように、従来のスルーレートインプット方式による出力バッファ回路では、ノイズ低減度の向上に対して限界があり、またノイズをある程度低減することができても、tr/tf時間を改善することは困難であるという問題点があった。
【0027】
本発明は、上記問題点を解決するためになされたもので、ノイズ低減度を下げることなくtr/tf時間を改善することができる出力バッファ回路、あるいはtr/tf時間を大きくすることなくノイズ低減度を向上させることができる出力バッファ回路を得ることを目的とする。
【0028】
【課題を解決するための手段】
上記目的を達成するため、本発明は、出力バッファ回路において、CMOSインバータ構造を成し、かつ内部回路から送られてくる信号をCMOSインバータのゲート入力信号とするプリドライバ部と、CMOSインバータ構造を成し、かつ前記プリドライバ部の出力信号をCMOSインバータのゲート入力信号とするメインドライバ部と、前記メインドライバ部のPMOSトランジスタのゲート容量を充電するための第1の電流パスと、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記PMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第1の電流パスを無効から有効に切り替えるための第1の切り替え素子と、前記メインドライバ部のNMOSトランジスタのゲート容量を放電するための第2の電流パスと、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記NMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第2の電流パスを無効から有効に切り替えるための第2の切り替え素子と、を具備することを特徴とする。
【0029】
この発明によれば、第1の切り替え素子は、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記PMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のPMOSトランジスタのゲート容量を充電するための第1の電流パスを無効から有効に切り替える。第2の切り替え素子は、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記NMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のNMOSトランジスタのゲート容量を放電するための第2の電流パスを無効から有効に切り替える。
【0030】
この発明において、前記第1の電流パスは、1または直列に接続された2以上のNMOSトランジスタにより構成され、かつ前記第1の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第1の電流パスを形成するNMOSトランジスタのゲートに入力される構成となっているとともに、前記第2の電流パスは、1または直列に接続された2以上のPMOSトランジスタにより構成され、かつ前記第2の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第2の電流パスを形成するPMOSトランジスタのゲートに入力される構成となっていてもよい。
【0031】
この発明によれば、第1の電流パスを形成するNMOSトランジスタのゲートに、第1の切り替え素子を構成するインバータの出力信号が入力され、また、第2の電流パスを形成するPMOSトランジスタのゲートに、第2の切り替え素子を構成するインバータの出力信号が入力される。
【0032】
また、本発明は、出力バッファ回路において、CMOSインバータ構造を成し、かつ内部回路から送られてくる信号をCMOSインバータのゲート入力信号とするプリドライバ部と、CMOSインバータ構造を成し、かつ前記プリドライバ部の出力信号をCMOSインバータのゲート入力信号とするメインドライバ部と、前記メインドライバ部のPMOSトランジスタにより多くの電流を流すための第1の電流パスと、前記メインドライバ部のNMOSトランジスタにより多くの電流を流すための第2の電流パスと、前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記第1の電流パスを無効から有効に切り替え、また、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記第2の電流パスを無効から有効に切り替えるための切り替え素子と、を具備することを特徴とする。
【0033】
この発明によれば、切り替え素子は、前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記メインドライバ部のPMOSトランジスタにより多くの電流を流すための第1の電流パスを無効から有効に切り替え、また、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記メインドライバ部のNMOSトランジスタにより多くの電流を流すための第2の電流パスを無効から有効に切り替える。
【0034】
この発明において、前記第1の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記PMOSトランジスタと、電源との間に、直列に接続された1または2以上のPMOSトランジスタにより構成され、また、前記第2の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記NMOSトランジスタと、接地点との間に、直列に接続された1または2以上のNMOSトランジスタにより構成され、前記切り替え素子はインバータで構成され、そのインバータの出力信号が前記第1の電流パスを形成するPMOSトランジスタまたは前記第2の電流パスを形成するNMOSトランジスタの各ゲートに入力される構成となっていてもよい。
【0035】
この発明によれば、第1の電流パスを形成するPMOSトランジスタのゲート、または第2の電流パスを形成するNMOSトランジスタのゲートに、切り替え素子を構成するインバータの出力信号が入力される。
【0036】
また、本発明は、CMOSインバータ構造を成し、かつ内部回路から送られてくる信号をCMOSインバータのゲート入力信号とするプリドライバ部と、CMOSインバータ構造を成し、かつ前記プリドライバ部の出力信号をCMOSインバータのゲート入力信号とするメインドライバ部と、前記メインドライバ部のPMOSトランジスタのゲートに接続された第1のキャパシタと、前記第1のキャパシタを充電するための第1の電流パスと、前記第1のキャパシタを放電するための第2の電流パスと、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルの時に、前記第1の電流パスが有効となるように前記第1の電流パスの有効、無効を切り替える第1の切り替え素子と、前記PMOSトランジスタのゲート入力信号が前記第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記第2の電流パスが有効となるように前記第2の電流パスの有効、無効を切り替える第2の切り替え素子と、前記メインドライバ部のNMOSトランジスタのゲートに接続された第2のキャパシタと、前記第2のキャパシタを放電するための第3の電流パスと、前記第2のキャパシタを充電するための第4の電流パスと、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルの時に、前記第3の電流パスが有効となるように前記第3の電流パスの有効、無効を切り替える第3の切り替え素子と、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記第4の電流パスが有効となるように前記第4の電流パスの有効、無効を切り替える第4の切り替え素子と、を具備することを特徴とする。
【0037】
この発明によれば、第1の切り替え素子は、前記メインドライバ部のPMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルの時に、PMOSトランジスタのゲートに接続された第1のキャパシタを充電するための第1の電流パスが有効となるように、前記第1の電流パスの有効、無効を切り替える。第2の切り替え素子は、PMOSトランジスタのゲート入力信号が前記第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記第1のキャパシタを放電するための第2の電流パスが有効となるように、前記第2の電流パスの有効、無効を切り替える。また、第3の切り替え素子は、前記メインドライバ部のNMOSトランジスタのゲート入力信号が前記第2の電位レベルの時に、NMOSトランジスタのゲートに接続された第2のキャパシタを放電するための第3の電流パスが有効となるように、前記第3の電流パスの有効、無効を切り替える。第4の切り替え素子は、NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記第2のキャパシタを充電するための第4の電流パスが有効となるように、前記第4の電流パスの有効、無効を切り替える。
【0038】
この発明において、前記第1の切り替え素子および前記第4の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするPMOSトランジスタで構成され、前記第2の切り替え素子および前記第3の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするNMOSトランジスタで構成されていてもよい。
【0039】
この発明によれば、第1の切り替え素子および第4の切り替え素子を構成する各PMOSトランジスタのゲート、および第2の切り替え素子および第3の切り替え素子を構成する各NMOSトランジスタのゲートに、内部回路から送られてくる信号が入力される。
【0040】
【発明の実施の形態】
以下に、本発明にかかる出力バッファ回路の実施の形態について図1〜図7を参照しつつ詳細に説明する。
【0041】
実施の形態1.
図1は、本発明の実施の形態1にかかる出力バッファ回路を示す回路図である。出力バッファ回路は、図示しない内部回路から信号が入力されるプリドライバ部21と、プリドライバ部21の出力信号に基づいて、図示しない外部出力端子に電気的に接続されるパッド23に、“H”レベルまたは“L”レベルの電位を印加するメインドライバ部22とを備えている。
【0042】
プリドライバ部21は、二つのインバータ24,25を備えている。第1のインバータ24は、第1のPMOSトランジスタPp1と、直列に接続されたX個のNMOSトランジスタNR1,…,NRXからなる第1のノイズ低減用トランジスタ群と、第1のNMOSトランジスタNp1とが直列に接続された構成となっている。PMOSトランジスタPp1のソース電位は電源電位VDDであり、また、NMOSトランジスタNp1のソース電位は接地電位GNDである。第1のPMOSトランジスタPp1のゲートと第1のNMOSトランジスタNp1のゲートは共通接続されており、それらのゲートには、外部へ出力するための信号が内部回路から入力される。第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXは、ゲートとドレインを短絡した構成となっている。
【0043】
PMOSトランジスタPp1のドレインから、メインドライバ部22を駆動する第1の駆動信号が出力される。また、PMOSトランジスタPp1のドレインには、NMOSトランジスタNg20のドレインが接続されている。このNMOSトランジスタNg20のゲートは、第1のPMOSトランジスタPp1のゲートおよび第1のNMOSトランジスタNp1のゲートに共通接続されている。NMOSトランジスタNg20のソースには、直列に接続されたNMOSトランジスタNg21,…,Ng2Xからなるトランジスタ群が、NMOSトランジスタNg20に対して直列に接続されている。そのトランジスタ群の終端のNMOSトランジスタNg2Xのソースは接地されている。また、PMOSトランジスタPp1のドレイン出力は、第1の切り替え素子であるインバータ26を介して、トランジスタ群を構成するNMOSトランジスタNg21,…,Ng2Xの各ゲートに入力される。
【0044】
第2のインバータ25は、第2のPMOSトランジスタPp2と、直列に接続されたX個のPMOSトランジスタPR1,…,PRXからなる第2のノイズ低減用トランジスタ群と、第2のNMOSトランジスタNp2とが直列に接続された構成となっている。PMOSトランジスタPp2のソース電位は電源電位VDDであり、また、NMOSトランジスタNp2のソース電位は接地電位GNDである。第2のPMOSトランジスタPp2のゲートと第2のNMOSトランジスタNp2のゲートは共通接続されており、それらのゲートには、第1のインバータ24に入力される信号と同じ信号が入力される。第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは、ゲートとドレインを短絡した構成となっている。
【0045】
NMOSトランジスタNp2のドレインから、メインドライバ部22を駆動する第2の駆動信号が出力される。また、NMOSトランジスタNp2のドレインには、PMOSトランジスタPg20のドレインが接続されている。このPMOSトランジスタPg20のゲートは、第2のPMOSトランジスタPp2のゲートおよび第2のNMOSトランジスタNp2のゲートに共通接続されている。NMOSトランジスタPg20のソースには、直列に接続されたPMOSトランジスタPg21,…,Pg2Xからなるトランジスタ群が、PMOSトランジスタPg20に対して直列に接続されている。そのトランジスタ群の終端のPMOSトランジスタPg21のソース電位は電源電位VDDである。また、NMOSトランジスタNp2のドレイン出力は、第2の切り替え素子であるインバータ27を介して、トランジスタ群を構成するPMOSトランジスタPg21,…,Pg2Xの各ゲートに入力される。
【0046】
メインドライバ部22は、PMOSトランジスタPM1とNMOSトランジスタNM1とが直列に接続された構成となっている。PMOSトランジスタPM1のソース電位は電源電位VDDであり、また、NMOSトランジスタNM1のソース電位は接地電位GNDである。PMOSトランジスタPM1のゲート入力は、プリドライバ部21の第1のインバータ24を構成するPMOSトランジスタPp1のドレイン出力、すなわち前記第1の駆動信号である。また、NMOSトランジスタNM1のゲート入力は、第2のインバータ25を構成するNMOSトランジスタNp2のドレイン出力、すなわち前記第2の駆動信号である。そして、PMOSトランジスタPM1およびNMOSトランジスタNM1の各ドレインはパッド23に共通接続されている。
【0047】
なお、以下の説明の便宜上、プリドライバ部21の第1および第2のインバータ24,25において、各トランジスタPp1,Np1,Pp2,Np2の共通接続されたゲートをノードn1とし、メインドライバ部22のPMOSトランジスタPM1およびNMOSトランジスタNM1の各ゲートをそれぞれノードn2およびノードn3とし、PMOSトランジスタPM1およびNMOSトランジスタNM1の共通ドレインをノードn4とする。
【0048】
つぎに、図1に示す出力バッファ回路の動作について、図2に示す波形図を参照しながら、説明する。なお、図2には、内部回路からの入力信号の波形、すなわちノードn1における信号の波形が、“L”レベルの状態(t0〜t1の(1)の期間)から“H”レベルに遷移し(t1〜t2の(2)の期間)、“H”レベルの状態を保持した後(t2〜t3の(3)の期間)、“L”レベルに遷移し(t3〜t4の(4)の期間)、“L”レベルの状態を保持(t4〜t5の(5)の期間)するように変化した時の各ノードn2,n3,n4における信号波形が示されている。以下、(1)〜(5)の各期間について説明する。
【0049】
(1)t0〜t1の期間および(5)t4〜t5の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルであるため、第1のインバータ24においては、第1のPMOSトランジスタPp1がオン状態となり、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1は全てオフ状態となる。したがって、ノードn2の電位は“H”レベルとなるので、メインドライバ部22のPMOSトランジスタPM1はオフ状態となる。
【0050】
一方、第2のインバータ25においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは全てオン状態となり、第2のNMOSトランジスタNp2はオフ状態となる。したがって、ノードn3の電位は“H”レベルとなるので、メインドライバ部22のNMOSトランジスタNM1がオン状態となり、ノードn4の信号、すなわち出力信号は“L”レベルとなる。
【0051】
(2)t1〜t2の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルから“H”レベルに遷移するため、第2のインバータ25においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXはオン状態からオフ状態に遷移し、第2のNMOSトランジスタNp2はオフ状態からオン状態に遷移する。したがって、ノードn3の電位は即座に“H”レベルから“L”レベルへ下降し、メインドライバ部22のNMOSトランジスタNM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“L”レベルからVtp分だけ高い電位(“L”+Vtp)までは直ぐに上昇する。
【0052】
一方、第1のインバータ24においては、第1のPMOSトランジスタPp1がオン状態からオフ状態に遷移し、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は“H”レベルからVtp分だけ低い電位(“H”−Vtp)までは直ぐに下降する。
【0053】
その後は、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1が抵抗として作用し、NMOSトランジスタNR1、・・・、NMOSトランジスタNRX、第1のNMOSトランジスタNp1の順で順次電流が流れていくため、メインドライバ部22のPMOSトランジスタPM1のゲートには、これらのトランジスタNR1,…,NRX,Np1のオン抵抗値とメインドライバ部22のPMOSトランジスタPM1のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、PMOSトランジスタPM1はゆっくりと動作することになり、ノードn4の電位、すなわち出力信号の電位は、“L”+Vtpの電位以降は緩やかに上昇する。
【0054】
さらに、メインドライバ部22のPMOSトランジスタPM1のゲート電圧、すなわちノードn2の電位が下降して、インバータ26の閾値よりも低くなると、インバータ26の出力信号が“L”レベルから“H”レベルに切り替わるため、その信号がゲートに入力されるNMOSトランジスタNg21,…,Ng2Xがオン状態になる。また、入力信号(ノードn1の信号)が“L”レベルから“H”レベルに遷移することによって、NMOSトランジスタNg20がオン状態となる。すなわち、PMOSトランジスタPM1のゲートと接地点とをつなぐパスが、NMOSトランジスタNg20、NMOSトランジスタNg21、・・・、およびNMOSトランジスタNg2Xを介して形成される。そのパスを介して、PMOSトランジスタPM1のゲート容量が素早く充電されるので、時定数が小さくなり、ノードn2の電位の下がり方が急激になり、迅速に“L”レベルに到達する。その結果、ノードn4の電位、すなわち出力信号は速やかに上昇し、“H”レベルとなる。
【0055】
(3)t2〜t3の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルであるため、第1のインバータ24においては、第1のPMOSトランジスタPp1はオフ状態となり、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1は全てオン状態となる。したがって、ノードn2の電位は“L”レベルとなるので、メインドライバ部22のPMOSトランジスタPM1はオン状態となる。
【0056】
一方、第2のインバータ25においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは全てオフ状態となり、第2のNMOSトランジスタNp2はオン状態となる。したがって、ノードn3の電位は“L”レベルとなるので、メインドライバ部22のNMOSトランジスタNM1はオフ状態となり、ノードn4の信号、すなわち出力信号は“H”レベルとなる。
【0057】
(4)t3〜t4の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルから“L”レベルに遷移するため、第1のインバータ24においては、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1はオン状態からオフ状態に遷移し、第1のPMOSトランジスタPp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は即座に“L”レベルから“H”レベルへ上昇し、メインドライバ部22のPMOSトランジスタPM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“H”レベルからVtn分だけ低い電位(“H”−Vtn)までは直ぐに下降する。
【0058】
一方、第2のインバータ25においては、第2のNMOSトランジスタNp2がオン状態からオフ状態に遷移し、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXはオフ状態からオン状態に遷移する。したがって、ノードn3の電位は“L”レベルからVtn分だけ高い電位(“L”+Vtn)までは直ぐに上昇する。
【0059】
その後は、第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXおよび第2のPMOSトランジスタPp2が抵抗として作用し、第2のPMOSトランジスタPp2、PMOSトランジスタPR1、・・・、PMOSトランジスタPRXの順で順次電流が流れていくため、メインドライバ部22のNMOSトランジスタNM1のゲートには、これらのトランジスタPp2,PR1,…,PRXのオン抵抗値とメインドライバ部22のNMOSトランジスタNM1のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、NMOSトランジスタNM1はゆっくりと動作することになり、ノードn4の電位、すなわち出力信号の電位は、“H”−Vtnの電位以降は緩やかに下降する。
【0060】
さらに、メインドライバ部22のNMOSトランジスタNM1のゲート電圧、すなわちノードn3の電位が上昇して、インバータ27の閾値を超えると、インバータ27の出力信号が“H”レベルから“L”レベルに切り替わるため、その信号がゲートに入力されるPMOSトランジスタPg21,…,Pg2Xがオン状態になる。また、入力信号(ノードn1の信号)が“H”レベルから“L”レベルに遷移することによって、PMOSトランジスタPg20がオン状態となる。すなわち、電源とNMOSトランジスタNM1のゲートとをつなぐパスが、PMOSトランジスタPg21、・・・、PMOSトランジスタPg2XおよびPMOSトランジスタPg20を介して形成される。そのパスを介して、NMOSトランジスタNM1のゲート容量が素早く放電されるので、時定数が小さくなり、ノードn3の電位の上がり方が急激になり、迅速に“H”レベルに到達する。その結果、ノードn4の電位、すなわち出力信号は速やかに下降し、“L”レベルとなる。
【0061】
実施の形態1によれば、メインドライバ部22のPMOSトランジスタPM1のゲート入力信号が、“H”レベルから“L”レベルに遷移する途中で、インバータ26の閾値よりも低くなると、NMOSトランジスタNg21,Ng22,…,Ng2Xがオンし、PMOSトランジスタPM1のゲート容量が充電される。また、メインドライバ部22のNMOSトランジスタNM1のゲート入力信号が、“L”レベルから“H”レベルに遷移する途中で、インバータ27の閾値よりも高くなると、PMOSトランジスタPg21,Pg22,…,Pg2Xがオンし、NMOSトランジスタNM1のゲート容量が放電される。したがって、インバータ26,27の閾値を境にして時定数が小さくなるので、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。また、回路構成が簡素であるため、回路面積を増大させずに済む。
【0062】
なお、NMOSトランジスタNg21,Ng22,…,Ng2XおよびPMOSトランジスタPg21,Pg22,…,Pg2Xは、それぞれ、3個以上に限らず、1個または2個でもよい。
【0063】
実施の形態2.
図3は、本発明の実施の形態2にかかる出力バッファ回路を示す回路図である。実施の形態2の出力バッファ回路が実施の形態1と異なるのは、第1および第2のインバータ24,25を有するプリドライバ部21に代えて、第1および第2のインバータ34,35を有するプリドライバ部31を設けたことと、その第1のインバータ34に設けられた第1のノイズ低減用トランジスタ群がPMOSトランジスタPR1,…,PRXで構成されていることと、第2のインバータ35に設けられた第2のノイズ低減用トランジスタ群がNMOSトランジスタNR1,…,NRXで構成されていることである。なお、その他の構成は、実施の形態1と同じであるので、実施の形態1と同じ符号を付して説明を省略する。
【0064】
第1のインバータ34において、第1のノイズ低減用トランジスタ群は、X個のPMOSトランジスタPR1,…,PRXを直列に接続し、かつPMOSトランジスタPR1のソースおよびPMOSトランジスタPRXのドレインを、それぞれ、第1のPMOSトランジスタPp1および第1のNMOSトランジスタNp1の各ドレインに接続した構成となっている。第1のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは、ゲートとドレインを短絡した構成となっている。
【0065】
第2のインバータ35において、第2のノイズ低減用トランジスタ群は、X個のNMOSトランジスタNR1,…,NRXを直列に接続し、かつNMOSトランジスタNR1のドレインおよびNMOSトランジスタNRXのソースを、それぞれ、第2のPMOSトランジスタPp2および第2のNMOSトランジスタNp2の各ドレインに接続した構成となっている。第2のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXは、ゲートとドレインを短絡した構成となっている。なお、図13示す出力バッファ回路の動作については、実施の形態1と同じであるので、説明を省略する。
【0066】
実施の形態2によれば、実施の形態1と同様に、インバータ26,27の閾値を境にして時定数が小さくなるので、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。また、回路構成が簡素であるため、回路面積を増大させずに済む。
【0067】
実施の形態3.
図4は、本発明の実施の形態3にかかる出力バッファ回路を示す回路図である。出力バッファ回路は、図示しない内部回路から信号が入力されるプリドライバ部41と、プリドライバ部41の出力信号に基づいて、図示しない外部出力端子に電気的に接続されるパッド23に、“H”レベルまたは“L”レベルの電位を印加するメインドライバ部42とを備えている。
【0068】
プリドライバ部41は、二つのインバータ44,45を備えている。第1のインバータ44は、第1のPMOSトランジスタPp1と、直列に接続されたX個のNMOSトランジスタNR1,…,NRXからなる第1のノイズ低減用トランジスタ群と、第1のNMOSトランジスタNp1とが直列に接続された構成となっている。PMOSトランジスタPp1のソース電位は電源電位VDDであり、また、NMOSトランジスタNp1のソース電位は接地電位GNDである。それら第1のPMOSトランジスタPp1、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1の各ゲートは共通接続されており、各ゲートには、外部へ出力するための信号が内部回路から入力される。
【0069】
第2のインバータ45は、第2のPMOSトランジスタPp2と、直列に接続されたX個のPMOSトランジスタPR1,…,PRXからなる第2のノイズ低減用トランジスタ群と、第2のNMOSトランジスタNp2とが直列に接続された構成となっている。PMOSトランジスタPp2のソース電位は電源電位VDDであり、また、NMOSトランジスタNp2のソース電位は接地電位GNDである。それら第2のPMOSトランジスタPp2、第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXおよび第2のNMOSトランジスタNp2の各ゲートは共通接続されており、各ゲートには、第1のインバータ44を構成するトランジスタの各ゲートに入力される信号と同じ信号が入力される。
【0070】
メインドライバ部42は、2個のPMOSトランジスタPM42,PM1、2個のNMOSトランジスタNM1,NM42、切り替え素子であるインバータ46および2個のトランスミッションゲート47,48を備えた構成となっている。PMOSトランジスタPM42、PMOSトランジスタPM1、NMOSトランジスタNM1およびNMOSトランジスタNM42は、この順番で直列に接続されている。PMOSトランジスタPM42のソース電位は電源電位VDDであり、また、NMOSトランジスタNM42のソース電位は接地電位GNDである。
【0071】
PMOSトランジスタPM1のゲート入力は、プリドライバ部41の第1のインバータ44を構成するPMOSトランジスタPp1のドレイン出力であり、NMOSトランジスタNM1のゲート入力は、第2のインバータ45を構成するNMOSトランジスタNp2のドレイン出力である。そして、PMOSトランジスタPM1およびNMOSトランジスタNM1の各ドレインはパッド23に共通接続されている。そのパッド23に出力される信号は、インバータ46を介して、PMOSトランジスタPM42およびNMOSトランジスタNM42の各ゲートに入力される。
【0072】
トランスミッションゲート47は、電源とPMOSトランジスタPM1との間に挿入されており、また、トランスミッションゲート48は、NMOSトランジスタNM1と接地点との間に挿入されている。それらトランスミッションゲート47,48は、常時オン状態の抵抗素子となっている。
【0073】
なお、以下の説明の便宜上、プリドライバ部41の第1および第2のインバータ44,45において、各トランジスタPp1,NR1,…,NRX,Np1,Pp2,PR1,…,PRX,Np2の共通接続されたゲートをノードn1とし、メインドライバ部42のPMOSトランジスタPM1およびNMOSトランジスタNM1の各ゲートをそれぞれノードn2およびノードn3とし、PMOSトランジスタPM1およびNMOSトランジスタNM1の共通ドレインをノードn4とし、PMOSトランジスタPM42のゲートおよびNMOSトランジスタNM42のゲートをノードn5とする。
【0074】
つぎに、図4に示す出力バッファ回路の動作について、図5に示す波形図を参照しながら、説明する。なお、図5には、内部回路からの入力信号の波形、すなわちノードn1における信号の波形が、“L”レベルの状態(t0〜t1の(1)の期間)から“H”レベルに遷移し(t1〜t2の(2)の期間)、“H”レベルの状態を保持した後(t2〜t3の(3)の期間)、“L”レベルに遷移し(t3〜t4の(4)の期間)、“L”レベルの状態を保持(t4〜t5の(5)の期間)するように変化した時の各ノードn2,n3,n4における信号波形が示されている。以下、(1)〜(5)の各期間について説明する。
【0075】
(1)t0〜t1の期間および(5)t4〜t5の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルであるため、第1のインバータ44においては、第1のPMOSトランジスタPp1がオン状態となり、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1は全てオフ状態となる。したがって、ノードn2の電位は“H”レベルとなるので、メインドライバ部42のPMOSトランジスタPM1はオフ状態となる。
【0076】
一方、第2のインバータ45においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは全てオン状態となり、第2のNMOSトランジスタNp2はオフ状態となる。したがって、ノードn3の電位は“H”レベルとなるので、メインドライバ部42のNMOSトランジスタNM1がオン状態となり、ノードn4の信号、すなわち出力信号は“L”レベルとなる。この時、インバータ46の出力、すなわちノードn5の電位は“H”レベルとなるので、PMOSトランジスタPM42およびNMOSトランジスタNM42は、それぞれオフ状態およびオン状態となる。
【0077】
(2)t1〜t2の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルから“H”レベルに遷移するため、第2のインバータ45においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXはオン状態からオフ状態に遷移し、第2のNMOSトランジスタNp2はオフ状態からオン状態に遷移する。したがって、ノードn3の電位は即座に“H”レベルから“L”レベルへ下降し、メインドライバ部42のNMOSトランジスタNM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“L”レベルからVtp分だけ高い電位(“L”+Vtp)までは直ぐに上昇する。
【0078】
一方、第1のインバータ44においては、第1のPMOSトランジスタPp1がオン状態からオフ状態に遷移し、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は“H”レベルからVtp分だけ低い電位(“H”−Vtp)までは直ぐに下降する。
【0079】
その後は、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1が抵抗として作用し、NMOSトランジスタNR1、・・・、NMOSトランジスタNRX、第1のNMOSトランジスタNp1の順で順次電流が流れていくため、メインドライバ部42のPMOSトランジスタPM1のゲートには、これらのトランジスタNR1,…,NRX,Np1のオン抵抗値とメインドライバ部42のPMOSトランジスタPM1のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、PMOSトランジスタPM1はゆっくりと動作することになり、ノードn4の電位、すなわち出力信号の電位は、“L”+Vtpの電位以降は緩やかに上昇する。
【0080】
さらに、出力信号の電位、すなわちノードn4の電位が上昇して、インバータ46の閾値を超えると、インバータ46の出力信号、すなわちノードn5の電位が“H”レベルから“L”レベルに切り替わるため、その信号がゲートに入力されるPMOSトランジスタPM42がオン状態になる。それによって、トランスミッションゲート47とPMOSトランジスタPM42の両方のパスにより、ノードn4に電源から迅速に電流が供給されるので、ノードn4の電位が迅速に上昇し、“H”レベルに到達する。
【0081】
(3)t2〜t3の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルであるため、第1のインバータ44においては、第1のPMOSトランジスタPp1はオフ状態となり、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1は全てオン状態となる。したがって、ノードn2の電位は“L”レベルとなるので、メインドライバ部42のPMOSトランジスタPM1はオン状態となる。
【0082】
一方、第2のインバータ45においては、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXは全てオフ状態となり、第2のNMOSトランジスタNp2はオン状態となる。したがって、ノードn3の電位は“L”レベルとなるので、メインドライバ部42のNMOSトランジスタNM1はオフ状態となり、ノードn4の信号、すなわち出力信号は“H”レベルとなる。この時、インバータ46の出力、すなわちノードn5の電位は“L”レベルとなるので、PMOSトランジスタPM42およびNMOSトランジスタNM42は、それぞれオン状態およびオフ状態となる。
【0083】
(4)t3〜t4の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルから“L”レベルに遷移するため、第1のインバータ44においては、第1のノイズ低減用トランジスタ群の各NMOSトランジスタNR1,…,NRXおよび第1のNMOSトランジスタNp1はオン状態からオフ状態に遷移し、第1のPMOSトランジスタPp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は即座に“L”レベルから“H”レベルへ上昇し、メインドライバ部42のPMOSトランジスタPM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“H”レベルからVtn分だけ低い電位(“H”−Vtn)までは直ぐに下降する。
【0084】
一方、第2のインバータ45においては、第2のNMOSトランジスタNp2がオン状態からオフ状態に遷移し、第2のPMOSトランジスタPp2および第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXはオフ状態からオン状態に遷移する。したがって、ノードn3の電位は“L”レベルからVtn分だけ高い電位(“L”+Vtn)までは直ぐに上昇する。
【0085】
その後は、第2のノイズ低減用トランジスタ群の各PMOSトランジスタPR1,…,PRXおよび第2のPMOSトランジスタPp2が抵抗として作用し、第2のPMOSトランジスタPp2、PMOSトランジスタPR1、・・・、PMOSトランジスタPRXの順で順次電流が流れていくため、メインドライバ部42のNMOSトランジスタNM1のゲートには、これらのトランジスタPp2,PR1,…,PRXのオン抵抗値とメインドライバ部42のNMOSトランジスタNM1のゲート容量との時定数によって遅れて鈍った波形の信号が入力される。したがって、NMOSトランジスタNM1はゆっくりと動作することになり、ノードn4の電位、すなわち出力信号の電位は、“H”−Vtnの電位以降は緩やかに下降する。
【0086】
さらに、出力信号の電位、すなわちノードn4の電位が下降して、インバータ46の閾値よりも低くなると、インバータ46の出力信号、すなわちノードn5の電位が“L”レベルから“H”レベルに切り替わるため、その信号がゲートに入力されるNMOSトランジスタNM42がオン状態になる。それによって、トランスミッションゲート48とNMOSトランジスタNM42の両方のパスにより、ノードn4から迅速に電流が引き抜かれるので、ノードn4の電位が迅速に下降し、“L”レベルに到達する。
【0087】
実施の形態3によれば、電流パスとしてトランスミッションゲート47,48が設けられているため、プリドライバ部に設けることができるノイズ低減用トランジスタの数に制限がある従来構成の出力バッファ回路よりも、ノイズ低減度を向上させることができる。また、メインドライバ部42のPMOSトランジスタPM1のゲート入力信号が、“H”レベルから“L”レベルに遷移する途中で、インバータ46の閾値よりも低くなると、PMOSトランジスタPM42がオンして電流パスが形成され、一方、メインドライバ部42のNMOSトランジスタNM1のゲート入力信号が、“L”レベルから“H”レベルに遷移する途中で、インバータ46の閾値よりも低くなると、NMOSトランジスタNM42がオンして電流パスが形成される。したがって、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。加えて、回路構成が簡素であるため、回路面積を増大させずに済む。
【0088】
なお、PMOSトランジスタPM42およびNMOSトランジスタNM42は、それぞれ1個に限らず、2個以上でもよい。
【0089】
実施の形態4.
図6は、本発明の実施の形態4にかかる出力バッファ回路を示す回路図である。実施の形態4の出力バッファ回路が実施の形態1と異なるのは、プリドライバ部21に代えて、第1のインバータ54、第2のインバータ55、2個のPMOSトランジスタPg51,Pg52、2個のNMOSトランジスタNg51,Ng52および2個のキャパシタC53,C54を有するプリドライバ部51を設けたことである。なお、その他の構成は、実施の形態1と同じであるので、実施の形態1と同じ符号を付して説明を省略する。
【0090】
第1のインバータ54は、ドレインが共通接続された第1のPMOSトランジスタPp1および第1のNMOSトランジスタNp1で構成されている。それらPMOSトランジスタPp1およびNMOSトランジスタNp1の各ソース電位は、それぞれ電源電位VDDおよび接地電位GNDであり、また、それらの共通接続されたゲートには、外部へ出力するための信号が内部回路から入力される。
【0091】
PMOSトランジスタPp1とNMOSトランジスタNp1との共通ドレインの出力は、メインドライバ部22のPMOSトランジスタPM1のゲートに入力される。また、PMOSトランジスタPp1とNMOSトランジスタNp1との共通のドレインには、第2の切り替え素子であるNMOSトランジスタNg51のソースが接続されている。このNMOSトランジスタNg51のドレインは、第1の切り替え素子であるPMOSトランジスタPg51のドレインに接続されているとともに、一方の電極が接地されたキャパシタC53のもう一方の電極に接続されている。PMOSトランジスタPg51のソース電位は電源電位VDDである。NMOSトランジスタNg51およびPMOSトランジスタPg51の各ゲートは共通接続されており、内部回路から第1のインバータ51に入力される信号と同じ信号が入力される。
【0092】
第2のインバータ55は、ドレインが共通接続された第2のPMOSトランジスタPp2および第2のNMOSトランジスタNp2で構成されている。それらPMOSトランジスタPp2およびNMOSトランジスタNp2の各ソース電位は、それぞれ電源電位VDDおよび接地電位GNDであり、また、それらの共通接続されたゲートには、内部回路から第1のインバータ51に入力される信号と同じ信号が入力される。
【0093】
PMOSトランジスタPp2とNMOSトランジスタNp2との共通ドレインの出力は、メインドライバ部22のNMOSトランジスタNM1のゲートに入力される。また、PMOSトランジスタPp2とNMOSトランジスタNp2との共通ドレインには、第4の切り替え素子であるPMOSトランジスタPg52のソースが接続されている。このPMOSトランジスタPg52のドレインは、第3の切り替え素子であるNMOSトランジスタNg52のドレインに接続されているとともに、一方の電極が接地されたキャパシタC54のもう一方の電極に接続されている。NMOSトランジスタNg52のソース電位は接地電位GNDである。NMOSトランジスタNg52およびPMOSトランジスタPg52の各ゲートは共通接続されており、内部回路から第1のインバータ51に入力される信号と同じ信号が入力される。
【0094】
なお、以下の説明の便宜上、プリドライバ部51の第1および第2のインバータ54,55において、各トランジスタPp1,Np1,Pp2,Np2の共通接続されたゲートをノードn1とし、メインドライバ部22のPMOSトランジスタPM1およびNMOSトランジスタNM1の各ゲートをそれぞれノードn2およびノードn3とし、PMOSトランジスタPM1およびNMOSトランジスタNM1の共通ドレインをノードn4とする。
【0095】
つぎに、図6に示す出力バッファ回路の動作について、図7に示す波形図を参照しながら、説明する。なお、図6には、内部回路からの入力信号の波形、すなわちノードn1における信号の波形が、“L”レベルの状態(t0〜t1の(1)の期間)から“H”レベルに遷移し(t1〜t2の(2)の期間)、“H”レベルの状態を保持した後(t2〜t3の(3)の期間)、“L”レベルに遷移し(t3〜t4の(4)の期間)、“L”レベルの状態を保持(t4〜t5の(5)の期間)するように変化した時の各ノードn2,n3,n4における信号波形が示されている。以下、(1)〜(5)の各期間について説明する。
【0096】
(1)t0〜t1の期間および(5)t4〜t5の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルであるため、第1のインバータ54においては、第1のPMOSトランジスタPp1がオン状態となり、第1のNMOSトランジスタNp1はオフ状態となる。したがって、ノードn2の電位は“H”レベルとなるので、メインドライバ部22のPMOSトランジスタPM1はオフ状態となる。また、PMOSトランジスタPg51がオン状態であるため、電源からPMOSトランジスタPg51およびキャパシタC53を経由して接地点へ至るパスが形成されるので、そのパスによりキャパシタC53に電荷がチャージされる。
【0097】
一方、第2のインバータ55においては、第2のPMOSトランジスタPp2はオン状態となり、第2のNMOSトランジスタNp2はオフ状態となる。したがって、ノードn3の電位は“H”レベルとなるので、メインドライバ部22のNMOSトランジスタNM1がオン状態となり、ノードn4の信号、すなわち出力信号は“L”レベルとなる。
【0098】
(2)t1〜t2の期間
この期間では、入力信号(ノードn1の信号)が“L”レベルから“H”レベルに遷移するため、第2のインバータ55においては、第2のPMOSトランジスタPp2はオン状態からオフ状態に遷移し、第2のNMOSトランジスタNp2はオフ状態からオン状態に遷移する。したがって、ノードn3の電位は即座に“H”レベルから“L”レベルへ下降し、メインドライバ部22のNMOSトランジスタNM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“L”レベルからVtp分だけ高い電位(“L”+Vtp)までは直ぐに上昇する。
【0099】
一方、第1のインバータ54においては、第1のPMOSトランジスタPp1がオン状態からオフ状態に遷移し、第1のNMOSトランジスタNp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は“H”レベルからVtp分だけ低い電位(“H”−Vtp)までは直ぐに下降する。そして、メインドライバ部22のPMOSトランジスタPM1のゲート容量は、NMOSトランジスタNp1を経由して接地点へ至るパスにより徐々に引き抜かれる。
【0100】
その後、NMOSトランジスタNg51がオフ状態からオン状態に切り替わり、キャパシタC53にチャージされていた電荷を、NMOSトランジスタNg51およびNMOSトランジスタNp1を経由して接地点へ至るパスにより即座に引き抜いて、ノードn2の電位を速やかに“L”レベルに引き下げる。その結果、メインドライバ部22のPMOSトランジスタPM1がオフ状態からオン状態に速やかに切り替わり、ノードn4の電位、すなわち出力信号を“H”レベルとする。
【0101】
(3)t2〜t3の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルであるため、第1のインバータ54においては、第1のPMOSトランジスタPp1はオフ状態となり、第1のNMOSトランジスタNp1はオン状態となる。したがって、ノードn2の電位は“L”レベルとなるので、メインドライバ部22のPMOSトランジスタPM1はオン状態となる。
【0102】
一方、第2のインバータ55においては、第2のPMOSトランジスタPp2はオフ状態となり、第2のNMOSトランジスタNp2はオン状態となる。したがって、ノードn3の電位は“L”レベルとなるので、メインドライバ部22のNMOSトランジスタNM1はオフ状態となり、ノードn4の信号、すなわち出力信号は“H”レベルとなる。また、NMOSトランジスタNg52がオン状態であるため、接地点とキャパシタC54とNMOSトランジスタNg52とを結ぶパスにより、キャパシタC54に電荷は空になっている。
【0103】
(4)t3〜t4の期間
この期間では、入力信号(ノードn1の信号)が“H”レベルから“L”レベルに遷移するため、第1のインバータ54においては、第1のNMOSトランジスタNp1はオン状態からオフ状態に遷移し、第1のPMOSトランジスタPp1はオフ状態からオン状態に遷移する。したがって、ノードn2の電位は即座に“L”レベルから“H”レベルへ上昇し、メインドライバ部22のPMOSトランジスタPM1は即座にオン状態からオフ状態に切り替わるため、ノードn4の電位、すなわち出力信号の電位は“H”レベルからVtn分だけ低い電位(“H”−Vtn)までは直ぐに下降する。
【0104】
一方、第2のインバータ55においては、第2のNMOSトランジスタNp2がオン状態からオフ状態に遷移し、第2のPMOSトランジスタPp2はオフ状態からオン状態に遷移する。したがって、ノードn3の電位は“L”レベルからVtn分だけ高い電位(“L”+Vtn)までは直ぐに上昇する。そして、メインドライバ部22のNMOSトランジスタNM1のゲート容量が、電源からPMOSトランジスタPp2を経由するパスにより徐々にチャージされる。
【0105】
その後、PMOSトランジスタPg52がオフ状態からオン状態に切り替わり、電源からPMOSトランジスタPp2およびPMOSトランジスタPg52を経由してキャパシタC54へ至るパスにより、キャパシタC54に電荷を即座にチャージして、ノードn3の電位を速やかに“H”レベルに引き上げる。その結果、メインドライバ部22のNMOSトランジスタNM1がオフ状態からオン状態に速やかに切り替わり、ノードn4の電位、すなわち出力信号を“L”レベルとする。
【0106】
実施の形態4によれば、メインドライバ部22のPMOSトランジスタPM1のゲート入力信号が“H”レベルから“L”レベルに遷移する途中で、NMOSトランジスタNg51がオンして、キャパシタC53から電荷が速やかに引き抜かれ、また、メインドライバ部22のNMOSトランジスタNM1のゲート入力信号が“L”レベルから“H”レベルに遷移する途中で、PMOSトランジスタPg52がオンして、キャパシタC54に電荷が速やかにチャージされる。したがって、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。また、回路構成が簡素であるため、回路面積を増大させずに済む。
【0107】
【発明の効果】
以上、説明したとおり、本発明によれば、第1の切り替え素子は、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記PMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のPMOSトランジスタのゲート容量を充電するための第1の電流パスを無効から有効に切り替える。第2の切り替え素子は、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記NMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記メインドライバ部のNMOSトランジスタのゲート容量を放電するための第2の電流パスを無効から有効に切り替える。したがって、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。
【0108】
つぎの発明によれば、第1の電流パスを形成するNMOSトランジスタのゲートに、第1の切り替え素子を構成するインバータの出力信号が入力され、また、第2の電流パスを形成するPMOSトランジスタのゲートに、第2の切り替え素子を構成するインバータの出力信号が入力される構成となっているため、回路構成が簡素であり、回路面積の増大を招くことなく、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができる。
【0109】
また、本発明によれば、切り替え素子は、前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記メインドライバ部のPMOSトランジスタにより多くの電流を流すための第1の電流パスを無効から有効に切り替え、また、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記メインドライバ部のNMOSトランジスタにより多くの電流を流すための第2の電流パスを無効から有効に切り替える。したがって、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。
【0110】
つぎの発明によれば、第1の電流パスを形成するPMOSトランジスタのゲート、または第2の電流パスを形成するNMOSトランジスタのゲートに、切り替え素子を構成するインバータの出力信号が入力される構成となっているため、回路構成が簡素であり、回路面積の増大を招くことなく、tr/tf時間の速度向上を図ることができる。
【0111】
また、本発明によれば、第1の切り替え素子は、前記メインドライバ部のPMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルの時に、PMOSトランジスタのゲートに接続された第1のキャパシタを充電するための第1の電流パスが有効となるように、前記第1の電流パスの有効、無効を切り替える。第2の切り替え素子は、PMOSトランジスタのゲート入力信号が前記第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記第1のキャパシタを放電するための第2の電流パスが有効となるように、前記第2の電流パスの有効、無効を切り替える。また、第3の切り替え素子は、前記メインドライバ部のNMOSトランジスタのゲート入力信号が前記第2の電位レベルの時に、NMOSトランジスタのゲートに接続された第2のキャパシタを放電するための第3の電流パスが有効となるように、前記第3の電流パスの有効、無効を切り替える。第4の切り替え素子は、NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記第2のキャパシタを充電するための第4の電流パスが有効となるように、前記第4の電流パスの有効、無効を切り替える。したがって、ノイズ低減度を保ったままtr/tf時間の速度向上を図ることができ、また、tr/tf時間を大きくすることなくノイズ低減度を向上させることができる。
【0112】
つぎの発明によれば、第1の切り替え素子および第4の切り替え素子を構成する各PMOSトランジスタのゲート、および第2の切り替え素子および第3の切り替え素子を構成する各NMOSトランジスタのゲートに、内部回路から送られてくる信号が入力される構成となっているため、回路構成が簡素であり、回路面積の増大を招くことなく、tr/tf時間の速度向上を図ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1にかかる出力バッファ回路を示す回路図である。
【図2】 図1に示す出力バッファ回路の動作を説明するための波形図である。
【図3】 本発明の実施の形態2にかかる出力バッファ回路を示す回路図である。
【図4】 本発明の実施の形態3にかかる出力バッファ回路を示す回路図である。
【図5】 図4に示す出力バッファ回路の動作を説明するための波形図である。
【図6】 本発明の実施の形態4にかかる出力バッファ回路を示す回路図である。
【図7】 図6に示す出力バッファ回路の動作を説明するための波形図である。
【図8】 スルーレートインプット方式による従来の出力バッファ回路を示す回路図である。
【図9】 図8に示す出力バッファ回路の動作を説明するための波形図である。
【図10】 図8に示す出力バッファ回路の反射ノイズを示す波形図である。
【図11】 出力バッファ回路の動作時に流れる電流の経時変化を定性的に示すグラフである。
【符号の説明】
21,31,41,51 プリドライバ部、22,42 メインドライバ部、26 インバータ(第1の切り替え素子)、27 インバータ(第2の切り替え素子)、46 インバータ(切り替え素子)、PM1 PMOSトランジスタ、NM1 NMOSトランジスタ、Ng21〜Ng2X NMOSトランジスタ(第1の電流パス)、Pg21〜Pg2X PMOSトランジスタ(第2の電流パス)、PM42 PMOSトランジスタ(第1の電流パス)、NM42 NMOSトランジスタ(第2の電流パス)、C53 第1のキャパシタ、C54 第2のキャパシタ、Pg51 PMOSトランジスタ(第1の電流パス、第1の切り替え素子)、Ng51 NMOSトランジスタ(第2の電流パス、第2の切り替え素子)、Pg52 PMOSトランジスタ(第4の電流パス、第4の切り替え素子)、Ng52 NMOSトランジスタ(第3の電流パス、第3の切り替え素子)。
Claims (6)
- CMOSインバータ構造を成し、かつ内部回路から送られてくる信号をCMOSインバータのゲート入力信号とするプリドライバ部と、
CMOSインバータ構造を成し、かつ前記プリドライバ部の出力信号をCMOSインバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のPMOSトランジスタのゲート容量を充電するための第1の電流パスと、
前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記PMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第1の電流パスを無効から有効に切り替えるための第1の切り替え素子と、
前記メインドライバ部のNMOSトランジスタのゲート容量を放電するための第2の電流パスと、
前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記NMOSトランジスタのゲート入力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記第2の電流パスを無効から有効に切り替えるための第2の切り替え素子と、
を具備することを特徴とする出力バッファ回路。 - 前記第1の電流パスは、1または直列に接続された2以上のNMOSトランジスタにより構成され、かつ前記第1の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第1の電流パスを形成するNMOSトランジスタのゲートに入力される構成となっているとともに、前記第2の電流パスは、1または直列に接続された2以上のPMOSトランジスタにより構成され、かつ前記第2の切り替え素子はインバータで構成され、そのインバータの出力信号が前記第2の電流パスを形成するPMOSトランジスタのゲートに入力される構成となっていることを特徴とする請求項1記載の出力バッファ回路。
- CMOSインバータ構造を成し、かつ内部回路から送られてくる信号をCMOSインバータのゲート入力信号とするプリドライバ部と、
CMOSインバータ構造を成し、かつ前記プリドライバ部の出力信号をCMOSインバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のPMOSトランジスタにより多くの電流を流すための第1の電流パスと、
前記メインドライバ部のNMOSトランジスタにより多くの電流を流すための第2の電流パスと、
前記メインドライバ部の出力信号の電位レベルを所定の閾値と比較し、その比較結果に基づいて、前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記第1の電流パスを無効から有効に切り替え、また、前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記第2の電流パスを無効から有効に切り替えるための切り替え素子と、
を具備することを特徴とする出力バッファ回路。 - 前記第1の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記PMOSトランジスタと、電源との間に、直列に接続された1または2以上のPMOSトランジスタにより構成され、また、前記第2の電流パスは、前記プリドライバ部の出力信号をゲート入力信号とする前記NMOSトランジスタと、接地点との間に、直列に接続された1または2以上のNMOSトランジスタにより構成され、前記切り替え素子はインバータで構成され、そのインバータの出力信号が前記第1の電流パスを形成するPMOSトランジスタまたは前記第2の電流パスを形成するNMOSトランジスタの各ゲートに入力される構成となっていることを特徴とする請求項3記載の出力バッファ回路。
- CMOSインバータ構造を成し、かつ内部回路から送られてくる信号をCMOSインバータのゲート入力信号とするプリドライバ部と、
CMOSインバータ構造を成し、かつ前記プリドライバ部の出力信号をCMOSインバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のPMOSトランジスタのゲートに接続された第1のキャパシタと、
前記第1のキャパシタを充電するための第1の電流パスと、
前記第1のキャパシタを放電するための第2の電流パスと、
前記PMOSトランジスタのゲート入力信号が相対的に高い第1の電位レベルの時に、前記第1の電流パスが有効となるように前記第1の電流パスの有効、無効を切り替える第1の切り替え素子と、
前記PMOSトランジスタのゲート入力信号が前記第1の電位レベルから相対的に低い第2の電位レベルに遷移する途中で、前記第2の電流パスが有効となるように前記第2の電流パスの有効、無効を切り替える第2の切り替え素子と、
前記メインドライバ部のNMOSトランジスタのゲートに接続された第2のキャパシタと、
前記第2のキャパシタを放電するための第3の電流パスと、
前記第2のキャパシタを充電するための第4の電流パスと、
前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルの時に、前記第3の電流パスが有効となるように前記第3の電流パスの有効、無効を切り替える第3の切り替え素子と、
前記NMOSトランジスタのゲート入力信号が前記第2の電位レベルから前記第1の電位レベルに遷移する途中で、前記第4の電流パスが有効となるように前記第4の電流パスの有効、無効を切り替える第4の切り替え素子と、
を具備することを特徴とする出力バッファ回路。 - 前記第1の切り替え素子および前記第4の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするPMOSトランジスタで構成され、前記第2の切り替え素子および前記第3の切り替え素子は、内部回路から送られてくる信号をゲート入力信号とするNMOSトランジスタで構成されていることを特徴とする請求項5記載の出力バッファ回路。
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