JP2001007695A - 出力バッファ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＭＯＳ構成の出力バッファ回路において、
ノイズ低減度を下げることなくｔｒ／ｔｆ時間を改善す
ること、ｔｒ／ｔｆ時間を大きくすることなくノイズ低
減度を向上させること。 【解決手段】 メインドライバ部２２のＰＭＯＳトラン
ジスタＰＭ１のゲート入力信号が“Ｈ”レベルから
“Ｌ”レベルに遷移する途中で、インバータ２６により
ＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘをオンさ
せ、ＰＭＯＳトランジスタＰＭ１のゲート容量を充電さ
せる。メインドライバ部２２のＮＭＯＳトランジスタＮ
Ｍ１のゲート入力信号が“Ｌ”レベルから“Ｈ”レベル
に遷移する途中でインバータ２７によりＰＭＯＳトラン
ジスタＰｇ２１，…，Ｐｇ２Ｘをオンさせ、ＮＭＯＳト
ランジスタＮＭ１のゲート容量を放電させる。それによ
って時定数を小さくし、ノイズ低減度を保ったままｔｒ
／ｔｆ時間の速度向上を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
おいて用いられる出力バッファ回路に関し、特にＣＭＯ
Ｓで構成された出力バッファ回路に関する。

【０００２】

【従来の技術】近時、半導体集積回路の高集積化に伴っ
て、半導体チップのピン数が増えており、そのため、高
速で同時に出力信号のレベルを変化させるピン数が多く
なっている。一般に、半導体集積回路において用いられ
る出力バッファ回路は、高速性を確保するため、大きな
サイズのトランジスタを用いて構成されている。したが
って、出力信号のレベル変化に伴って、トランジスタを
流れる電流の時間変化が大きく、電源ラインまたは接地
ラインの反射ノイズが大きくなってしまう。この反射ノ
イズは、半導体集積回路が誤動作する最大の要因となっ
ているため、反射ノイズをできるだけ小さくする必要が
ある。また、スイッチングノイズやクロストークノイズ
などもできるだけ小さくする必要がある。

【０００３】そのため、従来は、出力バッファ回路の抵
抗および容量を調整して時定数を大きくすることによっ
て、バッファ回路のトランジスタを流れる電流の時間変
化を小さくするようにしている（スルーレートインプッ
ト方式）。すなわち、このスルーレートインプット方式
では、バッファ回路に入力される入力信号の変化を鈍ら
せることにより、立ち上がり（ｔｒ）時間および立ち下
がり（ｔｆ）時間（以下、ｔｒ／ｔｆ時間とする）を制
御している。なお、本明細書においては、ｔｒ／ｔｆ時
間とは、出力電圧Ｖ０がフルスイング時の電圧値の２０
％（すなわち、ｌ／５Ｖ０）から８０％（すなわち、４
／５Ｖ０）になるまでの時間、および８０％から２０％
になるまでの時間を意味する。

【０００４】図８は、スルーレートインプット方式によ
る従来の出力バッファ回路を示す回路図である。出力バ
ッファ回路は、図示しない内部回路から信号が入力され
るプリドライバ部１１と、プリドライバ部１１の出力信
号に基づいて、図示しない外部出力端子に電気的に接続
されるパッド１３に、相対的に高いレベル（以下、
“Ｈ”レベルとする）または相対的に低いレベル（以
下、“Ｌ”レベルとする）の電位を印加するメインドラ
イバ部１２とから構成されている。

【０００５】プリドライバ部１１は、二つのインバータ
１４，１５で構成されている。第１のインバータ１４
は、第１のＰＭＯＳトランジスタＰｐ１と、直列に接続
されたＸ個（Ｘは整数）のＮＭＯＳトランジスタＮＲ
１，…，ＮＲＸからなる第１のノイズ低減用トランジス
タ群と、第１のＮＭＯＳトランジスタＮｐ１とが直列に
接続された構成となっている。ＰＭＯＳトランジスタＰ
ｐ１のソース電位は電源電位ＶＤＤであり、また、ＮＭ
ＯＳトランジスタＮｐ１のソース電位は接地電位ＧＮＤ
である。それら第１のＰＭＯＳトランジスタＰｐ１、第
１のノイズ低減用トランジスタ群の各ＮＭＯＳトランジ
スタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトランジ
スタＮｐ１の各ゲートは共通接続されており、各ゲート
には、外部へ出力するための信号が内部回路から入力さ
れる。

【０００６】第２のインバータ１５は、第２のＰＭＯＳ
トランジスタＰｐ２と、直列に接続されたＸ個のＰＭＯ
ＳトランジスタＰＲ１，…，ＰＲＸからなる第２のノイ
ズ低減用トランジスタ群と、第２のＮＭＯＳトランジス
タＮｐ２とが直列に接続された構成となっている。ＰＭ
ＯＳトランジスタＰｐ２のソース電位は電源電位ＶＤＤ
であり、また、ＮＭＯＳトランジスタＮｐ２のソース電
位は接地電位ＧＮＤである。それら第２のＰＭＯＳトラ
ンジスタＰｐ２、第２のノイズ低減用トランジスタ群の
各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２
のＮＭＯＳトランジスタＮｐ２の各ゲートは共通接続さ
れており、各ゲートには、第１のインバータ１４を構成
するトランジスタの各ゲートに入力される信号と同じ信
号が入力される。

【０００７】メインドライバ部１２は、ＰＭＯＳトラン
ジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とが直列に
接続された構成となっている。ＰＭＯＳトランジスタＰ
Ｍ１のソース電位は電源電位ＶＤＤであり、また、ＮＭ
ＯＳトランジスタＮＭ１のソース電位は接地電位ＧＮＤ
である。ＰＭＯＳトランジスタＰＭ１のゲート入力は、
プリドライバ部１１の第１のインバータ１４を構成する
ＰＭＯＳトランジスタＰｐ１のドレイン出力である。ま
た、ＮＭＯＳトランジスタＮＭ１のゲート入力は、第２
のインバータ１５を構成するＮＭＯＳトランジスタＮｐ
２のドレイン出力である。そして、ＰＭＯＳトランジス
タＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ドレイ
ンはパッド１３に共通接続されている。

【０００８】なお、以下の説明の便宜上、プリドライバ
部１１の第１および第２のインバータ１４，１５におい
て、各トランジスタＰｐ１，ＮＲ１，…，ＮＲＸ，Ｎｐ
１，Ｐｐ２，ＰＲ１，…，ＰＲＸ，Ｎｐ２の共通接続さ
れたゲートをノードｎ１とし、メインドライバ部１２の
ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジス
タＮＭ１の各ゲートをそれぞれノードｎ２およびノード
ｎ３とし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳ
トランジスタＮＭ１の共通ドレインをノードｎ４とす
る。

【０００９】つぎに、図８に示す出力バッファ回路の動
作について、図９に示す波形図を参照しながら、説明す
る。なお、図９には、内部回路からの入力信号の波形、
すなわちノードｎ１における信号の波形が、“Ｌ”レベ
ルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベ
ルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベ
ルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、
“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、
“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期
間）するように変化した時の各ノードｎ２，ｎ３，ｎ４
における信号波形が示されている。以下、（１）〜
（５）の各期間について説明する。

【００１０】（１）ｔ０〜ｔ１の期間および（５）ｔ４
〜ｔ５の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルであるため、第１のインバータ１４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、
第１のノイズ低減用トランジスタ群の各ＮＭＯＳトラン
ジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトラン
ジスタＮｐ１は全てオフ状態となる。したがって、ノー
ドｎ２の電位は“Ｈ”レベルとなるので、メインドライ
バ部１２のＰＭＯＳトランジスタＰＭ１はオフ状態とな
る。

【００１１】一方、第２のインバータ１５においては、
第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ
低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸは全てオン状態となり、第２のＮＭＯＳ
トランジスタＮｐ２はオフ状態となる。したがって、ノ
ードｎ３の電位は“Ｈ”レベルとなるので、メインドラ
イバ部１２のＮＭＯＳトランジスタＮＭ１がオン状態と
なり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レ
ベルとなる。

【００１２】（２）ｔ１〜ｔ２の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルから“Ｈ”レベルに遷移するため、第２のインバ
ータ１５においては、第２のＰＭＯＳトランジスタＰｐ
２および第２のノイズ低減用トランジスタ群の各ＰＭＯ
ＳトランジスタＰＲ１，…，ＰＲＸはオン状態からオフ
状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降
し、メインドライバ部１２のＮＭＯＳトランジスタＮＭ
１は即座にオン状態からオフ状態に切り替わるため、ノ
ードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベ
ルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは
直ぐに上昇する。

【００１３】一方、第１のインバータ１４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ
状態に遷移し、第１のノイズ低減用トランジスタ群の各
ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１の
ＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に
遷移する。したがって、ノードｎ２の電位は“Ｈ”レベ
ルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは
直ぐに下降する。

【００１４】その後は、第１のノイズ低減用トランジス
タ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよ
び第１のＮＭＯＳトランジスタＮｐ１が抵抗として作用
し、ＮＭＯＳトランジスタＮＲ１、・・・、ＮＭＯＳト
ランジスタＮＲＸ、第１のＮＭＯＳトランジスタＮｐ１
の順で順次電流が流れていくため、メインドライバ部１
２のＰＭＯＳトランジスタＰＭ１のゲートには、これら
のトランジスタＮＲ１，…，ＮＲＸ，Ｎｐ１のオン抵抗
値とメインドライバ部１２のＰＭＯＳトランジスタＰＭ
１のゲート容量との時定数によって遅れて鈍った波形の
信号が入力される。したがって、ＰＭＯＳトランジスタ
ＰＭ１はゆっくりと動作することになり、ノードｎ４の
電位、すなわち出力信号の電位は、“Ｌ”＋Ｖｔｐの電
位以降は、“Ｈ”レベルまで緩やかに上昇する。

【００１５】（３）ｔ２〜ｔ３の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルであるため、第１のインバータ１４においては、
第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、
第１のノイズ低減用トランジスタ群の各ＮＭＯＳトラン
ジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトラン
ジスタＮｐ１は全てオン状態となる。したがって、ノー
ドｎ２の電位は“Ｌ”レベルとなるので、メインドライ
バ部１２のＰＭＯＳトランジスタＰＭ１はオン状態とな
る。

【００１６】一方、第２のインバータ１５においては、
第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ
低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸは全てオフ状態となり、第２のＮＭＯＳ
トランジスタＮｐ２はオン状態となる。したがって、ノ
ードｎ３の電位は“Ｌ”レベルとなるので、メインドラ
イバ部１２のＮＭＯＳトランジスタＮＭ１はオフ状態と
なり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レ
ベルとなる。

【００１７】（４）ｔ３〜ｔ４の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルから“Ｌ”レベルに遷移するため、第１のインバ
ータ１４においては、第１のノイズ低減用トランジスタ
群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび
第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ
状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇
し、メインドライバ部１２のＰＭＯＳトランジスタＰＭ
１は即座にオン状態からオフ状態に切り替わるため、ノ
ードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベ
ルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは
直ぐに下降する。

【００１８】一方、第２のインバータ１５においては、
第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ
状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２およ
び第２のノイズ低減用トランジスタ群の各ＰＭＯＳトラ
ンジスタＰＲ１，…，ＰＲＸはオフ状態からオン状態に
遷移する。したがって、ノードｎ３の電位は“Ｌ”レベ
ルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは
直ぐに上昇する。

【００１９】その後は、第２のノイズ低減用トランジス
タ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよ
び第２のＰＭＯＳトランジスタＰｐ２が抵抗として作用
し、第２のＰＭＯＳトランジスタＰｐ２、ＰＭＯＳトラ
ンジスタＰＲ１、・・・、ＰＭＯＳトランジスタＰＲＸ
の順で順次電流が流れていくため、メインドライバ部１
２のＮＭＯＳトランジスタＮＭ１のゲートには、これら
のトランジスタＰｐ２，ＰＲ１，…，ＰＲＸのオン抵抗
値とメインドライバ部１２のＮＭＯＳトランジスタＮＭ
１のゲート容量との時定数によって遅れて鈍った波形の
信号が入力される。したがって、ＮＭＯＳトランジスタ
ＮＭ１はゆっくりと動作することになり、ノードｎ４の
電位、すなわち出力信号の電位は、“Ｈ”−Ｖｔｎの電
位以降は、“Ｌ”レベルまで緩やかに下降する。

【００２０】このように、スルーレートインプット方式
によるバッファ回路では、メインドライバ部１２のＰＭ
ＯＳトランジスタＰＭ１およびＮＭＯＳトランジスタＮ
Ｍ１のオン／オフのタイミングがずれているため、出力
信号の波形変化を緩やかにすることができる。したがっ
て、メインドライバ部のトランジスタサイズが同一であ
る通常のバッファ回路に比べて、スルーレートインプッ
ト方式によるバッファ回路は、電源端子とノードｎ４と
の間、またはノードｎ４と接地端子との間を流れる電流
のピークを抑えることができるので、ノイズを低減する
ことができる。

【００２１】なお、スルーレートインプット方式では、
プリドライバ部１１のノイズ低減用トランジスタ群ＮＲ
１，…，ＮＲＸ，ＰＲ１，…，ＰＲＸの各オン抵抗、お
よびメインドライバ部１２のＰＭＯＳトランジスタＰＭ
ｌとＮＭＯＳトランジスタＮＭ１の各ゲート容量を調節
することにより、ノイズの低減度を調節することができ
る。

【００２２】

【発明が解決しようとする課題】上述したように、従来
のスルーレートインプット方式による出力バッファ回路
では、高速化によってノイズが増大する場合には、ゲー
トの信号変化をより緩やかにする必要がある。そのため
には、プリドライバ部１１のノイズ低減用トランジスタ
の数を増やすとともに、メインドライバ部１２のトラン
ジスタサイズを大きくして、時定数を大きくする必要が
ある。しかし、ノイズ低減用トランジスタの数が多くな
って電圧低下が大きくなり過ぎると、次段のゲートを駆
動できなくなるため、接続することができるノイズ低減
用トランジスタの数には上限がある。

【００２３】また、ＣＭＯＳ ＥＣＡ（Embeded Cell A
rray）方式やゲートアレイ方式のように、あらかじめ同
一サイズのゲートを複数個組み合わせて作り込んでおく
場合には、作り込んでおけるトランジスタの数やサイズ
が制約されてしまうため、後の工程で所望のノイズ低減
度を実現させることが困難となる場合がある。

【００２４】また、メインドライバ部１２のサイズが大
きくなると、図１０に示す出力波形図のように、電源
（ＶＤＤ）ラインの反射分ΔＶｖまたは接地（ＧＮＤ）
ラインの反射分ΔＶｇによるノイズが大きくなり、所望
の動作が得られなくなる場合がある。

【００２５】さらに、出力信号の波形変化が緩やかにな
ると、出力バッファ回路の動作時に流れる電流の単位時
間あたりの変化量は小さくなるが、メインドライバ部１
２に流れる全電荷量は変わらないため、図１１に示す電
流の経時変化を表すグラフのように、単位時間あたりの
電流変化量が小さいｗ２の波形の方が、単位時間あたり
の電流変化量が大きいｗ１の波形よりも、全ての電荷が
流れ終わるまでに時間がかかり、ｔｒ／ｔｆ時間が大き
くなってしまう。ｔｒ／ｔｆ時間が大きくなると、出力
信号の電圧レベルが電源電位ＶＤＤまたは接地電位ＧＮ
Ｄに到達するまでに、中間電位が長く続くことになり、
ノイズによって誤動作が生じ易くなってしまうため、好
ましくない。

【００２６】以上、説明したように、従来のスルーレー
トインプット方式による出力バッファ回路では、ノイズ
低減度の向上に対して限界があり、またノイズをある程
度低減することができても、ｔｒ／ｔｆ時間を改善する
ことは困難であるという問題点があった。

【００２７】本発明は、上記問題点を解決するためにな
されたもので、ノイズ低減度を下げることなくｔｒ／ｔ
ｆ時間を改善することができる出力バッファ回路、ある
いはｔｒ／ｔｆ時間を大きくすることなくノイズ低減度
を向上させることができる出力バッファ回路を得ること
を目的とする。

【００２８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、出力バッファ回路において、ＣＭＯＳイ
ンバータ構造を成し、かつ内部回路から送られてくる信
号をＣＭＯＳインバータのゲート入力信号とするプリド
ライバ部と、ＣＭＯＳインバータ構造を成し、かつ前記
プリドライバ部の出力信号をＣＭＯＳインバータのゲー
ト入力信号とするメインドライバ部と、前記メインドラ
イバ部のＰＭＯＳトランジスタのゲート容量を充電する
ための第１の電流パスと、前記ＰＭＯＳトランジスタの
ゲート入力信号が相対的に高い第１の電位レベルから相
対的に低い第２の電位レベルに遷移する途中で、前記Ｐ
ＭＯＳトランジスタのゲート入力信号の電位レベルを所
定の閾値と比較し、その比較結果に基づいて、前記第１
の電流パスを無効から有効に切り替えるための第１の切
り替え素子と、前記メインドライバ部のＮＭＯＳトラン
ジスタのゲート容量を放電するための第２の電流パス
と、前記ＮＭＯＳトランジスタのゲート入力信号が前記
第２の電位レベルから前記第１の電位レベルに遷移する
途中で、前記ＮＭＯＳトランジスタのゲート入力信号の
電位レベルを所定の閾値と比較し、その比較結果に基づ
いて、前記第２の電流パスを無効から有効に切り替える
ための第２の切り替え素子と、を具備することを特徴と
する。

【００２９】この発明によれば、第１の切り替え素子
は、前記ＰＭＯＳトランジスタのゲート入力信号が相対
的に高い第１の電位レベルから相対的に低い第２の電位
レベルに遷移する途中で、前記ＰＭＯＳトランジスタの
ゲート入力信号の電位レベルを所定の閾値と比較し、そ
の比較結果に基づいて、前記メインドライバ部のＰＭＯ
Ｓトランジスタのゲート容量を充電するための第１の電
流パスを無効から有効に切り替える。第２の切り替え素
子は、前記ＮＭＯＳトランジスタのゲート入力信号が前
記第２の電位レベルから前記第１の電位レベルに遷移す
る途中で、前記ＮＭＯＳトランジスタのゲート入力信号
の電位レベルを所定の閾値と比較し、その比較結果に基
づいて、前記メインドライバ部のＮＭＯＳトランジスタ
のゲート容量を放電するための第２の電流パスを無効か
ら有効に切り替える。

【００３０】この発明において、前記第１の電流パス
は、１または直列に接続された２以上のＮＭＯＳトラン
ジスタにより構成され、かつ前記第１の切り替え素子は
インバータで構成され、そのインバータの出力信号が前
記第１の電流パスを形成するＮＭＯＳトランジスタのゲ
ートに入力される構成となっているとともに、前記第２
の電流パスは、１または直列に接続された２以上のＰＭ
ＯＳトランジスタにより構成され、かつ前記第２の切り
替え素子はインバータで構成され、そのインバータの出
力信号が前記第２の電流パスを形成するＰＭＯＳトラン
ジスタのゲートに入力される構成となっていてもよい。

【００３１】この発明によれば、第１の電流パスを形成
するＮＭＯＳトランジスタのゲートに、第１の切り替え
素子を構成するインバータの出力信号が入力され、ま
た、第２の電流パスを形成するＰＭＯＳトランジスタの
ゲートに、第２の切り替え素子を構成するインバータの
出力信号が入力される。

【００３２】また、本発明は、出力バッファ回路におい
て、ＣＭＯＳインバータ構造を成し、かつ内部回路から
送られてくる信号をＣＭＯＳインバータのゲート入力信
号とするプリドライバ部と、ＣＭＯＳインバータ構造を
成し、かつ前記プリドライバ部の出力信号をＣＭＯＳイ
ンバータのゲート入力信号とするメインドライバ部と、
前記メインドライバ部のＰＭＯＳトランジスタにより多
くの電流を流すための第１の電流パスと、前記メインド
ライバ部のＮＭＯＳトランジスタにより多くの電流を流
すための第２の電流パスと、前記メインドライバ部の出
力信号の電位レベルを所定の閾値と比較し、その比較結
果に基づいて、前記ＰＭＯＳトランジスタのゲート入力
信号が相対的に高い第１の電位レベルから相対的に低い
第２の電位レベルに遷移する途中で、前記第１の電流パ
スを無効から有効に切り替え、また、前記ＮＭＯＳトラ
ンジスタのゲート入力信号が前記第２の電位レベルから
前記第１の電位レベルに遷移する途中で、前記第２の電
流パスを無効から有効に切り替えるための切り替え素子
と、を具備することを特徴とする。

【００３３】この発明によれば、切り替え素子は、前記
メインドライバ部の出力信号の電位レベルを所定の閾値
と比較し、その比較結果に基づいて、前記ＰＭＯＳトラ
ンジスタのゲート入力信号が相対的に高い第１の電位レ
ベルから相対的に低い第２の電位レベルに遷移する途中
で、前記メインドライバ部のＰＭＯＳトランジスタによ
り多くの電流を流すための第１の電流パスを無効から有
効に切り替え、また、前記ＮＭＯＳトランジスタのゲー
ト入力信号が前記第２の電位レベルから前記第１の電位
レベルに遷移する途中で、前記メインドライバ部のＮＭ
ＯＳトランジスタにより多くの電流を流すための第２の
電流パスを無効から有効に切り替える。

【００３４】この発明において、前記第１の電流パス
は、前記プリドライバ部の出力信号をゲート入力信号と
する前記ＰＭＯＳトランジスタと、電源との間に、直列
に接続された１または２以上のＰＭＯＳトランジスタに
より構成され、また、前記第２の電流パスは、前記プリ
ドライバ部の出力信号をゲート入力信号とする前記ＮＭ
ＯＳトランジスタと、接地点との間に、直列に接続され
た１または２以上のＮＭＯＳトランジスタにより構成さ
れ、前記切り替え素子はインバータで構成され、そのイ
ンバータの出力信号が前記第１の電流パスを形成するＰ
ＭＯＳトランジスタまたは前記第２の電流パスを形成す
るＮＭＯＳトランジスタの各ゲートに入力される構成と
なっていてもよい。

【００３５】この発明によれば、第１の電流パスを形成
するＰＭＯＳトランジスタのゲート、または第２の電流
パスを形成するＮＭＯＳトランジスタのゲートに、切り
替え素子を構成するインバータの出力信号が入力され
る。

【００３６】また、本発明は、ＣＭＯＳインバータ構造
を成し、かつ内部回路から送られてくる信号をＣＭＯＳ
インバータのゲート入力信号とするプリドライバ部と、
ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ
部の出力信号をＣＭＯＳインバータのゲート入力信号と
するメインドライバ部と、前記メインドライバ部のＰＭ
ＯＳトランジスタのゲートに接続された第１のキャパシ
タと、前記第１のキャパシタを充電するための第１の電
流パスと、前記第１のキャパシタを放電するための第２
の電流パスと、前記ＰＭＯＳトランジスタのゲート入力
信号が相対的に高い第１の電位レベルの時に、前記第１
の電流パスが有効となるように前記第１の電流パスの有
効、無効を切り替える第１の切り替え素子と、前記ＰＭ
ＯＳトランジスタのゲート入力信号が前記第１の電位レ
ベルから相対的に低い第２の電位レベルに遷移する途中
で、前記第２の電流パスが有効となるように前記第２の
電流パスの有効、無効を切り替える第２の切り替え素子
と、前記メインドライバ部のＮＭＯＳトランジスタのゲ
ートに接続された第２のキャパシタと、前記第２のキャ
パシタを放電するための第３の電流パスと、前記第２の
キャパシタを充電するための第４の電流パスと、前記Ｎ
ＭＯＳトランジスタのゲート入力信号が前記第２の電位
レベルの時に、前記第３の電流パスが有効となるように
前記第３の電流パスの有効、無効を切り替える第３の切
り替え素子と、前記ＮＭＯＳトランジスタのゲート入力
信号が前記第２の電位レベルから前記第１の電位レベル
に遷移する途中で、前記第４の電流パスが有効となるよ
うに前記第４の電流パスの有効、無効を切り替える第４
の切り替え素子と、を具備することを特徴とする。

【００３７】この発明によれば、第１の切り替え素子
は、前記メインドライバ部のＰＭＯＳトランジスタのゲ
ート入力信号が相対的に高い第１の電位レベルの時に、
ＰＭＯＳトランジスタのゲートに接続された第１のキャ
パシタを充電するための第１の電流パスが有効となるよ
うに、前記第１の電流パスの有効、無効を切り替える。
第２の切り替え素子は、ＰＭＯＳトランジスタのゲート
入力信号が前記第１の電位レベルから相対的に低い第２
の電位レベルに遷移する途中で、前記第１のキャパシタ
を放電するための第２の電流パスが有効となるように、
前記第２の電流パスの有効、無効を切り替える。また、
第３の切り替え素子は、前記メインドライバ部のＮＭＯ
Ｓトランジスタのゲート入力信号が前記第２の電位レベ
ルの時に、ＮＭＯＳトランジスタのゲートに接続された
第２のキャパシタを放電するための第３の電流パスが有
効となるように、前記第３の電流パスの有効、無効を切
り替える。第４の切り替え素子は、ＮＭＯＳトランジス
タのゲート入力信号が前記第２の電位レベルから前記第
１の電位レベルに遷移する途中で、前記第２のキャパシ
タを充電するための第４の電流パスが有効となるよう
に、前記第４の電流パスの有効、無効を切り替える。

【００３８】この発明において、前記第１の切り替え素
子および前記第４の切り替え素子は、内部回路から送ら
れてくる信号をゲート入力信号とするＰＭＯＳトランジ
スタで構成され、前記第２の切り替え素子および前記第
３の切り替え素子は、内部回路から送られてくる信号を
ゲート入力信号とするＮＭＯＳトランジスタで構成され
ていてもよい。

【００３９】この発明によれば、第１の切り替え素子お
よび第４の切り替え素子を構成する各ＰＭＯＳトランジ
スタのゲート、および第２の切り替え素子および第３の
切り替え素子を構成する各ＮＭＯＳトランジスタのゲー
トに、内部回路から送られてくる信号が入力される。

【００４０】

【発明の実施の形態】以下に、本発明にかかる出力バッ
ファ回路の実施の形態について図１〜図７を参照しつつ
詳細に説明する。

【００４１】実施の形態１．図１は、本発明の実施の形
態１にかかる出力バッファ回路を示す回路図である。出
力バッファ回路は、図示しない内部回路から信号が入力
されるプリドライバ部２１と、プリドライバ部２１の出
力信号に基づいて、図示しない外部出力端子に電気的に
接続されるパッド２３に、“Ｈ”レベルまたは“Ｌ”レ
ベルの電位を印加するメインドライバ部２２とを備えて
いる。

【００４２】プリドライバ部２１は、二つのインバータ
２４，２５を備えている。第１のインバータ２４は、第
１のＰＭＯＳトランジスタＰｐ１と、直列に接続された
Ｘ個のＮＭＯＳトランジスタＮＲ１，…，ＮＲＸからな
る第１のノイズ低減用トランジスタ群と、第１のＮＭＯ
ＳトランジスタＮｐ１とが直列に接続された構成となっ
ている。ＰＭＯＳトランジスタＰｐ１のソース電位は電
源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ
１のソース電位は接地電位ＧＮＤである。第１のＰＭＯ
ＳトランジスタＰｐ１のゲートと第１のＮＭＯＳトラン
ジスタＮｐ１のゲートは共通接続されており、それらの
ゲートには、外部へ出力するための信号が内部回路から
入力される。第１のノイズ低減用トランジスタ群の各Ｎ
ＭＯＳトランジスタＮＲ１，…，ＮＲＸは、ゲートとド
レインを短絡した構成となっている。

【００４３】ＰＭＯＳトランジスタＰｐ１のドレインか
ら、メインドライバ部２２を駆動する第１の駆動信号が
出力される。また、ＰＭＯＳトランジスタＰｐ１のドレ
インには、ＮＭＯＳトランジスタＮｇ２０のドレインが
接続されている。このＮＭＯＳトランジスタＮｇ２０の
ゲートは、第１のＰＭＯＳトランジスタＰｐ１のゲート
および第１のＮＭＯＳトランジスタＮｐ１のゲートに共
通接続されている。ＮＭＯＳトランジスタＮｇ２０のソ
ースには、直列に接続されたＮＭＯＳトランジスタＮｇ
２１，…，Ｎｇ２Ｘからなるトランジスタ群が、ＮＭＯ
ＳトランジスタＮｇ２０に対して直列に接続されてい
る。そのトランジスタ群の終端のＮＭＯＳトランジスタ
Ｎｇ２Ｘのソースは接地されている。また、ＰＭＯＳト
ランジスタＰｐ１のドレイン出力は、第１の切り替え素
子であるインバータ２６を介して、トランジスタ群を構
成するＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘの
各ゲートに入力される。

【００４４】第２のインバータ２５は、第２のＰＭＯＳ
トランジスタＰｐ２と、直列に接続されたＸ個のＰＭＯ
ＳトランジスタＰＲ１，…，ＰＲＸからなる第２のノイ
ズ低減用トランジスタ群と、第２のＮＭＯＳトランジス
タＮｐ２とが直列に接続された構成となっている。ＰＭ
ＯＳトランジスタＰｐ２のソース電位は電源電位ＶＤＤ
であり、また、ＮＭＯＳトランジスタＮｐ２のソース電
位は接地電位ＧＮＤである。第２のＰＭＯＳトランジス
タＰｐ２のゲートと第２のＮＭＯＳトランジスタＮｐ２
のゲートは共通接続されており、それらのゲートには、
第１のインバータ２４に入力される信号と同じ信号が入
力される。第２のノイズ低減用トランジスタ群の各ＰＭ
ＯＳトランジスタＰＲ１，…，ＰＲＸは、ゲートとドレ
インを短絡した構成となっている。

【００４５】ＮＭＯＳトランジスタＮｐ２のドレインか
ら、メインドライバ部２２を駆動する第２の駆動信号が
出力される。また、ＮＭＯＳトランジスタＮｐ２のドレ
インには、ＰＭＯＳトランジスタＰｇ２０のドレインが
接続されている。このＰＭＯＳトランジスタＰｇ２０の
ゲートは、第２のＰＭＯＳトランジスタＰｐ２のゲート
および第２のＮＭＯＳトランジスタＮｐ２のゲートに共
通接続されている。ＮＭＯＳトランジスタＰｇ２０のソ
ースには、直列に接続されたＰＭＯＳトランジスタＰｇ
２１，…，Ｐｇ２Ｘからなるトランジスタ群が、ＰＭＯ
ＳトランジスタＰｇ２０に対して直列に接続されてい
る。そのトランジスタ群の終端のＰＭＯＳトランジスタ
Ｐｇ２１のソース電位は電源電位ＶＤＤである。また、
ＮＭＯＳトランジスタＮｐ２のドレイン出力は、第２の
切り替え素子であるインバータ２７を介して、トランジ
スタ群を構成するＰＭＯＳトランジスタＰｇ２１，…，
Ｐｇ２Ｘの各ゲートに入力される。

【００４６】メインドライバ部２２は、ＰＭＯＳトラン
ジスタＰＭ１とＮＭＯＳトランジスタＮＭ１とが直列に
接続された構成となっている。ＰＭＯＳトランジスタＰ
Ｍ１のソース電位は電源電位ＶＤＤであり、また、ＮＭ
ＯＳトランジスタＮＭ１のソース電位は接地電位ＧＮＤ
である。ＰＭＯＳトランジスタＰＭ１のゲート入力は、
プリドライバ部２１の第１のインバータ２４を構成する
ＰＭＯＳトランジスタＰｐ１のドレイン出力、すなわち
前記第１の駆動信号である。また、ＮＭＯＳトランジス
タＮＭ１のゲート入力は、第２のインバータ２５を構成
するＮＭＯＳトランジスタＮｐ２のドレイン出力、すな
わち前記第２の駆動信号である。そして、ＰＭＯＳトラ
ンジスタＰＭ１およびＮＭＯＳトランジスタＮＭ１の各
ドレインはパッド２３に共通接続されている。

【００４７】なお、以下の説明の便宜上、プリドライバ
部２１の第１および第２のインバータ２４，２５におい
て、各トランジスタＰｐ１，Ｎｐ１，Ｐｐ２，Ｎｐ２の
共通接続されたゲートをノードｎ１とし、メインドライ
バ部２２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳ
トランジスタＮＭ１の各ゲートをそれぞれノードｎ２お
よびノードｎ３とし、ＰＭＯＳトランジスタＰＭ１およ
びＮＭＯＳトランジスタＮＭ１の共通ドレインをノード
ｎ４とする。

【００４８】つぎに、図１に示す出力バッファ回路の動
作について、図２に示す波形図を参照しながら、説明す
る。なお、図２には、内部回路からの入力信号の波形、
すなわちノードｎ１における信号の波形が、“Ｌ”レベ
ルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベ
ルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベ
ルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、
“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、
“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期
間）するように変化した時の各ノードｎ２，ｎ３，ｎ４
における信号波形が示されている。以下、（１）〜
（５）の各期間について説明する。

【００４９】（１）ｔ０〜ｔ１の期間および（５）ｔ４
〜ｔ５の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルであるため、第１のインバータ２４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、
第１のノイズ低減用トランジスタ群の各ＮＭＯＳトラン
ジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトラン
ジスタＮｐ１は全てオフ状態となる。したがって、ノー
ドｎ２の電位は“Ｈ”レベルとなるので、メインドライ
バ部２２のＰＭＯＳトランジスタＰＭ１はオフ状態とな
る。

【００５０】一方、第２のインバータ２５においては、
第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ
低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸは全てオン状態となり、第２のＮＭＯＳ
トランジスタＮｐ２はオフ状態となる。したがって、ノ
ードｎ３の電位は“Ｈ”レベルとなるので、メインドラ
イバ部２２のＮＭＯＳトランジスタＮＭ１がオン状態と
なり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レ
ベルとなる。

【００５１】（２）ｔ１〜ｔ２の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルから“Ｈ”レベルに遷移するため、第２のインバ
ータ２５においては、第２のＰＭＯＳトランジスタＰｐ
２および第２のノイズ低減用トランジスタ群の各ＰＭＯ
ＳトランジスタＰＲ１，…，ＰＲＸはオン状態からオフ
状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降
し、メインドライバ部２２のＮＭＯＳトランジスタＮＭ
１は即座にオン状態からオフ状態に切り替わるため、ノ
ードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベ
ルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは
直ぐに上昇する。

【００５２】一方、第１のインバータ２４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ
状態に遷移し、第１のノイズ低減用トランジスタ群の各
ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１の
ＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に
遷移する。したがって、ノードｎ２の電位は“Ｈ”レベ
ルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは
直ぐに下降する。

【００５３】その後は、第１のノイズ低減用トランジス
タ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよ
び第１のＮＭＯＳトランジスタＮｐ１が抵抗として作用
し、ＮＭＯＳトランジスタＮＲ１、・・・、ＮＭＯＳト
ランジスタＮＲＸ、第１のＮＭＯＳトランジスタＮｐ１
の順で順次電流が流れていくため、メインドライバ部２
２のＰＭＯＳトランジスタＰＭ１のゲートには、これら
のトランジスタＮＲ１，…，ＮＲＸ，Ｎｐ１のオン抵抗
値とメインドライバ部２２のＰＭＯＳトランジスタＰＭ
１のゲート容量との時定数によって遅れて鈍った波形の
信号が入力される。したがって、ＰＭＯＳトランジスタ
ＰＭ１はゆっくりと動作することになり、ノードｎ４の
電位、すなわち出力信号の電位は、“Ｌ”＋Ｖｔｐの電
位以降は緩やかに上昇する。

【００５４】さらに、メインドライバ部２２のＰＭＯＳ
トランジスタＰＭ１のゲート電圧、すなわちノードｎ２
の電位が下降して、インバータ２６の閾値よりも低くな
ると、インバータ２６の出力信号が“Ｌ”レベルから
“Ｈ”レベルに切り替わるため、その信号がゲートに入
力されるＮＭＯＳトランジスタＮｇ２１，…，Ｎｇ２Ｘ
がオン状態になる。また、入力信号（ノードｎ１の信
号）が“Ｌ”レベルから“Ｈ”レベルに遷移することに
よって、ＮＭＯＳトランジスタＮｇ２０がオン状態とな
る。すなわち、ＰＭＯＳトランジスタＰＭ１のゲートと
接地点とをつなぐパスが、ＮＭＯＳトランジスタＮｇ２
０、ＮＭＯＳトランジスタＮｇ２１、・・・、およびＮ
ＭＯＳトランジスタＮｇ２Ｘを介して形成される。その
パスを介して、ＰＭＯＳトランジスタＰＭ１のゲート容
量が素早く充電されるので、時定数が小さくなり、ノー
ドｎ２の電位の下がり方が急激になり、迅速に“Ｌ”レ
ベルに到達する。その結果、ノードｎ４の電位、すなわ
ち出力信号は速やかに上昇し、“Ｈ”レベルとなる。

【００５５】（３）ｔ２〜ｔ３の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルであるため、第１のインバータ２４においては、
第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、
第１のノイズ低減用トランジスタ群の各ＮＭＯＳトラン
ジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトラン
ジスタＮｐ１は全てオン状態となる。したがって、ノー
ドｎ２の電位は“Ｌ”レベルとなるので、メインドライ
バ部２２のＰＭＯＳトランジスタＰＭ１はオン状態とな
る。

【００５６】一方、第２のインバータ２５においては、
第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ
低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸは全てオフ状態となり、第２のＮＭＯＳ
トランジスタＮｐ２はオン状態となる。したがって、ノ
ードｎ３の電位は“Ｌ”レベルとなるので、メインドラ
イバ部２２のＮＭＯＳトランジスタＮＭ１はオフ状態と
なり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レ
ベルとなる。

【００５７】（４）ｔ３〜ｔ４の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルから“Ｌ”レベルに遷移するため、第１のインバ
ータ２４においては、第１のノイズ低減用トランジスタ
群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび
第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ
状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇
し、メインドライバ部２２のＰＭＯＳトランジスタＰＭ
１は即座にオン状態からオフ状態に切り替わるため、ノ
ードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベ
ルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは
直ぐに下降する。

【００５８】一方、第２のインバータ２５においては、
第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ
状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２およ
び第２のノイズ低減用トランジスタ群の各ＰＭＯＳトラ
ンジスタＰＲ１，…，ＰＲＸはオフ状態からオン状態に
遷移する。したがって、ノードｎ３の電位は“Ｌ”レベ
ルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは
直ぐに上昇する。

【００５９】その後は、第２のノイズ低減用トランジス
タ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよ
び第２のＰＭＯＳトランジスタＰｐ２が抵抗として作用
し、第２のＰＭＯＳトランジスタＰｐ２、ＰＭＯＳトラ
ンジスタＰＲ１、・・・、ＰＭＯＳトランジスタＰＲＸ
の順で順次電流が流れていくため、メインドライバ部２
２のＮＭＯＳトランジスタＮＭ１のゲートには、これら
のトランジスタＰｐ２，ＰＲ１，…，ＰＲＸのオン抵抗
値とメインドライバ部２２のＮＭＯＳトランジスタＮＭ
１のゲート容量との時定数によって遅れて鈍った波形の
信号が入力される。したがって、ＮＭＯＳトランジスタ
ＮＭ１はゆっくりと動作することになり、ノードｎ４の
電位、すなわち出力信号の電位は、“Ｈ”−Ｖｔｎの電
位以降は緩やかに下降する。

【００６０】さらに、メインドライバ部２２のＮＭＯＳ
トランジスタＮＭ１のゲート電圧、すなわちノードｎ３
の電位が上昇して、インバータ２７の閾値を超えると、
インバータ２７の出力信号が“Ｈ”レベルから“Ｌ”レ
ベルに切り替わるため、その信号がゲートに入力される
ＰＭＯＳトランジスタＰｇ２１，…，Ｐｇ２Ｘがオン状
態になる。また、入力信号（ノードｎ１の信号）が
“Ｈ”レベルから“Ｌ”レベルに遷移することによっ
て、ＰＭＯＳトランジスタＰｇ２０がオン状態となる。
すなわち、電源とＮＭＯＳトランジスタＮＭ１のゲート
とをつなぐパスが、ＰＭＯＳトランジスタＰｇ２１、・
・・、ＰＭＯＳトランジスタＰｇ２ＸおよびＰＭＯＳト
ランジスタＰｇ２０を介して形成される。そのパスを介
して、ＮＭＯＳトランジスタＮＭ１のゲート容量が素早
く放電されるので、時定数が小さくなり、ノードｎ３の
電位の上がり方が急激になり、迅速に“Ｈ”レベルに到
達する。その結果、ノードｎ４の電位、すなわち出力信
号は速やかに下降し、“Ｌ”レベルとなる。

【００６１】実施の形態１によれば、メインドライバ部
２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号
が、“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、
インバータ２６の閾値よりも低くなると、ＮＭＯＳトラ
ンジスタＮｇ２１，Ｎｇ２２，…，Ｎｇ２Ｘがオンし、
ＰＭＯＳトランジスタＰＭ１のゲート容量が充電され
る。また、メインドライバ部２２のＮＭＯＳトランジス
タＮＭ１のゲート入力信号が、“Ｌ”レベルから“Ｈ”
レベルに遷移する途中で、インバータ２７の閾値よりも
高くなると、ＰＭＯＳトランジスタＰｇ２１，Ｐｇ２
２，…，Ｐｇ２Ｘがオンし、ＮＭＯＳトランジスタＮＭ
１のゲート容量が放電される。したがって、インバータ
２６，２７の閾値を境にして時定数が小さくなるので、
ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を
図ることができ、また、ｔｒ／ｔｆ時間を大きくするこ
となくノイズ低減度を向上させることができる。また、
回路構成が簡素であるため、回路面積を増大させずに済
む。

【００６２】なお、ＮＭＯＳトランジスタＮｇ２１，Ｎ
ｇ２２，…，Ｎｇ２ＸおよびＰＭＯＳトランジスタＰｇ
２１，Ｐｇ２２，…，Ｐｇ２Ｘは、それぞれ、３個以上
に限らず、１個または２個でもよい。

【００６３】実施の形態２．図３は、本発明の実施の形
態２にかかる出力バッファ回路を示す回路図である。実
施の形態２の出力バッファ回路が実施の形態１と異なる
のは、第１および第２のインバータ２４，２５を有する
プリドライバ部２１に代えて、第１および第２のインバ
ータ３４，３５を有するプリドライバ部３１を設けたこ
とと、その第１のインバータ３４に設けられた第１のノ
イズ低減用トランジスタ群がＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸで構成されていることと、第２のインバ
ータ３５に設けられた第２のノイズ低減用トランジスタ
群がＮＭＯＳトランジスタＮＲ１，…，ＮＲＸで構成さ
れていることである。なお、その他の構成は、実施の形
態１と同じであるので、実施の形態１と同じ符号を付し
て説明を省略する。

【００６４】第１のインバータ３４において、第１のノ
イズ低減用トランジスタ群は、Ｘ個のＰＭＯＳトランジ
スタＰＲ１，…，ＰＲＸを直列に接続し、かつＰＭＯＳ
トランジスタＰＲ１のソースおよびＰＭＯＳトランジス
タＰＲＸのドレインを、それぞれ、第１のＰＭＯＳトラ
ンジスタＰｐ１および第１のＮＭＯＳトランジスタＮｐ
１の各ドレインに接続した構成となっている。第１のノ
イズ低減用トランジスタ群の各ＰＭＯＳトランジスタＰ
Ｒ１，…，ＰＲＸは、ゲートとドレインを短絡した構成
となっている。

【００６５】第２のインバータ３５において、第２のノ
イズ低減用トランジスタ群は、Ｘ個のＮＭＯＳトランジ
スタＮＲ１，…，ＮＲＸを直列に接続し、かつＮＭＯＳ
トランジスタＮＲ１のドレインおよびＮＭＯＳトランジ
スタＮＲＸのソースを、それぞれ、第２のＰＭＯＳトラ
ンジスタＰｐ２および第２のＮＭＯＳトランジスタＮｐ
２の各ドレインに接続した構成となっている。第２のノ
イズ低減用トランジスタ群の各ＮＭＯＳトランジスタＮ
Ｒ１，…，ＮＲＸは、ゲートとドレインを短絡した構成
となっている。なお、図１３示す出力バッファ回路の動
作については、実施の形態１と同じであるので、説明を
省略する。

【００６６】実施の形態２によれば、実施の形態１と同
様に、インバータ２６，２７の閾値を境にして時定数が
小さくなるので、ノイズ低減度を保ったままｔｒ／ｔｆ
時間の速度向上を図ることができ、また、ｔｒ／ｔｆ時
間を大きくすることなくノイズ低減度を向上させること
ができる。また、回路構成が簡素であるため、回路面積
を増大させずに済む。

【００６７】実施の形態３．図４は、本発明の実施の形
態３にかかる出力バッファ回路を示す回路図である。出
力バッファ回路は、図示しない内部回路から信号が入力
されるプリドライバ部４１と、プリドライバ部４１の出
力信号に基づいて、図示しない外部出力端子に電気的に
接続されるパッド２３に、“Ｈ”レベルまたは“Ｌ”レ
ベルの電位を印加するメインドライバ部４２とを備えて
いる。

【００６８】プリドライバ部４１は、二つのインバータ
４４，４５を備えている。第１のインバータ４４は、第
１のＰＭＯＳトランジスタＰｐ１と、直列に接続された
Ｘ個のＮＭＯＳトランジスタＮＲ１，…，ＮＲＸからな
る第１のノイズ低減用トランジスタ群と、第１のＮＭＯ
ＳトランジスタＮｐ１とが直列に接続された構成となっ
ている。ＰＭＯＳトランジスタＰｐ１のソース電位は電
源電位ＶＤＤであり、また、ＮＭＯＳトランジスタＮｐ
１のソース電位は接地電位ＧＮＤである。それら第１の
ＰＭＯＳトランジスタＰｐ１、第１のノイズ低減用トラ
ンジスタ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲ
Ｘおよび第１のＮＭＯＳトランジスタＮｐ１の各ゲート
は共通接続されており、各ゲートには、外部へ出力する
ための信号が内部回路から入力される。

【００６９】第２のインバータ４５は、第２のＰＭＯＳ
トランジスタＰｐ２と、直列に接続されたＸ個のＰＭＯ
ＳトランジスタＰＲ１，…，ＰＲＸからなる第２のノイ
ズ低減用トランジスタ群と、第２のＮＭＯＳトランジス
タＮｐ２とが直列に接続された構成となっている。ＰＭ
ＯＳトランジスタＰｐ２のソース電位は電源電位ＶＤＤ
であり、また、ＮＭＯＳトランジスタＮｐ２のソース電
位は接地電位ＧＮＤである。それら第２のＰＭＯＳトラ
ンジスタＰｐ２、第２のノイズ低減用トランジスタ群の
各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよび第２
のＮＭＯＳトランジスタＮｐ２の各ゲートは共通接続さ
れており、各ゲートには、第１のインバータ４４を構成
するトランジスタの各ゲートに入力される信号と同じ信
号が入力される。

【００７０】メインドライバ部４２は、２個のＰＭＯＳ
トランジスタＰＭ４２，ＰＭ１、２個のＮＭＯＳトラン
ジスタＮＭ１，ＮＭ４２、切り替え素子であるインバー
タ４６および２個のトランスミッションゲート４７，４
８を備えた構成となっている。ＰＭＯＳトランジスタＰ
Ｍ４２、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトラン
ジスタＮＭ１およびＮＭＯＳトランジスタＮＭ４２は、
この順番で直列に接続されている。ＰＭＯＳトランジス
タＰＭ４２のソース電位は電源電位ＶＤＤであり、ま
た、ＮＭＯＳトランジスタＮＭ４２のソース電位は接地
電位ＧＮＤである。

【００７１】ＰＭＯＳトランジスタＰＭ１のゲート入力
は、プリドライバ部４１の第１のインバータ４４を構成
するＰＭＯＳトランジスタＰｐ１のドレイン出力であ
り、ＮＭＯＳトランジスタＮＭ１のゲート入力は、第２
のインバータ４５を構成するＮＭＯＳトランジスタＮｐ
２のドレイン出力である。そして、ＰＭＯＳトランジス
タＰＭ１およびＮＭＯＳトランジスタＮＭ１の各ドレイ
ンはパッド２３に共通接続されている。そのパッド２３
に出力される信号は、インバータ４６を介して、ＰＭＯ
ＳトランジスタＰＭ４２およびＮＭＯＳトランジスタＮ
Ｍ４２の各ゲートに入力される。

【００７２】トランスミッションゲート４７は、電源と
ＰＭＯＳトランジスタＰＭ１との間に挿入されており、
また、トランスミッションゲート４８は、ＮＭＯＳトラ
ンジスタＮＭ１と接地点との間に挿入されている。それ
らトランスミッションゲート４７，４８は、常時オン状
態の抵抗素子となっている。

【００７３】なお、以下の説明の便宜上、プリドライバ
部４１の第１および第２のインバータ４４，４５におい
て、各トランジスタＰｐ１，ＮＲ１，…，ＮＲＸ，Ｎｐ
１，Ｐｐ２，ＰＲ１，…，ＰＲＸ，Ｎｐ２の共通接続さ
れたゲートをノードｎ１とし、メインドライバ部４２の
ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳトランジス
タＮＭ１の各ゲートをそれぞれノードｎ２およびノード
ｎ３とし、ＰＭＯＳトランジスタＰＭ１およびＮＭＯＳ
トランジスタＮＭ１の共通ドレインをノードｎ４とし、
ＰＭＯＳトランジスタＰＭ４２のゲートおよびＮＭＯＳ
トランジスタＮＭ４２のゲートをノードｎ５とする。

【００７４】つぎに、図４に示す出力バッファ回路の動
作について、図５に示す波形図を参照しながら、説明す
る。なお、図５には、内部回路からの入力信号の波形、
すなわちノードｎ１における信号の波形が、“Ｌ”レベ
ルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベ
ルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベ
ルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、
“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、
“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期
間）するように変化した時の各ノードｎ２，ｎ３，ｎ４
における信号波形が示されている。以下、（１）〜
（５）の各期間について説明する。

【００７５】（１）ｔ０〜ｔ１の期間および（５）ｔ４
〜ｔ５の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルであるため、第１のインバータ４４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、
第１のノイズ低減用トランジスタ群の各ＮＭＯＳトラン
ジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトラン
ジスタＮｐ１は全てオフ状態となる。したがって、ノー
ドｎ２の電位は“Ｈ”レベルとなるので、メインドライ
バ部４２のＰＭＯＳトランジスタＰＭ１はオフ状態とな
る。

【００７６】一方、第２のインバータ４５においては、
第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ
低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸは全てオン状態となり、第２のＮＭＯＳ
トランジスタＮｐ２はオフ状態となる。したがって、ノ
ードｎ３の電位は“Ｈ”レベルとなるので、メインドラ
イバ部４２のＮＭＯＳトランジスタＮＭ１がオン状態と
なり、ノードｎ４の信号、すなわち出力信号は“Ｌ”レ
ベルとなる。この時、インバータ４６の出力、すなわち
ノードｎ５の電位は“Ｈ”レベルとなるので、ＰＭＯＳ
トランジスタＰＭ４２およびＮＭＯＳトランジスタＮＭ
４２は、それぞれオフ状態およびオン状態となる。

【００７７】（２）ｔ１〜ｔ２の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルから“Ｈ”レベルに遷移するため、第２のインバ
ータ４５においては、第２のＰＭＯＳトランジスタＰｐ
２および第２のノイズ低減用トランジスタ群の各ＰＭＯ
ＳトランジスタＰＲ１，…，ＰＲＸはオン状態からオフ
状態に遷移し、第２のＮＭＯＳトランジスタＮｐ２はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
３の電位は即座に“Ｈ”レベルから“Ｌ”レベルへ下降
し、メインドライバ部４２のＮＭＯＳトランジスタＮＭ
１は即座にオン状態からオフ状態に切り替わるため、ノ
ードｎ４の電位、すなわち出力信号の電位は“Ｌ”レベ
ルからＶｔｐ分だけ高い電位（“Ｌ”＋Ｖｔｐ）までは
直ぐに上昇する。

【００７８】一方、第１のインバータ４４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ
状態に遷移し、第１のノイズ低減用トランジスタ群の各
ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび第１の
ＮＭＯＳトランジスタＮｐ１はオフ状態からオン状態に
遷移する。したがって、ノードｎ２の電位は“Ｈ”レベ
ルからＶｔｐ分だけ低い電位（“Ｈ”−Ｖｔｐ）までは
直ぐに下降する。

【００７９】その後は、第１のノイズ低減用トランジス
タ群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよ
び第１のＮＭＯＳトランジスタＮｐ１が抵抗として作用
し、ＮＭＯＳトランジスタＮＲ１、・・・、ＮＭＯＳト
ランジスタＮＲＸ、第１のＮＭＯＳトランジスタＮｐ１
の順で順次電流が流れていくため、メインドライバ部４
２のＰＭＯＳトランジスタＰＭ１のゲートには、これら
のトランジスタＮＲ１，…，ＮＲＸ，Ｎｐ１のオン抵抗
値とメインドライバ部４２のＰＭＯＳトランジスタＰＭ
１のゲート容量との時定数によって遅れて鈍った波形の
信号が入力される。したがって、ＰＭＯＳトランジスタ
ＰＭ１はゆっくりと動作することになり、ノードｎ４の
電位、すなわち出力信号の電位は、“Ｌ”＋Ｖｔｐの電
位以降は緩やかに上昇する。

【００８０】さらに、出力信号の電位、すなわちノード
ｎ４の電位が上昇して、インバータ４６の閾値を超える
と、インバータ４６の出力信号、すなわちノードｎ５の
電位が“Ｈ”レベルから“Ｌ”レベルに切り替わるた
め、その信号がゲートに入力されるＰＭＯＳトランジス
タＰＭ４２がオン状態になる。それによって、トランス
ミッションゲート４７とＰＭＯＳトランジスタＰＭ４２
の両方のパスにより、ノードｎ４に電源から迅速に電流
が供給されるので、ノードｎ４の電位が迅速に上昇し、
“Ｈ”レベルに到達する。

【００８１】（３）ｔ２〜ｔ３の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルであるため、第１のインバータ４４においては、
第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、
第１のノイズ低減用トランジスタ群の各ＮＭＯＳトラン
ジスタＮＲ１，…，ＮＲＸおよび第１のＮＭＯＳトラン
ジスタＮｐ１は全てオン状態となる。したがって、ノー
ドｎ２の電位は“Ｌ”レベルとなるので、メインドライ
バ部４２のＰＭＯＳトランジスタＰＭ１はオン状態とな
る。

【００８２】一方、第２のインバータ４５においては、
第２のＰＭＯＳトランジスタＰｐ２および第２のノイズ
低減用トランジスタ群の各ＰＭＯＳトランジスタＰＲ
１，…，ＰＲＸは全てオフ状態となり、第２のＮＭＯＳ
トランジスタＮｐ２はオン状態となる。したがって、ノ
ードｎ３の電位は“Ｌ”レベルとなるので、メインドラ
イバ部４２のＮＭＯＳトランジスタＮＭ１はオフ状態と
なり、ノードｎ４の信号、すなわち出力信号は“Ｈ”レ
ベルとなる。この時、インバータ４６の出力、すなわち
ノードｎ５の電位は“Ｌ”レベルとなるので、ＰＭＯＳ
トランジスタＰＭ４２およびＮＭＯＳトランジスタＮＭ
４２は、それぞれオン状態およびオフ状態となる。

【００８３】（４）ｔ３〜ｔ４の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルから“Ｌ”レベルに遷移するため、第１のインバ
ータ４４においては、第１のノイズ低減用トランジスタ
群の各ＮＭＯＳトランジスタＮＲ１，…，ＮＲＸおよび
第１のＮＭＯＳトランジスタＮｐ１はオン状態からオフ
状態に遷移し、第１のＰＭＯＳトランジスタＰｐ１はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
２の電位は即座に“Ｌ”レベルから“Ｈ”レベルへ上昇
し、メインドライバ部４２のＰＭＯＳトランジスタＰＭ
１は即座にオン状態からオフ状態に切り替わるため、ノ
ードｎ４の電位、すなわち出力信号の電位は“Ｈ”レベ
ルからＶｔｎ分だけ低い電位（“Ｈ”−Ｖｔｎ）までは
直ぐに下降する。

【００８４】一方、第２のインバータ４５においては、
第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ
状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２およ
び第２のノイズ低減用トランジスタ群の各ＰＭＯＳトラ
ンジスタＰＲ１，…，ＰＲＸはオフ状態からオン状態に
遷移する。したがって、ノードｎ３の電位は“Ｌ”レベ
ルからＶｔｎ分だけ高い電位（“Ｌ”＋Ｖｔｎ）までは
直ぐに上昇する。

【００８５】その後は、第２のノイズ低減用トランジス
タ群の各ＰＭＯＳトランジスタＰＲ１，…，ＰＲＸおよ
び第２のＰＭＯＳトランジスタＰｐ２が抵抗として作用
し、第２のＰＭＯＳトランジスタＰｐ２、ＰＭＯＳトラ
ンジスタＰＲ１、・・・、ＰＭＯＳトランジスタＰＲＸ
の順で順次電流が流れていくため、メインドライバ部４
２のＮＭＯＳトランジスタＮＭ１のゲートには、これら
のトランジスタＰｐ２，ＰＲ１，…，ＰＲＸのオン抵抗
値とメインドライバ部４２のＮＭＯＳトランジスタＮＭ
１のゲート容量との時定数によって遅れて鈍った波形の
信号が入力される。したがって、ＮＭＯＳトランジスタ
ＮＭ１はゆっくりと動作することになり、ノードｎ４の
電位、すなわち出力信号の電位は、“Ｈ”−Ｖｔｎの電
位以降は緩やかに下降する。

【００８６】さらに、出力信号の電位、すなわちノード
ｎ４の電位が下降して、インバータ４６の閾値よりも低
くなると、インバータ４６の出力信号、すなわちノード
ｎ５の電位が“Ｌ”レベルから“Ｈ”レベルに切り替わ
るため、その信号がゲートに入力されるＮＭＯＳトラン
ジスタＮＭ４２がオン状態になる。それによって、トラ
ンスミッションゲート４８とＮＭＯＳトランジスタＮＭ
４２の両方のパスにより、ノードｎ４から迅速に電流が
引き抜かれるので、ノードｎ４の電位が迅速に下降し、
“Ｌ”レベルに到達する。

【００８７】実施の形態３によれば、電流パスとしてト
ランスミッションゲート４７，４８が設けられているた
め、プリドライバ部に設けることができるノイズ低減用
トランジスタの数に制限がある従来構成の出力バッファ
回路よりも、ノイズ低減度を向上させることができる。
また、メインドライバ部４２のＰＭＯＳトランジスタＰ
Ｍ１のゲート入力信号が、“Ｈ”レベルから“Ｌ”レベ
ルに遷移する途中で、インバータ４６の閾値よりも低く
なると、ＰＭＯＳトランジスタＰＭ４２がオンして電流
パスが形成され、一方、メインドライバ部４２のＮＭＯ
ＳトランジスタＮＭ１のゲート入力信号が、“Ｌ”レベ
ルから“Ｈ”レベルに遷移する途中で、インバータ４６
の閾値よりも低くなると、ＮＭＯＳトランジスタＮＭ４
２がオンして電流パスが形成される。したがって、ノイ
ズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を図る
ことができ、また、ｔｒ／ｔｆ時間を大きくすることな
くノイズ低減度を向上させることができる。加えて、回
路構成が簡素であるため、回路面積を増大させずに済
む。

【００８８】なお、ＰＭＯＳトランジスタＰＭ４２およ
びＮＭＯＳトランジスタＮＭ４２は、それぞれ１個に限
らず、２個以上でもよい。

【００８９】実施の形態４．図６は、本発明の実施の形
態４にかかる出力バッファ回路を示す回路図である。実
施の形態４の出力バッファ回路が実施の形態１と異なる
のは、プリドライバ部２１に代えて、第１のインバータ
５４、第２のインバータ５５、２個のＰＭＯＳトランジ
スタＰｇ５１，Ｐｇ５２、２個のＮＭＯＳトランジスタ
Ｎｇ５１，Ｎｇ５２および２個のキャパシタＣ５３，Ｃ
５４を有するプリドライバ部５１を設けたことである。
なお、その他の構成は、実施の形態１と同じであるの
で、実施の形態１と同じ符号を付して説明を省略する。

【００９０】第１のインバータ５４は、ドレインが共通
接続された第１のＰＭＯＳトランジスタＰｐ１および第
１のＮＭＯＳトランジスタＮｐ１で構成されている。そ
れらＰＭＯＳトランジスタＰｐ１およびＮＭＯＳトラン
ジスタＮｐ１の各ソース電位は、それぞれ電源電位ＶＤ
Ｄおよび接地電位ＧＮＤであり、また、それらの共通接
続されたゲートには、外部へ出力するための信号が内部
回路から入力される。

【００９１】ＰＭＯＳトランジスタＰｐ１とＮＭＯＳト
ランジスタＮｐ１との共通ドレインの出力は、メインド
ライバ部２２のＰＭＯＳトランジスタＰＭ１のゲートに
入力される。また、ＰＭＯＳトランジスタＰｐ１とＮＭ
ＯＳトランジスタＮｐ１との共通のドレインには、第２
の切り替え素子であるＮＭＯＳトランジスタＮｇ５１の
ソースが接続されている。このＮＭＯＳトランジスタＮ
ｇ５１のドレインは、第１の切り替え素子であるＰＭＯ
ＳトランジスタＰｇ５１のドレインに接続されていると
ともに、一方の電極が接地されたキャパシタＣ５３のも
う一方の電極に接続されている。ＰＭＯＳトランジスタ
Ｐｇ５１のソース電位は電源電位ＶＤＤである。ＮＭＯ
ＳトランジスタＮｇ５１およびＰＭＯＳトランジスタＰ
ｇ５１の各ゲートは共通接続されており、内部回路から
第１のインバータ５１に入力される信号と同じ信号が入
力される。

【００９２】第２のインバータ５５は、ドレインが共通
接続された第２のＰＭＯＳトランジスタＰｐ２および第
２のＮＭＯＳトランジスタＮｐ２で構成されている。そ
れらＰＭＯＳトランジスタＰｐ２およびＮＭＯＳトラン
ジスタＮｐ２の各ソース電位は、それぞれ電源電位ＶＤ
Ｄおよび接地電位ＧＮＤであり、また、それらの共通接
続されたゲートには、内部回路から第１のインバータ５
１に入力される信号と同じ信号が入力される。

【００９３】ＰＭＯＳトランジスタＰｐ２とＮＭＯＳト
ランジスタＮｐ２との共通ドレインの出力は、メインド
ライバ部２２のＮＭＯＳトランジスタＮＭ１のゲートに
入力される。また、ＰＭＯＳトランジスタＰｐ２とＮＭ
ＯＳトランジスタＮｐ２との共通ドレインには、第４の
切り替え素子であるＰＭＯＳトランジスタＰｇ５２のソ
ースが接続されている。このＰＭＯＳトランジスタＰｇ
５２のドレインは、第３の切り替え素子であるＮＭＯＳ
トランジスタＮｇ５２のドレインに接続されているとと
もに、一方の電極が接地されたキャパシタＣ５４のもう
一方の電極に接続されている。ＮＭＯＳトランジスタＮ
ｇ５２のソース電位は接地電位ＧＮＤである。ＮＭＯＳ
トランジスタＮｇ５２およびＰＭＯＳトランジスタＰｇ
５２の各ゲートは共通接続されており、内部回路から第
１のインバータ５１に入力される信号と同じ信号が入力
される。

【００９４】なお、以下の説明の便宜上、プリドライバ
部５１の第１および第２のインバータ５４，５５におい
て、各トランジスタＰｐ１，Ｎｐ１，Ｐｐ２，Ｎｐ２の
共通接続されたゲートをノードｎ１とし、メインドライ
バ部２２のＰＭＯＳトランジスタＰＭ１およびＮＭＯＳ
トランジスタＮＭ１の各ゲートをそれぞれノードｎ２お
よびノードｎ３とし、ＰＭＯＳトランジスタＰＭ１およ
びＮＭＯＳトランジスタＮＭ１の共通ドレインをノード
ｎ４とする。

【００９５】つぎに、図６に示す出力バッファ回路の動
作について、図７に示す波形図を参照しながら、説明す
る。なお、図６には、内部回路からの入力信号の波形、
すなわちノードｎ１における信号の波形が、“Ｌ”レベ
ルの状態（ｔ０〜ｔ１の（１）の期間）から“Ｈ”レベ
ルに遷移し（ｔ１〜ｔ２の（２）の期間）、“Ｈ”レベ
ルの状態を保持した後（ｔ２〜ｔ３の（３）の期間）、
“Ｌ”レベルに遷移し（ｔ３〜ｔ４の（４）の期間）、
“Ｌ”レベルの状態を保持（ｔ４〜ｔ５の（５）の期
間）するように変化した時の各ノードｎ２，ｎ３，ｎ４
における信号波形が示されている。以下、（１）〜
（５）の各期間について説明する。

【００９６】（１）ｔ０〜ｔ１の期間および（５）ｔ４
〜ｔ５の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルであるため、第１のインバータ５４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態となり、
第１のＮＭＯＳトランジスタＮｐ１はオフ状態となる。
したがって、ノードｎ２の電位は“Ｈ”レベルとなるの
で、メインドライバ部２２のＰＭＯＳトランジスタＰＭ
１はオフ状態となる。また、ＰＭＯＳトランジスタＰｇ
５１がオン状態であるため、電源からＰＭＯＳトランジ
スタＰｇ５１およびキャパシタＣ５３を経由して接地点
へ至るパスが形成されるので、そのパスによりキャパシ
タＣ５３に電荷がチャージされる。

【００９７】一方、第２のインバータ５５においては、
第２のＰＭＯＳトランジスタＰｐ２はオン状態となり、
第２のＮＭＯＳトランジスタＮｐ２はオフ状態となる。
したがって、ノードｎ３の電位は“Ｈ”レベルとなるの
で、メインドライバ部２２のＮＭＯＳトランジスタＮＭ
１がオン状態となり、ノードｎ４の信号、すなわち出力
信号は“Ｌ”レベルとなる。

【００９８】（２）ｔ１〜ｔ２の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｌ”
レベルから“Ｈ”レベルに遷移するため、第２のインバ
ータ５５においては、第２のＰＭＯＳトランジスタＰｐ
２はオン状態からオフ状態に遷移し、第２のＮＭＯＳト
ランジスタＮｐ２はオフ状態からオン状態に遷移する。
したがって、ノードｎ３の電位は即座に“Ｈ”レベルか
ら“Ｌ”レベルへ下降し、メインドライバ部２２のＮＭ
ＯＳトランジスタＮＭ１は即座にオン状態からオフ状態
に切り替わるため、ノードｎ４の電位、すなわち出力信
号の電位は“Ｌ”レベルからＶｔｐ分だけ高い電位
（“Ｌ”＋Ｖｔｐ）までは直ぐに上昇する。

【００９９】一方、第１のインバータ５４においては、
第１のＰＭＯＳトランジスタＰｐ１がオン状態からオフ
状態に遷移し、第１のＮＭＯＳトランジスタＮｐ１はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
２の電位は“Ｈ”レベルからＶｔｐ分だけ低い電位
（“Ｈ”−Ｖｔｐ）までは直ぐに下降する。そして、メ
インドライバ部２２のＰＭＯＳトランジスタＰＭ１のゲ
ート容量は、ＮＭＯＳトランジスタＮｐ１を経由して接
地点へ至るパスにより徐々に引き抜かれる。

【０１００】その後、ＮＭＯＳトランジスタＮｇ５１が
オフ状態からオン状態に切り替わり、キャパシタＣ５３
にチャージされていた電荷を、ＮＭＯＳトランジスタＮ
ｇ５１およびＮＭＯＳトランジスタＮｐ１を経由して接
地点へ至るパスにより即座に引き抜いて、ノードｎ２の
電位を速やかに“Ｌ”レベルに引き下げる。その結果、
メインドライバ部２２のＰＭＯＳトランジスタＰＭ１が
オフ状態からオン状態に速やかに切り替わり、ノードｎ
４の電位、すなわち出力信号を“Ｈ”レベルとする。

【０１０１】（３）ｔ２〜ｔ３の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルであるため、第１のインバータ５４においては、
第１のＰＭＯＳトランジスタＰｐ１はオフ状態となり、
第１のＮＭＯＳトランジスタＮｐ１はオン状態となる。
したがって、ノードｎ２の電位は“Ｌ”レベルとなるの
で、メインドライバ部２２のＰＭＯＳトランジスタＰＭ
１はオン状態となる。

【０１０２】一方、第２のインバータ５５においては、
第２のＰＭＯＳトランジスタＰｐ２はオフ状態となり、
第２のＮＭＯＳトランジスタＮｐ２はオン状態となる。
したがって、ノードｎ３の電位は“Ｌ”レベルとなるの
で、メインドライバ部２２のＮＭＯＳトランジスタＮＭ
１はオフ状態となり、ノードｎ４の信号、すなわち出力
信号は“Ｈ”レベルとなる。また、ＮＭＯＳトランジス
タＮｇ５２がオン状態であるため、接地点とキャパシタ
Ｃ５４とＮＭＯＳトランジスタＮｇ５２とを結ぶパスに
より、キャパシタＣ５４に電荷は空になっている。

【０１０３】（４）ｔ３〜ｔ４の期間 この期間では、入力信号（ノードｎ１の信号）が“Ｈ”
レベルから“Ｌ”レベルに遷移するため、第１のインバ
ータ５４においては、第１のＮＭＯＳトランジスタＮｐ
１はオン状態からオフ状態に遷移し、第１のＰＭＯＳト
ランジスタＰｐ１はオフ状態からオン状態に遷移する。
したがって、ノードｎ２の電位は即座に“Ｌ”レベルか
ら“Ｈ”レベルへ上昇し、メインドライバ部２２のＰＭ
ＯＳトランジスタＰＭ１は即座にオン状態からオフ状態
に切り替わるため、ノードｎ４の電位、すなわち出力信
号の電位は“Ｈ”レベルからＶｔｎ分だけ低い電位
（“Ｈ”−Ｖｔｎ）までは直ぐに下降する。

【０１０４】一方、第２のインバータ５５においては、
第２のＮＭＯＳトランジスタＮｐ２がオン状態からオフ
状態に遷移し、第２のＰＭＯＳトランジスタＰｐ２はオ
フ状態からオン状態に遷移する。したがって、ノードｎ
３の電位は“Ｌ”レベルからＶｔｎ分だけ高い電位
（“Ｌ”＋Ｖｔｎ）までは直ぐに上昇する。そして、メ
インドライバ部２２のＮＭＯＳトランジスタＮＭ１のゲ
ート容量が、電源からＰＭＯＳトランジスタＰｐ２を経
由するパスにより徐々にチャージされる。

【０１０５】その後、ＰＭＯＳトランジスタＰｇ５２が
オフ状態からオン状態に切り替わり、電源からＰＭＯＳ
トランジスタＰｐ２およびＰＭＯＳトランジスタＰｇ５
２を経由してキャパシタＣ５４へ至るパスにより、キャ
パシタＣ５４に電荷を即座にチャージして、ノードｎ３
の電位を速やかに“Ｈ”レベルに引き上げる。その結
果、メインドライバ部２２のＮＭＯＳトランジスタＮＭ
１がオフ状態からオン状態に速やかに切り替わり、ノー
ドｎ４の電位、すなわち出力信号を“Ｌ”レベルとす
る。

【０１０６】実施の形態４によれば、メインドライバ部
２２のＰＭＯＳトランジスタＰＭ１のゲート入力信号が
“Ｈ”レベルから“Ｌ”レベルに遷移する途中で、ＮＭ
ＯＳトランジスタＮｇ５１がオンして、キャパシタＣ５
３から電荷が速やかに引き抜かれ、また、メインドライ
バ部２２のＮＭＯＳトランジスタＮＭ１のゲート入力信
号が“Ｌ”レベルから“Ｈ”レベルに遷移する途中で、
ＰＭＯＳトランジスタＰｇ５２がオンして、キャパシタ
Ｃ５４に電荷が速やかにチャージされる。したがって、
ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向上を
図ることができ、また、ｔｒ／ｔｆ時間を大きくするこ
となくノイズ低減度を向上させることができる。また、
回路構成が簡素であるため、回路面積を増大させずに済
む。

【０１０７】

【発明の効果】以上、説明したとおり、本発明によれ
ば、第１の切り替え素子は、前記ＰＭＯＳトランジスタ
のゲート入力信号が相対的に高い第１の電位レベルから
相対的に低い第２の電位レベルに遷移する途中で、前記
ＰＭＯＳトランジスタのゲート入力信号の電位レベルを
所定の閾値と比較し、その比較結果に基づいて、前記メ
インドライバ部のＰＭＯＳトランジスタのゲート容量を
充電するための第１の電流パスを無効から有効に切り替
える。第２の切り替え素子は、前記ＮＭＯＳトランジス
タのゲート入力信号が前記第２の電位レベルから前記第
１の電位レベルに遷移する途中で、前記ＮＭＯＳトラン
ジスタのゲート入力信号の電位レベルを所定の閾値と比
較し、その比較結果に基づいて、前記メインドライバ部
のＮＭＯＳトランジスタのゲート容量を放電するための
第２の電流パスを無効から有効に切り替える。したがっ
て、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向
上を図ることができ、また、ｔｒ／ｔｆ時間を大きくす
ることなくノイズ低減度を向上させることができる。

【０１０８】つぎの発明によれば、第１の電流パスを形
成するＮＭＯＳトランジスタのゲートに、第１の切り替
え素子を構成するインバータの出力信号が入力され、ま
た、第２の電流パスを形成するＰＭＯＳトランジスタの
ゲートに、第２の切り替え素子を構成するインバータの
出力信号が入力される構成となっているため、回路構成
が簡素であり、回路面積の増大を招くことなく、ノイズ
低減度を保ったままｔｒ／ｔｆ時間の速度向上を図るこ
とができる。

【０１０９】また、本発明によれば、切り替え素子は、
前記メインドライバ部の出力信号の電位レベルを所定の
閾値と比較し、その比較結果に基づいて、前記ＰＭＯＳ
トランジスタのゲート入力信号が相対的に高い第１の電
位レベルから相対的に低い第２の電位レベルに遷移する
途中で、前記メインドライバ部のＰＭＯＳトランジスタ
により多くの電流を流すための第１の電流パスを無効か
ら有効に切り替え、また、前記ＮＭＯＳトランジスタの
ゲート入力信号が前記第２の電位レベルから前記第１の
電位レベルに遷移する途中で、前記メインドライバ部の
ＮＭＯＳトランジスタにより多くの電流を流すための第
２の電流パスを無効から有効に切り替える。したがっ
て、ノイズ低減度を保ったままｔｒ／ｔｆ時間の速度向
上を図ることができ、また、ｔｒ／ｔｆ時間を大きくす
ることなくノイズ低減度を向上させることができる。

【０１１０】つぎの発明によれば、第１の電流パスを形
成するＰＭＯＳトランジスタのゲート、または第２の電
流パスを形成するＮＭＯＳトランジスタのゲートに、切
り替え素子を構成するインバータの出力信号が入力され
る構成となっているため、回路構成が簡素であり、回路
面積の増大を招くことなく、ｔｒ／ｔｆ時間の速度向上
を図ることができる。

【０１１１】また、本発明によれば、第１の切り替え素
子は、前記メインドライバ部のＰＭＯＳトランジスタの
ゲート入力信号が相対的に高い第１の電位レベルの時
に、ＰＭＯＳトランジスタのゲートに接続された第１の
キャパシタを充電するための第１の電流パスが有効とな
るように、前記第１の電流パスの有効、無効を切り替え
る。第２の切り替え素子は、ＰＭＯＳトランジスタのゲ
ート入力信号が前記第１の電位レベルから相対的に低い
第２の電位レベルに遷移する途中で、前記第１のキャパ
シタを放電するための第２の電流パスが有効となるよう
に、前記第２の電流パスの有効、無効を切り替える。ま
た、第３の切り替え素子は、前記メインドライバ部のＮ
ＭＯＳトランジスタのゲート入力信号が前記第２の電位
レベルの時に、ＮＭＯＳトランジスタのゲートに接続さ
れた第２のキャパシタを放電するための第３の電流パス
が有効となるように、前記第３の電流パスの有効、無効
を切り替える。第４の切り替え素子は、ＮＭＯＳトラン
ジスタのゲート入力信号が前記第２の電位レベルから前
記第１の電位レベルに遷移する途中で、前記第２のキャ
パシタを充電するための第４の電流パスが有効となるよ
うに、前記第４の電流パスの有効、無効を切り替える。
したがって、ノイズ低減度を保ったままｔｒ／ｔｆ時間
の速度向上を図ることができ、また、ｔｒ／ｔｆ時間を
大きくすることなくノイズ低減度を向上させることがで
きる。

【０１１２】つぎの発明によれば、第１の切り替え素子
および第４の切り替え素子を構成する各ＰＭＯＳトラン
ジスタのゲート、および第２の切り替え素子および第３
の切り替え素子を構成する各ＮＭＯＳトランジスタのゲ
ートに、内部回路から送られてくる信号が入力される構
成となっているため、回路構成が簡素であり、回路面積
の増大を招くことなく、ｔｒ／ｔｆ時間の速度向上を図
ることができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１にかかる出力バッファ
回路を示す回路図である。

【図２】 図１に示す出力バッファ回路の動作を説明す
るための波形図である。

【図３】 本発明の実施の形態２にかかる出力バッファ
回路を示す回路図である。

【図４】 本発明の実施の形態３にかかる出力バッファ
回路を示す回路図である。

【図５】 図４に示す出力バッファ回路の動作を説明す
るための波形図である。

【図６】 本発明の実施の形態４にかかる出力バッファ
回路を示す回路図である。

【図７】 図６に示す出力バッファ回路の動作を説明す
るための波形図である。

【図８】 スルーレートインプット方式による従来の出
力バッファ回路を示す回路図である。

【図９】 図８に示す出力バッファ回路の動作を説明す
るための波形図である。

【図１０】 図８に示す出力バッファ回路の反射ノイズ
を示す波形図である。

【図１１】 出力バッファ回路の動作時に流れる電流の
経時変化を定性的に示すグラフである。

【符号の説明】

２１，３１，４１，５１ プリドライバ部、２２，４２
メインドライバ部、２６ インバータ（第１の切り替
え素子）、２７ インバータ（第２の切り替え素子）、
４６ インバータ（切り替え素子）、ＰＭ１ ＰＭＯＳ
トランジスタ、ＮＭ１ ＮＭＯＳトランジスタ、Ｎｇ２
１〜Ｎｇ２Ｘ ＮＭＯＳトランジスタ（第１の電流パ
ス）、Ｐｇ２１〜Ｐｇ２Ｘ ＰＭＯＳトランジスタ（第
２の電流パス）、ＰＭ４２ ＰＭＯＳトランジスタ（第
１の電流パス）、ＮＭ４２ ＮＭＯＳトランジスタ（第
２の電流パス）、Ｃ５３ 第１のキャパシタ、Ｃ５４
第２のキャパシタ、Ｐｇ５１ ＰＭＯＳトランジスタ
（第１の電流パス、第１の切り替え素子）、Ｎｇ５１
ＮＭＯＳトランジスタ（第２の電流パス、第２の切り替
え素子）、Ｐｇ５２ ＰＭＯＳトランジスタ（第４の電
流パス、第４の切り替え素子）、Ｎｇ５２ ＮＭＯＳト
ランジスタ（第３の電流パス、第３の切り替え素子）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木下 浩 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 川野 鉄二 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 (72)発明者 粟飯原 隆文 東京都千代田区大手町二丁目６番２号 三 菱電機エンジニアリング株式会社内 Ｆターム(参考） 5J055 AX02 AX25 AX54 AX66 BX16 CX24 DX22 DX56 DX72 DX83 EX07 EX21 EY10 EY21 EZ07 FX12 FX17 FX27 FX35 GX01 GX04 5J056 AA04 BB02 BB24 CC00 DD13 DD29 EE07 GG07 KK01

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＣＭＯＳインバータ構造を成し、かつ内
   部回路から送られてくる信号をＣＭＯＳインバータのゲ
   ート入力信号とするプリドライバ部と、 ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ
   部の出力信号をＣＭＯＳインバータのゲート入力信号と
   するメインドライバ部と、 前記メインドライバ部のＰＭＯＳトランジスタのゲート
   容量を充電するための第１の電流パスと、 前記ＰＭＯＳトランジスタのゲート入力信号が相対的に
   高い第１の電位レベルから相対的に低い第２の電位レベ
   ルに遷移する途中で、前記ＰＭＯＳトランジスタのゲー
   ト入力信号の電位レベルを所定の閾値と比較し、その比
   較結果に基づいて、前記第１の電流パスを無効から有効
   に切り替えるための第１の切り替え素子と、 前記メインドライバ部のＮＭＯＳトランジスタのゲート
   容量を放電するための第２の電流パスと、 前記ＮＭＯＳトランジスタのゲート入力信号が前記第２
   の電位レベルから前記第１の電位レベルに遷移する途中
   で、前記ＮＭＯＳトランジスタのゲート入力信号の電位
   レベルを所定の閾値と比較し、その比較結果に基づい
   て、前記第２の電流パスを無効から有効に切り替えるた
   めの第２の切り替え素子と、 を具備することを特徴とする出力バッファ回路。
2. 【請求項２】 前記第１の電流パスは、１または直列に
   接続された２以上のＮＭＯＳトランジスタにより構成さ
   れ、かつ前記第１の切り替え素子はインバータで構成さ
   れ、そのインバータの出力信号が前記第１の電流パスを
   形成するＮＭＯＳトランジスタのゲートに入力される構
   成となっているとともに、前記第２の電流パスは、１ま
   たは直列に接続された２以上のＰＭＯＳトランジスタに
   より構成され、かつ前記第２の切り替え素子はインバー
   タで構成され、そのインバータの出力信号が前記第２の
   電流パスを形成するＰＭＯＳトランジスタのゲートに入
   力される構成となっていることを特徴とする請求項１記
   載の出力バッファ回路。
3. 【請求項３】 ＣＭＯＳインバータ構造を成し、かつ内
   部回路から送られてくる信号をＣＭＯＳインバータのゲ
   ート入力信号とするプリドライバ部と、 ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ
   部の出力信号をＣＭＯＳインバータのゲート入力信号と
   するメインドライバ部と、 前記メインドライバ部のＰＭＯＳトランジスタにより多
   くの電流を流すための第１の電流パスと、 前記メインドライバ部のＮＭＯＳトランジスタにより多
   くの電流を流すための第２の電流パスと、 前記メインドライバ部の出力信号の電位レベルを所定の
   閾値と比較し、その比較結果に基づいて、前記ＰＭＯＳ
   トランジスタのゲート入力信号が相対的に高い第１の電
   位レベルから相対的に低い第２の電位レベルに遷移する
   途中で、前記第１の電流パスを無効から有効に切り替
   え、また、前記ＮＭＯＳトランジスタのゲート入力信号
   が前記第２の電位レベルから前記第１の電位レベルに遷
   移する途中で、前記第２の電流パスを無効から有効に切
   り替えるための切り替え素子と、 を具備することを特徴とする出力バッファ回路。
4. 【請求項４】 前記第１の電流パスは、前記プリドライ
   バ部の出力信号をゲート入力信号とする前記ＰＭＯＳト
   ランジスタと、電源との間に、直列に接続された１また
   は２以上のＰＭＯＳトランジスタにより構成され、ま
   た、前記第２の電流パスは、前記プリドライバ部の出力
   信号をゲート入力信号とする前記ＮＭＯＳトランジスタ
   と、接地点との間に、直列に接続された１または２以上
   のＮＭＯＳトランジスタにより構成され、前記切り替え
   素子はインバータで構成され、そのインバータの出力信
   号が前記第１の電流パスを形成するＰＭＯＳトランジス
   タまたは前記第２の電流パスを形成するＮＭＯＳトラン
   ジスタの各ゲートに入力される構成となっていることを
   特徴とする請求項３記載の出力バッファ回路。
5. 【請求項５】 ＣＭＯＳインバータ構造を成し、かつ内
   部回路から送られてくる信号をＣＭＯＳインバータのゲ
   ート入力信号とするプリドライバ部と、 ＣＭＯＳインバータ構造を成し、かつ前記プリドライバ
   部の出力信号をＣＭＯＳインバータのゲート入力信号と
   するメインドライバ部と、 前記メインドライバ部のＰＭＯＳトランジスタのゲート
   に接続された第１のキャパシタと、 前記第１のキャパシタを充電するための第１の電流パス
   と、 前記第１のキャパシタを放電するための第２の電流パス
   と、 前記ＰＭＯＳトランジスタのゲート入力信号が相対的に
   高い第１の電位レベルの時に、前記第１の電流パスが有
   効となるように前記第１の電流パスの有効、無効を切り
   替える第１の切り替え素子と、 前記ＰＭＯＳトランジスタのゲート入力信号が前記第１
   の電位レベルから相対的に低い第２の電位レベルに遷移
   する途中で、前記第２の電流パスが有効となるように前
   記第２の電流パスの有効、無効を切り替える第２の切り
   替え素子と、 前記メインドライバ部のＮＭＯＳトランジスタのゲート
   に接続された第２のキャパシタと、 前記第２のキャパシタを放電するための第３の電流パス
   と、 前記第２のキャパシタを充電するための第４の電流パス
   と、 前記ＮＭＯＳトランジスタのゲート入力信号が前記第２
   の電位レベルの時に、前記第３の電流パスが有効となる
   ように前記第３の電流パスの有効、無効を切り替える第
   ３の切り替え素子と、 前記ＮＭＯＳトランジスタのゲート入力信号が前記第２
   の電位レベルから前記第１の電位レベルに遷移する途中
   で、前記第４の電流パスが有効となるように前記第４の
   電流パスの有効、無効を切り替える第４の切り替え素子
   と、 を具備することを特徴とする出力バッファ回路。
6. 【請求項６】 前記第１の切り替え素子および前記第４
   の切り替え素子は、内部回路から送られてくる信号をゲ
   ート入力信号とするＰＭＯＳトランジスタで構成され、
   前記第２の切り替え素子および前記第３の切り替え素子
   は、内部回路から送られてくる信号をゲート入力信号と
   するＮＭＯＳトランジスタで構成されていることを特徴
   とする請求項５記載の出力バッファ回路。