JPH09294063A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09294063A JPH09294063A JP8105492A JP10549296A JPH09294063A JP H09294063 A JPH09294063 A JP H09294063A JP 8105492 A JP8105492 A JP 8105492A JP 10549296 A JP10549296 A JP 10549296A JP H09294063 A JPH09294063 A JP H09294063A
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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Abstract
(57)【要約】
【課題】内部信号を授受する長い内部配線の信号伝達を
高速化し、内部電源線の電圧揺らぎを緩和する。 【解決手段】長い内部配線２を介して内部信号を授受す
るため、電源電位の２分の１の中間電位を発生する中間
電位発生器４と、入力端子１１に入力される内部信号の
立上り／立下りエッジに対応して中間電位を基準レベル
とした正／負パルス信号をそれぞれ生成し内部配線２を
駆動するドライバ回路１と、正／負パルス信号に対応し
て出力がセット／リセットされるレシーバ回路３と、を
備えている。
高速化し、内部電源線の電圧揺らぎを緩和する。 【解決手段】長い内部配線２を介して内部信号を授受す
るため、電源電位の２分の１の中間電位を発生する中間
電位発生器４と、入力端子１１に入力される内部信号の
立上り／立下りエッジに対応して中間電位を基準レベル
とした正／負パルス信号をそれぞれ生成し内部配線２を
駆動するドライバ回路１と、正／負パルス信号に対応し
て出力がセット／リセットされるレシーバ回路３と、を
備えている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に内部信号を授受する長い内部配線を有するＣＭ
ＯＳ論理ＬＳＩの半導体集積回路に関する。
し、特に内部信号を授受する長い内部配線を有するＣＭ
ＯＳ論理ＬＳＩの半導体集積回路に関する。
【０００２】
【従来の技術】近年のＣＭＯＳ論理ＬＳＩでは、高速化
および素子の集積度向上を図るため、素子および配線寸
法の微細化が進んでいる。この素子寸法の微細化は、Ｍ
ＯＳトランジスタの場合具体的には、チャネル長、ゲー
ト酸化膜厚並びにソース，ドレイン拡散層面積等の縮小
を意味し、トランジスタの駆動能力向上および集積度向
上につながる。従って、ＭＯＳトランジスタ単体の性能
向上に関しては、素子寸法を微細化するほど性能向上が
図られるという、スケーリング則が成り立っている。
および素子の集積度向上を図るため、素子および配線寸
法の微細化が進んでいる。この素子寸法の微細化は、Ｍ
ＯＳトランジスタの場合具体的には、チャネル長、ゲー
ト酸化膜厚並びにソース，ドレイン拡散層面積等の縮小
を意味し、トランジスタの駆動能力向上および集積度向
上につながる。従って、ＭＯＳトランジスタ単体の性能
向上に関しては、素子寸法を微細化するほど性能向上が
図られるという、スケーリング則が成り立っている。
【０００３】一方、配線寸法の微細化は、配線幅と配線
間隔で規定される配線ピッチを縮小することであり、孤
立配線の容量は低減されるものの隣接配線間の容量が増
加するため全体としては配線容量増加を招き、かつ配線
抵抗の増加も招く結果となる。従って、配線で生じる信
号の伝搬遅延、いわゆる配線遅延は、一般に前記配線容
量と配線抵抗に関して単調増加の関数であるため、配線
寸法のスケーリング則に従わない。このような理由によ
り、ＬＳＩの微細化に伴い信号の伝搬遅延時間の中で配
線遅延時間の占める割合が大きくなってくる。
間隔で規定される配線ピッチを縮小することであり、孤
立配線の容量は低減されるものの隣接配線間の容量が増
加するため全体としては配線容量増加を招き、かつ配線
抵抗の増加も招く結果となる。従って、配線で生じる信
号の伝搬遅延、いわゆる配線遅延は、一般に前記配線容
量と配線抵抗に関して単調増加の関数であるため、配線
寸法のスケーリング則に従わない。このような理由によ
り、ＬＳＩの微細化に伴い信号の伝搬遅延時間の中で配
線遅延時間の占める割合が大きくなってくる。
【０００４】図４は、従来のＣＭＯＳ論理回路で配線を
介して信号を伝達する回路を構成した例である。図４の
構成は、ドライバ回路１の入力端子１１に入力されたデ
ジタル信号は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
Ｓトランジスタで構成された２個のインバータ１８，１
９の直列接続回路を通してドライバの出力端子１２より
入力信号と同相で出力される。出力端子１２から出力さ
れた信号は、単位長さ当たりの容量Ｃ（ｐＦ／ｍｍ），
単位長さ当たりの抵抗Ｒ（Ω／ｍｍ）をもつ長さＬ（ｍ
ｍ）の配線２を伝送してレシーバ回路３の入力端子３１
に到達する。レシーバに入力した信号は、Ｐ型ＭＯＳト
ランジスタおよびＮ型ＭＯＳトランジスタで構成された
２個のインバータ３８，３９の直列接続回路を通してレ
シーバの出力端子３２より出力される。
介して信号を伝達する回路を構成した例である。図４の
構成は、ドライバ回路１の入力端子１１に入力されたデ
ジタル信号は、Ｐ型ＭＯＳトランジスタおよびＮ型ＭＯ
Ｓトランジスタで構成された２個のインバータ１８，１
９の直列接続回路を通してドライバの出力端子１２より
入力信号と同相で出力される。出力端子１２から出力さ
れた信号は、単位長さ当たりの容量Ｃ（ｐＦ／ｍｍ），
単位長さ当たりの抵抗Ｒ（Ω／ｍｍ）をもつ長さＬ（ｍ
ｍ）の配線２を伝送してレシーバ回路３の入力端子３１
に到達する。レシーバに入力した信号は、Ｐ型ＭＯＳト
ランジスタおよびＮ型ＭＯＳトランジスタで構成された
２個のインバータ３８，３９の直列接続回路を通してレ
シーバの出力端子３２より出力される。
【０００５】図４の回路においてドライバの入力信号が
ロウレベルからハイレベルに変化する信号をレシーバの
出力端子３２へ伝達する場合、配線容量Ｃl およびレシ
ーバの入力端子容量Ｃt への電荷供給は、ドライバの２
段目のインバータ１９のＰ型ＭＯＳトランジスタにより
おこなわれる。反対に、図４の回路においてドライバの
入力信号がハイレベルからロウレベルに変化する信号を
レシーバの出力端子３２へ伝達する場合、配線容量Ｃl
およびレシーバの入力端子容量Ｃt からの電荷の引き抜
きは、ドライバの２段目のインバータ１９のＮ型ＭＯＳ
トランジスタにより行われる。
ロウレベルからハイレベルに変化する信号をレシーバの
出力端子３２へ伝達する場合、配線容量Ｃl およびレシ
ーバの入力端子容量Ｃt への電荷供給は、ドライバの２
段目のインバータ１９のＰ型ＭＯＳトランジスタにより
おこなわれる。反対に、図４の回路においてドライバの
入力信号がハイレベルからロウレベルに変化する信号を
レシーバの出力端子３２へ伝達する場合、配線容量Ｃl
およびレシーバの入力端子容量Ｃt からの電荷の引き抜
きは、ドライバの２段目のインバータ１９のＮ型ＭＯＳ
トランジスタにより行われる。
【０００６】いま、電源電圧Ｖdd、出力インピーダンス
Ｚr ，Ｚf （Ｚr ：立上り，Ｚf ：立下り）のドライバ
回路１で、配線抵抗Ｒl ，配線容量Ｃl の配線，および
論理スレッショルド電圧Ｖt ，入力端子容量Ｃt のレシ
ーバ回路３を駆動した場合を考えると、配線遅延ｔpdl
(r)（立上り），ｔpdl(f)（立下り）は、次の，式
でそれぞれ与えられる。
Ｚr ，Ｚf （Ｚr ：立上り，Ｚf ：立下り）のドライバ
回路１で、配線抵抗Ｒl ，配線容量Ｃl の配線，および
論理スレッショルド電圧Ｖt ，入力端子容量Ｃt のレシ
ーバ回路３を駆動した場合を考えると、配線遅延ｔpdl
(r)（立上り），ｔpdl(f)（立下り）は、次の，式
でそれぞれ与えられる。
【０００７】
【０００８】（W.C.Elmore, "The transient response
of damped linear networks with particular regard t
o wide-band amplifiers", Journal of Applied Physic
s, Vol.19, No.1, pp.55-63, Jan.1948）現在の量産レ
ベルであるゲート長０．５μｍのＣＭＯＳプロセスを想
定して、単位長さ（１ｍｍ）当たりの容量Ｃ＝０．２ｐ
Ｆ／ｍｍ，単位長さ（１ｍｍ）当たりの抵抗Ｒ＝５０Ω
／ｍｍ，電源電圧Ｖdd＝３．３ｖ，ドライバ回路の出力
インピーダンスＺr ＝Ｚf ＝４００Ω，レシーバ回路の
論理スレッショルド電圧Ｖt ＝１．５ｖ，入力端子容量
Ｃt ＝２０ｆＦと仮定して配線長３ｍｍの場合の配線遅
延を計算すると、，式よりｔpdl(r)＝０．１７ｎ
ｓ，ｔpdl(f)＝０．２２ｎｓとなる。同様に配線長１０
ｍｍで配線遅延を求めると、ｔpdl(r)＝０．７９ｎｓ，
ｔpdl(f)＝１．０ｎｓとなる。０．５μｍＣＭＯＳプロ
セスでは、インバータゲート一段当たりの遅延がファン
アウト１の負荷で、約２００ｐｓであるから、上記配線
遅延は、配線長３ｍｍでインバータゲート一段分の遅延
と同等、配線長１０ｍｍの場合はインバータゲート遅延
の４〜５倍の遅延である。
of damped linear networks with particular regard t
o wide-band amplifiers", Journal of Applied Physic
s, Vol.19, No.1, pp.55-63, Jan.1948）現在の量産レ
ベルであるゲート長０．５μｍのＣＭＯＳプロセスを想
定して、単位長さ（１ｍｍ）当たりの容量Ｃ＝０．２ｐ
Ｆ／ｍｍ，単位長さ（１ｍｍ）当たりの抵抗Ｒ＝５０Ω
／ｍｍ，電源電圧Ｖdd＝３．３ｖ，ドライバ回路の出力
インピーダンスＺr ＝Ｚf ＝４００Ω，レシーバ回路の
論理スレッショルド電圧Ｖt ＝１．５ｖ，入力端子容量
Ｃt ＝２０ｆＦと仮定して配線長３ｍｍの場合の配線遅
延を計算すると、，式よりｔpdl(r)＝０．１７ｎ
ｓ，ｔpdl(f)＝０．２２ｎｓとなる。同様に配線長１０
ｍｍで配線遅延を求めると、ｔpdl(r)＝０．７９ｎｓ，
ｔpdl(f)＝１．０ｎｓとなる。０．５μｍＣＭＯＳプロ
セスでは、インバータゲート一段当たりの遅延がファン
アウト１の負荷で、約２００ｐｓであるから、上記配線
遅延は、配線長３ｍｍでインバータゲート一段分の遅延
と同等、配線長１０ｍｍの場合はインバータゲート遅延
の４〜５倍の遅延である。
【０００９】このように、ゲート長が０．５μｍ以下の
デバイスにおいては、配線長３ｍｍ以上の配線を介して
信号を伝搬する場合はゲート遅延よりも配線遅延の方が
大きくなる。微細化が進展すると上記，式上では、
トランジスタの駆動能力向上によりドライバ回路６０１
の出力インピーダンスＺr ，Ｚf は小さくなるが、Ｒl
，Ｃl は前述のようにスケーリング則に従わないた
め、ｔpdl(r)，ｔpdl(f)の値は同等か、増加する傾向に
ある。一方、ゲート遅延は、微細化のトランジスタの能
力向上によりスケーリングされて小さくなるため、式の
上からも微細化により配線遅延が信号の伝搬遅延全体に
占める割合が増加することがわかる。
デバイスにおいては、配線長３ｍｍ以上の配線を介して
信号を伝搬する場合はゲート遅延よりも配線遅延の方が
大きくなる。微細化が進展すると上記，式上では、
トランジスタの駆動能力向上によりドライバ回路６０１
の出力インピーダンスＺr ，Ｚf は小さくなるが、Ｒl
，Ｃl は前述のようにスケーリング則に従わないた
め、ｔpdl(r)，ｔpdl(f)の値は同等か、増加する傾向に
ある。一方、ゲート遅延は、微細化のトランジスタの能
力向上によりスケーリングされて小さくなるため、式の
上からも微細化により配線遅延が信号の伝搬遅延全体に
占める割合が増加することがわかる。
【００１０】
【発明が解決しようとする課題】従来のＣＭＯＳ論理回
路の大部分は、単一の論理スレッショルド電圧をもつド
ライバ回路−レシーバ回路間で信号の伝送をおこなう構
成である。このような構成では、デバイスがスケーリン
グ則に従って高性能化し、駆動能力が向上していくのに
対し、配線遅延はスケーリング則に従わないため、微細
化により配線遅延が信号の伝搬遅延全体に占める割合が
増加してくるという問題点が有った。
路の大部分は、単一の論理スレッショルド電圧をもつド
ライバ回路−レシーバ回路間で信号の伝送をおこなう構
成である。このような構成では、デバイスがスケーリン
グ則に従って高性能化し、駆動能力が向上していくのに
対し、配線遅延はスケーリング則に従わないため、微細
化により配線遅延が信号の伝搬遅延全体に占める割合が
増加してくるという問題点が有った。
【００１１】また、内部配線の配線容量および入出力端
子容量の駆動を高速化するほど、内部信号の立上り／立
下りエッジのそれぞれに対応して、内部電源線の電圧揺
らぎが大きくなるという問題点が有った。
子容量の駆動を高速化するほど、内部信号の立上り／立
下りエッジのそれぞれに対応して、内部電源線の電圧揺
らぎが大きくなるという問題点が有った。
【００１２】したがって、本発明の目的は、これらの技
術課題の少なくとも１つを解決するため、内部信号を授
受する長い内部配線の信号伝達を高速化し、内部電源線
の電圧揺らぎを緩和することにある。
術課題の少なくとも１つを解決するため、内部信号を授
受する長い内部配線の信号伝達を高速化し、内部電源線
の電圧揺らぎを緩和することにある。
【００１３】
【課題を解決するための手段】本発明は、内部信号を授
受する長い内部配線を有する半導体集積回路において、
電源電位および接地電位の中間電位を発生する中間電位
発生器と、前記内部信号の立上り／立下りエッジに対応
して前記中間電位を基準レベルとした正／負パルス信号
をそれぞれ生成し前記内部配線を駆動するドライバ回路
と、前記正／負パルス信号に対応して出力がセット／リ
セットされるレシーバ回路と、を備えている。
受する長い内部配線を有する半導体集積回路において、
電源電位および接地電位の中間電位を発生する中間電位
発生器と、前記内部信号の立上り／立下りエッジに対応
して前記中間電位を基準レベルとした正／負パルス信号
をそれぞれ生成し前記内部配線を駆動するドライバ回路
と、前記正／負パルス信号に対応して出力がセット／リ
セットされるレシーバ回路と、を備えている。
【００１４】また、前記ドライバ回路が、前記内部信号
の立上り／立下りエッジを検出し一定のパルス幅をもつ
エッジ検出信号を出力するエッジ検出回路と、前記エッ
ジ検出信号の制御により前記パルス幅期間に前記内部信
号を選択し前記パルス幅期間外に前記中間電位を選択し
出力するセレクタ回路と、を備えている。
の立上り／立下りエッジを検出し一定のパルス幅をもつ
エッジ検出信号を出力するエッジ検出回路と、前記エッ
ジ検出信号の制御により前記パルス幅期間に前記内部信
号を選択し前記パルス幅期間外に前記中間電位を選択し
出力するセレクタ回路と、を備えている。
【００１５】さらに、前記レシーバ回路が、前記正／負
パルス信号を入力し前記中間電位より高い論理スレッシ
ョルド値をもつ高スレッショルド回路と、前記正／負パ
ルス信号を入力し前記中間電位より低い論理スレッショ
ルド値をもつ低スレッショルド回路と、前記高スレッシ
ョルド回路および前記低スレッショルド回路の出力に対
応してセット／リセットされるＲＳフリップフロップ回
路と、を備えている。
パルス信号を入力し前記中間電位より高い論理スレッシ
ョルド値をもつ高スレッショルド回路と、前記正／負パ
ルス信号を入力し前記中間電位より低い論理スレッショ
ルド値をもつ低スレッショルド回路と、前記高スレッシ
ョルド回路および前記低スレッショルド回路の出力に対
応してセット／リセットされるＲＳフリップフロップ回
路と、を備えている。
【００１６】より下位の解決手段として、前記高スレッ
ショルド回路が、前記正／負パルス信号をゲート電極に
入力しドレイン電極を出力とする第一のＰおよびＮ型ト
ランジスタと、この第一のＮ型トランジスタのソース電
極と接地との間に接続され前記中間電位より高い論理ス
レッショルド値を設定する第一の設定手段と、を有し、
前記低スレッショルド回路が、前記正／負パルス信号を
ゲート電極に入力しドレイン電極を出力とする第二のＮ
およびＰ型トランジスタと、この第二のＰ型トランジス
タのソース電極と電源との間に接続され前記中間電位よ
り低い論理スレッショルド値を設定する第二の設定手段
と、を有している。
ショルド回路が、前記正／負パルス信号をゲート電極に
入力しドレイン電極を出力とする第一のＰおよびＮ型ト
ランジスタと、この第一のＮ型トランジスタのソース電
極と接地との間に接続され前記中間電位より高い論理ス
レッショルド値を設定する第一の設定手段と、を有し、
前記低スレッショルド回路が、前記正／負パルス信号を
ゲート電極に入力しドレイン電極を出力とする第二のＮ
およびＰ型トランジスタと、この第二のＰ型トランジス
タのソース電極と電源との間に接続され前記中間電位よ
り低い論理スレッショルド値を設定する第二の設定手段
と、を有している。
【００１７】また、前記第一の設定手段が、前記第一の
Ｎ型トランジスタのソース電極にゲート電極を接続しソ
ース電極を接地するＮ型トランジスタを備え、前記第二
の設定手段が、前記第二のＰ型トランジスタのソース電
極にゲート電極を接続しソース電極を電源に接続するＰ
型トランジスタを備えている。
Ｎ型トランジスタのソース電極にゲート電極を接続しソ
ース電極を接地するＮ型トランジスタを備え、前記第二
の設定手段が、前記第二のＰ型トランジスタのソース電
極にゲート電極を接続しソース電極を電源に接続するＰ
型トランジスタを備えている。
【００１８】さらに、前記中間電位が、前記電源電位の
２分の１に設定されている。
２分の１に設定されている。
【００１９】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２０】図１は、本発明の半導体集積回路の実施形
態を示す部分ブロック図である。図１を参照すると、本
実施形態の半導体集積回路は、長い内部配線２を介して
内部信号を授受するため、電源電位の２分の１の中間電
位を発生する中間電位発生器４と、入力端子１１に入力
される内部信号の立上り／立下りエッジに対応して中間
電位を基準レベルとした正／負パルス信号をそれぞれ生
成し内部配線２を駆動するドライバ回路１と、正／負パ
ルス信号に対応して出力がセット／リセットされるレシ
ーバ回路３と、を備えている。これら各ブロックの中、
ドライバ回路１およびレシーバ回路３は、本実施形態の
半導体集積回路の特徴部分であり、図面を参照して詳細
説明を続ける。
態を示す部分ブロック図である。図１を参照すると、本
実施形態の半導体集積回路は、長い内部配線２を介して
内部信号を授受するため、電源電位の２分の１の中間電
位を発生する中間電位発生器４と、入力端子１１に入力
される内部信号の立上り／立下りエッジに対応して中間
電位を基準レベルとした正／負パルス信号をそれぞれ生
成し内部配線２を駆動するドライバ回路１と、正／負パ
ルス信号に対応して出力がセット／リセットされるレシ
ーバ回路３と、を備えている。これら各ブロックの中、
ドライバ回路１およびレシーバ回路３は、本実施形態の
半導体集積回路の特徴部分であり、図面を参照して詳細
説明を続ける。
【００２１】図２は、本実施形態の半導体集積回路にお
けるドライバ回路１の詳細構成および動作を示す説明図
である。図２（Ａ）は、ドライバ回路１の詳細構成例を
示す回路図であり、図２（Ｂ）は、このドライバ回路１
の入力信号および出力信号を示す波形図である。このド
ライバ回路１は、通常のデジタル信号である内部信号を
入力端子１１に入力すると共に、中間電位発生器４から
中間電位を入力端子１３に入力し、内部にエッジ検出回
路１５，セレクタ回路１７などを備え、出力端子１２か
ら内部配線２を駆動している。
けるドライバ回路１の詳細構成および動作を示す説明図
である。図２（Ａ）は、ドライバ回路１の詳細構成例を
示す回路図であり、図２（Ｂ）は、このドライバ回路１
の入力信号および出力信号を示す波形図である。このド
ライバ回路１は、通常のデジタル信号である内部信号を
入力端子１１に入力すると共に、中間電位発生器４から
中間電位を入力端子１３に入力し、内部にエッジ検出回
路１５，セレクタ回路１７などを備え、出力端子１２か
ら内部配線２を駆動している。
【００２２】エッジ検出回路１５は、さらに、ディレイ
回路１５１，ＥＸ−ＯＲ（排他的論理和）回路１５２と
を有している。ディレイ回路１５１は内部信号を一定時
間だけ遅延し遅延信号を出力する。また、ＥＸ−ＯＲ回
路１５２は、内部信号，その遅延信号とをＥＸ−ＯＲ演
算し、ディレイ回路１５１のディレイ時間で規定される
一定のパルス幅をもつエッジ検出信号を出力する。
回路１５１，ＥＸ−ＯＲ（排他的論理和）回路１５２と
を有している。ディレイ回路１５１は内部信号を一定時
間だけ遅延し遅延信号を出力する。また、ＥＸ−ＯＲ回
路１５２は、内部信号，その遅延信号とをＥＸ−ＯＲ演
算し、ディレイ回路１５１のディレイ時間で規定される
一定のパルス幅をもつエッジ検出信号を出力する。
【００２３】セレクタ回路１７は、エッジ検出信号によ
り制御されるトランスファゲート回路１７１，スイッチ
付インバータ１７２とを有している。トランスファゲー
ト回路１７１は、エッジ検出信号のパルス幅期間外に中
間電位を選択し内部配線２に出力する。また、スイッチ
付インバータ１７２は、エッジ検出信号のパルス幅期間
に内部信号を選択し内部配線２に出力する。
り制御されるトランスファゲート回路１７１，スイッチ
付インバータ１７２とを有している。トランスファゲー
ト回路１７１は、エッジ検出信号のパルス幅期間外に中
間電位を選択し内部配線２に出力する。また、スイッチ
付インバータ１７２は、エッジ検出信号のパルス幅期間
に内部信号を選択し内部配線２に出力する。
【００２４】このドライバ回路１の動作を簡単に説明す
る。まず入力端子１１に入力される内部信号が変化する
と、エッジ検出回路１５において、内部信号の立上り／
立下りエッジに対応して、ディレイ回路１５１のディレ
イ時間で規定される一定のパルス幅をもつエッジ検出信
号が出力される。次に、セレクタ回路１７において、エ
ッジ検出信号のパルス幅期間に内部信号が選択され、そ
の後、パルス幅期間外に中間電位が選択される。これに
より、図２（Ｂ）に示されるように、中間電位を基準レ
ベルとした正／負パルス信号が、内部信号の立上り／立
下りエッジに対応して、出力端子１２から内部配線２に
それぞれ出力される。
る。まず入力端子１１に入力される内部信号が変化する
と、エッジ検出回路１５において、内部信号の立上り／
立下りエッジに対応して、ディレイ回路１５１のディレ
イ時間で規定される一定のパルス幅をもつエッジ検出信
号が出力される。次に、セレクタ回路１７において、エ
ッジ検出信号のパルス幅期間に内部信号が選択され、そ
の後、パルス幅期間外に中間電位が選択される。これに
より、図２（Ｂ）に示されるように、中間電位を基準レ
ベルとした正／負パルス信号が、内部信号の立上り／立
下りエッジに対応して、出力端子１２から内部配線２に
それぞれ出力される。
【００２５】図３は、本実施形態の半導体集積回路にお
けるレシーバ回路３の詳細構成および動作を示す説明図
であり、図３（Ａ）は、レシーバ回路３の詳細構成例を
示す回路図である。
けるレシーバ回路３の詳細構成および動作を示す説明図
であり、図３（Ａ）は、レシーバ回路３の詳細構成例を
示す回路図である。
【００２６】このレシーバ回路３は、中間電位を基準レ
ベルとした正／負パルス信号を内部配線２から入力端子
３１に入力し、ドライバ回路１の入力端子１１に入力さ
れた内部信号を復元し出力端子３２に出力する。そのた
め、中間電位を基準レベルとした正／負パルス信号を入
力し中間電位より高い論理スレッショルド値をもつイン
バータ回路である高スレッショルド回路３３と、中間電
位を基準レベルとした正／負パルス信号を入力し中間電
位より低い論理スレッショルド値をもつインバータ回路
である低スレッショルド回路３４と、これら高スレッシ
ョルド回路３３および低スレッショルド回路３４の出力
に対応してセット／リセットされ出力端子３２に出力す
るＲＳフリップフロップ回路３６と、を備えている。
ベルとした正／負パルス信号を内部配線２から入力端子
３１に入力し、ドライバ回路１の入力端子１１に入力さ
れた内部信号を復元し出力端子３２に出力する。そのた
め、中間電位を基準レベルとした正／負パルス信号を入
力し中間電位より高い論理スレッショルド値をもつイン
バータ回路である高スレッショルド回路３３と、中間電
位を基準レベルとした正／負パルス信号を入力し中間電
位より低い論理スレッショルド値をもつインバータ回路
である低スレッショルド回路３４と、これら高スレッシ
ョルド回路３３および低スレッショルド回路３４の出力
に対応してセット／リセットされ出力端子３２に出力す
るＲＳフリップフロップ回路３６と、を備えている。
【００２７】高スレッショルド回路３３は、さらに、正
／負パルス信号をゲート電極に入力しドレイン電極を出
力とするＰ型トランジスタ３３１，Ｎ型トランジスタ３
３２と、このＮ型トランジスタ３３２のソース電極と接
地との間に接続され中間電位より高い論理スレッショル
ド値を設定する第一の設定手段と、を有し、この第一の
設定手段として、Ｎ型トランジスタ３３２のソース電極
にゲート電極を接続しソース電極を接地するＮ型トラン
ジスタ３３３を備えている。
／負パルス信号をゲート電極に入力しドレイン電極を出
力とするＰ型トランジスタ３３１，Ｎ型トランジスタ３
３２と、このＮ型トランジスタ３３２のソース電極と接
地との間に接続され中間電位より高い論理スレッショル
ド値を設定する第一の設定手段と、を有し、この第一の
設定手段として、Ｎ型トランジスタ３３２のソース電極
にゲート電極を接続しソース電極を接地するＮ型トラン
ジスタ３３３を備えている。
【００２８】また、低スレッショルド回路３４は、正／
負パルス信号をゲート電極に入力しドレイン電極を出力
とするＮ型トランジスタ３４１およびＰ型トランジスタ
３４２と、このＰ型トランジスタ３４２のソース電極と
電源との間に接続され中間電位より低い論理スレッショ
ルド値を設定する第二の設定手段と、を有し、この第二
の設定手段として、Ｐ型トランジスタ３４２のソース電
極にゲート電極を接続しソース電極を電源に接続するＰ
型トランジスタ３４３を備えている。
負パルス信号をゲート電極に入力しドレイン電極を出力
とするＮ型トランジスタ３４１およびＰ型トランジスタ
３４２と、このＰ型トランジスタ３４２のソース電極と
電源との間に接続され中間電位より低い論理スレッショ
ルド値を設定する第二の設定手段と、を有し、この第二
の設定手段として、Ｐ型トランジスタ３４２のソース電
極にゲート電極を接続しソース電極を電源に接続するＰ
型トランジスタ３４３を備えている。
【００２９】次に、これら高スレッショルド回路３３，
低スレッショルド回路３４の入出力および電源電流特性
について詳細説明する。
低スレッショルド回路３４の入出力および電源電流特性
について詳細説明する。
【００３０】一般に、インバータ回路において、入力端
子の電位を接地電位から上昇させたとき、出力がハイレ
ベルからロウレベルへ変化する。そのためには、出力端
子から電源を見たインピーダンスが、出力端子から接地
を見たインピーダンスより大きい関係を作り出さなけれ
ばならない。また、逆に、入力端子の電位を電源電位か
ら下げてきたとき、出力がロウレベルからハイレベルへ
変化する。そのためには、反対に、出力端子から電源を
見たインピーダンスが、出力端子から接地を見たインピ
ーダンスより小さい関係を作り出さなければならない。
子の電位を接地電位から上昇させたとき、出力がハイレ
ベルからロウレベルへ変化する。そのためには、出力端
子から電源を見たインピーダンスが、出力端子から接地
を見たインピーダンスより大きい関係を作り出さなけれ
ばならない。また、逆に、入力端子の電位を電源電位か
ら下げてきたとき、出力がロウレベルからハイレベルへ
変化する。そのためには、反対に、出力端子から電源を
見たインピーダンスが、出力端子から接地を見たインピ
ーダンスより小さい関係を作り出さなければならない。
【００３１】高スレッショルド回路３３の場合、出力端
子から電源を見たインピーダンスはＰ型トランジスタ３
３１のチャネル抵抗でほぼ決定され、一方の出力端子か
ら接地を見たインピーダンスは、２つのＮ型ＭＯＳトラ
ンジスタ３３２，３３３のチャネル抵抗の直列合成抵抗
でほぼ決定される。従って、通常のＣＭＯＳインバータ
と比較すると、出力端子から電源を見たインピーダンス
は通常のＣＭＯＳインバータと変わらないが、出力端子
から接地を見たインピーダンスは、ゲートをドレインに
接続したＮＭＯＳトランジスタ３３３の働きにより、同
じ入力電位でも通常のＣＭＯＳインバータよりインピー
ダンスが高くなっている。従って、出力端子から電源を
見たインピーダンスと出力端子から接地を見たインピー
ダンスとの大小関係が、入力電圧の変化に対して通常の
ＣＭＯＳインバータよりも高い入力電位で変化するた
め、高スレッショルド回路３３は通常のＣＭＯＳインバ
ータよりも論理スレッショルド電圧が高くなる。
子から電源を見たインピーダンスはＰ型トランジスタ３
３１のチャネル抵抗でほぼ決定され、一方の出力端子か
ら接地を見たインピーダンスは、２つのＮ型ＭＯＳトラ
ンジスタ３３２，３３３のチャネル抵抗の直列合成抵抗
でほぼ決定される。従って、通常のＣＭＯＳインバータ
と比較すると、出力端子から電源を見たインピーダンス
は通常のＣＭＯＳインバータと変わらないが、出力端子
から接地を見たインピーダンスは、ゲートをドレインに
接続したＮＭＯＳトランジスタ３３３の働きにより、同
じ入力電位でも通常のＣＭＯＳインバータよりインピー
ダンスが高くなっている。従って、出力端子から電源を
見たインピーダンスと出力端子から接地を見たインピー
ダンスとの大小関係が、入力電圧の変化に対して通常の
ＣＭＯＳインバータよりも高い入力電位で変化するた
め、高スレッショルド回路３３は通常のＣＭＯＳインバ
ータよりも論理スレッショルド電圧が高くなる。
【００３２】一方、低スレッショルド回路３４の場合、
反対に、出力端子から電源を見たインピーダンスは２つ
のＰ型ＭＯＳトランジスタ３４２，３４３のチャネル抵
抗の直列合成抵抗でほぼ決定され、出力端子から接地を
見たインピーダンスは、Ｎ型ＭＯＳトランジスタ３４１
のチャネル抵抗でほぼ決定される。従って、通常のＣＭ
ＯＳインバータと比較すると、出力端子から接地を見た
インピーダンスは通常のＣＭＯＳインバータの場合と変
わらないが、出力端子から電源を見たインピーダンス
は、ゲートをドレインに接続したＰ型ＭＯＳトランジス
タ３４３の働きにより、同じ入力電位でも通常のＣＭＯ
Ｓインバータよりインピーダンスが高くなっている。従
って、出力端子から電源を見たインピーダンスと出力端
子から接地を見たインピーダンスとの大小関係が、入力
電圧の変化に対して通常のＣＭＯＳインバータよりも低
い入力電位で変化するため、低スレッショルド回路３４
は通常のＣＭＯＳインバータよりも論理スレッショルド
電圧が低くなる。
反対に、出力端子から電源を見たインピーダンスは２つ
のＰ型ＭＯＳトランジスタ３４２，３４３のチャネル抵
抗の直列合成抵抗でほぼ決定され、出力端子から接地を
見たインピーダンスは、Ｎ型ＭＯＳトランジスタ３４１
のチャネル抵抗でほぼ決定される。従って、通常のＣＭ
ＯＳインバータと比較すると、出力端子から接地を見た
インピーダンスは通常のＣＭＯＳインバータの場合と変
わらないが、出力端子から電源を見たインピーダンス
は、ゲートをドレインに接続したＰ型ＭＯＳトランジス
タ３４３の働きにより、同じ入力電位でも通常のＣＭＯ
Ｓインバータよりインピーダンスが高くなっている。従
って、出力端子から電源を見たインピーダンスと出力端
子から接地を見たインピーダンスとの大小関係が、入力
電圧の変化に対して通常のＣＭＯＳインバータよりも低
い入力電位で変化するため、低スレッショルド回路３４
は通常のＣＭＯＳインバータよりも論理スレッショルド
電圧が低くなる。
【００３３】図３（Ｂ）は、これら高スレッショルド回
路３３，低スレッショルド回路３４などレシーバ回路３
内の回路の入出力および電源電流特性を示す特性図であ
る。高スレッショルド回路３３，低スレッショルド回路
３４の回路シミュレーションによるＤＣ解析結果を示し
ている。図３（Ｂ）を参照して説明すると、この特性図
では、横軸を入力電圧とし、左縦軸を入出力電圧とし、
右縦軸を電源電流として、入力信号曲線７３１，出力電
圧曲線７３３および７３４，電源電流曲線８３３および
８３４が示されている。入力信号曲線７３１は、図１の
レシーバ回路の入力端子３１に入力される入力信号を示
し、出力電圧曲線７３３，７３４は、高スレッショルド
回路３３，低スレッショルド回路３４の出力電圧特性を
それぞれ示し、電源電流曲線８３３，８３４は、高スレ
ッショルド回路３３，低スレッショルド回路３４の電源
電流特性をそれぞれ示している。
路３３，低スレッショルド回路３４などレシーバ回路３
内の回路の入出力および電源電流特性を示す特性図であ
る。高スレッショルド回路３３，低スレッショルド回路
３４の回路シミュレーションによるＤＣ解析結果を示し
ている。図３（Ｂ）を参照して説明すると、この特性図
では、横軸を入力電圧とし、左縦軸を入出力電圧とし、
右縦軸を電源電流として、入力信号曲線７３１，出力電
圧曲線７３３および７３４，電源電流曲線８３３および
８３４が示されている。入力信号曲線７３１は、図１の
レシーバ回路の入力端子３１に入力される入力信号を示
し、出力電圧曲線７３３，７３４は、高スレッショルド
回路３３，低スレッショルド回路３４の出力電圧特性を
それぞれ示し、電源電流曲線８３３，８３４は、高スレ
ッショルド回路３３，低スレッショルド回路３４の電源
電流特性をそれぞれ示している。
【００３４】この回路シミュレーションは、各トランジ
スタのゲート長Ｌを０．５μｍとし、Ｐ型トランジスタ
３３１，３４２，３４３のゲート幅Ｗをそれぞれ１０μ
ｍ，５μｍ，５μｍとし、Ｎ型トランジスタ３３２，３
３３，３４１のゲート幅Ｗはそれぞれ５ｍ，５μｍ，１
０μｍとし、ＮおよびＰ型トランジスタのスレッショル
ド電圧Ｖtn，Ｖtpをそれぞれ０．６ｖ，−０．６ｖと
し、電源電圧Ｖddを３．３ｖとする設定条件で行った。
スタのゲート長Ｌを０．５μｍとし、Ｐ型トランジスタ
３３１，３４２，３４３のゲート幅Ｗをそれぞれ１０μ
ｍ，５μｍ，５μｍとし、Ｎ型トランジスタ３３２，３
３３，３４１のゲート幅Ｗはそれぞれ５ｍ，５μｍ，１
０μｍとし、ＮおよびＰ型トランジスタのスレッショル
ド電圧Ｖtn，Ｖtpをそれぞれ０．６ｖ，−０．６ｖと
し、電源電圧Ｖddを３．３ｖとする設定条件で行った。
【００３５】高スレッショルド回路３３の出力電圧曲線
７３３より、この回路の論理スレッショルド電圧は約
２．２ｖ，低スレッショルド回路３４の出力電圧曲線７
３４より、この回路の論理スレッショルド電圧は０．８
ｖであることがわかる。また、高スレッショルド回路３
３，低スレッショルド回路３４の電源電流曲線８３３，
８３４をみると、電源電圧の１／２電位（＝１．６５
ｖ）付近ではほとんど電流値が０となっており、貫通電
流が生じない。これは、ゲートをドレインに接続したＮ
型ＭＯＳトランジスタ３３３，Ｐ型トランジスタ３４３
とが、高スレッショルド回路３３，低スレッショルド回
路３４において、それぞれ電源電流のリミッタとして働
いているためである。
７３３より、この回路の論理スレッショルド電圧は約
２．２ｖ，低スレッショルド回路３４の出力電圧曲線７
３４より、この回路の論理スレッショルド電圧は０．８
ｖであることがわかる。また、高スレッショルド回路３
３，低スレッショルド回路３４の電源電流曲線８３３，
８３４をみると、電源電圧の１／２電位（＝１．６５
ｖ）付近ではほとんど電流値が０となっており、貫通電
流が生じない。これは、ゲートをドレインに接続したＮ
型ＭＯＳトランジスタ３３３，Ｐ型トランジスタ３４３
とが、高スレッショルド回路３３，低スレッショルド回
路３４において、それぞれ電源電流のリミッタとして働
いているためである。
【００３６】すなわち、このレシーバ回路３は、これら
高スレッショルド回路３３，低スレッショルド回路３４
の電圧波形のうち一方を反転させ、他方をそのままの論
理でＲＳフリップフロップ３６に入力することにより、
２つの論理スレッショルド電圧を有し、かつ電源電圧の
１／２電位を印加しても貫通電流を生じないシュミット
バッファ回路を構成している。
高スレッショルド回路３３，低スレッショルド回路３４
の電圧波形のうち一方を反転させ、他方をそのままの論
理でＲＳフリップフロップ３６に入力することにより、
２つの論理スレッショルド電圧を有し、かつ電源電圧の
１／２電位を印加しても貫通電流を生じないシュミット
バッファ回路を構成している。
【００３７】次に、本実施形態の半導体集積回路の作用
・動作について、図１を参照し説明する。
・動作について、図１を参照し説明する。
【００３８】仮に、ドライバ回路１の入力端子１１に図
１（Ｂ）に示す入力信号が入力されたとすると、ドライ
バ回路１の出力端子１２の出力信号は、図１（Ｂ）に示
す出力信号のようになる。いま、電源電圧Ｖdd、出力イ
ンピーダンスＺr ，Ｚf （Ｚr ：立上り，Ｚf ：立下
り）のドライバ回路１で、配線抵抗Ｒl ，配線容量Ｃl
の内部配線２と、２つの論理スレッショルド電圧ＶtH，
ＶtL（ＶtH＞ＶtL）を有する入力端子容量Ｃt のレシー
バ回路３を駆動した場合を考えると、配線遅延ｔpdl(r)
（立上り），ｔpdl(f)（立下り）は、次の，式でそ
れぞれ与えられる。
１（Ｂ）に示す入力信号が入力されたとすると、ドライ
バ回路１の出力端子１２の出力信号は、図１（Ｂ）に示
す出力信号のようになる。いま、電源電圧Ｖdd、出力イ
ンピーダンスＺr ，Ｚf （Ｚr ：立上り，Ｚf ：立下
り）のドライバ回路１で、配線抵抗Ｒl ，配線容量Ｃl
の内部配線２と、２つの論理スレッショルド電圧ＶtH，
ＶtL（ＶtH＞ＶtL）を有する入力端子容量Ｃt のレシー
バ回路３を駆動した場合を考えると、配線遅延ｔpdl(r)
（立上り），ｔpdl(f)（立下り）は、次の，式でそ
れぞれ与えられる。
【００３９】
【００４０】従来例の場合と同様に、現在の量産レベル
であるゲート長０．５μｍのＣＭＯＳプロセスを想定し
て、単位長さ当たりの容量Ｃ＝０．２ｐＦ／ｍｍ，単位
長さ当たりの抵抗Ｒ＝５０Ω／ｍｍ，電源電圧Ｖdd＝
３．３ｖ，ドライバ回路の出力インピーダンスＺｒ＝Ｚ
ｆ＝４００Ωとし、レシーバ回路３の論理スレッショル
ド電圧ＶtH，ＶtLを２．２ｖ，０．８ｖとし、入力端子
容量Ｃｔを２０ｆＦと仮定して配線長３ｍｍの場合の配
線遅延を計算すると、，式より配線遅延ｔpdl(r)＝
０．１２ｎｓ，ｔpdl(f)＝０．２１ｎｓとなる。同様
に、配線長１０ｍｍで配線遅延を求めると、配線遅延ｔ
pdl(r)＝０．５５ｎｓ，ｔpdl(f)＝０．９８ｎｓとな
る。このように、２種類の論理スレッショルド電圧をも
つレシーバ回路３を用いることで配線遅延を低減可能で
あり、配線が長いほどその効果は大きくなる。
であるゲート長０．５μｍのＣＭＯＳプロセスを想定し
て、単位長さ当たりの容量Ｃ＝０．２ｐＦ／ｍｍ，単位
長さ当たりの抵抗Ｒ＝５０Ω／ｍｍ，電源電圧Ｖdd＝
３．３ｖ，ドライバ回路の出力インピーダンスＺｒ＝Ｚ
ｆ＝４００Ωとし、レシーバ回路３の論理スレッショル
ド電圧ＶtH，ＶtLを２．２ｖ，０．８ｖとし、入力端子
容量Ｃｔを２０ｆＦと仮定して配線長３ｍｍの場合の配
線遅延を計算すると、，式より配線遅延ｔpdl(r)＝
０．１２ｎｓ，ｔpdl(f)＝０．２１ｎｓとなる。同様
に、配線長１０ｍｍで配線遅延を求めると、配線遅延ｔ
pdl(r)＝０．５５ｎｓ，ｔpdl(f)＝０．９８ｎｓとな
る。このように、２種類の論理スレッショルド電圧をも
つレシーバ回路３を用いることで配線遅延を低減可能で
あり、配線が長いほどその効果は大きくなる。
【００４１】また、本実施形態における２種類の論理ス
レッショルド電圧を有するレシーバ回路３は、電源電圧
の１／２電位が入力されても貫通電流はほとんど生じな
いため、定常状態での消費電力の増加はない。
レッショルド電圧を有するレシーバ回路３は、電源電圧
の１／２電位が入力されても貫通電流はほとんど生じな
いため、定常状態での消費電力の増加はない。
【００４２】
【発明の効果】以上説明したように、本発明による半導
体集積回路は、長い内部配線を介して内部信号を授受す
るため、内部信号の立上り／立下りエッジに対応して電
源電位の中間電位を基準レベルとした正／負パルス信号
を内部配線にそれぞれ出力し、この内部配線上の正／負
パルス信号に対応して、２つの論理スレッショルド電圧
を有し、出力がセット／リセットされるシュミット回路
を備えている。そのため、中間電位による貫通電流の増
加も無く、内部配線による配線遅延を低減可能であり、
内部信号を授受する内部配線が長いほど、内部配線を介
した信号伝達を高速化できる。
体集積回路は、長い内部配線を介して内部信号を授受す
るため、内部信号の立上り／立下りエッジに対応して電
源電位の中間電位を基準レベルとした正／負パルス信号
を内部配線にそれぞれ出力し、この内部配線上の正／負
パルス信号に対応して、２つの論理スレッショルド電圧
を有し、出力がセット／リセットされるシュミット回路
を備えている。そのため、中間電位による貫通電流の増
加も無く、内部配線による配線遅延を低減可能であり、
内部信号を授受する内部配線が長いほど、内部配線を介
した信号伝達を高速化できる。
【００４３】また、内部配線の配線容量および入出力端
子容量の充放電電流が、中間電位を基準レベルとした正
／負パルス信号の立上り／立下りエッジのそれぞれに対
応して分散化および小振幅化される。そのため、内部配
線を駆動するとき、内部電源線の電圧揺らぎが緩和され
るなどの効果がある。
子容量の充放電電流が、中間電位を基準レベルとした正
／負パルス信号の立上り／立下りエッジのそれぞれに対
応して分散化および小振幅化される。そのため、内部配
線を駆動するとき、内部電源線の電圧揺らぎが緩和され
るなどの効果がある。
【図１】本発明の半導体集積回路の実施形態を示す部分
ブロック図である。
ブロック図である。
【図２】図１の半導体集積回路におけるドライバ回路１
の詳細構成および動作を示す説明図である。
の詳細構成および動作を示す説明図である。
【図３】図１の半導体集積回路におけるレシーバ回路３
の詳細構成および動作を示す説明図である。
の詳細構成および動作を示す説明図である。
【図４】従来の半導体集積回路の構成例を示す部分ブロ
ック図である。
ック図である。
１ ドライバ回路 ２ 内部配線 ３ レシーバ回路 ４ 中間電位発生器 １１，１３，３１ 入力端子 １２，３２ 出力端子 １４，１６，１８，１９，３５，３８，３９ インバ
ータ １５ エッジ検出回路 １７ セレクタ回路 ３３ 高スレッショルド回路 ３４ 低スレッショルド回路 ３６ ＲＳフリップフロップ回路 １５１ ディレイ回路 １５２ ＥＸ−ＯＲ回路 １７１ トランスファゲート回路 １７２ スイッチ付インバータ回路 ３３１，３４２，３４３ Ｐ型ＭＯＳトランジスタ ３３２，３３３，３４１ Ｎ型ＭＯＳトランジスタ ７３１ 入力信号曲線 ７３３，７３４ 出力電圧曲線 ８３３，８３４ 電源電流曲線 Ｒl 内部配線抵抗 Ｃl 内部配線容量 Ｃt レシーバの入力端子容量
ータ １５ エッジ検出回路 １７ セレクタ回路 ３３ 高スレッショルド回路 ３４ 低スレッショルド回路 ３６ ＲＳフリップフロップ回路 １５１ ディレイ回路 １５２ ＥＸ−ＯＲ回路 １７１ トランスファゲート回路 １７２ スイッチ付インバータ回路 ３３１，３４２，３４３ Ｐ型ＭＯＳトランジスタ ３３２，３３３，３４１ Ｎ型ＭＯＳトランジスタ ７３１ 入力信号曲線 ７３３，７３４ 出力電圧曲線 ８３３，８３４ 電源電流曲線 Ｒl 内部配線抵抗 Ｃl 内部配線容量 Ｃt レシーバの入力端子容量
Claims (6)
- 【請求項１】 内部信号を授受する長い内部配線を有す
る半導体集積回路において、電源電位および接地電位の
中間電位を発生する中間電位発生器と、前記内部信号の
立上り／立下りエッジに対応して前記中間電位を基準レ
ベルとした正／負パルス信号をそれぞれ生成し前記内部
配線を駆動するドライバ回路と、前記正／負パルス信号
に対応して出力がセット／リセットされるレシーバ回路
と、を備えることを特徴とする半導体集積回路。 - 【請求項２】 前記ドライバ回路が、前記内部信号の立
上り／立下りエッジを検出し一定のパルス幅をもつエッ
ジ検出信号を出力するエッジ検出回路と、前記エッジ検
出信号の制御により前記パルス幅期間に前記内部信号を
選択し前記パルス幅期間外に前記中間電位を選択し出力
するセレクタ回路と、を備える、請求項１記載の半導体
集積回路。 - 【請求項３】 前記レシーバ回路が、前記正／負パルス
信号を入力し前記中間電位より高い論理スレッショルド
値をもつ高スレッショルド回路と、前記正／負パルス信
号を入力し前記中間電位より低い論理スレッショルド値
をもつ低スレッショルド回路と、前記高スレッショルド
回路および前記低スレッショルド回路の出力に対応して
セット／リセットされるＲＳフリップフロップ回路と、
を備える、請求項１または２記載の半導体集積回路。 - 【請求項４】 前記高スレッショルド回路が、前記正／
負パルス信号をゲート電極に入力しドレイン電極を出力
とする第一のＰおよびＮ型トランジスタと、この第一の
Ｎ型トランジスタのソース電極と接地との間に接続され
前記中間電位より高い論理スレッショルド値を設定する
第一の設定手段と、を有し、前記低スレッショルド回路
が、前記正／負パルス信号をゲート電極に入力しドレイ
ン電極を出力とする第二のＮおよびＰ型トランジスタ
と、この第二のＰ型トランジスタのソース電極と電源と
の間に接続され前記中間電位より低い論理スレッショル
ド値を設定する第二の設定手段と、を有する、請求項３
記載の半導体集積回路。 - 【請求項５】 前記第一の設定手段が、前記第一のＮ型
トランジスタのソース電極にゲート電極を接続しソース
電極を接地するＮ型トランジスタを備え、前記第二の設
定手段が、前記第二のＰ型トランジスタのソース電極に
ゲート電極を接続しソース電極を電源に接続するＰ型ト
ランジスタを備える、請求項４記載の半導体集積回路。 - 【請求項６】 前記中間電位が、前記電源電位の２分の
１に設定される、請求項１，２，３，４または５記載の
半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10549296A JP3192086B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
| KR1019970015406A KR100246152B1 (ko) | 1996-04-25 | 1997-04-24 | 신호 전송용의 긴 내부 배선을 구비한 cmos 논리 집적 회로 |
| US08/847,810 US5754068A (en) | 1996-04-25 | 1997-04-25 | CMOS logic LSI having a long internal wiring conductor for signal transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10549296A JP3192086B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09294063A true JPH09294063A (ja) | 1997-11-11 |
| JP3192086B2 JP3192086B2 (ja) | 2001-07-23 |
Family
ID=14409105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10549296A Expired - Fee Related JP3192086B2 (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5754068A (ja) |
| JP (1) | JP3192086B2 (ja) |
| KR (1) | KR100246152B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372303B2 (en) | 2006-01-12 | 2008-05-13 | Fujitsu Limited | Semiconductor integrated circuit |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3451579B2 (ja) * | 1997-03-03 | 2003-09-29 | 日本電信電話株式会社 | 自己同期型パイプラインデータパス回路 |
| US6462604B1 (en) * | 2001-05-02 | 2002-10-08 | Sun Microsystems, Inc. | Clock noise reduction apparatus |
| US6429722B1 (en) * | 2001-05-01 | 2002-08-06 | Sun Microsystems, Inc. | Clock noise reduction method |
| JP2005510899A (ja) * | 2001-08-09 | 2005-04-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 電子装置及びパワーアップ方法 |
| GB2413869B (en) * | 2002-02-15 | 2006-09-27 | Multigig Ltd | Blip mode driver |
| US6992512B1 (en) * | 2003-03-25 | 2006-01-31 | National Semiconductor Corporation | Output buffer |
| US10142097B2 (en) | 2016-09-19 | 2018-11-27 | Synopsys, Inc. | System for serializing high speed data signals |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3333116A (en) * | 1964-12-01 | 1967-07-25 | Sperry Rand Corp | Tunnel diode to transistor interface circuit for interconnecting high speed circuitry to relatively slower speed circuitry |
| JPS62120717A (ja) * | 1985-11-20 | 1987-06-02 | Mitsubishi Electric Corp | 半導体回路 |
| US4988901A (en) * | 1988-04-15 | 1991-01-29 | Sharp Kabushiki Kaisha | Pulse detecting device for detecting and outputting a pulse signal related to the slower frequency input pulse |
| JPH07118947B2 (ja) * | 1988-12-05 | 1995-12-18 | 日本電気株式会社 | 半導体装置 |
| JPH04120817A (ja) * | 1990-09-11 | 1992-04-21 | Mitsubishi Electric Corp | Ｌｓｉ回路の出力バッファ回路 |
-
1996
- 1996-04-25 JP JP10549296A patent/JP3192086B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-24 KR KR1019970015406A patent/KR100246152B1/ko not_active IP Right Cessation
- 1997-04-25 US US08/847,810 patent/US5754068A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7372303B2 (en) | 2006-01-12 | 2008-05-13 | Fujitsu Limited | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5754068A (en) | 1998-05-19 |
| JP3192086B2 (ja) | 2001-07-23 |
| KR100246152B1 (ko) | 2000-03-15 |
| KR970072379A (ko) | 1997-11-07 |
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