KR970072379A - 신호 전송용의 긴 내부 배선을 구비한 cmos 논리 집적 회로 - Google Patents

신호 전송용의 긴 내부 배선을 구비한 cmos 논리 집적 회로 Download PDF

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Abstract

내부 신호를 전송하기 위한 내부 배선을 구비한 반도체 집적 회로에 있어서, 중간 전압 생성기는 전원 전압의 1/2과 동일한 중간 전압을 생성하며, 구동기 회로는 중간 전압과 내부 신호를 수신하고 내부 신호의 상승/하강에지에 응답하여 중간전압을 기준 레벨로 갖는 포지티브/네가티브 펄스 신호를 배선상으로 전송한다. 수신기 회로는 내부 배선을 통해 전송된 포지티브/네가티브 펄스 신호를 수신한다. 수신기 회로의 출력은 포지티브/네가티브 펄스 신호의 포지티브 펄스에 응답하여 설정되며, 포지티브/네가티브 펄스 신호의 네가타브 펄스에 응답하여 재설정된다.

Description

신호 전송용의 긴 내부 배선을 구비한 CMOS 논리 집적 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 집적 회로의 신호 전송 회로의 일 실시예의 회로도.

Claims (7)

  1. 내부 신호를 전송하기 위한 내부 배선을 구비한 반도체 집적 회로에 있어서, 전원 전압과 접지 레벨 사이의 중간 전압을 생성하기 위한 중간 전압 생성기; 상기 중간 전압 및 상기 내부 신호를 수신하고, 상기 내부신호의 상승/하강에지에 응답하여 상기 중간 전압을 기준 레벨로서 갖는 포지티브/네가티브 펄스 신호를 생성하며, 상기 생성된 포지티브/네가티브 펄스 신호로 상기 내부 배선을 구동하기 위한 구동기 회로; 및 상기 내부 배선을 통해 전송되는 상기 포지티브/네가티브 펄스 신호를 수신하며, 상기 포지티브/네가티브 펄스 신호에 응답하여 설정 및 재설정되는 출력을 구비한 수신기 회로를 포함하는 반도체 칩의 집적 회로.
  2. 제1항에 있어서, 상기 구동기 회로는 상기 내부 신호를 수신하며, 상기 내부 신호의 상승 에지 및 하강에지 각각에 응답하여 일정한 펄스 폭을 가진 펄스 형태의 에지 검출 신호를 생성하기 위한 에지 검출기 회로; 및 상기 내부 신호 및 상기 중간 전압을 수신하며, 상기 에지 검출 신호에 의해 제어되어 상기 포지티브/네가티브 펄스 신호가 상기 에지 검출 신호의 상기 일정 펄스 폭의 지속 시간 동안에는 상기 내부 신호에 의해 구성되고 상기 에지 검출 신호의 상기 일정 펄스 폭의 지속 시간이 아닌 나머지 시간 동안에는 상기 중간 전압에 의해 구성되도록, 상기 에지 검출 신호의 상기 일정 펄스 폭의 지속 시간 동안에는 상기 내부 신호를 출력하고, 상기 에지 검출 신호의 상기 일정 펄스 폭의 지속 시간이 아닌 나머지 시간 동안에는 상기 중간 전압을 출력하는 선택기 회로를 포함하는 반도체 집적 회로.
  3. 제1항 또는 제2항에 있어서, 상기 수신기 회로는 상기 포지티브/네가티브 펄스 신호를 수신하며, 상기 중간 전압보다 높은 논리 임계 전압을 갖는 고 임계 회로; 상기 포지티브/네가티브 펄스 신호를 수신하며, 상기 중간 전압보다 낮은 논리 임계 전압을 갖는 저 임계 회로; 및 상기 고 임계 회로의 출력 및 상기 저 임계 회로의 출력에 의해 설정 및 재설정되는 재설정/설정 플립플롭을 포함하는 반도체 집적 회로.
  4. 제3항에 있어서, 상기 고 임계 회로는 직렬 접속되고 상기 포지티브/네가티브 펄스 신호를 수신하도록 공통 접속된 각각의 게이트들 및 상기 재설정/설정 플립플롭의 설정 입력에 접속된 공통 접속 드레인들을 구비한 제1PMOS 트랜지스터 및 제1NMOS트랜지스터로 구성된 제1CMOS 인버터; 및 상기 제1NMOS 트랜지스터의 소스와 접지 사이에 접속되어 상기 고 임계 회로가 상기 중간 전압보다 높은 논리 임계 전압을 갖도록 하기위한 제1임계 레벨 설정 수단을 포함하며, 상기 저 임계 회로는 직렬 접속되고 상기 포지티브/네가티브 펄스신호를 수신하도록 공통 접속된 각각의 게이트들 및 상기 재설정/설정 플립플롭의 재설정 입력에 접속된 공통접속 드레인들을 구비한 제2PMOS 트랜지스터 및 제2NMOS 트랜지스터로 구성된 제2CMOS 인버터; 및 상기 제2PMOS 트랜지스터의 소스와 전원 전압 사이에 접속되어 상기 저 임계 회로가 상기 중간 전압보다 낮은 논리 임계 전압을 갖도록 하기 위한 제2임계 레벨 설정 수단을 포함하는 반도체 집적 회로.
  5. 제4항에 있어서, 상기 제1임계 레벨 설정 수단은 상기 제1NMOS 트랜지스터의 상기 소스에 공통 접속된 게이트와 드레인, 및 접지에 접속된 소스를 구비한 제3NMOS 트랜지스터로 구성되며, 상기 제2임계 레벨 설정수단은 상기 제2PMOS 트랜지스터의 상기 소스에 공통 접속된 게이트와 드레인, 및 상기 전원 전압에 접속된 소스를 구비한 제3PMOS 트랜지스터로 구성된 반도체 집적 회로.
  6. 제1항 또는 제2항에 있어서, 상기 중간 전압은 상기 전원 전압의 1/2과 동일한 반도체 집적 회로.
  7. 제3항에 있어서, 상기 중간 전압은 상기 전원 전압의 1/2과 동일한 반도체 집적 회로.
    ※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
KR1019970015406A 1996-04-25 1997-04-24 신호 전송용의 긴 내부 배선을 구비한 cmos 논리 집적 회로 KR100246152B1 (ko)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3451579B2 (ja) * 1997-03-03 2003-09-29 日本電信電話株式会社 自己同期型パイプラインデータパス回路
US6462604B1 (en) * 2001-05-02 2002-10-08 Sun Microsystems, Inc. Clock noise reduction apparatus
US6429722B1 (en) * 2001-05-01 2002-08-06 Sun Microsystems, Inc. Clock noise reduction method
WO2003015279A2 (en) * 2001-08-09 2003-02-20 Koninklijke Philips Electronics N.V. Electronic device and powerup method
GB2414094A (en) * 2002-02-15 2005-11-16 Multigig Ltd Designing Rotary Clock Integrated Circuits
US6992512B1 (en) * 2003-03-25 2006-01-31 National Semiconductor Corporation Output buffer
JP4804926B2 (ja) 2006-01-12 2011-11-02 富士通セミコンダクター株式会社 半導体集積回路
US10142097B2 (en) * 2016-09-19 2018-11-27 Synopsys, Inc. System for serializing high speed data signals

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3333116A (en) * 1964-12-01 1967-07-25 Sperry Rand Corp Tunnel diode to transistor interface circuit for interconnecting high speed circuitry to relatively slower speed circuitry
JPS62120717A (ja) * 1985-11-20 1987-06-02 Mitsubishi Electric Corp 半導体回路
US4988901A (en) * 1988-04-15 1991-01-29 Sharp Kabushiki Kaisha Pulse detecting device for detecting and outputting a pulse signal related to the slower frequency input pulse
JPH07118947B2 (ja) * 1988-12-05 1995-12-18 日本電気株式会社 半導体装置
JPH04120817A (ja) * 1990-09-11 1992-04-21 Mitsubishi Electric Corp Ｌｓｉ回路の出力バッファ回路

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US5754068A (en) 1998-05-19
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