JP4804926B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、半導体集積回路の消費電力を低減する技術に関する。

近時、電池を使用して駆動される携帯用電子機器（携帯電話など）が普及してきている。これらの携帯用電子機器に搭載される半導体集積回路に対しては、電子機器の高機能化を可能にするために高速動作であること、電池の長時間使用を可能にするために低消費電力であることが強く要求されている。
複数の回路ブロックで構成される半導体集積回路では、回路ブロック間で信号を伝送するためのブロック間信号線（グローバル信号線）の配線長が増加する傾向にあり、ブロック間信号線の配線長の増加が半導体集積回路の性能（動作速度や消費電力など）を低下させる大きな要因の一つとなっている。そこで、配線長が長い信号線を有する半導体集積回路の性能を改善する技術の開発が進んでいる。例えば、特許文献１には、配線長が長い信号線による信号伝送を高速化し、電源線の電圧ゆらぎを緩和する技術が開示されている。

また、特許文献２には、半導体記憶装置において、データ線の電位を予め中間電位にイコライズする場合でも、データ線に接続される回路で貫通電流が流れることを防止する技術が開示されている。
特開平９−２９４０６３号公報 特開平９−１９０６９３号公報

近時、半導体集積回路の消費電力の中で、ブロック間信号線などの配線長が長い信号線（すなわち、負荷が大きい信号線）に起因する消費電力の割合が大きくなってきている。このため、半導体集積回路の低消費電力化を実現するためには、負荷が大きい信号線に起因する消費電力を低減することが不可欠になってきている。
本発明の目的は、負荷が大きい信号線に起因する消費電力を低減し、半導体集積回路の低消費電力化を実現することにある。

本発明の一態様では、半導体集積回路は、信号線と、入力信号に応じて信号線を駆動する駆動回路と、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する受信回路とを備える。駆動回路は、ソースが信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第１ｐ型トランジスタと、ソースが信号線に接続され、ドレインが高電源線に接続され、ゲートが入力信号を受ける第１ｎ型トランジスタと、ドレインが信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｎ型トランジスタと、ドレインが信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｐ型トランジスタと、第２ｎ型トランジスタのソースと低電源線との間に設けられ、信号線の電位が受信回路の閾値を上回るのに伴ってオンし、信号線の電位が受信回路の閾値を下回るのに伴ってオフする第１スイッチ回路と、第２ｐ型トランジスタのソースと高電源線との間に設けられ、信号線の電位が受信回路の閾値を下回るのに伴ってオンし、信号線の電位が受信回路の閾値を上回るのに伴ってオフする第２スイッチ回路とを備える。
本発明に関連する第１技術では、半導体集積回路は、信号線および駆動回路を備えて構成される。駆動回路は、入力信号に応じて信号線を駆動する。駆動回路は、第１ｐ型トランジスタおよび第１ｎ型トランジスタを備えて構成される。第１ｐ型トランジスタのソースは、信号線に接続される。第１ｐ型トランジスタのドレインは、低電源線に接続される。第１ｐ型トランジスタのゲートは、入力信号を受ける。第１ｎ型トランジスタのソースは、信号線に接続される。第１ｎ型トランジスタのドレインは、高電源線に接続される。第１ｎ型トランジスタのゲートは、入力信号を受ける。

信号線を駆動する駆動回路を第１ｐ型トランジスタおよび第２ｎ型トランジスタを備えて構成することで、信号線により伝送される信号の振幅を、低電源線の電位より第１ｐ型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位より第１ｎ型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。このため、信号線に起因する消費電力を低減できる。従って、駆動回路により駆動される信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。

本発明に関連する第１技術における好ましい例では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。受信回路は、遮断回路を備えて構成される。遮断回路は、動作停止要求に応答して低電源線および高電源線からの電位供給を遮断する。

受信回路の動作停止が要求されると、受信回路において、遮断回路により低電源線および高電源線からの電位供給が遮断されるため、信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。
本発明に関連する第１技術における好ましい例では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。駆動回路は、第１ｐ型トランジスタおよび第１ｎ型トランジスタに加えて、第２ｎ型トランジスタ、第２ｐ型トランジスタ、第１スイッチ回路および第２スイッチ回路を備えて構成される。第２ｎ型トランジスタのドレインは、信号線に接続される。第２ｎ型トランジスタのゲートは、入力信号の反転信号を受ける。第２ｐ型トランジスタのドレインは、信号線に接続される。第２ｐ型トランジスタのゲートは、入力信号の反転信号を受ける。第１スイッチ回路は、第２ｎ型トランジスタのソースと低電源線との間に設けられる。第１スイッチ回路は、信号線の電位が受信回路の閾値を上回るのに伴ってオンし、信号線の電位が受信回路の閾値を下回るのに伴ってオフする。第２スイッチ回路は、第２ｐ型トランジスタのソースと高電源線との間に設けられる。第２スイッチ回路は、信号線の電位が受信回路の閾値を下回るのに伴ってオンし、信号線の電位が受信回路の閾値を上回るのに伴ってオフする。

このような構成の半導体集積回路では、信号線が高電源線の電位より第１ｎ型トランジスタの閾値電圧分だけ低い電位に設定されているとき、第１スイッチ回路がオンし、第２スイッチ回路がオフしている。この状態で、入力信号の立ち下がり変化が発生すると、第１ｐ型トランジスタに加えて、第２ｎ型トランジスタもオンする。従って、信号線により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を下回るのに伴って、第１スイッチ回路がオフし、第２スイッチ回路がオンする。また、信号線が低電源線の電位より第１ｐ型トランジスタの閾値電圧の絶対値分だけ高い電位に設定されているとき、第１スイッチ回路がオフし、第２スイッチ回路がオンしている。この状態で、入力信号の立ち上がり変化が発生すると、第１ｎ型トランジスタに加えて、第２ｐ型トランジスタもオンする。従って、信号線により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を上回るのに伴って、第１スイッチ回路がオンし、第２スイッチ回路がオフする。

このように、信号線の電位を引き下げる際に第１ｐ型トランジスタに加えて第２ｎ型トランジスタもオンし、信号線の電位を引き上げる際に第１ｎ型トランジスタに加えて第２ｐ型トランジスタもオンするため、信号線による信号伝送を高速化できる。また、第２ｎ型トランジスタによる信号線の駆動が不要になると第１スイッチ回路がオフし、第２ｐ型トランジスタによる信号線の駆動が不要になると第２スイッチ回路がオフするため、低電源線および高電源線から信号線への過剰な電位供給を回避できる。

本発明に関連する第１技術における好ましい例では、駆動回路は、第１ｐ型トランジスタ、第１ｎ型トランジスタ、第２ｎ型トランジスタ、第２ｐ型トランジスタ、第１スイッチ回路および第２スイッチ回路に加えて、検出回路を備えて構成される。検出回路は、信号線の電位と受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、受信回路と同一の回路構成を有する。第１スイッチ回路は、検出回路の出力信号の立ち下がり変化に応答してオンし、検出回路の出力信号の立ち上がり変化に応答してオフする。第２スイッチ回路は、検出回路の出力信号の立ち上がり変化に応答してオンし、検出回路の出力信号の立ち下がり変化に応答してオフする。

検出回路は受信回路と同一の回路構成を有するため、検出回路の出力信号と受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、第１スイッチ回路および第２スイッチ回路のオン／オフを検出回路の出力信号でそれぞれ制御することにより、第２ｎ型トランジスタによる信号線の駆動が不要になった時点で即座に第１スイッチ回路をオフさせることができ、第２ｐ型トランジスタによる信号線の駆動が不要になった時点で即座に第２スイッチ回路をオフさせることができる。この結果、低電源線および高電源線から信号線への過剰な電位供給を確実に回避できる。

本発明に関連する第２技術では、半導体集積回路は、信号線および駆動回路を備えて構成される。駆動回路は、負論理のパルス信号を入力信号として受け、入力信号に応じて信号線を駆動する。駆動回路は、第１ｐ型トランジスタおよび第２ｐ型トランジスタを備えて構成される。第１ｐ型トランジスタのソースは、信号線に接続される。第１ｐ型トランジスタのドレインは、低電源線に接続される。第１ｐ型トランジスタのゲートは、入力信号を受ける。第２ｐ型トランジスタのソースは、高電源線に接続される。第２ｐ型トランジスタのドレインは、信号線に接続される。第２ｐ型トランジスタのゲートは、入力信号の反転信号を受ける。

信号線を駆動する駆動回路を第１ｐ型トランジスタおよび第２ｐ型トランジスタを備えて構成することで、信号線により伝送される信号の振幅を、低電源線の電位より第１ｐ型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位までの振幅に、小さくすることができる。このため、信号線に起因する消費電力を低減できる。従って、駆動回路により駆動される信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。

本発明に関連する第２技術における好ましい例では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。駆動回路は、第１ｐ型トランジスタおよび第２ｐ型トランジスタに加えて、ｎ型トランジスタおよびスイッチ回路を備えて構成される。ｎ型トランジスタのドレインは、信号線に接続される。ｎ型トランジスタのゲートは、入力信号の反転信号を受ける。スイッチ回路は、ｎ型トランジスタのソースと低電源線との間に設けられる。スイッチ回路は、信号線の電位が受信回路の閾値を上回るのに伴ってオンし、信号線の電位が受信回路の閾値を下回るのに伴ってオフする。

このような構成の半導体集積回路では、信号線が高電源線の電位に設定されているとき、スイッチ回路がオンしている。この状態で、入力信号の立ち下がり変化が発生すると、第１ｐ型トランジスタに加えて、ｎ型トランジスタもオンする。従って、信号線により伝送される信号の立ち下がり変化（活性化）に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を下回るのに伴って、スイッチ回路がオフする。このように、信号線の電位を引き下げる際に第１ｐ型トランジスタに加えてｎ型トランジスタもオンするため、信号線による信号伝送を高速化できる。また、ｎ型トランジスタによる信号線の駆動が不要になるとスイッチ回路がオフするため、低電源線から信号線への過剰な電位供給を回避できる。

本発明に関連する第２技術における好ましい例では、駆動回路は、第１ｐ型トランジスタおよび第２ｐ型トランジスタ、ｎ型トランジスタ、スイッチ回路に加えて、検出回路を備えて構成される。検出回路は、信号線の電位と受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、受信回路と同一の回路構成を有する。スイッチ回路は、検出回路の出力信号の立ち下がり変化に応答してオンし、検出回路の出力信号の立ち上がり変化に応答してオフする。

検出回路は受信回路と同一の回路構成を有しているため、検出回路の出力信号と受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、スイッチ回路のオン／オフを検出回路の出力信号で制御することにより、ｎ型トランジスタによる信号線の駆動が不要になった時点で即座にスイッチ回路をオフさせることができる。この結果、低電源線から信号線への過剰な電位供給を確実に回避できる。

本発明に関連する第３技術では、半導体集積回路は、正相側信号線、逆相側信号線、正相側駆動回路、逆相側駆動回路、正相側受信回路、逆相側受信回路および状態遷移回路を備えて構成される。正相側駆動回路は、負論理の正相パルス信号を入力信号として受け、入力信号に応じて正相側信号線を駆動する。逆相側駆動回路は、負論理の逆相パルス信号を入力信号として受け、入力信号に応じて逆相側信号線を駆動する。正相側受信回路は、正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。逆相側受信回路は、逆相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、逆相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。状態遷移回路は、正相側受信回路の出力信号の立ち上がり変化に応答して第１動作状態から第２動作状態に遷移し、逆相側受信回路の出力信号の立ち上がり変化に応答して第２動作状態から第１動作状態に遷移する。正相側駆動回路は、正相側第１ｐ型トランジスタおよび正相側第２ｐ型トランジスタを備えて構成される。正相側第１ｐ型トランジスタのソースは、正相側信号線に接続される。正相側第１ｐ型トランジスタのドレインは、低電源線に接続される。正相側第１ｐ型トランジスタのゲートは、入力信号（正相パルス信号）を受ける。正相側第２ｐ型トランジスタのソースは、高電源線に接続される。正相側第２ｐ型トランジスタのドレインは、正相側信号線に接続される。正相側第２ｐ型トランジスタのゲートは、入力信号の反転信号を受ける。逆相側駆動回路は、逆相側第１ｐ型トランジスタおよび逆相側第２ｐ型トランジスタを備えて構成される。逆相側第１ｐ型トランジスタのソースは、逆相側信号線に接続される。逆相側第１ｐ型トランジスタのドレインは、低電源線に接続される。逆相側第１ｐ型トランジスタのゲートは、入力信号（逆相パルス信号）を受ける。逆相側第２ｐ型トランジスタのソースは、高電源線に接続される。逆相側第２ｐ型トランジスタのドレインは、逆相側信号線に接続される。逆相側第２ｐ型トランジスタのゲートは、入力信号の反転信号を受ける。

正相側信号線を駆動する正相側駆動回路を正相側第１ｐ型トランジスタおよび正相側第２ｐ型トランジスタを備えて構成することで、正相側信号線により伝送される信号の振幅を、低電源線の電位より正相側第１ｐ型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位までの振幅に、小さくすることができる。同様に、逆相側信号線を駆動する逆相側駆動回路を逆相側第１ｐ型トランジスタおよび逆相側第２ｐ型トランジスタを備えて構成することで、逆相側信号線により伝送される信号の振幅を、低電源線の電位より逆相側第１ｐ型トランジスタの閾値電圧の絶対値分だけ高い電位から高電源線の電位までの振幅に、小さくすることができる。このため、正相側信号線および逆相側信号線に起因する消費電力を低減できる。従って、正相側駆動回路により駆動される正相側信号線および逆相側駆動回路により駆動される逆相側信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。

本発明に関連する第３技術における好ましい例では、正相側駆動回路は、正相側第１ｐ型トランジスタおよび正相側第２ｐ型トランジスタに加えて、正相側ｎ型トランジスタおよび正相側スイッチ回路を備えて構成される。正相側ｎ型トランジスタのドレインは、正相側信号線に接続される。正相側ｎ型トランジスタのゲートは、入力信号（正相パルス信号）の反転信号を受ける。正相側スイッチ回路は、正相側ｎ型トランジスタのソースと低電源線との間に設けられる。正相側スイッチ回路は、正相側信号線の電位が正相側受信回路の閾値を上回るのに伴ってオンし、正相側信号線の電位が正相側受信回路の閾値を下回るのに伴ってオフする。逆相側駆動回路は、逆相側第１ｐ型トランジスタおよび逆相側第２ｐ型トランジスタに加えて、逆相側ｎ型トランジスタおよび逆相側スイッチ回路を備えて構成される。逆相側ｎ型トランジスタのドレインは、逆相側信号線に接続される。逆相側ｎ型トランジスタのゲートは、入力信号（逆相パルス信号）の反転信号を受ける。逆相側スイッチ回路は、逆相側ｎ型トランジスタのソースと低電源線との間に設けられる。逆相側スイッチ回路は、逆相側信号線の電位が逆相側受信回路の閾値を上回るのに伴ってオンし、逆相側信号線の電位が逆相側受信回路の閾値を下回るのに伴ってオフする。

このような構成の半導体集積回路では、正相側信号線が高電源線の電位に設定されているとき、正相側スイッチ回路がオンしている。この状態で、正相側駆動回路の入力信号の立ち下がり変化が発生すると、正相側第１ｐ型トランジスタに加えて、正相側ｎ型トランジスタもオンする。従って、正相側信号線により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、正相側信号線の電位が正相側受信回路の閾値を下回るのに伴って、正相側スイッチ回路がオフする。このように、正相側信号線の電位を引き下げる際に正相側第１ｐ型トランジスタに加えて正相側ｎ型トランジスタもオンするため、正相側信号線による信号伝送を高速化できる。また、正相側ｎ型トランジスタによる信号線の駆動が不要になると正相側スイッチ回路がオフするため、低電源線から正相側信号線への過剰な電位供給を回避できる。

同様に、逆相側信号線が高電源線の電位に設定されているとき、逆相側スイッチ回路がオンしている。この状態で、逆相側駆動回路の入力信号の立ち下がり変化が発生すると、逆相側第１ｐ型トランジスタに加えて、逆相側ｎ型トランジスタもオンする。従って、逆相側信号線により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、逆相側信号線の電位が逆相側受信回路の閾値を下回るのに伴って、逆相側スイッチ回路がオフする。このように、逆相側信号線の電位を引き下げる際に逆相側第１ｐ型トランジスタに加えて逆相側ｎ型トランジスタもオンするため、逆相側信号線による信号伝送を高速化できる。また、逆相側ｎ型トランジスタによる信号線の駆動が不要になると逆相側スイッチ回路がオフするため、低電源線から逆相側信号線への過剰な電位供給を回避できる。

本発明に関連する第３技術における好ましい例では、正相側受信回路は、正相側遮断回路を備えて構成される。正相側遮断回路は、状態遷移回路の第１動作状態から第２動作状態への遷移に応答して高電源線からの電位供給を遮断する。逆相側受信回路は、逆相側遮断回路を備えて構成される。逆相側遮断回路は、状態遷移回路の第２動作状態から第１動作状態への遷移に応答して高電源線からの電位供給を遮断する。

状態遷移回路が第１動作状態から第２動作状態に遷移すると、正相側受信回路において、正相側遮断回路により高電源線からの電位供給が遮断されるため、正相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。また、状態遷移回路が第２動作状態から第１動作状態に遷移すると、逆相側受信回路において、逆相側遮断回路により高電源線からの電位供給が遮断されるため、逆相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。

本発明によれば、負荷が大きい信号線により伝送される信号の振幅を小さくすることで、負荷が大きい信号線に起因する消費電力を低減でき、半導体集積回路の低消費電力化に大きく寄与できる。

以下、図面を用いて本発明の実施形態を説明する。図１は、本発明の第１実施形態を示している。半導体集積回路ＩＣ１１は、信号線ＧＬ１１と、入力信号Ｓ１１に応じて信号線ＧＬ１１を駆動する駆動回路ＤＣ１１と、信号線ＧＬ１１の電位に応じて出力信号を生成する受信回路ＲＣ１１と、受信回路ＲＣ１１の出力信号をラッチして出力信号Ｓ１２を生成するラッチ回路ＬＣ１１とを有している。例えば、駆動回路ＤＣ１１と受信回路ＲＣ１１とは、離間して配置された別々の回路ブロック内に設けられている。ラッチ回路ＬＣ１１は、受信回路ＲＣ１１と同一の回路ブロック内に設けられている。信号線ＧＬ１１は、いわゆるグローバル信号線（ブロック間信号線）であり、負荷が大きい信号線である。

駆動回路ＤＣ１１は、ｐＭＯＳトランジスタＴＤ１１（第１ｐ型トランジスタ）およびｎＭＯＳトランジスタＴＤ１２（第１ｎ型トランジスタ）を有している。ｐＭＯＳトランジスタＴＤ１１のソースは、信号線ＧＬ１１に接続されている。ｐＭＯＳトランジスタＴＤ１１のドレインは、接地線ＶＳＳ（低電源線）に接続されている。ｐＭＯＳトランジスタＴＤ１１のゲートは、入力信号Ｓ１１を受けている。ｎＭＯＳトランジスタＴＤ１２のソースは、信号線ＧＬ１１に接続されている。ｎＭＯＳトランジスタＴＤ１２のドレインは、電源線ＶＤＤ（高電源線）に接続されている。ｎＭＯＳトランジスタＴＤ１２のゲートは、入力信号Ｓ１１を受けている。入力信号Ｓ１１は、例えば、駆動回路ＤＣ１１と同一の回路ブロック内に設けられた回路から供給されるレベル信号であり、接地電位ＶＳＳ（接地線ＶＳＳの電位）から電源電位ＶＤＤ（電源線ＶＤＤの電位）までの振幅を有している。

受信回路ＲＣ１１は、ｎＭＯＳトランジスタＴＲ１１およびｐＭＯＳトランジスタＴＲ１２を有している。ｎＭＯＳトランジスタＴＲ１１のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＲ１１のドレインおよびｐＭＯＳトランジスタＴＲ１２のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＲ１２のソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＲ１１のゲートおよびｐＭＯＳトランジスタＴＲ１２のゲートは、信号線ＧＬ１１に接続されている。このように、受信回路ＲＣ１１は、ｎＭＯＳトランジスタＴＲ１１およびｐＭＯＳトランジスタＴＲ１２で構成されるインバータであり、信号線ＧＬ１１の電位が閾値（電源電位ＶＤＤの１／２程度）より大きいときに出力信号（ｎＭＯＳトランジスタＴＲ１１とｐＭＯＳトランジスタＴＲ１２との接続ノードに生成される信号）を接地電位ＶＳＳに設定し、信号線ＧＬ１１の電位が閾値より小さいときに出力信号を電源電位ＶＤＤに設定する。

ラッチ回路ＬＣ１１は、環状に接続されたインバータＩＬ１１、ＩＬ１２を有している。インバータＩＬ１１の入力端子とインバータＩＬ１２の出力端子との接続ノードは、受信回路ＲＣ１１の出力ノード（ｎＭＯＳトランジスタＴＲ１１とｐＭＯＳトランジスタＴＲ１２との接続ノード）に接続されている。ラッチ回路ＬＣ１１の出力信号Ｓ１２は、インバータＩＬ１１の出力端子とインバータＩＬ１２の入力端子との接続ノードに生成される信号である。

図２は、本発明の第１実施形態の動作波形を示している。ｐＭＯＳトランジスタＴＤ１１は、ゲート・ソース間電圧が閾値電圧Ｖｔｈｐを下回るとオンし、ゲート・ソース間電圧が閾値電圧Ｖｔｈｐを上回るとオフする。ｎＭＯＳトランジスタＴＤ１２は、ゲート・ソース間電圧が閾値電圧Ｖｔｈｎを上回るとオンし、ゲート・ソース間電圧が閾値電圧Ｖｔｈｎを下回るとオフする。このため、入力信号Ｓ１１が接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図２（ａ））、ｎＭＯＳトランジスタＴＤ１２のみがオンし、信号線ＧＬ１１の電位が引き上げられる（図２（ｂ））。信号線ＧＬ１１の電位が中間電位ＶＭＨ（ＶＤＤ−Ｖｔｈｎ）まで引き上げられると、ｎＭＯＳトランジスタＴＤ１２がオフする。また、信号線ＧＬ１１の電位が受信回路ＲＣ１１の閾値を上回ると、受信回路ＲＣ１１の出力信号が電源電位ＶＤＤから接地電位ＶＳＳに変化するため、ラッチ回路ＬＣ１１の出力信号Ｓ１２が接地電位ＶＳＳから電源電位ＶＤＤに変化する（図２（ｃ））。

この後、入力信号Ｓ１１が電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図２（ｄ））、ｐＭＯＳトランジスタＴＤ１１のみがオンし、信号線ＧＬ１１の電位が引き下げられる（図２（ｅ））。信号線ＧＬ１１の電位が中間電位ＶＭＬ（ＶＳＳ＋｜Ｖｔｈｐ｜）まで引き下げられると、ｐＭＯＳトランジスタＴＤ１１がオフする。また、信号線ＧＬ１１の電位が受信回路ＲＣ１１の閾値を下回ると、受信回路ＲＣ１１の出力信号が接地電位ＶＳＳから電源電位ＶＤＤに変化するため、ラッチ回路ＬＣ１１の出力信号Ｓ１２が電源電位ＶＤＤから接地電位ＶＳＳに変化する（図２（ｆ））。

このように、半導体集積回路ＩＣ１１では、負荷が大きい信号線ＧＬ１１により伝送される信号の振幅を中間電位ＶＭＬから中間電位ＶＭＨまでの振幅に小さくすることができる。このため、負荷が大きい信号線ＧＬ１１に起因する消費電力を低減でき、半導体集積回路ＩＣ１１の低消費電力化に大きく寄与できる。
図３は、本発明の第１比較例を示している。第１比較例を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣＣ１は、半導体集積回路ＩＣ１１（図１）に対して駆動回路ＤＣ１１を駆動回路ＤＣＣ１に置き換えて構成されている。

駆動回路ＤＣＣ１は、ｎＭＯＳトランジスタＴＤＣ１１、ＴＤＣ１３およびｐＭＯＳトランジスタＴＤＣ１２、ＴＤＣ１４を有している。ｎＭＯＳトランジスタＴＤＣ１１のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤＣ１１のドレインおよびｐＭＯＳトランジスタＴＤＣ１２のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＤＣ１２のソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤＣ１１のゲートおよびｐＭＯＳトランジスタＴＤＣ１２のゲートは、入力信号Ｓ１１を受けている。ｎＭＯＳトランジスタＴＤＣ１３のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤＣ１３のドレインおよびｐＭＯＳトランジスタＴＤＣ１４のドレインは、信号線ＧＬ１１に接続されている。ｐＭＯＳトランジスタＴＤＣ１４のソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤＣ１３のゲートおよびｐＭＯＳトランジスタＴＤＣ１４のゲートは、ｎＭＯＳトランジスタＴＤＣ１１とｐＭＯＳトランジスタＴＤＣ１２との接続ノードに接続されている。すなわち、駆動回路ＤＣＣ１は、ｎＭＯＳトランジスタＴＤＣ１１およびｐＭＯＳトランジスタＴＤＣ１２で構成されるインバータと、ｎＭＯＳトランジスタＴＤＣ１３およびｐＭＯＳトランジスタＴＤＣ１４で構成されるインバータとを直列に接続して構成されている。

このような構成の半導体集積回路ＩＣＣ１では、信号線ＧＬ１１により伝送される信号の振幅は、接地電位ＶＳＳから電源電位ＶＤＤまでの振幅である。このため、半導体集積回路ＩＣＣ１では、半導体集積回路ＩＣ１１に比べて、負荷が大きい信号線ＧＬ１１に起因する消費電力が増大してしまう。
図４は、本発明の第２実施形態を示している。第２実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ１２は、半導体集積回路ＩＣ１１（図１）に対して受信回路ＲＣ１１を受信回路ＲＣ１２に置き換えて構成されている。受信回路ＲＣ１２は、受信回路ＲＣ１１に対してｎＭＯＳトランジスタＴＲ１３、ｐＭＯＳトランジスタＴＲ１４（遮断回路）およびインバータＩＲ１１を加えて構成されている。

ｎＭＯＳトランジスタＴＲ１３のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＲ１３のドレインは、ｎＭＯＳトランジスタＴＲ１１のソースに接続されている。ｎＭＯＳトランジスタＴＲ１３のゲートは、制御信号ＣＴＬを受けている。ｐＭＯＳトランジスタＴＲ１４のソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＲ１４のドレインは、ｐＭＯＳトランジスタＴＲ１２のソースに接続されている。ｐＭＯＳトランジスタＴＲ１４のゲートは、インバータＩＲ１１を介して制御信号ＣＴＬを受けている。すなわち、ｐＭＯＳトランジスタＴＲ１４のゲートは、制御信号ＣＴＬの反転信号を受けている。

制御信号ＣＴＬは、受信回路ＲＣ１２の受信動作の許可／禁止を指示するための信号であり、例えば、半導体集積回路ＩＣ１２の全体を制御する制御回路（図示せず）から供給される。制御信号ＣＴＬは、受信回路ＲＣ１２の動作を許可するときに電源電位ＶＤＤに設定され、受信回路ＲＣ１２の動作を禁止するときに接地電位ＶＳＳに設定される。従って、ｎＭＯＳトランジスタＴＲ１３およびｐＭＯＳトランジスタＴＲ１４は、制御信号ＣＴＬの立ち上がり変化（動作開始要求）に応答してオンし、制御信号ＣＴＬの立ち下がり変化（動作停止要求）に応答してオフする。

図５は、本発明の第２実施形態の動作波形を示している。入力信号Ｓ１１が接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図５（ａ））、ｎＭＯＳトランジスタＴＤ１２のみがオンし、信号線ＧＬ１１の電位が引き上げられる（図５（ｂ））。信号線ＧＬ１１の電位が中間電位ＶＭＨまで引き上げられると、ｎＭＯＳトランジスタＴＤ１２がオフする。この状態で、制御信号ＣＴＬが接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図５（ｃ））、ｎＭＯＳトランジスタＴＲ１３およびｐＭＯＳトランジスタＴＲ１４がオンし、受信回路ＲＣ１２の出力信号が電源電位ＶＤＤから接地電位ＶＳＳに変化するため、ラッチ回路ＬＣ１１の出力信号Ｓ１２が接地電位ＶＳＳから電源電位ＶＤＤに変化する（図５（ｄ））。そして、制御信号ＣＴＬが電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図５（ｅ））、ｎＭＯＳトランジスタＴＲ１３およびｐＭＯＳトランジスタＴＲ１４がオフする。

この後、入力信号Ｓ１１が電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図５（ｆ））、ｐＭＯＳトランジスタＴＤ１１のみがオンし、信号線ＧＬ１１の電位が引き下げられる（図５（ｇ））。信号線ＧＬ１１の電位が中間電位ＶＭＬまで引き下げられると、ｐＭＯＳトランジスタＴＤ１１がオフする。この状態で、制御信号ＣＴＬが接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図５（ｈ））、ｎＭＯＳトランジスタＴＲ１３およびｐＭＯＳトランジスタＴＲ１４がオンし、受信回路ＲＣ１２の出力信号が接地電位ＶＳＳから電源電位ＶＤＤに変化するため、ラッチ回路ＬＣ１１の出力信号Ｓ１２が電源電位ＶＤＤから接地電位ＶＳＳに変化する（図５（ｉ））。そして、制御信号ＣＴＬが電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図５（ｊ））、ｎＭＯＳトランジスタＴＲ１３およびｐＭＯＳトランジスタＴＲ１４がオフする。

このように、半導体集積回路ＩＣ１２では、受信回路ＲＣ１２の動作を停止させるために制御信号ＣＴＬの立ち上がり変化が発生すると、受信回路ＲＣ１２において、ｎＭＯＳトランジスタＴＲ１３およびｐＭＯＳトランジスタＴＲ１４がオフするため、接地線ＶＳＳからｎＭＯＳトランジスタＴＲ１１への電位供給が遮断されるとともに、電源線ＶＤＤからｐＭＯＳトランジスタＴＲ１２への電位供給が遮断される。このため、信号線ＧＬ１１により伝送される信号が中間電位ＶＭＬ、ＶＭＨに設定されることに起因して発生する貫通電流を抑制できる。

図６は、本発明の第３実施形態を示している。第３実施形態を説明するにあたって、第１実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ１３は、半導体集積回路ＩＣ１１（図１）に対して駆動回路ＤＣ１１を駆動回路ＤＣ１２に置き換えて構成されている。駆動回路ＤＣ１２は、駆動回路ＤＣ１１に対してｎＭＯＳトランジスタＴＤ１３（第２ｎ型トランジスタ）、ｐＭＯＳトランジスタＴＤ１４（第２ｐ型トランジスタ）、ｎＭＯＳトランジスタＴＤ１５（第１スイッチ回路）およびｐＭＯＳトランジスタＴＤ１６（第２スイッチ回路）を加えて構成されている。

ｎＭＯＳトランジスタＴＤ１３のドレインは、信号線ＧＬ１１に接続されている。ｎＭＯＳトランジスタＴＤ１３のソースおよびｎＭＯＳトランジスタＴＤ１５のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＤ１５のソースは、接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＤ１４のドレインは、信号線ＧＬ１１に接続されている。ｐＭＯＳトランジスタＴＤ１４のソースおよびｐＭＯＳトランジスタＴＤ１６のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＤ１６のソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤ１３のゲートおよびｐＭＯＳトランジスタＴＤ１４のゲートは、インバータＩＤ１１を介して入力信号Ｓ１１を受けている。すなわち、ｎＭＯＳトランジスタＴＤ１３のゲートおよびｐＭＯＳトランジスタＴＤ１４のゲートは、入力信号Ｓ１１の反転信号を受けている。ｎＭＯＳトランジスタＴＤ１５のゲートおよびｐＭＯＳトランジスタＴＤ１６のゲートは、信号線ＧＬ１１に接続されている。

このような構成の半導体集積回路ＩＣ１３では、信号線ＧＬ１１が中間電位ＶＭＨに設定されているとき、ｎＭＯＳトランジスタＴＤ１５がオンし、ｐＭＯＳトランジスタＴＤ１６がオフしている。この状態で、入力信号Ｓ１１の立ち下がり変化が発生すると、ｐＭＯＳトランジスタＴＤ１１に加えて、ｎＭＯＳトランジスタＴＤ１３もオンする。従って、信号線ＧＬ１１により伝送される信号の立ち下がり変化に要する時間が短縮される。そして、信号線ＧＬ１１の電位が受信回路ＲＣ１１の閾値を下回るのに伴って、ｎＭＯＳトランジスタＴＤ１５がオフし、ｐＭＯＳトランジスタＴＤ１６がオンする。

また、信号線ＧＬ１１が中間電位ＶＭＬに設定されているとき、ｎＭＯＳトランジスタＴＤ１５がオフし、ｐＭＯＳトランジスタＴＤ１６がオンしている。この状態で、入力信号Ｓ１１の立ち上がり変化が発生すると、ｎＭＯＳトランジスタＴＤ１２に加えて、ｐＭＯＳトランジスタＴＤ１４もオンする。従って、信号線ＧＬ１１により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、信号線ＧＬ１１の電位が受信回路ＲＣ１１の閾値を上回るのに伴って、ｎＭＯＳトランジスタＴＤ１５がオンし、ｐＭＯＳトランジスタＴＤ１６がオフする。

このように、信号線ＧＬ１１の電位を引き下げる際にｐＭＯＳトランジスタＴＤ１１に加えてｎＭＯＳトランジスタＴＤ１３もオンし、信号線ＧＬ１１の電位を引き上げる際にｎＭＯＳトランジスタＴＤ１２に加えてｐＭＯＳトランジスタＴＤ１４もオンするため、信号線ＧＬ１１による信号伝送を高速化できる。また、ｎＭＯＳトランジスタＴＤ１３による信号線ＧＬ１１の駆動が不要になるとｎＭＯＳトランジスタＴＤ１５がオフし、ｐＭＯＳトランジスタＴＤ１４による信号線ＧＬ１１の駆動が不要になるとｐＭＯＳトランジスタＴＤ１６がオフするため、接地線ＶＳＳおよび電源線ＶＤＤから信号線ＧＬ１１への過剰な電位供給を回避できる。

図７は、本発明の第４実施形態を示している。第４実施形態を説明するにあたって、第１および第３実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ１４は、半導体集積回路ＩＣ１３（図６）に対して駆動回路ＤＣ１２を駆動回路ＤＣ１３に置き換えて構成されている。駆動回路ＤＣ１３は、駆動回路ＤＣ１２に対してインバータＩＤ１２（検出回路）およびインバータＩＤ１３を加えて構成されている。

インバータＩＤ１２の入力端子は、信号線ＧＬ１１に接続されている。インバータＩＤ１２の出力端子およびインバータＩＤ１３の入力端子は、相互に接続されている。インバータＩＤ１３の出力端子は、ｎＭＯＳトランジスタＴＤ１５のゲートおよびｐＭＯＳトランジスタＴＤ１６のゲートに接続されている。
このような構成の半導体集積回路ＩＣ１４では、インバータＩＤ１２は受信回路ＲＣ１１と同一の回路構成を有するため、インバータＩＤ１２の出力信号と受信回路ＲＣ１１の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、ｎＭＯＳトランジスタＴＤ１５およびｐＭＯＳトランジスタＴＤ１６のオン／オフをインバータＩＤ１３の出力信号（インバータＩＤ１２の出力信号の反転信号）でそれぞれ制御することにより、ｎＭＯＳトランジスタＴＤ１３による信号線ＧＬ１１の駆動が不要になった時点で即座にｎＭＯＳトランジスタＴＤ１５をオフさせることができ、ｐＭＯＳトランジスタＴＤ１４による信号線ＧＬ１１の駆動が不要になった時点で即座にｐＭＯＳトランジスタＴＤ１６をオフさせることができる。この結果、接地線ＶＳＳおよび電源線ＶＤＤから信号線ＧＬ１１への過剰な電位供給を確実に回避できる。

図８は、本発明の第５実施形態を示している。半導体集積回路ＩＣ２１は、信号線ＧＬ２１と、入力信号Ｓ２１に応じて信号線ＧＬ２１を駆動する駆動回路ＤＣ２１と、信号線ＧＬ２１の電位に応じて出力信号を生成する受信回路ＲＣ２１と、受信回路ＲＣ２１の出力信号をラッチして出力信号Ｓ２２を生成するラッチ回路ＬＣ２１とを有している。例えば、駆動回路ＤＣ２１と受信回路ＲＣ２１とは、離間して配置された別々の回路ブロック内に設けられている。ラッチ回路ＬＣ２１は、受信回路ＲＣ２１と同一の回路ブロック内に設けられている。信号線ＧＬ２１は、負荷が大きいグローバル信号線である。

駆動回路ＤＣ２１は、ｐＭＯＳトランジスタＴＤ２１（第１ｐ型トランジスタ）、ｐＭＯＳトランジスタＴＤ２２（第２ｐ型トランジスタ）およびインバータＩＤ２１を有している。ｐＭＯＳトランジスタＴＤ２１のソースは、信号線ＧＬ２１に接続されている。ｐＭＯＳトランジスタＴＤ２１のドレインは、接地線ＶＳＳ（低電源線）に接続されている。ｐＭＯＳトランジスタＴＤ２１のゲートは、入力信号Ｓ２１を受けている。ｐＭＯＳトランジスタＴＤ２２のソースは、電源線ＶＤＤ（高電源線）に接続されている。ｐＭＯＳトランジスタＴＤ２２のドレインは、信号線ＧＬ２１に接続されている。ｐＭＯＳトランジスタＴＤ２２のゲートは、インバータＩＤ２１を介して入力信号Ｓ２１を受けている。すなわち、ｐＭＯＳトランジスタＴＤ２２のゲートは、入力信号Ｓ２１の反転信号を受けている。入力信号Ｓ２１は、例えば、駆動回路ＤＣ２１と同一の回路ブロック内に設けられた回路から供給される負論理のパルス信号であり、接地電位ＶＳＳ（活性レベル）から電源電位ＶＤＤ（非活性レベル）までの振幅を有している。

受信回路ＲＣ２１は、ｎＭＯＳトランジスタＴＲ２１およびｐＭＯＳトランジスタＴＲ２２を有している。ｎＭＯＳトランジスタＴＲ２１のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＲ２１のドレインおよびｐＭＯＳトランジスタＴＲ２２のドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＲ２２のソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＲ２１のゲートおよびｐＭＯＳトランジスタＴＲ２２のゲートは、信号線ＧＬ２１に接続されている。このように、受信回路ＲＣ２１は、ｎＭＯＳトランジスタＴＲ２１およびｐＭＯＳトランジスタＴＲ２２で構成されるインバータであり、信号線ＧＬ２１の電位が閾値（電源電位ＶＤＤの１／２程度）より大きいときに出力信号（ｎＭＯＳトランジスタＴＲ２１とｐＭＯＳトランジスタＴＲ２２との接続ノードに生成される信号）を接地電位ＶＳＳに設定し、信号線ＧＬ２１の電位が閾値より小さいときに出力信号を電源電位ＶＤＤに設定する。

ラッチ回路ＬＣ２１は、環状に接続されたインバータＩＬ２１、ＩＬ２２を有している。インバータＩＬ２１の入力端子とインバータＩＬ２２の出力端子との接続ノードは、受信回路ＲＣ２１の出力ノード（ｎＭＯＳトランジスタＴＲ２１とｐＭＯＳトランジスタＴＲ２２との接続ノード）に接続されている。ラッチ回路ＬＣ２１の出力信号Ｓ２２は、インバータＩＬ２１の出力端子とインバータＩＬ２２の入力端子との接続ノードに生成される信号である。

図９は、本発明の第５実施形態の動作波形を示している。ｐＭＯＳトランジスタＴＤ２１は、ゲート・ソース間電圧が閾値電圧Ｖｔｈｐを下回るとオンし、ゲート・ソース間電圧が閾値電圧Ｖｔｈｐを上回るとオフする。このため、入力信号Ｓ２１が電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図９（ａ））、ｐＭＯＳトランジスタＴＤ２１がオンするとともにｐＭＯＳトランジスタＴＤ２２がオフし、信号線ＧＬ２１の電位が引き下げられる（図９（ｂ））。信号線ＧＬ２１の電位が中間電位ＶＭＬ（ＶＳＳ＋｜Ｖｔｈｐ｜）まで引き下げられると、ｐＭＯＳトランジスタＴＤ２１がオフする。また、信号線ＧＬ２１の電位が受信回路ＲＣ２１の閾値を下回ると、受信回路ＲＣ２１の出力信号が接地電位ＶＳＳから電源電位ＶＤＤに変化するため、ラッチ回路ＬＣ２１の出力信号Ｓ２２が電源電位ＶＤＤから接地電位ＶＳＳに変化する（図９（ｃ））。

この後、入力信号Ｓ２１が接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図９（ｄ））、ｐＭＯＳトランジスタＴＤ２２がオンし、信号線ＧＬ２１の電位が電源電位ＶＤＤまで引き上げられる（図９（ｅ））。また、信号線ＧＬ２１の電位が受信回路ＲＣ２１の閾値を上回ると、受信回路ＲＣ２１の出力信号が電源電位ＶＤＤから接地電位ＶＳＳに変化するため、ラッチ回路ＬＣ２１の出力信号Ｓ２２が接地電位ＶＳＳから電源電位ＶＤＤに変化する（図９（ｆ））。

このように、半導体集積回路ＩＣ２１では、負荷が大きい信号線ＧＬ２１により伝送される信号の振幅を中間電位ＶＭＬから電源電位ＶＤＤまでの振幅に小さくすることができる。このため、負荷が大きい信号線ＧＬ２１に起因する消費電力を低減でき、半導体集積回路ＩＣ２１の低消費電力化に大きく寄与できる。
図１０は、本発明の第６実施形態を示している。第６実施形態を説明するにあたって、第５実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ２２は、半導体集積回路ＩＣ２１（図８）に対して、駆動回路ＤＣ２１を駆動回路ＤＣ２２に置き換えて構成されている。

駆動回路ＤＣ２２は、駆動回路ＤＣ２１に対してｎＭＯＳトランジスタＴＤ２３（ｎ型トランジスタ）およびｎＭＯＳトランジスタＴＤ２４（スイッチ回路）を加えて構成されている。ｎＭＯＳトランジスタＴＤ２３のドレインは、信号線ＧＬ２１に接続されている。ｎＭＯＳトランジスタＴＤ２３のソースおよびｎＭＯＳトランジスタＴＤ２４のドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＤ２４のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤ２３のゲートは、インバータＩＤ２１を介して入力信号Ｓ２１を受けている。すなわち、ｎＭＯＳトランジスタＴＤ２３のゲートは、入力信号Ｓ２１の反転信号を受けている。ｎＭＯＳトランジスタＴＤ２４のゲートは、信号線ＧＬ２１に接続されている。

このような構成の半導体集積回路ＩＣ２２では、信号線ＧＬ２１が電源電位ＶＤＤに設定されているとき、ｎＭＯＳトランジスタＴＤ２４がオンしている。この状態で、入力信号Ｓ２１の立ち下がり変化が発生すると、ｐＭＯＳトランジスタＴＤ２１に加えて、ｎＭＯＳトランジスタＴＤ２３もオンする。従って、信号線ＧＬ２１により伝送される信号の立ち下がり変化（活性化）に要する時間が短縮される。そして、信号線ＧＬ２１の電位が受信回路ＲＣ２１の閾値を下回るのに伴って、ｎＭＯＳトランジスタＴＤ２４がオフする。このように、信号線ＧＬ２１の電位を引き下げる際にｐＭＯＳトランジスタＴＤ２１に加えてｎＭＯＳトランジスタＴＤ２３もオンするため、信号線ＧＬ２１による信号伝送を高速化できる。また、ｎＭＯＳトランジスタＴＤ２３による信号線ＧＬ２１の駆動が不要になるとｎＭＯＳトランジスタＴＤ２４がオフするため、接地線ＶＳＳから信号線ＧＬ２１への過剰な電位供給を回避できる。

図１１は、本発明の第７実施形態を示している。第７実施形態を説明するにあたって、第５および第６実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ２３は、半導体集積回路ＩＣ２２（図１０）に対して駆動回路ＤＣ２２を駆動回路ＤＣ２３に置き換えて構成されている。駆動回路ＤＣ２３は、駆動回路ＤＣ２２に対してインバータＩＤ２２（検出回路）およびインバータＩＤ２３を加えて構成されている。インバータＩＤ２２の入力端子は、信号線ＧＬ２１に接続されている。インバータＩＤ２２の出力端子およびインバータＩＤ２３の入力端子は、相互に接続されている。インバータＩＤ２３の出力端子は、ｎＭＯＳトランジスタＴＤ２４のゲートに接続されている。

このような構成の半導体集積回路ＩＣ２３では、インバータＩＤ２２は受信回路ＲＣ２１と同一の回路構成を有するため、インバータＩＤ２２の出力信号と受信回路ＲＣ２１の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、ｎＭＯＳトランジスタＴＤ２４のオン／オフをインバータＩＤ２３の出力信号（インバータＩＤ２２の出力信号の反転信号）で制御することにより、ｎＭＯＳトランジスタＴＤ２３による信号線ＧＬ２１の駆動が不要になった時点で即座にｎＭＯＳトランジスタＴＤ２４をオフさせることができる。この結果、接地線ＶＳＳから信号線ＧＬ２１への過剰な電位供給を確実に回避できる。

図１２は、本発明の第８実施形態を示している。半導体集積回路ＩＣ３１は、正相側信号線ＧＬ３１Ａと、逆相側信号線ＧＬ３１Ｂと、入力信号Ｓ３１Ａに応じて信号線ＧＬ３１Ａを駆動する正相側駆動回路ＤＣ３１Ａと、入力信号Ｓ３１Ｂに応じて信号線ＧＬ３１Ｂを駆動する逆相側駆動回路ＤＣ３１Ｂと、信号線ＧＬ３１Ａの電位に応じて出力信号を生成する正相側受信回路ＲＣ３１Ａと、信号線ＧＬ３１Ｂの電位に応じて出力信号を生成する逆相側受信回路ＲＣ３１Ｂと、受信回路ＲＣ３１Ａ、ＲＣ３１Ｂの出力信号に応じて動作状態が遷移するセット／リセット回路ＳＲＣ３１（状態遷移回路）とを有している。例えば、駆動回路ＤＣ３１Ａ、ＤＣ３１Ｂと受信回路ＲＣ３１Ａ、ＲＣ３１Ｂとは、離間して配置された別々の回路ブロック内にそれぞれ設けられている。セット／リセット回路ＳＲＣ３１は、受信回路ＲＣ３１Ａ、ＲＣ３１Ｂと同一の回路ブロック内に設けられている。信号線ＧＬ３１Ａ、ＧＬ３１Ｂは、負荷が大きいグローバル信号線である。

駆動回路ＤＣ３１Ａは、ｐＭＯＳトランジスタＴＤ３１Ａ（正相側第１ｐ型トランジスタ）、ｐＭＯＳトランジスタＴＤ３２Ａ（正相側第２ｐ型トランジスタ）およびインバータＩＤ３１Ａを有している。ｐＭＯＳトランジスタＴＤ３１Ａのソースは、信号線ＧＬ３１Ａに接続されている。ｐＭＯＳトランジスタＴＤ３１Ａのドレインは、接地線ＶＳＳ（低電源線）に接続されている。ｐＭＯＳトランジスタＴＤ３１Ａのゲートは、入力信号Ｓ３１Ａを受けている。ｐＭＯＳトランジスタＴＤ３２Ａのソースは、電源線ＶＤＤ（高電源線）に接続されている。ｐＭＯＳトランジスタＴＤ３２Ａのドレインは、信号線ＧＬ３１Ａに接続されている。ｐＭＯＳトランジスタＴＤ３２Ａのゲートは、インバータＩＤ３１Ａを介して入力信号Ｓ３１Ａを受けている。すなわち、ｐＭＯＳトランジスタＴＤ３２Ａのゲートは、入力信号Ｓ３１Ａの反転信号を受けている。入力信号Ｓ３１Ａは、例えば、駆動回路ＤＣ３１Ａ、ＤＣ３１Ｂと同一の回路ブロック内に設けられた回路から供給される負論理の正相パルス信号であり、接地電位ＶＳＳ（活性レベル）から電源電位ＶＤＤ（非活性レベル）までの振幅を有している。

駆動回路ＤＣ３１Ｂは、ｐＭＯＳトランジスタＴＤ３１Ｂ（逆相側第１ｐ型トランジスタ）、ｐＭＯＳトランジスタＴＤ３２Ｂ（逆相側第２ｐ型トランジスタ）およびインバータＩＤ３１Ｂを有している。ｐＭＯＳトランジスタＴＤ３１Ｂのソースは、信号線ＧＬ３１Ｂに接続されている。ｐＭＯＳトランジスタＴＤ３１Ｂのドレインは、接地線ＶＳＳに接続されている。ｐＭＯＳトランジスタＴＤ３１Ｂのゲートは、入力信号Ｓ３１Ｂを受けている。ｐＭＯＳトランジスタＴＤ３２Ｂのソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＤ３２Ｂのドレインは、信号線ＧＬ３１Ｂに接続されている。ｐＭＯＳトランジスタＴＤ３２Ｂのゲートは、インバータＩＤ３１Ｂを介して入力信号Ｓ３１Ｂを受けている。すなわち、ｐＭＯＳトランジスタＴＤ３２Ｂのゲートは、入力信号Ｓ３１Ｂの反転信号を受けている。入力信号Ｓ３１Ｂは、例えば、駆動回路ＤＣ３１Ａ、ＤＣ３１Ｂと同一の回路ブロック内に設けられた回路から供給される負論理の逆相パルス信号であり、接地電位ＶＳＳ（活性レベル）から電源電位ＶＤＤ（非活性レベル）までの振幅を有している。

受信回路ＲＣ３１Ａは、ｎＭＯＳトランジスタＴＲ３１ＡおよびｐＭＯＳトランジスタＴＲ３２Ａを有している。ｎＭＯＳトランジスタＴＲ３１Ａのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＲ３１ＡのドレインおよびｐＭＯＳトランジスタＴＲ３２Ａのドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＲ３２Ａのソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＲ３１ＡのゲートおよびｐＭＯＳトランジスタＴＲ３２Ａのゲートは、信号線ＧＬ３１Ａに接続されている。このように、受信回路ＲＣ３１Ａは、ｎＭＯＳトランジスタＴＲ３１ＡおよびｐＭＯＳトランジスタＴＲ３２Ａで構成されるインバータであり、信号線ＧＬ３１Ａの電位が閾値（電源電位ＶＤＤの１／２程度）より大きいときに出力信号（ｎＭＯＳトランジスタＴＲ３１ＡとｐＭＯＳトランジスタＴＲ３２Ａとの接続ノードに生成される信号）を接地電位ＶＳＳに設定し、信号線ＧＬ３１Ａの電位が閾値より小さいときに出力信号を電源電位ＶＤＤに設定する。

受信回路ＲＣ３１Ｂは、ｎＭＯＳトランジスタＴＲ３１ＢおよびｐＭＯＳトランジスタＴＲ３２Ｂを有している。ｎＭＯＳトランジスタＴＲ３１Ｂのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＲ３１ＢのドレインおよびｐＭＯＳトランジスタＴＲ３２Ｂのドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＲ３２Ｂのソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＲ３１ＢのゲートおよびｐＭＯＳトランジスタＴＲ３２Ｂのゲートは、信号線ＧＬ３１Ｂに接続されている。このように、受信回路ＲＣ３１Ｂは、ｎＭＯＳトランジスタＴＲ３１ＢおよびｐＭＯＳトランジスタＴＲ３２Ｂで構成されるインバータであり、信号線ＧＬ３１Ｂの電位が閾値（電源電位ＶＤＤの１／２程度）より大きいときに出力信号（ｎＭＯＳトランジスタＴＲ３１ＢとｐＭＯＳトランジスタＴＲ３２Ｂとの接続ノードに生成される信号）を接地電位ＶＳＳに設定し、信号線ＧＬ３１Ｂの電位が閾値より小さいときに出力信号を電源電位ＶＤＤに設定する。

セット／リセット回路ＳＲＣ３１は、ｎＭＯＳトランジスタＴＳ３１、ＴＳ３２およびインバータＩＳ３１、ＩＳ３２を有している。ｎＭＯＳトランジスタＴＳ３１のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＳ３１のドレイン、インバータＩＳ３１の入力端子およびインバータＩＳ３２の出力端子は、相互に接続されている。ｎＭＯＳトランジスタＴＳ３２のドレイン、インバータＩＳ３１の出力端子およびインバータＩＳ３２の入力端子は、相互に接続されている。ｎＭＯＳトランジスタＴＳ３２のソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＳ３１のゲートは、受信回路ＲＣ３１ＡにおけるｎＭＯＳトランジスタＴＲ３１ＡとｐＭＯＳトランジスタＴＲ３２Ａとの接続ノードに接続されている。ｎＭＯＳトランジスタＴＳ３２のゲートは、受信回路ＲＣ３１ＢにおけるｎＭＯＳトランジスタＴＲ３１ＢとｐＭＯＳトランジスタＴＲ３２Ｂとの接続ノードに接続されている。このような構成のセット／リセット回路ＳＲＣ３１は、受信回路ＲＣ３１Ａの出力信号の立ち上がり変化に応答して、セット状態からリセット状態に遷移し、出力信号Ｓ３２（インバータＩＳ３１の入力端子とインバータＩＳ３２の出力端子との接続ノードに生成される信号）を接地電位ＶＳＳに設定する。また、セット／リセット回路ＳＲＣ３１は、受信回路ＲＣ３１Ｂの出力信号の立ち上がり変化に応答して、リセット状態からセット状態に遷移し、出力信号Ｓ３２を電源電位ＶＤＤに設定する。

図１３は、本発明の第８実施形態の動作波形を示している。ｐＭＯＳトランジスタＴＤ３１Ａ、ＴＤ３１Ｂは、ゲート・ソース間電圧が閾値電圧Ｖｔｈｐを下回るとオンし、ゲート・ソース間電圧が閾値電圧Ｖｔｈｐを上回るとオフする。このため、入力信号Ｓ３１Ａが電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図１３（ａ））、ｐＭＯＳトランジスタＴＤ３１ＡがオンするとともにｐＭＯＳトランジスタＴＤ３２Ａがオフし、信号線ＧＬ３１Ａの電位が引き下げられる（図１３（ｂ））。信号線ＧＬ３１Ａの電位が中間電位ＶＭＬ（ＶＳＳ＋｜Ｖｔｈｐ｜）まで引き下げられると、ｐＭＯＳトランジスタＴＤ３１Ａがオフする。また、信号線ＧＬ３１Ａの電位が受信回路ＲＣ３１Ａの閾値を下回ると、受信回路ＲＣ３１Ａの出力信号が接地電位ＶＳＳから電源電位ＶＤＤに変化するため、セット／リセット回路ＳＲＣ３１の出力信号Ｓ３２が電源電位ＶＤＤから接地電位ＶＳＳに変化する（図１３（ｃ））。そして、入力信号Ｓ３１Ａが接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図１３（ｄ））、ｐＭＯＳトランジスタＴＤ３２Ａがオンし、信号線ＧＬ３１Ａの電位が電源電位ＶＤＤまで引き上げられる（図１３（ｅ））。

この後、入力信号Ｓ３１Ｂが電源電位ＶＤＤから接地電位ＶＳＳに変化すると（図１３（ｆ））、ｐＭＯＳトランジスタＴＤ３１ＢがオンするとともにｐＭＯＳトランジスタＴＤ３２Ｂがオフし、信号線ＧＬ３１Ｂの電位が引き下げられる（図１３（ｇ））。信号線ＧＬ３１Ｂの電位が中間電位ＶＭＬまで引き下げられると、ｐＭＯＳトランジスタＴＤ３１Ｂがオフする。また、信号線ＧＬ３１Ｂの電位が受信回路ＲＣ３１Ｂの閾値を下回ると、受信回路ＲＣ３１Ｂの出力信号が接地電位ＶＳＳから電源電位ＶＤＤに変化するため、セット／リセット回路ＳＲＣ３１の出力信号Ｓ３２が接地電位ＶＳＳから電源電位ＶＤＤに変化する（図１３（ｈ））。そして、入力信号Ｓ３１Ｂが接地電位ＶＳＳから電源電位ＶＤＤに変化すると（図１３（ｉ））、ｐＭＯＳトランジスタＴＤ３２Ｂがオンし、信号線ＧＬ３１Ｂの電位が電源電位ＶＤＤまで引き上げられる（図１３（ｊ））。

このように、半導体集積回路ＩＣ３１では、負荷が大きい信号線ＧＬ３１Ａ、ＧＬ３１Ｂにより伝送される信号の振幅を中間電位ＶＭＬから電源電位ＶＤＤまでの振幅に小さくすることができる。このため、負荷が大きい信号線ＧＬ３１Ａ、ＧＬ３１Ｂに起因する消費電力を低減でき、半導体集積回路ＩＣ３１の低消費電力化に大きく寄与できる。
図１４は、本発明の第２比較例を示している。第２比較例を説明するにあたって、第８実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣＣ２は、半導体集積回路ＩＣ３１（図１２）に対して正相側駆動回路ＤＣ３１Ａおよび逆相側駆動回路ＤＣ３１Ｂを正相側駆動回路ＤＣＣ２Ａおよび逆相側駆動回路ＤＣＣ２Ｂにそれぞれ置き換えて構成されている。

駆動回路ＤＣＣ２Ａは、ｎＭＯＳトランジスタＴＤＣ２１Ａ、ＴＤＣ２３ＡおよびｐＭＯＳトランジスタＴＤＣ２２Ａ、ＴＤＣ２４Ａを有している。ｎＭＯＳトランジスタＴＤＣ２１Ａのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤＣ２１ＡのドレインおよびｐＭＯＳトランジスタＴＤＣ２２Ａのドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＤＣ２２Ａのソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤＣ２１ＡのゲートおよびｐＭＯＳトランジスタＴＤＣ２２Ａのゲートは、入力信号Ｓ３１Ａを受けている。ｎＭＯＳトランジスタＴＤＣ２３Ａのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤＣ２３ＡのドレインおよびｐＭＯＳトランジスタＴＤＣ２４Ａのドレインは、信号線ＧＬ３１Ａに接続されている。ｐＭＯＳトランジスタＴＤＣ２４Ａのソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤＣ２３ＡのゲートおよびｐＭＯＳトランジスタＴＤＣ２４Ａのゲートは、ｎＭＯＳトランジスタＴＤＣ２１ＡとｐＭＯＳトランジスタＴＤＣ２２Ａとの接続ノードに接続されている。すなわち、駆動回路ＤＣＣ２Ａは、ｎＭＯＳトランジスタＴＤＣ２１ＡおよびｐＭＯＳトランジスタＴＤＣ２２Ａで構成されるインバータと、ｎＭＯＳトランジスタＴＤＣ２３ＡおよびｐＭＯＳトランジスタＴＤＣ２４Ａで構成されるインバータとを直列に接続して構成されている。

駆動回路ＤＣＣ２Ｂは、ｎＭＯＳトランジスタＴＤＣ２１Ｂ、ＴＤＣ２３ＢおよびｐＭＯＳトランジスタＴＤＣ２２Ｂ、ＴＤＣ２４Ｂを有している。ｎＭＯＳトランジスタＴＤＣ２１Ｂのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤＣ２１ＢのドレインおよびｐＭＯＳトランジスタＴＤＣ２２Ｂのドレインは、相互に接続されている。ｐＭＯＳトランジスタＴＤＣ２２Ｂのソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤＣ２１ＢのゲートおよびｐＭＯＳトランジスタＴＤＣ２２Ｂのゲートは、入力信号Ｓ３１Ｂを受けている。ｎＭＯＳトランジスタＴＤＣ２３Ｂのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤＣ２３ＢのドレインおよびｐＭＯＳトランジスタＴＤＣ２４Ｂのドレインは、信号線ＧＬ３１Ｂに接続されている。ｐＭＯＳトランジスタＴＤＣ２４Ｂのソースは、電源線ＶＤＤに接続されている。ｎＭＯＳトランジスタＴＤＣ２３ＢのゲートおよびｐＭＯＳトランジスタＴＤＣ２４Ｂのゲートは、ｎＭＯＳトランジスタＴＤＣ２１ＢとｐＭＯＳトランジスタＴＤＣ２２Ｂとの接続ノードに接続されている。すなわち、駆動回路ＤＣＣ２Ｂは、ｎＭＯＳトランジスタＴＤＣ２１ＢおよびｐＭＯＳトランジスタＴＤＣ２２Ｂで構成されるインバータと、ｎＭＯＳトランジスタＴＤＣ２３ＢおよびｐＭＯＳトランジスタＴＤＣ２４Ｂで構成されるインバータとを直列に接続して構成されている。

このような構成の半導体集積回路ＩＣＣ２では、信号線ＧＬ３１Ａ、ＧＬ３１Ｂにより伝送される信号は、接地電位ＶＳＳから電源電位ＶＤＤまでの振幅を有している。このため、半導体集積回路ＩＣＣ２では、半導体集積回路ＩＣ３１に比べて、負荷が大きい信号線ＧＬ３１Ａ、ＧＬ３１Ｂに起因する消費電力が大きくなってしまう。
図１５は、本発明の第９実施形態を示している。第９実施形態を説明するにあたって、第８実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ３２は、半導体集積回路ＩＣ３１（図１２）に対して正相側駆動回路ＤＣ３１Ａおよび逆相側駆動回路ＤＣ３１Ｂを正相側駆動回路ＤＣ３２Ａおよび逆相側駆動回路ＤＣ３２Ｂにそれぞれ置き換えて構成されている。

駆動回路ＤＣ３２Ａは、駆動回路ＤＣ３１Ａに対してｎＭＯＳトランジスタＴＤ３３Ａ（正相側ｎ型トランジスタ）およびｎＭＯＳトランジスタＴＤ３４Ａ（正相側スイッチ回路）を加えて構成されている。ｎＭＯＳトランジスタＴＤ３３Ａのドレインは、信号線ＧＬ３１Ａに接続されている。ｎＭＯＳトランジスタＴＤ３３ＡのソースおよびｎＭＯＳトランジスタＴＤ３４Ａのドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＤ３４Ａのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤ３３Ａのゲートは、インバータＩＤ３１Ａを介して入力信号Ｓ３１Ａを受けている。すなわち、ｎＭＯＳトランジスタＴＤ３３Ａのゲートは、入力信号Ｓ３１Ａの反転信号を受けている。ｎＭＯＳトランジスタＴＤ３４Ａのゲートは、信号線ＧＬ３１Ａに接続されている。

駆動回路ＤＣ３２Ｂは、駆動回路ＤＣ３１Ｂに対して、ｎＭＯＳトランジスタＴＤ３３Ｂ（逆相側ｎ型トランジスタ）およびｎＭＯＳトランジスタＴＤ３４Ｂ（逆相側スイッチ回路）を備えて構成されている。ｎＭＯＳトランジスタＴＤ３３Ｂのドレインは、信号線ＧＬ３１Ｂに接続されている。ｎＭＯＳトランジスタＴＤ３３ＢのソースおよびｎＭＯＳトランジスタＴＤ３４Ｂのドレインは、相互に接続されている。ｎＭＯＳトランジスタＴＤ３４Ｂのソースは、接地線ＶＳＳに接続されている。ｎＭＯＳトランジスタＴＤ３３Ｂのゲートは、インバータＩＤ３１Ｂを介して入力信号Ｓ３１Ｂを受けている。すなわち、ｎＭＯＳトランジスタＴＤ３３Ｂのゲートは、入力信号Ｓ３１Ｂの反転信号を受けている。ｎＭＯＳトランジスタＴＤ３４Ｂのゲートは、信号線ＧＬ３１Ｂに接続されている。

このような構成の半導体集積回路ＩＣ３２では、信号線ＧＬ３１Ａが電源電位ＶＤＤに設定されているとき、ｎＭＯＳトランジスタＴＤ３４Ａがオンしている。この状態で、入力信号Ｓ３１Ａの立ち下がり変化が発生すると、ｐＭＯＳトランジスタＴＤ３１Ａに加えて、ｎＭＯＳトランジスタＴＤ３３Ａもオンする。従って、信号線ＧＬ３１Ａにより伝送される信号の立ち下がり変化（活性化）に要する時間が短縮される。そして、信号線ＧＬ３１Ａの電位が受信回路ＲＣ３１Ａの閾値を下回るのに伴って、ｎＭＯＳトランジスタＴＤ３４Ａがオフする。このように、信号線ＧＬ３１Ａの電位を引き下げる際にｐＭＯＳトランジスタＴＤ３１Ａに加えてｎＭＯＳトランジスタＴＤ３３Ａもオンするため、信号線ＧＬ３１Ａによる信号伝送を高速化できる。また、ｎＭＯＳトランジスタＴＤ３３Ａによる信号線ＧＬ３１Ａの駆動が不要になるとｎＭＯＳトランジスタＴＤ３４Ａがオフするため、接地線ＶＳＳから信号線ＧＬ３１Ａへの過剰な電位供給を回避できる。

同様に、信号線ＧＬ３１Ｂが電源電位ＶＤＤに設定されているとき、ｎＭＯＳトランジスタＴＤ３４Ｂがオンしている。この状態で、入力信号Ｓ３１Ｂの立ち下がり変化が発生すると、ｐＭＯＳトランジスタＴＤ３１Ｂに加えて、ｎＭＯＳトランジスタＴＤ３３Ｂもオンする。従って、信号線ＧＬ３１Ｂにより伝送される信号の立ち下がり変化（活性化）に要する時間が短縮される。そして、信号線ＧＬ３１Ｂの電位が受信回路ＲＣ３１Ｂの閾値を下回るのに伴って、ｎＭＯＳトランジスタＴＤ３４Ｂがオフする。このように、信号線ＧＬ３１Ｂの電位を引き下げる際にｐＭＯＳトランジスタＴＤ３１Ｂに加えてｎＭＯＳトランジスタＴＤ３３Ｂもオンするため、信号線ＧＬ３１Ｂによる信号伝送を高速化できる。また、ｎＭＯＳトランジスタＴＤ３３Ｂによる信号線ＧＬ３１Ｂの駆動が不要になるとｎＭＯＳトランジスタＴＤ３４Ｂがオフするため、接地線ＶＳＳから信号線ＧＬ３１Ｂへの過剰な電位供給を回避できる。

図１６は、本発明の第１０実施形態を示している。第１０実施形態を説明するにあたって、第８および第９実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ３３は、半導体集積回路ＩＣ３２（図１５）に対して正装側駆動回路ＤＣ３２Ａおよび逆相側駆動回路ＤＣ３２Ｂを正相側駆動回路ＤＣ３３Ａおよび逆相側駆動回路ＤＣ３３Ｂにそれぞれ置き換えて構成されている。

駆動回路ＤＣ３３Ａは、駆動回路ＤＣ３２Ａに対してインバータＩＤ３２Ａ（正相側検出回路）およびインバータＩＤ３３Ａを加えて構成されている。インバータＩＤ３２Ａの入力端子は、信号線ＧＬ３１Ａに接続されている。インバータＩＤ３２Ａの出力端子およびインバータＩＤ３３Ａの入力端子は、相互に接続されている。インバータＩＤ３３Ａの出力端子は、ｎＭＯＳトランジスタＴＤ３４Ａのゲートに接続されている。

駆動回路ＤＣ３３Ｂは、駆動回路ＤＣ３２Ｂに対してインバータＩＤ３２Ｂ（逆相側検出回路）およびインバータＩＤ３３Ｂを加えて構成されている。インバータＩＤ３２Ｂの入力端子は、信号線ＧＬ３１Ｂに接続されている。インバータＩＤ３２Ｂの出力端子およびインバータＩＤ３３Ｂの入力端子は、相互に接続されている。インバータＩＤ３３Ｂの出力端子は、ｎＭＯＳトランジスタＴＤ３４Ｂのゲートに接続されている。

このような構成の半導体集積回路ＩＣ３３では、インバータＩＤ３２Ａは受信回路ＲＣ３１Ａと同一の回路構成を有するため、インバータＩＤ３２Ａの出力信号と受信回路ＲＣ３１Ａの出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、ｎＭＯＳトランジスタＴＤ３４Ａのオン／オフをインバータＩＤ３３Ａの出力信号（インバータＩＤ３２Ａの出力信号の反転信号）で制御することにより、ｎＭＯＳトランジスタＴＤ３３Ａによる信号線ＧＬ３１Ａの駆動が不要になった時点で即座にｎＭＯＳトランジスタＴＤ３４Ａをオフさせることができる。この結果、接地線ＶＳＳから信号線ＧＬ３１Ａへの過剰な電位供給を確実に回避できる。

同様に、インバータＩＤ３２Ｂは受信回路ＲＣ３１Ｂと同一の回路構成を有するため、インバータＩＤ３２Ｂの出力信号と受信回路ＲＣ３１Ｂの出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、ｎＭＯＳトランジスタＴＤ３４Ｂのオン／オフをインバータＩＤ３３Ｂの出力信号（インバータＩＤ３２Ｂの出力信号の反転信号）で制御することにより、ｎＭＯＳトランジスタＴＤ３３Ｂによる信号線ＧＬ３１Ｂの駆動が不要になった時点で即座にｎＭＯＳトランジスタＴＤ３４Ｂをオフさせることができる。この結果、接地線ＶＳＳから信号線ＧＬ３１Ｂへの過剰な電位供給を確実に回避できる。

図１７は、本発明の第１１実施形態を示している。第１１実施形態を説明するにあたって、第８実施形態で説明した要素と同一の要素については、同一の符号を付して詳細な説明を省略する。半導体集積回路ＩＣ３４は、半導体集積回路ＩＣ３１（図１２）に対して正相側受信回路ＲＣ３１Ａおよび逆相側受信回路ＲＣ３１Ｂを正相側受信回路ＲＣ３２Ａ、および逆相側受信回路ＲＣ３２Ｂにそれぞれ置き換えて構成されている。

受信回路ＲＣ３２Ａは、受信回路ＲＣ３１Ａに対してｐＭＯＳトランジスタＴＲ３３Ａ（正相側遮断回路）を加えて構成されている。ｐＭＯＳトランジスタＴＲ３３Ａのソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＲ３３Ａのドレインは、ｐＭＯＳトランジスタＴＲ３２Ａのソースに接続されている。ｐＭＯＳトランジスタＴＲ３３Ａのゲートは、セット／リセット回路ＳＲＣ３１におけるｎＭＯＳトランジスタＴＳ３２およびインバータＩＳ３１、ＩＳ３２の接続ノードに接続されている。すなわち、ｐＭＯＳトランジスタＴＲ３３Ａのゲートは、セット／リセット回路ＳＲＣ３１の出力信号Ｓ３２の反転信号を受けている。従って、ｐＭＯＳトランジスタＴＲ３３Ａは、セット／リセット回路ＳＲＣ３１のリセット状態からセット状態への遷移に応答してオンし、セット／リセット回路ＳＲＣ３１のセット状態からリセット状態への遷移に応答してオフする。

受信回路ＲＣ３２Ｂは、受信回路ＲＣ３１Ｂに対してｐＭＯＳトランジスタＴＲ３３Ｂ（逆相側遮断回路）を加えて構成されている。ｐＭＯＳトランジスタＴＲ３３Ｂのソースは、電源線ＶＤＤに接続されている。ｐＭＯＳトランジスタＴＲ３３Ｂのドレインは、ｐＭＯＳトランジスタＴＲ３２Ｂのソースに接続されている。ｐＭＯＳトランジスタＴＲ３３Ｂのゲートは、ラッチ回路ＳＲＣ３１におけるｎＭＯＳトランジスタＴＳ３１およびインバータＩＳ３１、ＩＳ３２の接続ノードに接続されている。すなわち、ｐＭＯＳトランジスタＴＲ３３Ｂのゲートは、セット／リセット回路ＳＲＣ３１の出力信号Ｓ３２を受けている。従って、ｐＭＯＳトランジスタＴＲ３３Ｂは、セット／リセット回路ＳＲＣ３１のセット状態からリセット状態への遷移に応答してオンし、セット／リセット回路ＳＲＣ３１のリセット状態からセット状態への遷移に応答してオフする。

このような構成の半導体集積回路ＩＣ３４では、セット／リセット回路ＳＲＣ３１がセット状態からリセット状態に遷移すると、受信回路ＲＣ３２Ａにおいて、ｐＭＯＳトランジスタＴＲ３３Ａがオフするため、電源線ＶＤＤからｐＭＯＳトランジスタＴＲ３２Ａへの電位供給が遮断される。このため、信号線ＧＬ３１Ａにより伝送される信号が中間電位ＶＭＬに設定されることに起因して発生する貫通電流を抑制できる。また、セット／リセット回路ＳＲＣ３１がリセット状態からセット状態に遷移すると、受信回路ＲＣ３２Ｂにおいて、ｐＭＯＳトランジスタＴＲ３３Ｂがオフするため、電源線ＶＤＤからｐＭＯＳトランジスタＴＲ３２Ｂへの電位供給が遮断される。このため、信号線ＧＬ３１Ｂにより伝送される信号が中間電位ＶＭＬに設定されることに起因して発生する貫通電流を抑制できる。

なお、第５〜第７実施形態では、駆動回路の入力信号が負論理のパルス信号である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、駆動回路の入力信号が正論理のパルス信号である場合、接地線と電源線とを入れ換えるとともに、ｎＭＯＳトランジスタをｐＭＯＳトランジスタに置き換え、ｐＭＯＳトランジスタをｎＭＯＳトランジスタに置き換えて駆動回路を構成することで、同様の効果が得られる。

また、第８〜第１１実施形態では、駆動回路の入力信号が負論理の正相／逆相パルス信号である例について述べたが、本発明はかかる実施形態に限定されるものではない。例えば、駆動回路の入力信号が正論理の正相／逆相パルス信号である場合、接地線と電源線とを入れ換えるとともに、ｎＭＯＳトランジスタをｐＭＯＳトランジスタに置き換え、ｐＭＯＳトランジスタをｎＭＯＳトランジスタに置き換えて駆動回路、受信回路およびセット／リセット回路をそれぞれ構成することで、同様の効果が得られる。

以上の実施形態で説明した発明を整理して、付記として以下に開示する。
（付記１）
信号線と、
入力信号に応じて前記信号線を駆動する駆動回路とを備え、
前記駆動回路は、
ソースが前記信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第１ｐ型トランジスタと、
ソースが前記信号線に接続され、ドレインが高電源線に接続され、ゲートが入力信号を受ける第１ｎ型トランジスタとを備えることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、
前記受信回路は、動作停止要求に応答して前記低電源線および前記高電源線からの電位供給を遮断する遮断回路を備えることを特徴とする半導体集積回路。
（付記３）
付記１記載の半導体集積回路において、
前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、
前記駆動回路は、
ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｎ型トランジスタと、
ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｐ型トランジスタと、
前記第２ｎ型トランジスタのソースと前記低電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオフする第１スイッチ回路と、
前記第２ｐ型トランジスタのソースと前記高電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオフする第２スイッチ回路とを備えることを特徴とする半導体集積回路。
（付記４）
付記３記載の半導体集積回路において、
前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、
前記第１スイッチ回路は、前記検出回路の出力信号の立ち下がり変化に応答してオンし、前記検出回路の出力信号の立ち上がり変化に応答してオフし、
前記第２スイッチ回路は、前記検出回路の出力信号の立ち上がり変化に応答してオンし、前記検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。
（付記５）
信号線と、
負論理のパルス信号を入力信号として受け、入力信号に応じて前記信号線を駆動する駆動回路とを備え、
前記駆動回路は、
ソースが前記信号線に接続され、ドレインが低電源線に接続され、ゲートが入力信号を受ける第１ｐ型トランジスタと、
ソースが高電源線に接続され、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｐ型トランジスタとを備えることを特徴とする半導体集積回路。
（付記６）
付記５記載の半導体集積回路において、
前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、
前記駆動回路は、
ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受けるｎ型トランジスタと、
前記ｎ型トランジスタのソースと前記低電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオフするスイッチ回路とを備えることを特徴とする半導体集積回路。
（付記７）
付記６記載の半導体集積回路において、
前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、
前記スイッチ回路は、前記検出回路の出力信号の立ち下がり変化に応答してオンし、前記検出回路の出力信号の立ち上がり変化に応答してオフすることを特徴とする半導体集積回路。
（付記８）
正相側信号線と、
逆相側信号線と、
負論理の正相パルス信号を入力信号として受け、入力信号に応じて前記正相側信号線を駆動する正相側駆動回路と、
負論理の逆相パルス信号を入力信号として受け、入力信号に応じて前記逆相側信号線を駆動する逆相側駆動回路と、
前記正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する正相側受信回路と、
前記逆相側信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記逆相側信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する逆相側受信回路と、
前記正相側受信回路の出力信号の立ち上がり変化に応答して第１動作状態から第２動作状態に遷移し、前記逆相側受信回路の出力信号の立ち上がり変化に応答して第２動作状態から第１動作状態に遷移する状態遷移回路とを備え、
前記正相側駆動回路は、
ソースが前記正相側信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける正相側第１ｐ型トランジスタと、
ソースが前記高電源線に接続され、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側第２ｐ型トランジスタとを備え、
前記逆相側駆動回路は、
ソースが前記逆相側信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける逆相側第１ｐ型トランジスタと、
ソースが前記高電源線に接続され、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側第２ｐ型トランジスタとを備えることを特徴とする半導体集積回路。
（付記９）
付記８記載の半導体集積回路において、
前記正相側駆動回路は、
ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側ｎ型トランジスタと、
前記正相側ｎ型トランジスタのソースと前記低電源線との間に設けられ、前記正相側信号線の電位が前記正相側受信回路の閾値を上回るのに伴ってオンし、前記正相側信号線の電位が前記正相側受信回路の閾値を下回るのに伴ってオフする正相側スイッチ回路とを備え、
前記逆相側駆動回路は、
ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側ｎ型トランジスタと、
前記逆相側ｎ型トランジスタのソースと前記低電源線との間に設けられ、前記逆相側信号線の電位が前記逆相側受信回路の閾値を上回るのに伴ってオンし、前記逆相側信号線の電位が前記逆相側受信回路の閾値を下回るのに伴ってオフする逆相側スイッチ回路とを備えることを特徴とする半導体集積回路。
（付記１０）
付記９記載の半導体集積回路において、
前記正相側駆動回路は、前記正相側信号線の電位と前記正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記正相側受信回路と同一の回路構成を有する正相側検出回路を備え、
前記正相側スイッチ回路は、前記正相側検出回路の出力信号の立ち下がり変化に応答してオンし、前記正相側検出回路の出力信号の立ち上がり変化に応答してオフし、
前記逆相側駆動回路は、前記逆相側信号線の電位と前記逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記逆相側受信回路と同一の回路構成を有する逆相側検出回路を備え、
前記逆相側スイッチ回路は、前記逆相側検出回路の出力信号の立ち下がり変化に応答してオンし、前記逆相側検出回路の出力信号の立ち上がり変化に応答してオフすることを特徴とする半導体集積回路。
（付記１１）
付記８記載の半導体集積回路において、
前記正相側受信回路は、前記状態遷移回路の第１動作状態から第２動作状態への遷移に応答して前記高電源線からの電位供給を遮断する正相側遮断回路を備え、
前記逆相側受信回路は、前記状態遷移回路の第２動作状態から第１動作状態への遷移に応答して前記高電源線からの電位供給を遮断する逆相側遮断回路を備えることを特徴とする半導体集積回路。
（付記１２）
信号線と、
正論理のパルス信号を入力信号として受け、入力信号に応じて前記信号線を駆動する駆動回路とを備え、
前記駆動回路は、
ソースが前記信号線に接続され、ドレインが高電源線に接続され、ゲートが入力信号を受ける第１ｎ型トランジスタと、
ソースが低電源線に接続され、ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｎ型トランジスタとを備えることを特徴とする半導体集積回路。
（付記１３）
付記１２記載の半導体集積回路において、
前記信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する受信回路を備え、
前記駆動回路は、
ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受けるｐ型トランジスタと、
前記ｐ型トランジスタのソースと前記高電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオフするスイッチ回路とを備えることを特徴とする半導体集積回路。
（付記１４）
付記１３記載の半導体集積回路において、
前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、
前記スイッチ回路は、前記検出回路の出力信号の立ち上がり変化に応答してオンし、前記検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。
（付記１５）
正相側信号線と、
逆相側信号線と、
正論理の正相パルス信号を入力信号として受け、入力信号に応じて前記正相側信号線を駆動する正相側駆動回路と、
正論理の逆相パルス信号を入力信号として受け、入力信号に応じて前記逆相側信号線を駆動する逆相側駆動回路と、
前記正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する正相側受信回路と、
前記逆相側信号線の電位が閾値より大きいときに出力信号を前記低電源線の電位に設定し、前記逆相側信号線の電位が閾値より小さいときに出力信号を前記高電源線の電位に設定する逆相側受信回路と、
前記正相側受信回路の出力信号の立ち下がり変化に応答して第１動作状態から第２動作状態に遷移し、前記逆相側受信回路の出力信号の立ち下がり変化に応答して第２動作状態から第１動作状態に遷移する状態遷移回路とを備え、
前記正相側駆動回路は、
ソースが前記正相側信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける正相側第１ｎ型トランジスタと、
ソースが前記低電源線に接続され、ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側第２ｎ型トランジスタとを備え、
前記逆相側駆動回路は、
ソースが前記逆相側信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける逆相側第１ｎ型トランジスタと、
ソースが前記低電源線に接続され、ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側第２ｎ型トランジスタとを備えることを特徴とする半導体集積回路。
（付記１６）
付記１５記載の半導体集積回路において、
前記正相側駆動回路は、
ドレインが前記正相側信号線に接続され、ゲートが入力信号の反転信号を受ける正相側ｐ型トランジスタと、
前記正相側ｐ型トランジスタのソースと前記高電源線との間に設けられ、前記正相側信号線の電位が前記正相側受信回路の閾値を下回るのに伴ってオンし、前記正相側信号線の電位が前記正相側受信回路の閾値を上回るのに伴ってオフする正相側スイッチ回路とを備え、
前記逆相側駆動回路は、
ドレインが前記逆相側信号線に接続され、ゲートが入力信号の反転信号を受ける逆相側ｐ型トランジスタと、
前記逆相側ｐ型トランジスタのソースと前記高電源線との間に設けられ、前記逆相側信号線の電位が前記逆相側受信回路の閾値を下回るのに伴ってオンし、前記逆相側信号線の電位が前記逆相側受信回路の閾値を上回るのに伴ってオフする逆相側スイッチ回路とを備えることを特徴とする半導体集積回路。
（付記１７）
付記１６記載の半導体集積回路において、
前記正相側駆動回路は、前記正相側信号線の電位と前記正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記正相側受信回路と同一の回路構成を有する正相側検出回路を備え、
前記正相側スイッチ回路は、前記正相側検出回路の出力信号の立ち上がり変化に応答してオンし、前記正相側検出回路の出力信号の立ち下がり変化に応答してオフし、
前記逆相側駆動回路は、前記逆相側信号線の電位と前記逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記逆相側受信回路と同一の回路構成を有する逆相側検出回路を備え、
前記逆相側スイッチ回路は、前記逆相側検出回路の出力信号の立ち上がり変化に応答してオンし、前記逆相側検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。
（付記１８）
付記１５記載の半導体集積回路において、
前記正相側受信回路は、前記状態遷移回路の第１動作状態から第２動作状態への遷移に応答して前記低電源線からの電位供給を遮断する正相側遮断回路を備え、
前記逆相側受信回路は、前記状態遷移回路が第２動作状態から第１動作状態への遷移に応答して前記低電源線からの電位供給を遮断する逆相側遮断回路を備えることを特徴とする半導体集積回路。

付記１０の半導体集積回路では、正相側駆動回路は、正相側第１ｐ型トランジスタおよび正相側第２ｐ型トランジスタ、正相側ｎ型トランジスタ、正相側スイッチ回路に加えて、正相側検出回路を備えて構成される。正相側検出回路は、正相側信号線の電位と正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、正相側受信回路と同一の回路構成を有する。正相側スイッチ回路は、正相側検出回路の出力信号の立ち下がり変化に応答してオンし、正相側検出回路の出力信号の立ち上がり変化に応答してオフする。逆相側駆動回路は、逆相側第１ｐ型トランジスタおよび逆相側第２ｐ型トランジスタ、逆相側ｎ型トランジスタ、逆相側スイッチ回路に加えて、逆相側検出回路を備えて構成される。逆相側検出回路は、逆相側信号線の電位と逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、逆相側受信回路と同一の回路構成を有する。逆相側スイッチ回路は、逆相側検出回路の出力信号の立ち下がり変化に応答してオンし、逆相側検出回路の出力信号の立ち上がり変化に応答してオフする。

正相側検出回路は正相側受信回路と同一の回路構成を有しているため、正相側検出回路の出力信号と正相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、正相側スイッチ回路のオン／オフを正相側検出回路の出力信号で制御することにより、正相側ｎ型トランジスタによる正相側信号線の駆動が不要になった時点で即座に正相側スイッチ回路をオフさせることができる。この結果、低電源線から正相側信号線への過剰な電位供給を確実に回避できる。同様に、逆相側検出回路は逆相側受信回路と同一の回路構成を有しているため、逆相側検出回路の出力信号と逆相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、逆相側スイッチ回路のオン／オフを逆相側検出回路の出力信号で制御することにより、逆相側ｎ型トランジスタによる逆相側信号線の駆動が不要になった時点で即座に逆相側スイッチ回路をオフさせることができる。この結果、低電源線から逆相側信号線への過剰な電位供給を確実に回避できる。

付記１２の半導体集積回路では、半導体集積回路は、信号線および駆動回路を備えて構成される。駆動回路は、正論理のパルス信号を入力信号として受け、入力信号に応じて信号線を駆動する。駆動回路は、第１ｎ型トランジスタおよび第２ｎ型トランジスタを備えて構成される。第１ｎ型トランジスタのソースは、信号線に接続される。第１ｎ型トランジスタのドレインは、高電源線に接続される。第１ｎ型トランジスタのゲートは、入力信号を受ける。第２ｎ型トランジスタのソースは、低電源線に接続される。第２ｎ型トランジスタのドレインは、信号線に接続される。第２ｎ型トランジスタのゲートは、入力信号の反転信号を受ける。

信号線を駆動する駆動回路を第１ｎ型トランジスタおよび第２ｎ型トランジスタを備えて構成することで、信号線により伝送される信号の振幅を、低電源線の電位から高電源線の電位より第１ｎ型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。このため、信号線に起因する消費電力を低減できる。従って、駆動回路により駆動される信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。

付記１３の半導体集積回路では、半導体集積回路は、信号線および駆動回路に加えて、受信回路を備えて構成される。受信回路は、信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。駆動回路は、第１ｎ型トランジスタおよび第２ｎ型トランジスタに加えて、ｐ型トランジスタおよびスイッチ回路を備えて構成される。ｐ型トランジスタのドレインは、信号線に接続される。ｐ型トランジスタのゲートは、入力信号の反転信号を受ける。スイッチ回路は、ｐ型トランジスタのソースと高電源線との間に設けられる。スイッチ回路は、信号線の電位が受信回路の閾値を下回るのに伴ってオンし、信号線の電位が受信回路の閾値を上回るのに伴ってオフする。

このような構成の半導体集積回路では、信号線が低電源線の電位に設定されているとき、スイッチ回路がオンしている。この状態で、入力信号の立ち上がり変化が発生すると、第１ｎ型トランジスタに加えて、ｐ型トランジスタもオンする。従って、信号線により伝送される信号の立ち上がり変化（活性化）に要する時間が短縮される。そして、信号線の電位が受信回路の閾値を上回るのに伴って、スイッチ回路がオフする。このように、信号線の電位を引き上げる際に第１ｎ型トランジスタに加えてｐ型トランジスタもオンするため、信号線による信号伝送を高速化できる。また、ｐ型トランジスタによる信号線の駆動が不要になるとスイッチ回路がオフするため、高電源線から信号線への過剰な電位供給を回避できる。

付記１４の半導体集積回路では、駆動回路は、第１ｎ型トランジスタおよび第２ｎ型トランジスタ、ｐ型トランジスタ、スイッチ回路に加えて、検出回路を備えて構成される。検出回路は、信号線の電位と受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、受信回路と同一の回路構成を有する。スイッチ回路は、検出回路の出力信号の立ち上がり変化に応答してオンし、検出回路の出力信号の立ち下がり変化に応答してオフする。

検出回路は受信回路と同一の回路構成を有しているため、検出回路の出力信号と受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、スイッチ回路のオン／オフを検出回路の出力信号で制御することにより、ｐ型トランジスタによる信号線の駆動が不要になった時点で即座にスイッチ回路をオフさせることができる。この結果、高電源線から信号線への過剰な電位供給を確実に回避できる。

付記１５の半導体集積回路では、半導体集積回路は、正相側信号線、逆相側信号線、正相側駆動回路、逆相側駆動回路、正相側受信回路、逆相側受信回路および状態遷移回路を備えて構成される。正相側駆動回路は、正論理の正相パルス信号を入力信号として受け、入力信号に応じて正相側信号線を駆動する。逆相側駆動回路は、正論理の逆相パルス信号を入力信号として受け、入力信号に応じて逆相側信号線を駆動する。正相側受信回路は、正相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、正相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。逆相側受信回路は、逆相側信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、逆相側信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する。状態遷移回路は、正相側受信回路の出力信号の立ち下がり変化に応答して第１動作状態から第２動作状態に遷移し、逆相側受信回路の出力信号の立ち下がり変化に応答して第２動作状態から第１動作状態に遷移する。正相側駆動回路は、正相側第１ｎ型トランジスタおよび正相側第２ｎ型トランジスタを備えて構成される。正相側第１ｎ型トランジスタのソースは、正相側信号線に接続される。正相側第１ｎ型トランジスタのドレインは、高電源線に接続される。正相側第１ｎ型トランジスタのゲートは、入力信号（正相パルス信号）を受ける。正相側第２ｎ型トランジスタのソースは、低電源線に接続される。正相側第２ｎ型トランジスタのドレインは、正相側信号線に接続される。正相側第２ｎ型トランジスタのゲートは、入力信号の反転信号を受ける。逆相側駆動回路は、逆相側第１ｎ型トランジスタおよび逆相側第２ｎ型トランジスタを備えて構成される。逆相側第１ｎ型トランジスタのソースは、逆相側信号線に接続される。逆相側第１ｎ型トランジスタのドレインは、高電源線に接続される。逆相側第１ｐ型トランジスタのゲートは、入力信号（逆相パルス信号）を受ける。逆相側第２ｎ型トランジスタのソースは、低電源線に接続される。逆相側第２ｎ型トランジスタのドレインは、逆相側信号線に接続される。逆相側第２ｎ型トランジスタのゲートは、入力信号の反転信号を受ける。

正相側信号線を駆動する正相側駆動回路を正相側第１ｎ型トランジスタおよび正相側第２ｎ型トランジスタを備えて構成することで、正相側信号線により伝送される信号の振幅を、低電源線の電位から高電源線の電位より正相側第１ｎ型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。同様に、逆相側信号線を駆動する逆相側駆動回路を逆相側第１ｎ型トランジスタおよび逆相側第２ｎ型トランジスタを備えて構成することで、逆相側信号線により伝送される信号の振幅を、低電源線の電位から高電源線の電位より逆相側第１ｎ型トランジスタの閾値電圧分だけ低い電位までの振幅に、小さくすることができる。このため、正相側信号線および逆相側信号線に起因する消費電力を低減できる。従って、正相側駆動回路により駆動される正相側信号線および逆相側駆動回路により駆動される逆相側信号線の負荷が大きい場合、半導体集積回路の低消費電力化に大きく寄与できる。

付記１６の半導体集積回路では、正相側駆動回路は、正相側第１ｎ型トランジスタおよび正相側第２ｎ型トランジスタに加えて、正相側ｐ型トランジスタおよび正相側スイッチ回路を備えて構成される。正相側ｐ型トランジスタのドレインは、正相側信号線に接続される。正相側ｐ型トランジスタのゲートは、入力信号（正相パルス信号）の反転信号を受ける。正相側スイッチ回路は、正相側ｐ型トランジスタのソースと高電源線との間に設けられる。正相側スイッチ回路は、正相側信号線の電位が正相側受信回路の閾値を下回るのに伴ってオンし、正相側信号線の電位が正相側受信回路の閾値を上回るのに伴ってオフする。逆相側駆動回路は、逆相側第１ｎ型トランジスタおよび逆相側第２ｎ型トランジスタに加えて、逆相側ｐ型トランジスタおよび逆相側スイッチ回路を備えて構成される。逆相側ｐ型トランジスタのドレインは、逆相側信号線に接続される。逆相側ｐ型トランジスタのゲートは、入力信号（逆相パルス信号）の反転信号を受ける。逆相側スイッチ回路は、逆相側ｐ型トランジスタのソースと高電源線との間に設けられる。逆相側スイッチ回路は、逆相側信号線の電位が逆相側受信回路の閾値を下回るのに伴ってオンし、逆相側信号線の電位が逆相側受信回路の閾値を上回るのに伴ってオフする。

このような構成の半導体集積回路では、正相側信号線が低電源線の電位に設定されているとき、正相側スイッチ回路がオンしている。この状態で、正相側駆動回路の入力信号の立ち上がり変化が発生すると、正相側第１ｎ型トランジスタに加えて、正相側ｐ型トランジスタもオンする。従って、正相側信号線により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、正相側信号線の電位が正相側受信回路の閾値を上回るのに伴って、正相側スイッチ回路がオフする。このように、正相側信号線の電位を引き上げる際に正相側第１ｎ型トランジスタに加えて正相側ｐ型トランジスタもオンするため、正相側信号線による信号伝送を高速化できる。また、正相側ｐ型トランジスタによる信号線の駆動が不要になると正相側スイッチ回路がオフするため、高電源線から正相側信号線への過剰な電位供給を回避できる。

同様に、逆相側信号線が低電源線の電位に設定されているとき、逆相側スイッチ回路がオンしている。この状態で、逆相側駆動回路の入力信号の立ち上がり変化が発生すると、逆相側第１ｎ型トランジスタに加えて、逆相側ｐ型トランジスタもオンする。従って、逆相側信号線により伝送される信号の立ち上がり変化に要する時間が短縮される。そして、逆相側信号線の電位が逆相側受信回路の閾値を上回るのに伴って、逆相側スイッチ回路がオフする。このように、逆相側信号線の電位を引き上げる際に逆相側第１ｎ型トランジスタに加えて逆相側ｐ型トランジスタもオンするため、逆相側信号線による信号伝送を高速化できる。また、逆相側ｐ型トランジスタによる信号線の駆動が不要になると逆相側スイッチ回路がオフするため、高電源線から逆相側信号線への過剰な電位供給を回避できる。

付記１７の半導体集積回路では、正相側駆動回路は、正相側第１ｎ型トランジスタおよび正相側第２ｎ型トランジスタ、正相側ｐ型トランジスタ、正相側スイッチ回路に加えて、正相側検出回路を備えて構成される。正相側検出回路は、正相側信号線の電位と正相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、正相側受信回路と同一の回路構成を有する。正相側スイッチ回路は、正相側検出回路の出力信号の立ち上がり変化に応答してオンし、正相側検出回路の出力信号の立ち下がり変化に応答してオフする。逆相側駆動回路は、逆相側第１ｎ型トランジスタおよび逆相側第２ｎ型トランジスタ、逆相側ｐ型トランジスタ、逆相側スイッチ回路に加えて、逆相側検出回路を備えて構成される。逆相側検出回路は、逆相側信号線の電位と逆相側受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、逆相側受信回路と同一の回路構成を有する。逆相側スイッチ回路は、逆相側検出回路の出力信号の立ち上がり変化に応答してオンし、逆相側検出回路の出力信号の立ち下がり変化に応答してオフする。

正相側検出回路は正相側受信回路と同一の回路構成を有しているため、正相側検出回路の出力信号と正相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、正相側スイッチ回路のオン／オフを正相側検出回路の出力信号で制御することにより、正相側ｐ型トランジスタによる正相側信号線の駆動が不要になった時点で即座に正相側スイッチ回路をオフさせることができる。この結果、高電源線から正相側信号線への過剰な電位供給を確実に回避できる。同様に、逆相側検出回路は逆相側受信回路と同一の回路構成を有しているため、逆相側検出回路の出力信号と逆相側受信回路の出力信号とでは、立ち上がり変化および立ち下がり変化がほぼ同一のタイミングで発生する。このため、逆相側スイッチ回路のオン／オフを逆相側検出回路の出力信号で制御することにより、逆相側ｐ型トランジスタによる逆相側信号線の駆動が不要になった時点で即座に逆相側スイッチ回路をオフさせることができる。この結果、高電源線から逆相側信号線への過剰な電位供給を確実に回避できる。

付記１８の半導体集積回路では、正相側受信回路は、正相側遮断回路を備えて構成される。正相側遮断回路は、状態遷移回路の第１動作状態から第２動作状態への遷移に応答して低電源線からの電位供給を遮断する。逆相側受信回路は、逆相側遮断回路を備えて構成される。逆相側遮断回路は、状態遷移回路の第２動作状態から第１動作状態への遷移に応答して低電源線からの電位供給を遮断する。

状態遷移回路が第１動作状態から第２動作状態に遷移すると、正相側受信回路において、正相側遮断回路により低電源線からの電位供給が遮断されるため、正相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。また、状態遷移回路が第２動作状態から第１動作状態に遷移すると、逆相側受信回路において、逆相側遮断回路により低電源線からの電位供給が遮断されるため、逆相側信号線により伝送される信号が中間電位に設定されることに起因して発生する貫通電流を抑制できる。

以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

本発明の第１実施形態を示す説明図である。 本発明の第１実施形態の動作波形を示す説明図である。 本発明の第１比較例を示す説明図である。 本発明の第２実施形態を示す説明図である。 本発明の第２実施形態の動作波形を示す説明図である。 本発明の第３実施形態を示す説明図である。 本発明の第４実施形態を示す説明図である。 本発明の第５実施形態を示す説明図である。 本発明の第５実施形態の動作波形を示す説明図である。 本発明の第６実施形態を示す説明図である。 本発明の第７実施形態を示す説明図である。 本発明の第８実施形態を示す説明図である。 本発明の第８実施形態の動作波形を示す説明図である。 本発明の第２比較例を示す説明図である。 本発明の第９実施形態を示す説明図である。 本発明の第１０実施形態を示す説明図である。 本発明の第１１実施形態を示す説明図である。

符号の説明

ＤＣ１１−ＤＣ１３、ＤＣ２１−ＤＣ２３‥駆動回路；ＤＣ３１Ａ−ＤＣ３３Ａ‥正相側駆動回路；ＤＣ３１Ｂ−ＤＣ３３Ｂ‥逆相側駆動回路；ＩＣ１１−ＩＣ１４、ＩＣ２１−ＩＣ２３、ＩＣ３１−ＩＣ３４‥半導体集積回路；ＬＣ１１、ＬＣ２１‥ラッチ回路；ＲＣ１１、ＲＣ１２、ＲＣ２１‥受信回路；ＲＣ３１Ａ、ＲＣ３２Ａ‥正相側受信回路；ＲＣ３１Ｂ、ＲＣ３２Ｂ‥逆相側受信回路；ＳＲＣ３１‥セット／リセット回路

Claims (3)

1. 信号線と、
   入力信号に応じて前記信号線を駆動する駆動回路と、
   前記信号線の電位が閾値より大きいときに出力信号を低電源線の電位に設定し、前記信号線の電位が閾値より小さいときに出力信号を高電源線の電位に設定する受信回路とを備え、
   前記駆動回路は、
   ソースが前記信号線に接続され、ドレインが前記低電源線に接続され、ゲートが入力信号を受ける第１ｐ型トランジスタと、
   ソースが前記信号線に接続され、ドレインが前記高電源線に接続され、ゲートが入力信号を受ける第１ｎ型トランジスタと、
   ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｎ型トランジスタと、
   ドレインが前記信号線に接続され、ゲートが入力信号の反転信号を受ける第２ｐ型トランジスタと、
   前記第２ｎ型トランジスタのソースと前記低電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオフする第１スイッチ回路と、
   前記第２ｐ型トランジスタのソースと前記高電源線との間に設けられ、前記信号線の電位が前記受信回路の閾値を下回るのに伴ってオンし、前記信号線の電位が前記受信回路の閾値を上回るのに伴ってオフする第２スイッチ回路とを備えることを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   前記駆動回路は、前記信号線の電位と前記受信回路の閾値との大小関係の入れ替わりを検出するために設けられ、前記受信回路と同一の回路構成を有する検出回路を備え、
   前記第１スイッチ回路は、前記検出回路の出力信号の立ち下がり変化に応答してオンし、前記検出回路の出力信号の立ち上がり変化に応答してオフし、
   前記第２スイッチ回路は、前記検出回路の出力信号の立ち上がり変化に応答してオンし、前記検出回路の出力信号の立ち下がり変化に応答してオフすることを特徴とする半導体集積回路。
3. 請求項１または請求項２記載の半導体集積回路において、
   前記受信回路は、動作停止要求に応答して前記低電源線および前記高電源線からの電位供給を遮断する遮断回路を備えることを特徴とする半導体集積回路。

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