JP4578432B2 - 半導体集積回路 - Google Patents
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Description
図1は、本発明の一実施の形態に係るレベル変換回路を備えた半導体集積回路10の構成を示す回路図である。
100 レベル変換回路
110 第1のトランジスタ対
120 第2のトランジスタ対
130 第1のコンパレータ
140 第2のコンパレータ
150 デューティ補正回路
111 第1のPMOSトランジスタ
112 第1のNMOSトランジスタ
120 第2のトランジスタ対
121 第2のPMOSトランジスタ
122 第2のNMOSトランジスタ
151 第3のNMOSトランジスタ
152 第4のNMOSトランジスタ
Claims (4)
- 低電圧電源で動作する内部論理回路と、
高電圧電源で動作し、外部へ信号を出力するための出力回路と、
前記高電圧電源で動作し、前記内部論理回路が出力する正転信号および反転信号に基づいて前記出力回路の入力信号を生成するレベル変換回路と、
を備え、
前記レベル変換回路は、
直列に接続されている第1のPMOSトランジスタと第1のNMOSトランジスタとを有する第1のトランジスタ対と、
直列に接続されている第2のPMOSトランジスタと第2のNMOSトランジスタとを有する第2のトランジスタ対と、
前記第1のトランジスタ対に入力端子が接続されている第2のコンパレータと、
前記第2のトランジスタ対に入力端子が接続されている第1のコンパレータと、
前記第1及び第2のコンパレータの出力端子に接続されているデューティ補正回路と、を具備し、
前記第1及び第2のPMOSトランジスタは、ソースが前記高電圧電源にそれぞれ接続され、ドレインが前記第1及び第2のNMOSトランジスタのドレインと前記第2のコンパレータの入力端子及び前記第1のコンパレータの入力端子にそれぞれ接続され、ゲートが前記第2のPMOSトランジスタのドレイン及び前記第1のPMOSトランジスタのドレインに接続され、前記第1及び第2のNMOSトランジスタのソースは、それぞれ前記低電圧電源系のグランドに接続され、
前記第1のコンパレータは、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、第1の二値レベル信号を出力端子から出力し、
前記第2のコンパレータは、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、第2の二値レベル信号を出力端子から出力し、
前記デューティ補正回路は、前記第1の二値レベル信号に基づいて前記第2のコンパレータの出力端子電圧をプルダウンさせ、前記第2の二値レベル信号に基づいて前記第1のコンパレータの出力端子電圧をプルダウンさせてデューティを補正した出力信号を生成することを特徴とする半導体集積回路。 - 前記デューティ補正回路は、ゲートに前記第2の二値レベル信号を入力し、ドレインを前記第2のコンパレータの出力端子と第4のNMOSトランジスタのゲートとに接続し、ソースを前記高電圧電源のグランド電位に接続した第3のNMOSトランジスタと、ゲートに第1の二値レベル信号を入力し、ドレインを前記第1のコンパレータの出力端子と第3のNMOSトランジスタのゲートとに接続し、ソースを前記高電圧電源のグランド電位に接続した第4のNMOSトランジスタと、を有することを特徴とする請求項1に記載の半導体集積回路。
- 前記デューティ補正回路は、前記第1のコンパレータ及び前記第2のコンパレータの立ち上がりを検知し、前記高電圧電源のグランド電位と導通するスイッチをオン/オフさせることを特徴とする請求項1に記載の半導体集積回路。
- 前記第1及び第2のコンパレータは、それぞれ、CMOSインバータであり、
その閾値VTHと、前記高電圧電源のグランド電位のマイナス変動の最大値|ΔMAX|と、前記第1及び第2のNMOSそれぞれの閾値VTHNとは、以下の式(1)の関係を有することを特徴とする請求項1に記載の半導体集積回路。
VTH>|ΔVMAX|/2−VTHN ・・・(1)
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