JP2007306219A

JP2007306219A - 半導体集積回路

Info

Publication number: JP2007306219A
Application number: JP2006131534A
Authority: JP
Inventors: Masaru Miura; 賢三浦
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2006-05-10
Filing date: 2006-05-10
Publication date: 2007-11-22
Anticipated expiration: 2026-05-10
Also published as: JP4578432B2; WO2007129557A1

Abstract

【課題】グランドの電位が変動しても、誤動作を防止することができ、かつ、デューティー比を所定範囲内に維持すること。
【解決手段】第１及び第２のコンパレータ１３０、１４０は、閾値が、高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、正転信号及び反転信号に基づいて第１及び第２の二値レベル信号を出力する。デューティ補正回路１５０は、前記第１の二値レベル信号に基づいて第２のコンパレータ１４０の出力端子電圧をプルダウンさせ、前記第２の二値レベル信号に基づいて第１のコンパレータ１３０の出力端子電圧をプルダウンさせてデューティを補正した出力信号を生成する。
【選択図】図１

Description

本発明は、電源電圧が異なる２つの回路系の間で信号レベルをシフトさせ、一方の回路系の信号を他方の回路系に適合した信号に変換するレベル変換回路を備える半導体集積回路に関するものである。

従来のレベル変換回路として、図５に示すものがある（特許文献１参照）。図５に示すように、レベル変換回路は、第１のトランジスタ対１０、第２のトランジスタ対２０及びインバータ３０を具備している。

第１のトランジスタ対１０は、直列に接続されている第１のＰＭＯＳトランジスタ１１と第１のＮＭＯＳトランジスタ１２とを具備している。第２のトランジスタ対２０は、直列に接続されている第２のＰＭＯＳトランジスタ２１と第２のＮＭＯＳトランジスタ２２とを具備している。

第１のトランジスタ対１０及び第２のトランジスタ対２０は電源端子Ｖ_ＤＤとグランドＧＮＤとの間に並列に接続されている。第１及び第２のＰＭＯＳトランジスタ１１、２１のソース端子は電源端子Ｖ_ＤＤに接続されている。第１及び第２のＰＭＯＳトランジスタ１１、２１のドレイン端子は第１及び第２のＮＭＯＳトランジスタ１２、２２のドレイン端子に接続されている。第１及び第２のＮＭＯＳトランジスタ１２、２２のソース端子はグランドＶ_ＤＤに接続されている。

第１のＰＭＯＳトランジスタ１１のドレイン端子と第１のＮＭＯＳトランジスタ１２のドレイン端子とのノードは、第２のＰＭＯＳトランジスタ２１の制御ゲートに接続されている。第２のＰＭＯＳトランジスタ２１のドレイン端子と第２のＮＭＯＳトランジスタ２２のドレイン端子とのノードは、第１のＰＭＯＳトランジスタ１１の制御ゲートに接続されている。

入力端子１は、第１のＰＭＯＳトランジスタ１１のドレイン端子と第１のＮＭＯＳトランジスタ１２のドレイン端子とのノードに接続されている。入力端子２は、第２のＰＭＯＳトランジスタ２１のドレイン端子と第２のＮＭＯＳトランジスタ２２のドレイン端子とのノードに接続されている。

第１のＮＭＯＳトランジスタ１２の制御ゲートは、論理回路からの第１の信号を入力端子１を介して入力信号として受ける。第２のＮＭＯＳトランジスタ２２の制御ゲートは、前記論理回路から前記入力信号を反転した反転入力信号を入力端子２を介して受ける。

インバータ３０の入力端子は、第２のＰＭＯＳトランジスタ２１のドレイン端子と第２のＮＭＯＳトランジスタ２２のドレイン端子とのノードに接続されている。

この従来のレベル変換回路は、論理回路からの第１の信号により第１及び第２のＮＭＯＳトランジスタ１２、２２がＯＮ又はＯＦＦされることにより、第１及び第２のＰＭＯＳトランジスタ１１、２１がＯＮ又はＯＦＦされて、前記第１の信号の電圧レベルを第２の電圧レベルにシフトしてインバータ３０から第２の電圧レベルを有する出力信号を出力する。

従来のレベル変換回路を有する従来の半導体集積回路が図６に示されている。図６に示すように、従来の半導体集積回路は、内部論理回路５１、レベル変換回路５２、プリドライバ５３、出力回路５４及びパッケージピン５５を具備している。

内部論理回路５１は、低電圧電源にリードインダクタ６１を介して接続されている。内部論理回路５１は、リードインダクタ６２を介してグランドＧＮＤに接続されている。出力回路５４は、直列に接続されているＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４を具備している。ＰＭＯＳトランジスタ６３のソースは、リードインダクタ６５を介して出力回路用電源に接続されている。ＰＭＯＳトランジスタ６４のソースは、リードインダクタ６６を介してグランドＧＮＤに接続されている。

レベル変換回路５２は、内部論理回路５１からの第１の信号の第１の電圧レベルを第２の電圧レベルにシフトして当該第２の電圧レベルを有する出力信号をプリドライバ６３に与える。プリドライバ６３は、出力回路６４のＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４を交互にＯＮさせてスイッチング電流を生成してパッケージピン６５から出力する。
米国特許第２００４/０２３２９４４Ａ１号公報

近年、消費電力を下げるため、半導体集積回路は、出力回路を接続される外部回路に適応した電圧の電源で動作させ、内部論理回路を出力回路用電源電圧より低い電圧の低電圧電源で動作させている。各電源はパッケージピン分離されており、出力回路のチップ内グランドと内部論理回路のチップ内グランドとは、ワイヤーリードやボードで分離されている。

出力回路がデータを伝送するためスイッチングをするとスイッチング電流が出力ピンから出力回路用グランド（電源）間を流れる。そのときリードインダクタの影響で（Ldi/dtノイズ）ノイズが発生し、出力回路用グランドの電位が大きく変動する。一方、内部論理回路用グランドの電位は、出力回路用グランドほど影響を受けないため、内部論理回路用グランドと出力回路用グランドとの間に電位差が生じる。

本発明者は、出力回路のスイッチングに起因するグランド電位差により、レベル変換回路が誤動作することがあることを見いだした。すなわち、本発明者は、高電圧電源（出力回路側）のグランドがマイナス変動すると、レベル変換回路のNMOS対のうち、オフしていたはずのNMOSがオンとなり出力がハイとなってしまう可能性があることを見出した。

さらに近年、出力回路は、より広い電源電圧範囲で動作することが求められ、さらなる高周波（＞100MHz）信号で動作することが求められている。出力回路は、電源電圧が低い場合にも動作させるため、電流駆動能力（ドライブ強度）が高められている。大きなスイッチング電流を出力すればするほど、グランド電位の変動はさらに増大する。また、スイッチングが高速で行われれば行われるほど、グランド電位の変動はさらに増大する。レベル変換回路には、このようなグランド電位の変動の増大に対しても誤動作しないことが求められている。

また、出力回路用の電源電圧が変更されると、一般にレベルシフト回路５２の閾値も変化してしまうため、出力信号のデューティ（Ｄｕｔｙ）が変動するという問題がある。

本発明は、グランドの電位が変動しても、誤動作を防止することができ、かつ、デューティ比を所定範囲内に維持することができるレベル変換回路を備えた半導体集積回路を提供することを目的とする。

本発明の一態様によれば、低電圧電源で動作する内部論理回路と、高電圧電源で動作し、外部へ信号を出力するための出力回路と、前記高電圧電源で動作し、前記内部論理回路が出力する正転信号および反転信号に基づいて前記出力回路の入力信号を生成するレベル変換回路と、を備え、前記レベル変換回路が、直列に接続されている第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１のトランジスタ対と、直列に接続されている第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２のトランジスタ対と、前記第１のトランジスタ対に入力端子が接続されている第２のコンパレータと、前記第２のトランジスタ対に入力端子が接続されている第１のコンパレータと、前記第１及び第２のコンパレータの出力端子に接続されているデューティ補正回路と、を具備し、前記第１及び第２のＰＭＯＳトランジスタは、ソースが前記高電圧電源にそれぞれ接続され、ドレインが前記第１及び第２のＮＭＯＳトランジスタのドレインと前記第２のコンパレータの入力端子及び前記第１のコンパレータの入力端子にそれぞれ接続され、ゲートが前記第２のＰＭＯＳトランジスタのドレイン及び前記第１のＰＭＯＳトランジスタのドレインに接続され、前記第１及び第２のＮＭＯＳトランジスタのソースは、それぞれ前記低電圧電源系のグランドに接続され、前記第１のコンパレータは、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、第１の二値レベル信号を出力端子から出力し、前記第２のコンパレータは、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、第２の二値レベル信号を出力端子から出力し、前記デューティ補正回路は、前記第１の二値レベル信号に基づいて前記第２のコンパレータの出力端子電圧をプルダウンさせ、前記第２の二値レベル信号に基づいて前記第１のコンパレータの出力端子電圧をプルダウンさせてデューティを補正した出力信号を生成する構成を採る。

本発明によれば、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定された第１のコンパレータ及び第２のコンパレータにより、入力信号を判別し二値化して出力するため、グランドノイズによる誤動作を防止することができ、この閾値の設定により悪化したデューティをデューティ補正回路により補正するのでデューティ比を所定範囲内に維持したレベルシフト信号を出力することができる。

本発明を実施するための最良の形態（以下、発明の実施の形態という）について、図面を参照して詳細に説明する。

（一実施の形態）
図１は、本発明の一実施の形態に係るレベル変換回路を備えた半導体集積回路１０の構成を示す回路図である。

半導体集積回路１０００は、内部論理回路２００の出力信号レベルを出力回路３００の入力に適合した電圧レベルにシフトさせるレベル変換回路１００を備えている。すなわち、レベル変換回路１００は、低電圧電源電位ＶＤＤＬ（たとえば１．８Ｖ）で動作する内部論理回路の信号、すなわち、ハイレベルが低電圧電源電位ＶＤＤＬ（たとえば１．８Ｖ）であり、ローレベルが０Ｖである信号を、ハイレベルが高電圧電源電位ＶＤＤＨ（たとえば３．３Ｖ）であり、ローレベルが０Ｖである大振幅信号に増幅し、出力する回路である。

内部論理回路２００は、論理回路２０１、バッファ２０２及びインバータ２０３を具備している。論理回路２０１の出力端子は、バッファ２０２の入力端子に接続され、バッファ２０２の出力端子は、内部論理回路２００の正転信号出力端子２０４とインバータ２０３の入力端子とに接続されている。インバータ２０３の出力端子は、内部論理回路２００の反転信号出力端子２０５に接続されている。内部論理回路２００は、論理回路２０１の出力信号をバッファ２０２を介して正転信号として正転信号出力端子２０４から出力し、論理回路２０１の出力信号をインバータ２０３で反転して反転信号として反転信号出力端子２０５から出力する。内部論理回路２００は、出力回路３００の電源電圧より低い電源電圧である低電圧電源ＶＤＤＬと低電圧電源用グランドＧＮＤＬとに接続されている。

レベル変換回路１００は、内部論理回路２００の正転信号出力端子２０４と反転信号出力端子２０５と接続され、正転信号と反転信号とを受けて、出力端子１６０からレベルシフト信号を出力する。レベル変換回路１０は、第１のトランジスタ対１１０、第２のトランジスタ対１２０、第１のコンパレータ１３０、第２のコンパレータ１４０及びデューティ補正回路１５０を具備している。

レベル変換回路１００の第１のトランジスタ対１１０は、直列に接続されている第１のＰＭＯＳトランジスタ１１１と第１のＮＭＯＳトランジスタ１１２とを有している。第２のトランジスタ対１２０は、直列に接続されている第２のＰＭＯＳトランジスタ１２１と第２のＮＭＯＳトランジスタ１２２とを有している。

第１のトランジスタ対１１０及び第２のトランジスタ対１２０は、出力回路３００と共通の高電圧電源端子ＶＤＤＨと低電圧電源用グランドＧＮＤＬとの間に並列に接続されている。すなわち、第１及び第２のＰＭＯＳトランジスタ１１１、１２１のソースは、高電圧電源端子ＶＤＤＨにそれぞれ接続され、第１及び第２のＰＭＯＳトランジスタ１１１、１２１のドレインは、第１及び第２のＮＭＯＳトランジスタ１１２、１２２のドレインにそれぞれ接続され、第３及び第４のＮＭＯＳトランジスタ１１２、１２２のソースは、低電圧電源用グランドＧＮＤＬに接続されている。すなわち、第１及び第２のＮＭＯＳトランジスタ１１２、１２２のソースは、低電圧電源のグランドＧＮＤＬと接続されるグランドパッドであって、高電圧電源のグランドと接続されるグランドパッドと半導体基板上で直接接続されていないグランドパッドを介してそれぞれグランドに接続される。

第１のＰＭＯＳトランジスタ１１１のゲートは、第２のＰＭＯＳトランジスタ１２１のドレインと第２のＮＭＯＳトランジスタ１２２のドレイン端子とのノードＡにそれぞれ接続されている。第２のＰＭＯＳトランジスタ１２１のゲートは、第１のＰＭＯＳトランジスタ１１１のドレイン端子と第１のＮＭＯＳトランジスタ１１２のドレイン端子とのノードＢにそれぞれ接続されている。

第１のＮＭＯＳトランジスタ１１２のゲートは、内部論理回路２００の正転信号出力端子２０４と接続され、正転信号を入力信号として受ける。また、第２のＮＭＯＳトランジスタ１２２のゲートには、内部論理回路２００の反転信号出力端子２０５と接続され、反転信号を入力信号として受ける。

次に、第１のコンパレータ１３０及び第２のコンパレータ１４０について説明する。本実施形態では、コンパレータとしてＣＭＯＳインバータを用いている。第１のコンパレータ１３０及び第２のコンパレータ１４０は、高電圧電源ＶＤＤＨで動作するＣＭＯＳ(Complementary Metal Oxide Semiconductor)構成のインバータであり、グランドは、高電圧電源グランドＧＮＤＨに接続されている。

第１のコンパレータ１３０の入力端子は、第１のＰＭＯＳトランジスタ１１１のドレイン端子と第１のＮＭＯＳトランジスタ１１２のドレイン端子とのノードＡに接続されている。第２のコンパレータ１４０の入力端子は、第２のＰＭＯＳトランジスタ１２１のドレイン端子と第２のＮＭＯＳトランジスタ１２２のドレイン端子とのノードＢに接続されている。

第１のコンパレータ１３０の出力端子と第２のコンパレータ１４０の出力端子は、は、それぞれデューティ補正回路１５０の第１の端子１５３と第２の端子１５４とに接続されている。第１のコンパレータ１３０と第２のコンパレータ１４０とは、それぞれ閾値が、高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定されている。

第１のコンパレータ１３０と第２のコンパレータ１４０として、直列に接続したＰＭＯＳトランジスタとＮＭＯＳトランジスタとにより構成されるＣＭＯＳインバータを用いた場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅の比を変更することにより閾値を設定することができる。閾値が高電圧電源電圧ＶＤＤＨの１／２とされる場合、一般にＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅の比は２：１程度とする。例えば、高電圧電源電圧ＶＤＤＨが１．８Ｖで、高電圧電源のグランド電位が−１Ｖまで変動することが想定できる場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲート幅の比を３：１より大きくする。

次に、デューティ補正回路１５０について説明する。デューティ補正回路１５０は、クロスカップルされた第３のＮＭＯＳトランジスタ１５１と第４のＮＭＯＳトランジスタ１５２とを有する。第３のＮＭＯＳトランジスタ１５１は、ゲートが第１の端子１５３に接続され、ドレインが第２の端子１５４と第４のＮＭＯＳトランジスタ１５２のゲートとに接続され、ソースが高電圧電源のグランドＧＮＤＨに接続されている。第４のＮＭＯＳトランジスタ１５２は、ゲートが第１の第２の端子１５４と接続され、ドレインが第１の端子１５３と第３のＮＭＯＳトランジスタ１５１のゲートとに接続され、ソースが高電圧電源のグランドＧＮＤＨに接続されている。また、第２の端子１５４は、出力回路３００の入力端子に接続され、出力回路３００に適合した電圧レベルの信号であって、デューティが補正された信号電圧が発生する。

次に、本発明の一実施の形態に係るレベル変換回路１００の動作について説明する。

第１のＮＭＯＳトランジスタ１１２のゲートが内部論理回路２００からの正転信号を入力信号として受け、第２のＮＭＯＳトランジスタ１２２のゲートが内部論理回路２００からの反転信号を受ける。この正転信号と反転信号により、第１のＮＭＯＳトランジスタ１１２及び第２のＮＭＯＳトランジスタ１２２は交互にＯＮ及びＯＦＦとなる。

第１のＮＭＯＳトランジスタ１１２及び第２のＮＭＯＳトランジスタ１２２のソースは、高電圧電源のグランドより出力回路３００のスイッチング等の原因による変動が少ない低電圧電源のグランドＧＮＤＬと接続されるグランドパッドであって、高電圧電源のグランドと接続されるグランドパッドと半導体基板上で直接接続されていないグランドパッドを介してそれぞれグランドに接続されているから、出力回路３００のスイッチングによって高電圧電源のグランド電位が変動しても、入力信号に応じてオフすべき第１のＮＭＯＳトランジスタ１１２及び第２のＮＭＯＳトランジスタ１２２がオンしてしまうことがない。

第１のＮＭＯＳトランジスタ１１２及び第２のＮＭＯＳトランジスタ１２２は交互にＯＮ及びＯＦＦとなるため、第１のＰＭＯＳトランジスタ１１１及び第１のＰＭＯＳトランジスタ１２１も交互にＯＮ及びＯＦＦとなる。第１のＰＭＯＳトランジスタ１１１及び第１のＰＭＯＳトランジスタ１２１も交互にＯＮ及びＯＦＦとなる時に、第１のコンパレータ１３０及び第２のコンパレータ１４０の出力信号は交互に高電圧レベル及び低電圧レベルとなる。

例えば、第１のＮＭＯＳトランジスタ１１２がオン状態であり、第２のＮＭＯＳトランジスタ１２２がオフ状態である場合、ノードＡがローレベルに駆動され、このノードＡにゲートが接続された第２のＰＭＯＳトランジスタ１２１がオン状態となる。このとき、第２のＮＭＯＳトランジスタ１２２はオフ状態にあるから、ノードＢは第２のＰＭＯＳトランジスタ１２１によりハイレベル（ＶＤＤＨ）に駆動され、このノードＢにゲートが接続された第１のＰＭＯＳトランジスタ１１１がオフ状態となる。

第１のコンパレータ１３０は、ノードＡのハイレベル（ＶＤＤＨ）を受けてローレベルの信号を出力し、第２のコンパレータ１４０は、ノードＢのローレベル（０Ｖ）を受けてハイレベルの信号を出力する。なお、ノードＡ及びノードＢの電圧変化は、一方の入力電圧に応じたプルダウンにより他方がプルアップすることにより行われるため、立ち上がりより立ち下がりのタイミングが遅れており、デューティは５０％となっていない。

第１及び第２のコンパレータ１３０、１４０は、閾値が高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定されているため、出力回路のスイッチング等により高電圧電源のグランドノイズがマイナス変動して第１のコンパレータ１３０及び第２のコンパレータ１４０の閾値がマイナス変動しても、ローレベル入力信号をハイレベルと誤判定して出力してしまうことがない。

第１及び第２のコンパレータ１３０、１４０として、ＣＭＯＳインバータを用いた場合、高電圧電源のグランド電位のマイナス変動の最大値を|ΔＶＭＡＸ|、第３のＮＭＯＳ１１２及び第４のＮＭＯＳ１２２の閾値をＶＴＨＮとすると、閾値ＶＴＨは、ＶＴＨ＞|ΔＶＭＡＸ|／２−ＶＴＨＮとする。

一方、閾値の上限は、高電圧電源電圧ＶＤＤＨの変動に対する誤動作マージンを確保するため、閾値は、高電圧電源電圧ＶＤＤＨの９０％以下の電圧と設定することが好ましい。

なお、本実施形態において、第１及び第２のコンパレータ１３０、１４０としてインバータを用いたが、第１及び第２のコンパレータ１３０、１４０は、インバータに限られない。上記のように入力信号レベルを所定の閾値に応じて判別し、その判別に応じた二値レベル信号を出力するコンパレータであれば、本発明のコンパレータとして用いることができる。一般的なコンパレータを用いた場合、閾値は、基準電圧の変動範囲を考慮して、閾値が高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定する。

なお、上述の通り、第１及び第２のコンパレータ１３０、１４０の入力信号となるノードＡ及びノードＢの電圧変化のデューティは５０％となっておらず、第１及び第２のコンパレータ１３０、１４０の閾値は、出力信号のデューティを５０％とするような値に設定されていないため、第１及び第２のコンパレータ１３０、１４０の出力信号のデューティが５０％であることは保証されていない。

次に、悪化したデューティを補正するデューティ補正回路１５０の動作を図２を用いて説明する。図２は、横軸に時間を示し、縦軸に第１及び第２のコンパレータ１３０、１４０の出力電圧を示している。

第１のコンパレータ１３０の出力がＤで示すローレベルであり、第２のコンパレータ１４０の出力がＣで示すハイレベルである場合、デューティ補正回路１５０の第３のＮＭＯＳトランジスタ１５１のゲートはハイレベルとなって第３のＮＭＯＳトランジスタ１５１はオン状態となり、第４のＮＭＯＳトランジスタ１５２のゲートはローレベルとなって第４のＮＭＯＳトランジスタ１５２はオフ状態となる。この場合、第２のコンパレータ１４０の出力端子と第４のＮＭＯＳトランジスタ１５２のドレインに接続された第２の端子１５４はハイレベルであり、デューティ補正回路１５０は、ハイレベルを出力回路３００に出力する。

次に、内部論理回路２００の出力信号レベルが反転し始めると、ノードＡがハイレベルからローレベルに遷移し始め、ノードＢがローレベルからハイレベルに遷移し始める。ノードＡの電圧を受ける第１のコンパレータ１３０の出力は、ノードＡの電圧が閾値を越えると、曲線Ｅで示すようにローレベルからハイレベルに遷移する。ノードＢの電圧を受ける第２のコンパレータ１４０の出力は、ノードＢの電圧が閾値を越えると、曲線Ｆで示すようにハイレベルからローレベルに遷移する。ここで、閾値が高電圧電源電圧ＶＤＤＨの１／２より高くなっている場合、第２のコンパレータ１４０の出力が、ハイレベルからローレベルに遷移する前に、第１のコンパレータ１３０の出力がローレベルからハイレベルに遷移し始める。

このとき、先に遷移した第１のコンパレータ１３０のハイレベル出力により、デューティ補正回路１５０の第４のＮＭＯＳトランジスタ１５２のゲートがハイレベルとなって、第４のＮＭＯＳトランジスタ１５２がオンとなる。オンとなった第４のＮＭＯＳトランジスタ１５２により、第２のコンパレータ１４０の出力端子電圧は、第２の端子１５４を介して曲線Ｇで示すように高電圧電源のグランドＧＤＮＨの電位にプルダウンされる。このプルダウン作用により、第２のコンパレータ１４０の出力端子電圧が、ハイレベルからローレベルに遷移するタイミングを早めることができる。

一方、ノードＡがローレベルからハイレベルに遷移し始め、ノードＢがハイレベルからローレベルに遷移するときは、第２のコンパレータ１４０の出力が、ローレベルからハイレベルに遷移し始めた後に、第１のコンパレータ１３０の出力がハイレベルからローレベルに遷移し始める。第１のコンパレータ１３０の出力が第４のＮＭＯＳトランジスタ１５２の閾値を越えるまで、第４のＮＭＯＳトランジスタ１５２は完全にオフにならない。それまで第２のコンパレータ１４０の出力端子電圧は、第２の端子１５４を介して高電圧電源のグランドＧＤＮＨの電位にプルダウンされる。このプルダウン作用により、第２のコンパレータ１４０の出力端子電圧が、ローレベルからハイレベルに遷移するタイミングを早めることができる。

以上のデューティ補正回路１５０の動作により、第２のコンパレータ１４０の出力端子電圧変化のクロスポイントを高電圧電源電圧ＶＤＤＨの１／２に近づけることができ、デューティを５０％に近づけることができる。第２の端子１５４は、出力回路３００の入力端子に接続されているので、電圧レベル変換回路１００は、出力回路３００の入力端子に、適合した電圧レベルの信号であって、デューティが補正された信号電圧を入力させることができる。

なお、デューティ補正回路１５０の第３のＮＭＯＳトランジスタ１５１および第４のＮＭＯＳトランジスタ１５２のソースはそれぞれ、高電圧電源のグランドＧＮＤＨに接続されているが、デューティ補正回路１５０は、閾値動作を行っていないため、高電圧電源のグランドＧＮＤＨ電位が変動しても、論理値を誤ることは無い。

デューティ補正回路１５０は、ノードＡ及びノードＢの二値レベル信号に基づいて、ハイレベルからローレベルへ遷移しようとするコンパレータの出力端子電圧をプルダウンさせる構成であれば、本実施形態で用いた２つのＮＭＯＳトランジスタの各ゲートとドレインとを互いに交差接続する構成に限られず、本発明の効果を奏することができる。例えば、第１のコンパレータ１３０及び第２のコンパレータ１４０の立ち上がりをコンパレータにより検知し、高電圧電源のグランドＧＤＮＨ電位と導通させるスイッチをオン／オフさせる構成としてもよい。

図３は、従来のレベル変換回路及び本発明の一実施の形態に係るレベル変換回路１００のグランドノイズの耐性を示す図である。図３の横軸は高電圧電源電圧を示し、縦軸はグランドノイズに耐えられる電圧最小値を示している。図３の特性線Ａは、本発明の一実施の形態に係るレベル変換回路１００のグランドノイズの耐性を示している。図３の特性線Ｂは、従来のレベル変換回路のグランドノイズの耐性を示している。図３より、本発明の一実施の形態に係るレベル変換回路１００のグランドノイズの耐性は、従来のものより大きいことが分かる。すなわち、本発明の一実施の形態に係るレベル変換回路は、グランドノイズが増大しても誤動作を防止することができる。

また、図４は、従来のレベル変換回路及び本発明の一実施の形態に係るレベル変換回路１００の出力信号のデューティ比を示す図である。図４の横軸は高電圧電源電圧を示し、縦軸はデューティ比を示している。図４の特性線Ｈは、本発明の一実施の形態に係るレベル変換回路１００のデューティ比を示している。図４の特性線Ｉは、従来のレベル変換回路のデューティ比を示している。図４により、本発明の一実施の形態に係るレベル変換回路１００は高電圧電源電圧が変動してもデューティ比を所定の範囲に維持していることが分かる。

本発明の一実施の形態に係る半導体集積回路の構成を示す回路図である。従来のレベル変換回路及び本発明の一実施の形態に係るレベル変換回路のグランドノイズの耐性を示す図である。本発明の一実施の形態に係るレベル変換回路の第１及び第２のインバータの出力信号の電圧レベルの変化を説明するための図である。従来のレベル変換回路及び本発明の一実施の形態に係るレベル変換回路のデューティ比を示す図である。従来のレベル変換回路の構成を示す回路図である。従来のレベル変換回路を有する従来の集積回路の構成を示すブロック図である。

符号の説明

１０００半導体集積回路
１００レベル変換回路
１１０第１のトランジスタ対
１２０第２のトランジスタ対
１３０第１のコンパレータ
１４０第２のコンパレータ
１５０デューティ補正回路
１１１第１のＰＭＯＳトランジスタ
１１２第１のＮＭＯＳトランジスタ
１２０第２のトランジスタ対
１２１第２のＰＭＯＳトランジスタ
１２２第２のＮＭＯＳトランジスタ
１５１第３のＮＭＯＳトランジスタ
１５２第４のＮＭＯＳトランジスタ

Claims

低電圧電源で動作する内部論理回路と、
高電圧電源で動作し、外部へ信号を出力するための出力回路と、
前記高電圧電源で動作し、前記内部論理回路が出力する正転信号および反転信号に基づいて前記出力回路の入力信号を生成するレベル変換回路と、
を備え、
前記レベル変換回路は、
直列に接続されている第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを有する第１のトランジスタ対と、
直列に接続されている第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを有する第２のトランジスタ対と、
前記第１のトランジスタ対に入力端子が接続されている第２のコンパレータと、
前記第２のトランジスタ対に入力端子が接続されている第１のコンパレータと、
前記第１及び第２のコンパレータの出力端子に接続されているデューティ補正回路と、を具備し、
前記第１及び第２のＰＭＯＳトランジスタは、ソースが前記高電圧電源にそれぞれ接続され、ドレインが前記第１及び第２のＮＭＯＳトランジスタのドレインと前記第２のコンパレータの入力端子及び前記第１のコンパレータの入力端子にそれぞれ接続され、ゲートが前記第２のＰＭＯＳトランジスタのドレイン及び前記第１のＰＭＯＳトランジスタのドレインに接続され、前記第１及び第２のＮＭＯＳトランジスタのソースは、それぞれ前記低電圧電源系のグランドに接続され、
前記第１のコンパレータは、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、第１の二値レベル信号を出力端子から出力し、
前記第２のコンパレータは、閾値が、前記高電圧電源のグランド電位がマイナス変動してもローレベル電位以下とならない電圧に予め設定され、第２の二値レベル信号を出力端子から出力し、
前記デューティ補正回路は、前記第１の二値レベル信号に基づいて前記第２のコンパレータの出力端子電圧をプルダウンさせ、前記第２の二値レベル信号に基づいて前記第１のコンパレータの出力端子電圧をプルダウンさせてデューティを補正した出力信号を生成することを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記デューティ補正回路は、ゲートに前記第２の二値レベル信号を入力し、ドレインを前記第２のコンパレータの出力端子と第４のＮＭＯＳトランジスタのゲートとに接続し、ソースを前記高電圧電源のグランド電位に接続した第３のＮＭＯＳトランジスタと、ゲートに第１の二値レベル信号を入力し、ドレインを前記第１のコンパレータの出力端子と第３のＮＭＯＳトランジスタのゲートとに接続し、ソースを前記高電圧電源のグランド電位に接続した第４のＮＭＯＳトランジスタと、を有することを特徴とする半導体集積回路。