JP2004040262A - レベルシフタ、半導体集積回路及び情報処理システム - Google Patents
レベルシフタ、半導体集積回路及び情報処理システム Download PDFInfo
- Publication number
- JP2004040262A JP2004040262A JP2002191518A JP2002191518A JP2004040262A JP 2004040262 A JP2004040262 A JP 2004040262A JP 2002191518 A JP2002191518 A JP 2002191518A JP 2002191518 A JP2002191518 A JP 2002191518A JP 2004040262 A JP2004040262 A JP 2004040262A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- node
- level shifter
- power supply
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
【課題】高い動作周波数で正常に低消費電力動作するレベルシフタを提供する。
【解決手段】レベルシフタは、各ソースに電源電圧ＶＤＤが印加され、各ドレインが相手方のゲートに接続されたトランジスタＭＰ３，ＭＰ４と、各ゲートに信号ＳＩＮ，ＳＩＮＢが印加され、各ドレインがトランジスタＭＰ３，ＭＰ４のドレインに接続され、そのソースが接地されたトランジスタＭＮ３，ＭＮ４を有する第１レベルシフタ１と、各ソースが接地され、各ドレインが相手方のゲートに接続されたトランジスタＭＮ５，ＭＮ６と、各ソースに電源電圧ＶＤＤが印加され、各ゲートに信号ＳＩＮ，ＳＩＮＢが印加され、各ドレインがトランジスタＭＮ５，ＭＮ６のドレインに接続されたトランジスタＭＰ５，ＭＰ６とを有する第２レベルシフタ２とを備え、トランジスタＭＰ３，ＭＮ５のドレイン同士を接続し、トランジスタＭＰ４，ＭＮ６のドレイン同士を接続して構成される。
【選択図】 図１
【解決手段】レベルシフタは、各ソースに電源電圧ＶＤＤが印加され、各ドレインが相手方のゲートに接続されたトランジスタＭＰ３，ＭＰ４と、各ゲートに信号ＳＩＮ，ＳＩＮＢが印加され、各ドレインがトランジスタＭＰ３，ＭＰ４のドレインに接続され、そのソースが接地されたトランジスタＭＮ３，ＭＮ４を有する第１レベルシフタ１と、各ソースが接地され、各ドレインが相手方のゲートに接続されたトランジスタＭＮ５，ＭＮ６と、各ソースに電源電圧ＶＤＤが印加され、各ゲートに信号ＳＩＮ，ＳＩＮＢが印加され、各ドレインがトランジスタＭＮ５，ＭＮ６のドレインに接続されたトランジスタＭＰ５，ＭＰ６とを有する第２レベルシフタ２とを備え、トランジスタＭＰ３，ＭＮ５のドレイン同士を接続し、トランジスタＭＰ４，ＭＮ６のドレイン同士を接続して構成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換して出力するレベルシフタ、半導体集積回路及び情報処理システムに関し、特に、入力された低レベルの信号を高レベルの信号にレベル変換するレベルシフタ、半導体集積回路及び情報処理システムに関する。
【０００２】
【従来の技術】
近年、コンピュータのマザーボートに、ＡＳＩＣ、マイクロプロセッサ、メモリ、周辺回路等のデバイスが多数搭載されて、所望の機能を満たすよう設計されるマイクロコンピュータが増加している。特に、ＡＳＩＣやマイクロプロセッサでは、消費電力の低減及び高周波数での動作を要求されるため、内部で使用されている電源電圧の振幅が小さくなるように設計されている。例えば、内部電源電圧が２．５Ｖであり、この電圧は将来的に１．８Ｖ、１．５Ｖ、１．２Ｖと低下して行く傾向がある。
これに対して、ＪＥＤＥＣシステムインターフェース規格等により、各デバイス間でのデータの入出力は３．３Ｖで行なわれ、周辺回路等のデバイスは、３．３Ｖで動作するものが多い。このため、周辺回路は３．３Ｖ、ＡＳＩＣやマイクロプロセッサは２．５Ｖと、異なる電圧で動作する状況が多くなってきている。したがって、ＡＳＩＣやマイクロプロセッサは、電圧差をレベルシフトするために電源電圧を３．３Ｖとした入出力バッファを備えている。すなわち、ＡＳＩＣやマイクロプロセッサは、内部電源として２．５Ｖ及び入出力バッファ用の電源として３．３Ｖの２電源により駆動されている。
このような、レベルシフト機能を備えた、従来の入出力バッファを、図２４に示す。従来の入出力バッファ（レベルシフタ）は、２．５Ｖ振幅の入力信号ＳＩＮを３．３Ｖ振幅の出力信号ＳＯＵＴにレベル変換するものであり、インバータＩＮＶ１と、３．３Ｖ耐圧のＰチャネルのＭＯＳトランジスタＭＰ１及びＭＰ２と、３．３Ｖ耐圧のＮチャネルのＭＯＳトランジスタＭＮ１及びＭＮ２とから構成されている。以下、ＭＯＳトランジスタを単にトランジスタと呼ぶことにする。
インバータＩＮＶ１は、ＰチャネルのトランジスタとＮチャネルのトランジスタとから構成されたＣＭＯＳ構造であり、２．５Ｖ振幅の入力信号ＳＩＮを２．５Ｖ振幅で反転して反転入力信号ＳＩＮＢを出力する。トランジスタＭＰ１は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのドレインがトランジスタＭＰ２のゲートに接続され、そのゲートがトランジスタＭＰ２のドレインに接続されている。トランジスタＭＰ２は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加されており、そのドレインから３．３Ｖ振幅の出力信号ＳＯＵＴが出力される。トランジスタＭＮ１は、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＰ１のドレインに接続され、そのソースが接地に接続されている。トランジスタＭＮ２は、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＰ２のドレインに接続され、そのソースが接地に接続されている。
【０００３】
次に、上記構成のレベルシフタの動作について説明する。まず、入力信号ＳＩＮが２．５Ｖ振幅の”Ｈ”レベルのとき、トランジスタＭＮ１がオン状態となる一方、反転入力信号ＳＩＮＢが”Ｌ”レベルとなるので、トランジスタＭＮ２がオフ状態となる。これにより、トランジスタＭＰ２がオン状態となるのに対し、トランジスタＭＰ１がオフ状態となる。したがって、このレベルシフタからは、３．３Ｖ振幅の”Ｈ”レベルの出力信号ＳＯＵＴが出力される。
これに対し、入力信号ＳＩＮが”Ｌ”レベルのとき、トランジスタＭＮ１がオフ状態となる一方、反転入力信号ＳＩＮＢが”Ｈ”レベルとなるので、トランジスタＭＮ２がオン状態となる。これにより、トランジスタＭＰ２がオフ状態となるのに対し、トランジスタＭＰ１がオン状態となる。したがって、このレベルシフタからは、”Ｌ”レベルの出力信号ＳＯＵＴが出力される。
なお、特開平１１−２３９０５１号公報には、出力信号ＳＯＵＴが上記した構成とは異なり負論理である場合の従来のレベルシフタが開示されている。
【０００４】
【発明が解決しようとする課題】
上記した従来のレベルシフタは、反転入力信号ＳＩＮＢの”Ｈ”レベルがトランジスタＭＮ２のゲート電圧のしきい電圧Ｖｔ（一般的には、０．７Ｖ）よりも充分高く、トランジスタＭＮ２のオン状態におけるソース・ドレイン間抵抗がトランジスタＭＰ２のオフ状態におけるソース・ドレイン間抵抗に比べて十分小さい場合には正常に動作する。しかし、反転入力信号ＳＩＮＢの”Ｈ”レベルがトランジスタＭＮ２のゲート電圧のしきい電圧Ｖｔ近傍まで低くなると、トランジスタＭＮ１及びＭＮ２が完全にオン状態とはならないために、トランジスタＭＮ２の不十分なオン状態におけるソース・ドレイン間抵抗がトランジスタＭＰ２のオフ状態におけるソース・ドレイン間抵抗と拮抗するような値にまで急激に高くなり、後段のトランジスタＭＰ１及びＭＰ２を駆動することができなくなる。この結果、入力信号ＳＩＮが”Ｌ”レベルのときであっても、出力信号ＳＯＵＴは”Ｌ”レベル、すなわち、０Ｖにまで下がりきらず、レベルシフタとして正常に動作できなくなる。
ここで、図２５乃至図３０を用いて、入力と出力の波形と電圧について説明する。なお、図２５乃至図３０において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。また、トランジスタＭＰ１及びＭＰ２のゲート幅を１０μｍ、トランジスタＭＮ１及びＭＮ２のゲート幅を３０μｍとしている。
図２５の波形から、入力信号の振幅が２．０Ｖまでであれば、デューティ比も変化することなく、３．３Ｖにレベルシフトすることができるが、図２６及び図２８の波形から、１．５Ｖ〜１．３５Ｖと入力電圧が低下していくに従って、レベルシフトはされているが、デューティ比を保つことができなくなることが判る。
さらに、入力信号の電圧が低下し、１．２Ｖ、１．０Ｖとなると、図２９及び図３０に示すように、出力信号は３Ｖの近傍で変化するだけになる。すなわち、出力信号が、０Ｖまで低下しなくなる。その結果、レベルシフタは、実質的に”Ｈ”レベルを出力しているのと同じになり、入力信号の変化を後段の回路に伝達することができなくなる。
また、第１のレベルシフタでは、入力信号が変化してから、出力信号が変化しレベルが確定するまでの時間が長く、応答速度が遅く、特に入力電圧が低下するほど顕著であることが分かる。例えば、入力信号が２．０Ｖの時、図２５に示すように、入力信号が立ちあがってから出力電圧が確定するまで、約０．５ナノセカンドかかっているが、入力信号が１．４Ｖの時、図２７に示すように、入力信号が立ちあがってから出力信号が確定するまで、約１．５ナノセカンドかかっていることから分かる。
【０００５】
さらに、トランジスタＭＮ１及びＭＮ２は、非飽和領域で駆動する（不十分なオン状態）ため、入力信号ＳＩＮや接地線にノイズが重畳すると、トランジスタＭＮ１及びＭＮ２のソース・ドレイン間抵抗が急激に変動する結果、オン電流が大きく変動することになり、後段のトランジスタＭＰ１及びＭＰ２を駆動する能力に支障を来す場合がある。この場合には、出力信号ＳＯＵＴの波形が大きく乱れてしまう。
また、トランジスタＭＮ１及びＭＮ２は、非飽和領域で駆動するため、トランジスタＭＮ１及びＭＮ２のオン電流の値が非常に小さい。この結果、後段のトランジスタＭＰ１及びＭＰ２のゲートを充放電するのに時間がかかり、入力信号ＳＩＮが”Ｌ”レベルから”Ｈ”レベルへ、”Ｈ”レベルから”Ｌ”レベルへ変化してから出力信号ＳＯＵＴの電位が確定するまで時間がかかる。これにより、この例のレベルシフタが動作することができる信号の最大周波数が制限されることになる。また、入力信号ＳＩＮが変化してからＳＯＵＴが確定するまでの遷移期間中は、トランジスタＭＰ１及びトランジスタＭＮ１の両方が共にオフでは無い、又は、トランジスタＭＰ２及びトランジスタＭＮ２の両方が共にオフでは無い状態となる。そのため、トランジスタＭＰ１及びトランジスタＭＮ１又はトランジスタＭＰ２及びトランジスタＭＮ２を介して、電源ＶＤＤから接地ＧＮＤまで大きな電流、すなわち貫通電流が流れる。したがって、入力信号ＳＩＮが変化してから出力信号ＳＯＵＴが確定するまでに時間がかかる、すなわち遷移時間が長いということは、貫通電流が流れる時間が長いということになり消費電力を増大させる原因となる。
このことは、図３７に示すように、第１のレベルシフタの電源電流波形から、入力信号が変化してから出力信号が確定するまでの間電流が流れつづけていることが分かり、消費電力が電流の大きさと流れている期間とによって決定されることから、第１のレベルシフタの消費電力が大きいことが分かる。なお、図３７の電源電流波形は、第１のレベルシフタにおいて、入力信号が１．４Ｖのものを例として用いた。また、電源電流波形のグラフは、左側の縦軸に入力電圧Ｖ、横軸に時間ｎＳ（ナノセカンド）、右側の縦軸に電流ｍＡを用いており、図３８乃至図４０も同様のグラフとなっている。
【０００６】
したがって、本発明は、入力信号の電圧振幅と出力信号の電圧振幅との差が大きい場合や、トランジスタの閾値電圧近傍であっても、ノイズに強く、高い動作周波数で低消費電力動作するレベルシフタ、半導体集積回路及び情報処理システムを提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明のレベルシフタは、入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、入力端子と第２のノードとの間に接続されたインバータと、第１の電源ラインと出力端子との間に接続され、制御端子が前記第２のノードに接続された一導電型の第３のトランジスタと、第２の電源ラインと出力端子との間に接続され、制御端子が前記第１のノードに接続された第二導電型の第４のトランジスタと、第２の電源ラインと第１のノードとの間に接続され、制御端子が入力端子に接続された第二導電型の第５のトランジスタとを備えることを特徴とする。
このように、本発明のレベルシフタは、第５のトランジスタを備えることによって、入力が”Ｌ”レベルのとき、第１のノードを速やかに充電することができる。
【０００８】
さらに、本発明のレベルシフタは、第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された第二導電型の第６のトランジスタを備えることを特徴とする。
このように、本発明のレベルシフタは、第６のトランジスタによって入力信号が”Ｈ”レベルのとき、出力端子を速やかに充電することができる。
【０００９】
さらに、本発明のレベルシフタは、第１の電源ラインと出力端子との間に接続され、制御端子が第１のノードに接続された一導電型の第７のトランジスタと、第１の電源ラインと第１のノードとの間に接続され、制御端子が出力端子に接続された一導電型の第８のトランジスタを備えることを特徴とする。
このように、本発明のレベルシフタは、第７及び第８のトランジスタによって、入力信号が”Ｈ”レベルのとき第１のノードを速やかに放電することができ、入力信号が”Ｌ”レベルのとき出力端子を速やかに放電することができる。
【００１０】
本発明のレベルシフタは、入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、入力端子と第２のノードとの間に接続されたインバータと、第１の電源ラインと出力端子との間に接続され、制御端子が第２のノードに接続された一導電型の第３のトランジスタと、第２の電源ラインと出力端子との間に接続され、制御端子が第１のノードに接続された第二導電型の第４のトランジスタと、第１の電源ラインと第１のノードとの間に接続され、制御端子が出力端子に接続された一導電型の第５のトランジスタと、第２の電源ラインと第３のノードとの間に接続され、制御端子が入力端子に接続された第二導電型の第６のトランジスタと、第１のノードと第３のノードとの間に接続され、制御端子が第１のノードに接続された一導電型の第７のトランジスタと、第１の電源ラインと出力端子との間に接続され、制御端子が第１のノードに接続された一導電型の第８のトランジスタと、第２の電源ラインと第４のノードとの間に接続され、制御端子が第２のノードに接続された第二導電型の第９のトランジスタと、第４のノードと出力端子との間に接続され、制御端子が出力端子に接続された一導電型の第１０のトランジスタとを備えることを特徴とする。
【００１１】
さらに、本発明のレベルシフタは、第７のトランジスタに代えて、第１のノードと前記第３のノードとの間に接続され、制御端子が出力端子に接続された第二導電型の第１１のトランジスタと、第１０のトランジスタに代えて、第４のノードと出力端子との間に接続され、制御端子が第１のノードに接続された第二導電型の第１２のトランジスタを備えることを特徴とする。
このように、第９及び第１０又は第１１及び第１２のトランジスタを備えることによって、貫通電流を防止することができ、消費電力を低減することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
Ａ．第１の実施例
まず、この発明の第１の実施例について、図１を参照しながら説明する。
第１の実施例のレベルシフタは、１．２Ｖ振幅の入力信号ＳＩＮを３．３Ｖ振幅の正論理の出力信号ＳＯＵＴと３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢとにレベル変換するものである。この例のレベルシフタは、第１レベルシフタ１と、第２レベルシフタ２とから構成されており、第１レベルシフタ１と第２レベルシフタ２とは、後述するノードＮＡとノードＮＢとが接続されるとともに、後述するノードＮＣとノードＮＤとが接続されている。
【００１３】
第１レベルシフタ１は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ３及びＭＰ４と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ３及びＭＮ４とから構成されている。
インバータＩＮＶ２は、電源電圧が１．２Ｖの電源と接地の間に接続されたＰチャネルのトランジスタとＮチャネルのトランジスタとから構成されたＣＭＯＳ構造であり、１．２Ｖ振幅の入力信号ＳＩＮを１．２Ｖ振幅で反転して反転入力信号ＳＩＮＢとして出力する。トランジスタＭＰ３は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのドレインがトランジスタＭＰ４のゲートに接続され、そのゲートがトランジスタＭＰ４のドレインに接続されており、そのドレインから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＰ４は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加されており、そのドレインから３．３Ｖ振幅の正論理の出力信号ＳＯＵＴが出力される。
【００１４】
トランジスタＭＮ３は、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＰ３のドレインに接続され、そのソースが接地されている。トランジスタＭＮ４は、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＰ４のドレインに接続され、そのソースが接地されている。すなわち、第１レベルシフタ１は、入力段にＮチャネルのトランジスタＭＮ３及びＭＮ４が設けられるとともに、ＰチャネルのトランジスタＭＰ３及びＭＰ４の互いのゲートが相手方のドレインに接続されているので、いわばＮチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＰ３のドレインとトランジスタＭＮ３のドレインとの接続点がノードＮＡであり、トランジスタＭＰ４のドレインとトランジスタＭＮ４のドレインとの接続点がノードＮＣである。
【００１５】
第２レベルシフタ２は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ５及びＭＰ６と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ５及びＭＮ６とから構成されている。
トランジスタＭＰ５は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＮ６のゲートに接続されているとともに、そのドレインから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＰ６は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＮ５のゲートに接続されている。
【００１６】
トランジスタＭＮ５は、そのドレインがトランジスタＭＰ５のドレインに接続され、そのゲートがトランジスタＭＰ６のドレインに接続され、そのソースが接地されている。トランジスタＭＮ６は、そのドレインがトランジスタＭＰ６のドレインに接続され、そのゲートがトランジスタＭＰ５のドレインに接続され、そのソースが接地されている。すなわち、第２レベルシフタ２は、入力段にＰチャネルのトランジスタＭＰ５及びＭＰ６が設けられるとともに、ＮチャネルのトランジスタＭＮ５及びＭＮ６の互いのゲートが相手方のドレインに接続されているので、いわばＰチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの接続点がノードＮＢであり、トランジスタＭＰ６のドレインとトランジスタＭＮ６のドレインとの接続点がノードＮＤである。
なお、トランジスタＭＰ３〜ＭＰ６及びＭＮ３〜ＭＮ６のゲート電圧のしきい電圧Ｖｔは、いずれも０．７Ｖであるとする。
【００１７】
次に、上記構成のレベルシフタの動作について説明する。まず、図２に示す波形を有する入力信号ＳＩＮが入力された場合の第１レベルシフタ１単独の動作について、図３〜図５を参照して説明する。
まず、入力信号ＳＩＮが１．２Ｖ振幅の”Ｈ”レベル（これを電位ＶＨとする）のとき、１．２Ｖという振幅がトランジスタＭＮ３の閾値電圧Ｖｔ（０．７Ｖ）より０．５Ｖ高いだけであるので、トランジスタＭＮ３は、少しオンしかけた状態となり、非飽和領域（線形領域）で動作する。すなわち、トランジスタＭＮ３は、駆動能力を著しく低下させた状態で動作する。この結果、トランジスタＭＮ３は完全にオン状態とはならず、高抵抗素子として動作する（高抵抗状態）。
このため、図１に示すノードＮＡの電位は、完全には０Ｖ（ＧＮＤ）にならず、最終的には、トランジスタＭＮ３の高抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＰ３のオフ状態（後述）におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ１とする）になる。これにより、トランジスタＭＰ４は、上記中間電位ＶＭ１がゲートに印加されるので、徐々にオン状態へと移行し、出力端であるノードＮＣの電位は、徐々に電源電圧ＶＤＤ（３．３Ｖ）へと変化する。ここで、トランジスタＭＮ３の高抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＮ３、トランジスタＭＰ３のオフ状態におけるソース・ドレイン間抵抗をＲＰ３とすると、上記中間電位ＶＭ１は、式（１）で表される。
ＶＭ１＝（ＲＮ３・ＶＤＤ）／（ＲＮ３＋ＲＰ３）…（１）
【００１８】
入力信号ＳＩＮが電位ＶＨであるので、反転入力信号ＳＩＮＢは、図３に示すように、”Ｌ”レベル（これを電位ＶＬとする）、今の場合、０Ｖとなる。これにより、トランジスタＭＮ４は、上記電位ＶＬがゲートに印加されるので、完全にオフ状態となり、図１に示すノードＮＣの電位は、トランジスタＭＰ４の動作に応じて電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続けることができる。なお、トランジスタＭＰ４は、上記したように、中間電位ＶＭ１がゲートに印加されることにより動作するので、十分なオン状態にはなっておらず、ソース・ドレイン間に抵抗を持つことになる（低抵抗状態）。しかし、トランジスタＭＰ４のソース・ドレイン間抵抗の値は、完全にオフ状態にあるトランジスタＭＮ４のソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＣの電位は、ほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続ける。このようにノードＮＣの電位は、ほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続けるので、このノードＮＣの電位がゲートに印加されるトランジスタＭＰ３は、最終的にオフ状態となる。
【００１９】
これに対し、入力信号ＳＩＮが電位ＶＬのとき、図３に示すように、反転入力信号ＳＩＮＢは電位ＶＨとなる。したがって、上記した入力信号ＳＩＮが電位ＶＨである場合のトランジスタＭＮ３と同様に、トランジスタＭＮ４は、非飽和領域（線形領域）で動作する。すなわち、トランジスタＭＮ４は、駆動能力を著しく低下させた状態で動作する。この結果、トランジスタＭＮ４は、完全にオン状態とはならず、高抵抗素子として動作する（高抵抗状態）。このため、図１に示す出力端であるノードＮＣの電位は、完全には０Ｖにならず、最終的には、トランジスタＭＮ４の高抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＰ４のオフ状態におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ２とする）になる。これにより、トランジスタＭＰ３は、上記中間電位ＶＭ２がゲートに印加されるので、徐々にオン状態へと移行し、ノードＮＡの電位は、徐々に電源電圧ＶＤＤ（３．３Ｖ）へと変化する。ここで、トランジスタＭＮ４の高抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＮ４、トランジスタＭＰ４のオフ状態におけるソース・ドレイン間抵抗をＲＰ４とすると、上記中間電位ＶＭ２は、式（２）で表される。
ＶＭ２＝（ＲＮ４・ＶＤＤ）／（ＲＮ４＋ＲＰ４）…（２）
【００２０】
入力信号ＳＩＮが電位ＶＬであるので、トランジスタＭＮ３は、完全にオフ状態になり、図１に示すノードＮＡの電位は、電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続ける。なお、トランジスタＭＰ３は、上記したように、中間電位ＶＭ２がゲートに印加されることにより動作するので、十分なオン状態にはなっておらず、ソース・ドレイン間に抵抗を持つことになる。しかし、トランジスタＭＰ３の低抵抗状態におけるソース・ドレイン間抵抗の値は、トランジスタＭＮ３の完全なオフ状態におけるソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＡの電位は、ほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続ける。このようにノードＮＡの電位がほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続けるので、このノードＮＡの電位がゲートに印加されるトランジスタＭＰ４は、最終的にオフ状態となる。
【００２１】
以上説明した第１レベルシフタ１単独の動作を整理すると図４に示すようになり、また出力信号ＳＯＵＴの波形は、図５に示すようになる。
このように、第１レベルシフタ１が単独で動作した場合には、入力信号ＳＩＮが電位ＶＨのとき出力信号ＳＯＵＴの電位をほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇することができるという利点がある反面、入力信号ＳＩＮが電位ＶＬのとき出力信号ＳＯＵＴの電位が０Ｖまで下降しないという欠点がある。
なお、第１レベルシフタ１の入出力波形と、入力電圧との関係は、従来技術で説明した通り、図２５から図３０に示すとおりとなる。
【００２２】
次に、図２に示す波形を有する入力信号ＳＩＮが入力された場合の第２レベルシフタ２単独の動作について、図６及び図７を参照して説明する。
まず、入力信号ＳＩＮが電位ＶＨのとき、１．２Ｖという振幅がトランジスタＭＰ５のゲート電圧のしきい電圧Ｖｔ（０．７Ｖ）より０．５Ｖ高いので、トランジスタＭＰ５は、ドレインとゲートとの電位差の絶対値が３．３Ｖ−１．２Ｖ＝２．１Ｖとなり、２．１Ｖ＞０．７Ｖであるため、完全なオフ状態とはならず、ほぼオン状態となる。そのため、トランジスタＭＰ５は、低抵抗素子のように動作する（低抵抗状態）。
一方、入力信号ＳＩＮが電位ＶＨであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＬ（０Ｖ（ＧＮＤ）となる。トランジスタＭＰ６は、上記電位ＶＬがゲートに印加されるので、完全にオン状態となり、出力端であるノードＮＤの電位を電源電圧ＶＤＤ（３．３Ｖ）まで急激に上昇させるべく動作する。これにより、トランジスタＭＮ５は、ほぼ電源電圧ＶＤＤに近い十分な高電圧がゲートに印加されるので、ほぼオン状態となり、反転出力端であるノードＮＢの電位を急激に０Ｖに下降させるべく動作する。
【００２３】
しかし、上記したように、トランジスタＭＰ５は完全にはオフ状態とはなっていないので、図１に示すノードＮＢの電位は、完全には０Ｖにならず、最終的には、トランジスタＭＰ５の低抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＮ５のオン状態におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ３１とする）になる。ここで、トランジスタＭＰ５の低抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＰ５１、トランジスタＭＮ５のオン状態におけるソース・ドレイン間抵抗をＲＮ５１とすると、上記中間電位ＶＭ３１は、式（３）で表される。
ＶＭ３１＝（ＲＮ５１・ＶＤＤ）／（ＲＰ５１＋ＲＮ５１）…（３）
【００２４】
実際には、トランジスタＭＮ５のほぼオン状態におけるソース・ドレイン間抵抗の値は、トランジスタＭＰ５の低抵抗状態におけるソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＢの電位は、０Ｖ近傍まで下降する。このようにノードＮＢの電位が０Ｖ近傍に下降するため、このノードＮＢの電位がゲートに印加されるトランジスタＭＮ６は、ほぼオフ状態となる（高抵抗状態）。この結果、トランジスタＭＰ６のオン状態がトランジスタＭＮ６の高抵抗状態よりも優勢となり、出力端であるノードＮＤの電位が電源電圧ＶＤＤ（３．３Ｖ）まで上昇するのを助長する。ここで、トランジスタＭＰ６のオン状態におけるソース・ドレイン間抵抗を抵抗ＲＰ６１、トランジスタＭＮ６の低抵抗状態におけるソース・ドレイン間抵抗をＲＮ６１とした場合のノードＮＤの電位は、中間電位ＶＭ４１として式（４）で表される。
ＶＭ４１＝（ＲＮ６１・ＶＤＤ）／（ＲＰ６１＋ＲＮ６１）…（４）
【００２５】
これに対し、入力信号ＳＩＮが電位ＶＬのとき、トランジスタＭＰ５は、ゲートに０Ｖ（ＧＮＤ）が印加されるため、完全にオン状態になる。これにより、トランジスタＭＮ６は、ほぼ電源電圧ＶＤＤに近い電圧がゲートに印加されるので、ほぼオン状態となり、出力端であるノードＮＤの電位を急激に０Ｖに下降させる。一方、入力信号ＳＩＮが電位ＶＬであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＨ（１．２Ｖ）となる。トランジスタＭＰ６は、ドレインとゲートとの電位差の絶対値が３．３Ｖ−１．２Ｖ＝２．１Ｖとなり、２．１Ｖ＞０．７Ｖであるため、完全にはオフ状態とはならず、ほぼオン状態となる。言いかえると、トランジスタＭＰ６は、ほんの少しオフしかけた状態となる。そのため、トランジスタＭＰ６は、低抵抗素子のように動作する（低抵抗状態）。この結果、出力端であるノードＮＤの電位は、完全には０Ｖにならず、最終的には、トランジスタＭＰ６の低抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＮ６のほぼオン状態におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ４２とする）になる。ここで、トランジスタＭＰ６の低抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＰ６２、トランジスタＭＮ６のほぼオン状態におけるソース・ドレイン間抵抗をＲＮ６２とすると、上記中間電位ＶＭ４２は、式（５）で表される。
ＶＭ４２＝（ＲＮ６２・ＶＤＤ）／（ＲＰ６２＋ＲＮ６２）…（５）
【００２６】
実際には、トランジスタＭＮ６のほぼオン状態におけるソース・ドレイン間抵抗の値は、トランジスタＭＰ６の低抵抗状態におけるソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＤの電位は、０Ｖ近傍まで下降する。このようにノードＮＤの電位が０Ｖ近傍に下降するため、このノードＮＤの電位がゲートに印加されるトランジスタＭＮ５は、ほぼオフ状態となる（高抵抗状態）。この結果、トランジスタＭＰ５のオン状態がトランジスタＭＮ５の高抵抗状態よりも優勢となり、反転出力端であるノードＮＢの電位が電源電圧ＶＤＤ（３．３Ｖ）まで急激に上昇する。ここで、トランジスタＭＰ５のオン状態におけるソース・ドレイン間抵抗を抵抗ＲＰ５２、トランジスタＭＮ５の低抵抗状態におけるソース・ドレイン間抵抗をＲＮ５２とした場合のノードＮＢの電位は、中間電位ＶＭ３２として式（６）で表される。
ＶＭ３２＝（ＲＮ５２・ＶＤＤ）／（ＲＰ５２＋ＲＮ５２）…（６）
【００２７】
以上説明した第２レベルシフタ２単独の動作を整理すると図６に示すようになり、またこの場合の出力信号ＳＯＵＴの波形は、図７に示すようになる。
このように、第２レベルシフタ２が単独で動作した場合には、出力端であるノードＮＢは、必ず十分な駆動能力を有するトランジスタＭＰ６又はＭＮ６により駆動されるので、入出力応答が非常に高速であるという利点がある反面、入力信号ＳＩＮが電位ＶＨのとき出力信号ＳＯＵＴの電位が電源電源ＶＤＤ（３．３Ｖ）まで上昇せず、入力信号ＳＩＮが電位ＶＬのとき出力信号ＳＯＵＴの電位が０Ｖまで下降しないという欠点がある。
この第２レベルシフタ２の入力及び出力信号の波形と電圧との関係を図３１から図３６に示す。なお、図３１乃至図３６において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。また、トランジスタＭＰ５及びＭＰ６のゲート幅を２０μｍ、トランジスタＭＮ５及びＭＮ６のゲート幅を１０μｍとしている。
第２レベルシフタでは、図３１の波形から、入力電圧が２．０Ｖの時、既に出力信号の”Ｌ”レベルが、ＧＮＤ（０Ｖ）ではなく、０．２Ｖに浮くことが分かる。この出力信号の”Ｌ”レベルの「浮き」は、入力電圧が低下して行くに従って顕著になり、入力電圧が１．０Ｖの時には、出力信号の”Ｌ”レベルが２．６Ｖ程度まで上昇してしまうことが図３１乃至図３６から分かる。
また、図３４乃至図３６の波形から、入力信号が１．３Ｖ以下になると、出力電圧の”Ｈ”レベルが３．３から低下し、入力信号が１．０Ｖの時には３．０Ｖ程度まで低下することが分かる。
また、第２のレベルシフタは、図３１乃至図３６の波形図から、入力信号のレベル変化に対応して出力信号が変化しており、追従性が良いことが分かる。例えば、入力信号が２．０Ｖの時、図３１に示すように、入力信号が変化してから出力信号が確定するまでの時間は、約０．３ナノセカンドであり、入力信号が１．４Ｖの時、図３３に示すように、入力信号が変化してから出力信号が確定するまでの時間は、約０．５ナノセカンドである。したがって、第２のレベルシフタは、第１のレベルシフタに比べて、出力信号が入力信号の変化に応答して確定するまでの期間が短いことが分かる。
従って、図３８に示すように、第２のレベルシフタ回路の電源電流波形は、短い期間だけ立ち上がるような波形となるが、トランジスタＭＰ５及びＭＮ５又は、トランジスタＭＰ６及びＭＮ６を介して、定常的に貫通電流が流れているため、信号の変化が無い場所でも１．２５ｍＡ程度の電流が流れつづけていることが分かる。なお、図３８の電圧電流波形図は、第２のレベルシフタにおいて、入力電圧が１．４Ｖのものを例として用いた。
このように、第１レベルシフタ１と第２レベルシフタ２とは、各々単独で使用した場合には、上記した利点と欠点とを有している。そこで、この例のレベルシフタは、第１レベルシフタ１と第２レベルシフタ２とをノードＮＡとノードＮＢ及びノードＮＣとノードＮＤとを互いに接続して構成することにより、第１レベルシフタ１と第２レベルシフタ２とを、互いの利点を活かしつつ、互いの欠点を補うように動作させ、所望の機能を得るものである。
【００２８】
以下、第１レベルシフタ１と第２レベルシフタ２とが接続されたこの例のレベルシフタの動作について、図１〜図４、図６、図８及び図９を参照して説明する。
（１）入力信号ＳＩＮの電位が電位ＶＬから電位ＶＨに変化した場合（図２参照）
この場合、トランジスタＭＮ３及びＭＰ５の各々ゲートに入力信号ＳＩＮの電位ＶＨ（１．２Ｖ）が印加される。上記したように（図４参照）、トランジスタＭＮ３は、完全にはオン状態にならず高抵抗状態となる。その結果、トランジスタＭＮ３は、トランジスタＭＰ４のゲート電圧、ノードＮＡの電位及びノードＮＡと接続されたノードＮＢの電位を徐々に０Ｖに下降させるべく動作する。また、トランジスタＭＰ５は、そのゲートに入力信号ＳＩＮの電位ＶＨ（１．２Ｖ）が印加されても、上記したように（図６参照）、完全にオフ状態にならず低抵抗状態となる。
【００２９】
しかし、入力信号ＳＩＮが電位ＶＨであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＬ（０Ｖ）となり、トランジスタＭＮ４及びＭＰ６の各ゲートには上記電位ＶＬが印加される。これにより、上記したように（図４及び図６参照）、トランジスタＭＮ４が完全なオフ状態になるとともに、トランジスタＭＰ６は完全なオン状態になる。トランジスタＭＰ６が完全なオン状態になることにより、出力端であるノードＮＤの電位、すなわち、出力信号ＳＯＵＴの電位は、電源電圧（３．３Ｖ）まで急激に変化し、論理が”Ｈ”レベルに確定される。これと同時に、トランジスタＭＮ５は、そのゲートに電源電圧（３．３Ｖ）が印加されるので、完全にオン状態となる（図６参照）。したがって、反転出力信号ＳＯＵＴＢが出力される反転出力端であるノードＮＢの電位は、０Ｖに急激に変化し、トランジスタＭＮ５は、結果として、トランジスタＭＮ３の、ノードＮＢの電位を０Ｖに下降させる動作を補完する形になる。また、トランジスタＭＮ５は、完全にオン状態となることにより、トランジスタＭＮ６のゲートに０Ｖを印加することになるので、トランジスタＭＮ６は、完全にオフ状態になる。
以上説明した動作により、ノードＮＢの論理が”Ｌ”レベル（０Ｖ）に確定する。
【００３０】
ノードＮＢの論理が”Ｌ”レベル（０Ｖ）に確定すると、この信号がノードＮＢと接続されたもう１つの反転出力端であるノードＮＡへ帰還されるので、この”Ｌ”レベル（０Ｖ）がゲートに印加されるトランジスタＭＰ４が急激にオン状態となり、出力端であるノードＮＣの電位を電源電圧（３．３Ｖ）まで急激に上昇させる。このトランジスタＭＰ４が急激にオン状態となる動作は、トランジスタＭＰ６の動作に追従する形で、ノードＮＣと接続されたノードＮＤの電位、すなわち、出力信号ＳＯＵＴの電位を”Ｈ”レベル（３．３Ｖ）に上昇させる。これにより、トランジスタＭＰ３は、ノードＮＣと接続されたゲートに”Ｈ”レベル（３．３Ｖ）が印加されるので、完全にオフ状態となり、トランジスタＭＮ３の、反転出力端であるノードＮＡ及びＮＢの電位を０Ｖに下降させる動作を補完する。以上説明したように、トランジスタＭＰ６が完全なオン状態となる動作がトリガとなって他のトランジスタが連鎖的にそのドレインの電位、すなわち、出力端（ノードＮＣ及びＮＤ）並びに反転出力端（ノードＮＡ及びＮＢ）の論理を確定させるように動作する。この結果、出力信号ＳＯＵＴが非常に高速に０Ｖから電源電圧ＶＤＤ（３．３Ｖ）へと変化する。
【００３１】
（２）入力信号ＳＩＮの電位が電位ＶＨから電位ＶＬに変化した場合（図２参照）
入力信号ＳＩＮが電位ＶＬであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＨ（１．２Ｖ）となり、トランジスタＭＮ４及びＭＰ６の各ゲートには上記電位ＶＨが印加される。上記したように（図４参照）、トランジスタＭＮ４は、完全にはオン状態にならず高抵抗状態となる。その結果、トランジスタＭＮ４は、トランジスタＭＰ３のゲート電圧、ノードＮＣの電位及びノードＮＣと接続されたノードＮＤの電位を徐々に０Ｖに下降させるべく動作する。また、トランジスタＭＰ６は、そのゲートに入力信号ＳＩＮの電位ＶＨ（１．２Ｖ）が印加されても、上記したように（図６参照）、完全にオフ状態にならず低抵抗状態となる。
【００３２】
しかし、この場合、トランジスタＭＮ３及びＭＰ５の各々ゲートに入力信号ＳＩＮの電位ＶＬ（０Ｖ）が印加される。これにより、上記したように（図４及び図６参照）、トランジスタＭＮ３が完全なオフ状態になるとともに、トランジスタＭＰ５は完全なオン状態になる。トランジスタＭＰ５が完全なオン状態になることにより、反転出力端であるノードＮＢの電位、すなわち、反転出力信号ＳＯＵＴＢの電位は、電源電圧（３．３Ｖ）まで急激に変化し、論理が”Ｈ”レベルに確定される。これと同時に、トランジスタＭＮ６は、そのゲートに電源電圧（３．３Ｖ）が印加されるので、完全にオン状態となる（図６参照）。したがって、出力信号ＳＯＵＴが出力される出力端であるノードＮＤの電位は、０Ｖに急激に変化し、トランジスタＭＮ６は、結果として、トランジスタＭＮ４の、ノードＮＤの電位を０Ｖに下降させる動作を補完する。また、トランジスタＭＮ６は、完全にオン状態となることにより、トランジスタＭＮ５のゲートに０Ｖを印加することになるので、トランジスタＭＮ５は、完全にオフ状態になる。
以上説明した動作により、ノードＮＤの論理が”Ｌ”レベル（０Ｖ）に確定する。
【００３３】
ノードＮＤの論理が”Ｌ”レベル（０Ｖ）に確定すると、この信号がノードＮＤと接続されたもう１つの出力端であるノードＮＣへ帰還されるので、この”Ｌ”レベル（０Ｖ）がゲートに印加されるトランジスタＭＰ３が急激にオン状態となり、反転出力端であるノードＮＡの電位を電源電圧（３．３Ｖ）まで急激に上昇させる。このトランジスタＭＰ３の急激にオン状態となる動作が、トランジスタＭＰ５の動作に追従する形で、ノードＮＡと接続されたノードＮＢの電位、すなわち、出力信号ＳＯＵＴＢの電位を”Ｈ”レベル（３．３Ｖ）に上昇させる。これにより、トランジスタＭＰ４は、ノードＮＡと接続されたゲートに”Ｈ”レベル（３．３Ｖ）が印加されるので、完全にオフ状態となり、トランジスタＭＮ４の、出力端であるノードＮＣ及びＮＤの電位を０Ｖに下降させる動作を補完する形になる。
以上説明したように、トランジスタＭＰ５が完全なオン状態となる動作がトリガとなって他のトランジスタが連鎖的にそのドレインの電位、すなわち、出力端（ノードＮＣ及びＮＤ）並びに反転出力端（ノードＮＡ及びＮＢ）の論理を確定させるように動作する。この結果、出力信号ＳＯＵＴが非常に高速に電源電圧ＶＤＤ（３．３Ｖ）から０Ｖ（ＧＮＤ）へと変化する。
【００３４】
以上説明したように、この例のレベルシフタでは、第２レベルシフタ２において、トランジスタＭＰ５又はトランジスタＭＰ６のいずれか一方のゲートには、必ず、入力信号ＳＩＮの電位ＶＬ（０Ｖ）が印加される。したがって、電位ＶＬ（０Ｖ）が印加されたトランジスタＭＰ５又はＭＰ６は、飽和領域における高速な駆動動作となり、当該ドレイン端である出力端（便宜的に第１の出力端と呼ぶ）の電位を電源電圧（３．３Ｖ）に上昇させるべく動作し、他方のトランジスタＭＰ６又はＭＰ５のドレイン端である出力端（便宜的に第２の出力端と呼ぶ）の電位を０Ｖに下降させるべく動作する。同時に、第１レベルシフタ１は、第２レベルシフタ２の動作に同調するように、第１の出力端の電位を電源電圧（３．３Ｖ）に上昇させるべく動作し、第２の出力端の電位を０Ｖに下降させるべく動作する。
この結果、この例のレベルシフタにおいては、出力信号ＳＯＵＴ及び反転出力信号ＳＯＵＴＢの論理を”Ｌ”レベル又は”Ｈ”レベルのいずれかに安定的に確定させることができる。ここで、図８及び図９に、この例のレベルシフタから出力される出力信号ＳＯＵＴ及び反転出力信号ＳＯＵＴＢの波形の一例を示す。
【００３５】
また、上記したように、第１レベルシフタ１と第２レベルシフタ２の各出力端同士（ノードＮＡとノードＮＢ）と各反転出力端同士（ノードＮＣとノードＮＤ）が接続されている。したがって、第２レベルシフタ２を構成するトランジスタＭＰ５又はＭＰ６のいずれかオン状態になった方のドレインから出力される信号が第１レベルシフタ１へ帰還され、第１レベルシフタ１を構成するトランジスタＭＰ３又はトランジスタＭＰ４のいずれかの動作を完全に補完することになる。同時に、第２レベルシフタ２を構成するトランジスタＭＰ６又はＭＰ５のいずれか低抵抗状態になった方のドレインは、第１レベルシフタ１を構成するトランジスタＭＮ４又はＭＮ３により、高抵抗状態であるが、必ずその電位を確定する方向に誘導されるので、応答速度の遅さが補完されることになる。
したがって、この例のレベルシフタは、入力信号の電圧振幅と出力信号の電圧振幅との差が２倍以上ある場合であっても、正常に動作することができる。
【００３６】
また、この例のレベルシフタは、上記したように、第１レベルシフタ１を構成する高抵抗状態のトランジスタＭＮ３及びＭＮ４が、第２レベルシフタ２を構成する完全なオン状態のトランジスタＭＮ５及びＭＮ６によって必ず動作が補完されるとともに、第１レベルシフタ１を構成する完全なオン状態のトランジスタＭＰ３及びＭＰ４が、第２レベルシフタ２を構成する低抵抗状態のトランジスタＭＰ５及びＭＰ６の動作を補完するので、入力ノイズや電源ノイズに強く、安定的に動作することができる。
また、この例のレベルシフタは、第２レベルシフタ２が有する応答時間の速さを活かしつつ、第１レベルシフタ１が第２レベルシフタ２の動作を補完するように動作するので、高い動作周波数で動作する。したがって、本例のレベルシフタは、高い周波数の入力信号に対しても、確実にレベルシフト動作を行なうことができる。
また、この例のレベルシフタは、入力信号が変化してから出力信号が確定するまでの期間が短いため、レベルシフタ内を電流が流れる期間が短くなり、その結果、消費電力が低減される。
また、この例のレベルシフタは、入力される信号の電圧レベルと、出力される信号の電圧レベルとの差が小さい場合には、レベルシフタを構成するトランジスタＭＰ４の駆動性能（ゲート幅）とトランジスタＭＮ４の駆動性能（ゲート幅）とを意図的にアンバランスにすることなく、所望の特性を得ることが可能である。
次に、図１のレベルシフタにおいて、トランジスタＭＰ３のゲート幅を２μｍ、トランジスタＭＰ４のゲート幅を２μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＰ５のゲート幅を８μｍ、トランジスタＭＰ６のゲート幅を８μｍ、トランジスタＭＮ５のゲート幅を２μｍ、トランジスタＭＮ４のゲート幅を２μｍとして、入力電圧を変化させた場合のシミュレーション結果を図１０から図１５に示す。なお、図１０乃至図１５において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。
入力電圧を２．０Ｖ、１．５Ｖ、１．４Ｖ、１．３Ｖ、１．２Ｖ、１．０Ｖと変化させても、出力電圧の振幅はほぼ３．３Ｖで一定しており、また、デューティ比も殆ど変化していないことが図１０から図１５の波形図で判る。ただ、入力電圧が低下すると、出力電圧の下限（”Ｌ”レベル）が０Ｖより若干浮いてくるという問題がある。この電圧の「浮き」は、入力が１．０Ｖのときで、約０．２Ｖ程度であることが図１５から分かる。これは、第２レベルシフタ２に貫通電流が流れることに起因しており、レベルシフタの出力波形自体は、出力電圧を受けるインバータ等により容易に波形整形することができるものの、消費電力が増加する原因となる。したがって、以下の第２の実施例及び第３の実施例により、消費電力も低下させたレベルシフタについて説明する。
【００３７】
Ｂ．第２の実施例
次に、この発明の第２の実施例について説明する。
図１６は、この発明の第２の実施例であるレベルシフタの構成を示す回路図である。この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図１６に示すレベルシフタにおいては、図１に示す第２レベルシフタ２に換えて、第２レベルシフタ１０が新たに設けられている。第１レベルシフタ１と第２レベルシフタ１０とは、ノードＮＡとノードＮＢとが接続されるとともに、ノードＮＣとノードＮＤとが接続されている。そして、この例のレベルシフタは、第１レベルシフタ１と第２レベルシフタ１０とが互いの欠点を補うように動作するので、相補型レベルシフタと呼ぶことができる。
【００３８】
第２レベルシフタ１０は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ５、ＭＰ６、ＭＰ１０及びＭＰ１１と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ５及びＭＮ６とから構成されている。
トランジスタＭＰ５は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＰ１０のソースに接続されている。トランジスタＭＰ６は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＰ１１のソースに接続されている。トランジスタＭＰ１０は、そのゲートがトランジスタＭＰ１１のドレインに接続され、そのドレインがトランジスタＭＮ５のドレインに接続されているとともに、そのドレインから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＰ１１は、そのゲートがトランジスタＭＰ１０のドレインに接続され、そのドレインがトランジスタＭＮ６のドレインに接続されているとともに、そのドレインから３．３Ｖ振幅の正論理の出力信号ＳＯＵＴが出力される。トランジスタＭＮ５は、そのゲートがトランジスタＭＰ１１のドレインに接続され、そのソースが接地されている。トランジスタＭＮ６は、そのゲートがトランジスタＭＰ１０のドレインに接続され、そのソースが接地されている。
【００３９】
すなわち、第２レベルシフタ１０は、入力段にＰチャネルのトランジスタＭＰ５及びＭＰ６が設けられるとともに、ＮチャネルのトランジスタＭＮ５及びＭＮ６の互いのゲートが相手方のドレインに接続されているので、いわばＰチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＰ１０のドレインとトランジスタＭＮ５のドレインとの接続点がノードＮＢであり、トランジスタＭＰ１１のドレインとトランジスタＭＮ６のドレインとの接続点がノードＮＤである。
なお、トランジスタＭＰ５、ＭＰ６、ＭＰ１０、ＭＰ１１、ＭＮ５及びＭＮ６のゲート電圧のしきい電圧Ｖｔは、いずれも０．７Ｖであるとする。
【００４０】
上記構成のレベルシフタでは、第２のレベルシフタ１０において、トランジスタＭＰ１０がトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続されるとともに、出力信号ＳＯＵＴをトランジスタＭＰ１０のゲートへの帰還入力としている。また、トランジスタＭＰ１１がトランジスタＭＰ６のドレインとトランジスタＭＮ６５のドレインとの間に直列接続されるとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＰ１１のゲートへの帰還入力としている。これは以下に示す理由による。
すなわち、上記した第１の実施例によるレベルシフタにおいては、トランジスタＭＰ５及びＭＰ６は、ゲートに電位ＶＨ（１．２Ｖ）の入力信号ＳＩＮ又は反転入力信号ＳＩＮＢが印加された場合、図６に示すように、低抵抗状態となる。このため、トランジスタＭＰ５及びＭＰ６の各ソース・ドレイン間には、出力信号ＳＯＵＴ及びＳＯＵＴＢの電位が確定した後でも、微小ながら定常的な貫通電流が流れる。
【００４１】
そこで、この例においては、トランジスタＭＰ１０をトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続するとともに、出力信号ＳＯＵＴをトランジスタＭＰ１０のゲートへの帰還入力とすることにより、”Ｈ”レベル（３．３Ｖ）の出力信号ＳＯＵＴによりトランジスタＭＰ１０を完全なオフ状態とし、トランジスタＭＰ５のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＰ１０のところで完全に遮断するのである。同様に、トランジスタＭＰ１１をトランジスタＭＰ６のドレインとトランジスタＭＮ６のドレインとの間に直列接続するとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＰ１１のゲートへの帰還入力とすることにより、”Ｈ”レベル（３．３Ｖ）の反転出力信号ＳＯＵＴＢによりトランジスタＭＰ１１を完全なオフ状態とし、トランジスタＭＰ６のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＰ１１のところで完全に遮断するのである。
このように、この例の構成によれば、上記した第１の実施例で得られる効果の他、貫通電流の完全な遮断により、消費電力をより低減することができる。
この第２の実施例において、トランジスタＭＰ３のゲート幅を２μｍ、トランジスタＭＰ４のゲート幅を２μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＰ５のゲート幅を８μｍ、トランジスタＭＰ６のゲート幅を８μｍ、トランジスタＭＮ５のゲート幅を２μｍ、トランジスタＭＮ４のゲート幅を２μｍ、トランジスタＭＰ１０のゲート幅を２μｍ、トランジスタＭＰ１１のゲート幅を２μｍとして、入力電圧を変化させた場合のシミュレーション結果を図１７から図２２に示す。なお、図１７乃至図２２において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。
入力電圧を２．０Ｖ、１．５Ｖ、１．４Ｖ、１．３Ｖ、１．２Ｖ、１．０Ｖと変化させても、出力電圧の振幅はほぼ３．３Ｖで一定しており、また、デューティ比も殆ど変化していないことが図１７から図２２の波形図で判る。また、第１の実施例では出力電圧の下限が０Ｖより若干浮いてくるという問題があったが、第２の実施例では、入力電圧を低下させても「浮き」が発生していないことが分かる。
ここで、第１の実施例と、第２の実施例の電源電流波形について説明する。
第１の実施例の電源電流波形は、図３９に示すように、入力電圧が変化してから出力電圧が確定するまでの期間のみ大きな電流が流れているため、図３７及び図３８に示された従来技術よりも、消費電力が少なくなっていることが分かる。ただし、第１の実施例では、上述のとおり、第２のレベルシフタを介して貫通電流が流れているため、定常的に０．８ｍＡ程度の電流が流れている。これに対し、第２の実施例の電源電流波形は、図４０に示すように、定常的に流れていた電流が無くなり、入力信号が変化し出力信号が確定する間のみ電流が流れている。したがって、第１の実施例よりも消費電力が少なくなっていることが分かる。なお、図３９及び図４０において、図３７及び図３８の従来の波形と比較するために、本発明のレベルシフタにおいて、入力信号が１．４Ｖのものを例に使用した。
以下、第２の実施例の変形例である第３の実施例について、説明する。
【００４２】
Ｃ．第３の実施例
次に、この発明の第３の実施例について説明する。
図１１は、この発明の第３の実施例であるレベルシフタの構成を示す回路図である。この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図１１に示すレベルシフタにおいては、図１に示す第２レベルシフタ２に換えて、第２レベルシフタ１１が新たに設けられている。第１レベルシフタ１と第２レベルシフタ１１とは、ノードＮＡとノードＮＢとが接続されるとともに、ノードＮＣとノードＮＤとが接続されている。そして、この例のレベルシフタは、第１レベルシフタ１と第２レベルシフタ１１とが互いの欠点を補うように動作するので、相補型レベルシフタと呼ぶことができる。
【００４３】
第２レベルシフタ１１は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ５及びＭＰ６と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ５、ＭＮ６、ＭＮ１０及びＭＮ１１とから構成されている。
トランジスタＭＰ５は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＮ１０のドレインに接続されている。トランジスタＭＰ６は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＮ１１のドレインに接続されている。トランジスタＭＮ１０は、そのゲート及びソースがトランジスタＭＮ５のドレインに接続されているとともに、そのソースから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＮ１１は、そのゲート及びソースがトランジスタＭＮ６のドレインに接続されているとともに、そのソースから３．３Ｖ振幅の正論理の出力信号ＳＯＵＴが出力される。トランジスタＭＮ５は、そのゲートがトランジスタＭＮ６のドレインに接続され、そのソースが接地されている。トランジスタＭＮ６は、そのゲートがトランジスタＭＮ５のドレインに接続され、そのソースが接地されている。
【００４４】
すなわち、第２レベルシフタ１１は、入力段にＰチャネルのトランジスタＭＰ５及びＭＰ６が設けられるとともに、ＮチャネルのトランジスタＭＮ５及びＭＮ６の互いのゲートが相手方のドレインに接続されているので、いわばＰチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＮ１０のソースとトランジスタＭＮ５のドレインとの接続点がノードＮＢであり、トランジスタＭＮ１１のソースとトランジスタＭＮ６のドレインとの接続点がノードＮＤである。
なお、トランジスタＭＰ５、ＭＰ６、ＭＮ５、ＭＮ６、ＭＮ１０及びＭＮ１１のゲート電圧のしきい電圧Ｖｔは、いずれも０．７Ｖであるとする。
【００４５】
上記構成のレベルシフタでは、第２のレベルシフタ１１において、トランジスタＭＮ１０がトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続されるとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＮ１０のゲートへの帰還入力としている。また、トランジスタＭＮ１１がトランジスタＭＰ６のドレインとトランジスタＭＮ６５のドレインとの間に直列接続されるとともに、出力信号ＳＯＵＴをトランジスタＭＮ１１のゲートへの帰還入力としている。これは以下に示す理由による。
すなわち、上記した第１の実施例によるレベルシフタにおいては、トランジスタＭＰ５及びＭＰ６は、ゲートに電位ＶＨ（１．２Ｖ）の入力信号ＳＩＮ又は反転入力信号ＳＩＮＢが印加された場合、図６に示すように、低抵抗状態となる。このため、トランジスタＭＰ５及びＭＰ６の各ソース・ドレイン間には、出力信号ＳＯＵＴ及びＳＯＵＴＢの電位が確定した後でも、微小ながら定常的な貫通電流が流れる。
【００４６】
そこで、この例においては、トランジスタＭＮ１０をトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続するとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＮ１０のゲートへの帰還入力とすることにより、”Ｌ”レベル（０Ｖ）の反転出力信号ＳＯＵＴＢによりトランジスタＭＮ１０を完全なオフ状態とし、トランジスタＭＰ５のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＮ１０のところで完全に遮断するのである。同様に、トランジスタＭＮ１１をトランジスタＭＰ６のドレインとトランジスタＭＮ６のドレインとの間に直列接続するとともに、出力信号ＳＯＵＴをトランジスタＭＮ１１のゲートへの帰還入力とすることにより、”Ｌ”レベル（０Ｖ）の出力信号ＳＯＵＴによりトランジスタＭＮ１１を完全なオフ状態とし、トランジスタＭＰ６のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＮ１１のところで完全に遮断するのである。
このように、この例の構成によれば、上記した第１の実施例で得られる効果の他、第２の実施例と同様に、貫通電流を遮断することにより、消費電力をより低減することができる。
【００４７】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の各実施例においては、入力信号ＳＩＮの振幅が１．２Ｖであり、出力信号ＳＯＵＴが３．３Ｖである例を示したが、これに限定されず、この発明は、入力信号の電圧振幅と出力信号の電圧振幅との差が２倍以上ある場合にも適用することができる。
また、上述の各実施例においては、インバータＩＮＶ２は、電源電圧が１．２Ｖであって、１．２Ｖの耐圧特性を有するＰチャネルのトランジスタとＮチャネルのトランジスタとから構成されたＣＭＯＳ構造であり、１．２Ｖ振幅の入力信号ＳＩＮを１．２Ｖ振幅で反転して反転入力信号ＳＩＮＢとして出力する例を示したが、これに限定されない。すなわち、インバータＩＮＶ２を構成するトランジスタは、電源電圧（１．２Ｖ）よりも高い耐圧特性（例えば、３．３Ｖ）を有するトランジスタによって構成されても良い。なお、レベルシフタの動作速度を向上させるためには、インバータＩＮＶ２は、高速に動作させることが望ましいため、ゲート容量の小さい、低い耐圧のトランジスタによって構成されることが望ましい。
また、上述の各実施例においては、入力信号の反転信号を生成する回路として、インバータを例にして説明したが、ＮＡＮＤ、ＮＯＲ、その他反転信号を生成する回路であれば、適宜置き換え可能である。なお、各実施例では、回路構成がシンプルで遅延時間の少ないインバータ回路を用いた。
また、トランジスタＭＮ３及びＭＮ４のゲート幅は、速やかにノードＮＡ及びノードＮＣの電荷を引き抜くために、他のトランジスタよりも大きなゲート幅を有していることが好ましい。
また、上述の各実施例においては、トランジスタとしてＮチャネル及びＰチャネルのＭＯＳトランジスタを用いて説明したが、ＭＯＳトランジスタに限定されず、他のトランジスタ、例えばバイポーラトランジスタに置きかえることも可能である。
なお、本発明のレベルシフタを半導体集積回路としてチップ上に搭載すれば、チップの内外での電圧差を容易に緩和することができるため、チップの汎用性を高めることができる。
また、当該チップをマザーボード等に搭載した情報処理システムにおいても、他のチップ等との電圧差を容易に緩和することができ、情報処理システムにおける設計の容易性を高めることができる。
【００４８】
【発明の効果】
以上説明したように、第１のレベルシフタと第２のレベルシフタにより、入力信号の電圧振幅がトランジスタの閾値近傍まで低くなっても、安定して高速に動作する、低消費電力のレベルシフタを提供することができる。
また、第２のレベルシフタに貫通電流を遮断するトランジスタを付加することにより、さらに消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるレベルシフタの構成を示す回路図。
【図２】入力信号ＳＩＮの波形の一例を示す図。
【図３】反転入力信号ＳＩＮＢの波形の一例を示す図。
【図４】同レベルシフタを構成する第１レベルシフタ１単独の動作を説明するための図。
【図５】同第１レベルシフタ１が単独で動作した場合の出力信号ＳＯＵＴの波形の一例を示す図。
【図６】同レベルシフタを構成する第２レベルシフタ２単独の動作を説明するための図。
【図７】同第２レベルシフタ２が単独で動作した場合の出力信号ＳＯＵＴの波形の一例を示す図。
【図８】同レベルシフタが動作した場合の出力信号ＳＯＵＴの波形の一例を示す図。
【図９】同レベルシフタが動作した場合の反転出力信号ＳＯＵＴＢの波形の一例を示す図。
【図１０】この発明の第１の実施例における、入力電圧２．０Ｖの時の入出力波形図。
【図１１】この発明の第１の実施例における、入力電圧１．５Ｖの時の入出力波形図。
【図１２】この発明の第１の実施例における、入力電圧１．４Ｖの時の入出力波形図。
【図１３】この発明の第１の実施例における、入力電圧１．３Ｖの時の入出力波形図。
【図１４】この発明の第１の実施例における、入力電圧１．２Ｖの時の入出力波形図。
【図１５】この発明の第１の実施例における、入力電圧１．０Ｖの時の入出力波形図。
【図１６】この発明の第２の実施例であるレベルシフタの構成を示す回路図。
【図１７】この発明の第２の実施例における、入力電圧２．０Ｖの時の入出力波形図。
【図１８】この発明の第２の実施例における、入力電圧１．５Ｖの時の入出力波形図。
【図１９】この発明の第２の実施例における、入力電圧１．４Ｖの時の入出力波形図。
【図２０】この発明の第２の実施例における、入力電圧１．３Ｖの時の入出力波形図。
【図２１】この発明の第２の実施例における、入力電圧１．２Ｖの時の入出力波形図。
【図２２】この発明の第２の実施例における、入力電圧１．０Ｖの時の入出力波形図。
【図２３】この発明の第３の実施例であるレベルシフタの構成を示す回路図。
【図２４】従来のレベルシフタ（第１のレベルシフタ）の構成例を示す回路図。
【図２５】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧２．０Ｖの時の入出力波形図。
【図２６】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．５Ｖの時の入出力波形図。
【図２７】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．４Ｖの時の入出力波形図。
【図２８】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．３Ｖの時の入出力波形図。
【図２９】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．２Ｖの時の入出力波形図。
【図３０】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．０Ｖの時の入出力波形図。
【図３１】第２レベルシフタにおける、入力電圧２．０Ｖの時の入出力波形図。
【図３２】第２のレベルシフタにおける、入力電圧１．５Ｖの時の入出力波形図。
【図３３】第２のレベルシフタにおける、入力電圧１．４Ｖの時の入出力波形図。
【図３４】第２のレベルシフタにおける、入力電圧１．３Ｖの時の入出力波形図。
【図３５】第２のレベルシフタにおける、入力電圧１．２Ｖの時の入出力波形図。
【図３６】第２のレベルシフタにおける、入力電圧１．０Ｖの時の入出力波形図。
【図３７】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．４Ｖの時の電源電流波形図。
【図３８】第２のレベルシフタにおける、入力電圧１．４Ｖの時の電源電流波形図。
【図３９】この発明の第１の実施例における、入力電圧１．４Ｖの時の電源電流波形図。
【図４０】この発明の第２の実施例における、入力電圧１．４Ｖの時の電源電流波形図。
【符号の説明】
１ 第１レベルシフタ
２、１０，１１ 第２レベルシフタ
ＭＮ３〜ＭＮ６，ＭＮ１０，ＭＮ１１ ＮチャネルＭＯＳトランジスタ
ＭＰ３〜ＭＰ６，ＭＰ１０，ＭＰ１１ ＰチャネルＭＯＳトランジスタ
ＩＮＶ２ インバータ
【発明の属する技術分野】
本発明は、入力された信号のレベルを変換して出力するレベルシフタ、半導体集積回路及び情報処理システムに関し、特に、入力された低レベルの信号を高レベルの信号にレベル変換するレベルシフタ、半導体集積回路及び情報処理システムに関する。
【０００２】
【従来の技術】
近年、コンピュータのマザーボートに、ＡＳＩＣ、マイクロプロセッサ、メモリ、周辺回路等のデバイスが多数搭載されて、所望の機能を満たすよう設計されるマイクロコンピュータが増加している。特に、ＡＳＩＣやマイクロプロセッサでは、消費電力の低減及び高周波数での動作を要求されるため、内部で使用されている電源電圧の振幅が小さくなるように設計されている。例えば、内部電源電圧が２．５Ｖであり、この電圧は将来的に１．８Ｖ、１．５Ｖ、１．２Ｖと低下して行く傾向がある。
これに対して、ＪＥＤＥＣシステムインターフェース規格等により、各デバイス間でのデータの入出力は３．３Ｖで行なわれ、周辺回路等のデバイスは、３．３Ｖで動作するものが多い。このため、周辺回路は３．３Ｖ、ＡＳＩＣやマイクロプロセッサは２．５Ｖと、異なる電圧で動作する状況が多くなってきている。したがって、ＡＳＩＣやマイクロプロセッサは、電圧差をレベルシフトするために電源電圧を３．３Ｖとした入出力バッファを備えている。すなわち、ＡＳＩＣやマイクロプロセッサは、内部電源として２．５Ｖ及び入出力バッファ用の電源として３．３Ｖの２電源により駆動されている。
このような、レベルシフト機能を備えた、従来の入出力バッファを、図２４に示す。従来の入出力バッファ（レベルシフタ）は、２．５Ｖ振幅の入力信号ＳＩＮを３．３Ｖ振幅の出力信号ＳＯＵＴにレベル変換するものであり、インバータＩＮＶ１と、３．３Ｖ耐圧のＰチャネルのＭＯＳトランジスタＭＰ１及びＭＰ２と、３．３Ｖ耐圧のＮチャネルのＭＯＳトランジスタＭＮ１及びＭＮ２とから構成されている。以下、ＭＯＳトランジスタを単にトランジスタと呼ぶことにする。
インバータＩＮＶ１は、ＰチャネルのトランジスタとＮチャネルのトランジスタとから構成されたＣＭＯＳ構造であり、２．５Ｖ振幅の入力信号ＳＩＮを２．５Ｖ振幅で反転して反転入力信号ＳＩＮＢを出力する。トランジスタＭＰ１は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのドレインがトランジスタＭＰ２のゲートに接続され、そのゲートがトランジスタＭＰ２のドレインに接続されている。トランジスタＭＰ２は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加されており、そのドレインから３．３Ｖ振幅の出力信号ＳＯＵＴが出力される。トランジスタＭＮ１は、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＰ１のドレインに接続され、そのソースが接地に接続されている。トランジスタＭＮ２は、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＰ２のドレインに接続され、そのソースが接地に接続されている。
【０００３】
次に、上記構成のレベルシフタの動作について説明する。まず、入力信号ＳＩＮが２．５Ｖ振幅の”Ｈ”レベルのとき、トランジスタＭＮ１がオン状態となる一方、反転入力信号ＳＩＮＢが”Ｌ”レベルとなるので、トランジスタＭＮ２がオフ状態となる。これにより、トランジスタＭＰ２がオン状態となるのに対し、トランジスタＭＰ１がオフ状態となる。したがって、このレベルシフタからは、３．３Ｖ振幅の”Ｈ”レベルの出力信号ＳＯＵＴが出力される。
これに対し、入力信号ＳＩＮが”Ｌ”レベルのとき、トランジスタＭＮ１がオフ状態となる一方、反転入力信号ＳＩＮＢが”Ｈ”レベルとなるので、トランジスタＭＮ２がオン状態となる。これにより、トランジスタＭＰ２がオフ状態となるのに対し、トランジスタＭＰ１がオン状態となる。したがって、このレベルシフタからは、”Ｌ”レベルの出力信号ＳＯＵＴが出力される。
なお、特開平１１−２３９０５１号公報には、出力信号ＳＯＵＴが上記した構成とは異なり負論理である場合の従来のレベルシフタが開示されている。
【０００４】
【発明が解決しようとする課題】
上記した従来のレベルシフタは、反転入力信号ＳＩＮＢの”Ｈ”レベルがトランジスタＭＮ２のゲート電圧のしきい電圧Ｖｔ（一般的には、０．７Ｖ）よりも充分高く、トランジスタＭＮ２のオン状態におけるソース・ドレイン間抵抗がトランジスタＭＰ２のオフ状態におけるソース・ドレイン間抵抗に比べて十分小さい場合には正常に動作する。しかし、反転入力信号ＳＩＮＢの”Ｈ”レベルがトランジスタＭＮ２のゲート電圧のしきい電圧Ｖｔ近傍まで低くなると、トランジスタＭＮ１及びＭＮ２が完全にオン状態とはならないために、トランジスタＭＮ２の不十分なオン状態におけるソース・ドレイン間抵抗がトランジスタＭＰ２のオフ状態におけるソース・ドレイン間抵抗と拮抗するような値にまで急激に高くなり、後段のトランジスタＭＰ１及びＭＰ２を駆動することができなくなる。この結果、入力信号ＳＩＮが”Ｌ”レベルのときであっても、出力信号ＳＯＵＴは”Ｌ”レベル、すなわち、０Ｖにまで下がりきらず、レベルシフタとして正常に動作できなくなる。
ここで、図２５乃至図３０を用いて、入力と出力の波形と電圧について説明する。なお、図２５乃至図３０において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。また、トランジスタＭＰ１及びＭＰ２のゲート幅を１０μｍ、トランジスタＭＮ１及びＭＮ２のゲート幅を３０μｍとしている。
図２５の波形から、入力信号の振幅が２．０Ｖまでであれば、デューティ比も変化することなく、３．３Ｖにレベルシフトすることができるが、図２６及び図２８の波形から、１．５Ｖ〜１．３５Ｖと入力電圧が低下していくに従って、レベルシフトはされているが、デューティ比を保つことができなくなることが判る。
さらに、入力信号の電圧が低下し、１．２Ｖ、１．０Ｖとなると、図２９及び図３０に示すように、出力信号は３Ｖの近傍で変化するだけになる。すなわち、出力信号が、０Ｖまで低下しなくなる。その結果、レベルシフタは、実質的に”Ｈ”レベルを出力しているのと同じになり、入力信号の変化を後段の回路に伝達することができなくなる。
また、第１のレベルシフタでは、入力信号が変化してから、出力信号が変化しレベルが確定するまでの時間が長く、応答速度が遅く、特に入力電圧が低下するほど顕著であることが分かる。例えば、入力信号が２．０Ｖの時、図２５に示すように、入力信号が立ちあがってから出力電圧が確定するまで、約０．５ナノセカンドかかっているが、入力信号が１．４Ｖの時、図２７に示すように、入力信号が立ちあがってから出力信号が確定するまで、約１．５ナノセカンドかかっていることから分かる。
【０００５】
さらに、トランジスタＭＮ１及びＭＮ２は、非飽和領域で駆動する（不十分なオン状態）ため、入力信号ＳＩＮや接地線にノイズが重畳すると、トランジスタＭＮ１及びＭＮ２のソース・ドレイン間抵抗が急激に変動する結果、オン電流が大きく変動することになり、後段のトランジスタＭＰ１及びＭＰ２を駆動する能力に支障を来す場合がある。この場合には、出力信号ＳＯＵＴの波形が大きく乱れてしまう。
また、トランジスタＭＮ１及びＭＮ２は、非飽和領域で駆動するため、トランジスタＭＮ１及びＭＮ２のオン電流の値が非常に小さい。この結果、後段のトランジスタＭＰ１及びＭＰ２のゲートを充放電するのに時間がかかり、入力信号ＳＩＮが”Ｌ”レベルから”Ｈ”レベルへ、”Ｈ”レベルから”Ｌ”レベルへ変化してから出力信号ＳＯＵＴの電位が確定するまで時間がかかる。これにより、この例のレベルシフタが動作することができる信号の最大周波数が制限されることになる。また、入力信号ＳＩＮが変化してからＳＯＵＴが確定するまでの遷移期間中は、トランジスタＭＰ１及びトランジスタＭＮ１の両方が共にオフでは無い、又は、トランジスタＭＰ２及びトランジスタＭＮ２の両方が共にオフでは無い状態となる。そのため、トランジスタＭＰ１及びトランジスタＭＮ１又はトランジスタＭＰ２及びトランジスタＭＮ２を介して、電源ＶＤＤから接地ＧＮＤまで大きな電流、すなわち貫通電流が流れる。したがって、入力信号ＳＩＮが変化してから出力信号ＳＯＵＴが確定するまでに時間がかかる、すなわち遷移時間が長いということは、貫通電流が流れる時間が長いということになり消費電力を増大させる原因となる。
このことは、図３７に示すように、第１のレベルシフタの電源電流波形から、入力信号が変化してから出力信号が確定するまでの間電流が流れつづけていることが分かり、消費電力が電流の大きさと流れている期間とによって決定されることから、第１のレベルシフタの消費電力が大きいことが分かる。なお、図３７の電源電流波形は、第１のレベルシフタにおいて、入力信号が１．４Ｖのものを例として用いた。また、電源電流波形のグラフは、左側の縦軸に入力電圧Ｖ、横軸に時間ｎＳ（ナノセカンド）、右側の縦軸に電流ｍＡを用いており、図３８乃至図４０も同様のグラフとなっている。
【０００６】
したがって、本発明は、入力信号の電圧振幅と出力信号の電圧振幅との差が大きい場合や、トランジスタの閾値電圧近傍であっても、ノイズに強く、高い動作周波数で低消費電力動作するレベルシフタ、半導体集積回路及び情報処理システムを提供することを目的としている。
【０００７】
【課題を解決するための手段】
本発明のレベルシフタは、入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、入力端子と第２のノードとの間に接続されたインバータと、第１の電源ラインと出力端子との間に接続され、制御端子が前記第２のノードに接続された一導電型の第３のトランジスタと、第２の電源ラインと出力端子との間に接続され、制御端子が前記第１のノードに接続された第二導電型の第４のトランジスタと、第２の電源ラインと第１のノードとの間に接続され、制御端子が入力端子に接続された第二導電型の第５のトランジスタとを備えることを特徴とする。
このように、本発明のレベルシフタは、第５のトランジスタを備えることによって、入力が”Ｌ”レベルのとき、第１のノードを速やかに充電することができる。
【０００８】
さらに、本発明のレベルシフタは、第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された第二導電型の第６のトランジスタを備えることを特徴とする。
このように、本発明のレベルシフタは、第６のトランジスタによって入力信号が”Ｈ”レベルのとき、出力端子を速やかに充電することができる。
【０００９】
さらに、本発明のレベルシフタは、第１の電源ラインと出力端子との間に接続され、制御端子が第１のノードに接続された一導電型の第７のトランジスタと、第１の電源ラインと第１のノードとの間に接続され、制御端子が出力端子に接続された一導電型の第８のトランジスタを備えることを特徴とする。
このように、本発明のレベルシフタは、第７及び第８のトランジスタによって、入力信号が”Ｈ”レベルのとき第１のノードを速やかに放電することができ、入力信号が”Ｌ”レベルのとき出力端子を速やかに放電することができる。
【００１０】
本発明のレベルシフタは、入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、入力端子と第２のノードとの間に接続されたインバータと、第１の電源ラインと出力端子との間に接続され、制御端子が第２のノードに接続された一導電型の第３のトランジスタと、第２の電源ラインと出力端子との間に接続され、制御端子が第１のノードに接続された第二導電型の第４のトランジスタと、第１の電源ラインと第１のノードとの間に接続され、制御端子が出力端子に接続された一導電型の第５のトランジスタと、第２の電源ラインと第３のノードとの間に接続され、制御端子が入力端子に接続された第二導電型の第６のトランジスタと、第１のノードと第３のノードとの間に接続され、制御端子が第１のノードに接続された一導電型の第７のトランジスタと、第１の電源ラインと出力端子との間に接続され、制御端子が第１のノードに接続された一導電型の第８のトランジスタと、第２の電源ラインと第４のノードとの間に接続され、制御端子が第２のノードに接続された第二導電型の第９のトランジスタと、第４のノードと出力端子との間に接続され、制御端子が出力端子に接続された一導電型の第１０のトランジスタとを備えることを特徴とする。
【００１１】
さらに、本発明のレベルシフタは、第７のトランジスタに代えて、第１のノードと前記第３のノードとの間に接続され、制御端子が出力端子に接続された第二導電型の第１１のトランジスタと、第１０のトランジスタに代えて、第４のノードと出力端子との間に接続され、制御端子が第１のノードに接続された第二導電型の第１２のトランジスタを備えることを特徴とする。
このように、第９及び第１０又は第１１及び第１２のトランジスタを備えることによって、貫通電流を防止することができ、消費電力を低減することができる。
【００１２】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は、実施例を用いて具体的に行う。
Ａ．第１の実施例
まず、この発明の第１の実施例について、図１を参照しながら説明する。
第１の実施例のレベルシフタは、１．２Ｖ振幅の入力信号ＳＩＮを３．３Ｖ振幅の正論理の出力信号ＳＯＵＴと３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢとにレベル変換するものである。この例のレベルシフタは、第１レベルシフタ１と、第２レベルシフタ２とから構成されており、第１レベルシフタ１と第２レベルシフタ２とは、後述するノードＮＡとノードＮＢとが接続されるとともに、後述するノードＮＣとノードＮＤとが接続されている。
【００１３】
第１レベルシフタ１は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ３及びＭＰ４と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ３及びＭＮ４とから構成されている。
インバータＩＮＶ２は、電源電圧が１．２Ｖの電源と接地の間に接続されたＰチャネルのトランジスタとＮチャネルのトランジスタとから構成されたＣＭＯＳ構造であり、１．２Ｖ振幅の入力信号ＳＩＮを１．２Ｖ振幅で反転して反転入力信号ＳＩＮＢとして出力する。トランジスタＭＰ３は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのドレインがトランジスタＭＰ４のゲートに接続され、そのゲートがトランジスタＭＰ４のドレインに接続されており、そのドレインから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＰ４は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加されており、そのドレインから３．３Ｖ振幅の正論理の出力信号ＳＯＵＴが出力される。
【００１４】
トランジスタＭＮ３は、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＰ３のドレインに接続され、そのソースが接地されている。トランジスタＭＮ４は、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＰ４のドレインに接続され、そのソースが接地されている。すなわち、第１レベルシフタ１は、入力段にＮチャネルのトランジスタＭＮ３及びＭＮ４が設けられるとともに、ＰチャネルのトランジスタＭＰ３及びＭＰ４の互いのゲートが相手方のドレインに接続されているので、いわばＮチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＰ３のドレインとトランジスタＭＮ３のドレインとの接続点がノードＮＡであり、トランジスタＭＰ４のドレインとトランジスタＭＮ４のドレインとの接続点がノードＮＣである。
【００１５】
第２レベルシフタ２は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ５及びＭＰ６と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ５及びＭＮ６とから構成されている。
トランジスタＭＰ５は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＮ６のゲートに接続されているとともに、そのドレインから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＰ６は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＮ５のゲートに接続されている。
【００１６】
トランジスタＭＮ５は、そのドレインがトランジスタＭＰ５のドレインに接続され、そのゲートがトランジスタＭＰ６のドレインに接続され、そのソースが接地されている。トランジスタＭＮ６は、そのドレインがトランジスタＭＰ６のドレインに接続され、そのゲートがトランジスタＭＰ５のドレインに接続され、そのソースが接地されている。すなわち、第２レベルシフタ２は、入力段にＰチャネルのトランジスタＭＰ５及びＭＰ６が設けられるとともに、ＮチャネルのトランジスタＭＮ５及びＭＮ６の互いのゲートが相手方のドレインに接続されているので、いわばＰチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの接続点がノードＮＢであり、トランジスタＭＰ６のドレインとトランジスタＭＮ６のドレインとの接続点がノードＮＤである。
なお、トランジスタＭＰ３〜ＭＰ６及びＭＮ３〜ＭＮ６のゲート電圧のしきい電圧Ｖｔは、いずれも０．７Ｖであるとする。
【００１７】
次に、上記構成のレベルシフタの動作について説明する。まず、図２に示す波形を有する入力信号ＳＩＮが入力された場合の第１レベルシフタ１単独の動作について、図３〜図５を参照して説明する。
まず、入力信号ＳＩＮが１．２Ｖ振幅の”Ｈ”レベル（これを電位ＶＨとする）のとき、１．２Ｖという振幅がトランジスタＭＮ３の閾値電圧Ｖｔ（０．７Ｖ）より０．５Ｖ高いだけであるので、トランジスタＭＮ３は、少しオンしかけた状態となり、非飽和領域（線形領域）で動作する。すなわち、トランジスタＭＮ３は、駆動能力を著しく低下させた状態で動作する。この結果、トランジスタＭＮ３は完全にオン状態とはならず、高抵抗素子として動作する（高抵抗状態）。
このため、図１に示すノードＮＡの電位は、完全には０Ｖ（ＧＮＤ）にならず、最終的には、トランジスタＭＮ３の高抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＰ３のオフ状態（後述）におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ１とする）になる。これにより、トランジスタＭＰ４は、上記中間電位ＶＭ１がゲートに印加されるので、徐々にオン状態へと移行し、出力端であるノードＮＣの電位は、徐々に電源電圧ＶＤＤ（３．３Ｖ）へと変化する。ここで、トランジスタＭＮ３の高抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＮ３、トランジスタＭＰ３のオフ状態におけるソース・ドレイン間抵抗をＲＰ３とすると、上記中間電位ＶＭ１は、式（１）で表される。
ＶＭ１＝（ＲＮ３・ＶＤＤ）／（ＲＮ３＋ＲＰ３）…（１）
【００１８】
入力信号ＳＩＮが電位ＶＨであるので、反転入力信号ＳＩＮＢは、図３に示すように、”Ｌ”レベル（これを電位ＶＬとする）、今の場合、０Ｖとなる。これにより、トランジスタＭＮ４は、上記電位ＶＬがゲートに印加されるので、完全にオフ状態となり、図１に示すノードＮＣの電位は、トランジスタＭＰ４の動作に応じて電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続けることができる。なお、トランジスタＭＰ４は、上記したように、中間電位ＶＭ１がゲートに印加されることにより動作するので、十分なオン状態にはなっておらず、ソース・ドレイン間に抵抗を持つことになる（低抵抗状態）。しかし、トランジスタＭＰ４のソース・ドレイン間抵抗の値は、完全にオフ状態にあるトランジスタＭＮ４のソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＣの電位は、ほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続ける。このようにノードＮＣの電位は、ほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続けるので、このノードＮＣの電位がゲートに印加されるトランジスタＭＰ３は、最終的にオフ状態となる。
【００１９】
これに対し、入力信号ＳＩＮが電位ＶＬのとき、図３に示すように、反転入力信号ＳＩＮＢは電位ＶＨとなる。したがって、上記した入力信号ＳＩＮが電位ＶＨである場合のトランジスタＭＮ３と同様に、トランジスタＭＮ４は、非飽和領域（線形領域）で動作する。すなわち、トランジスタＭＮ４は、駆動能力を著しく低下させた状態で動作する。この結果、トランジスタＭＮ４は、完全にオン状態とはならず、高抵抗素子として動作する（高抵抗状態）。このため、図１に示す出力端であるノードＮＣの電位は、完全には０Ｖにならず、最終的には、トランジスタＭＮ４の高抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＰ４のオフ状態におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ２とする）になる。これにより、トランジスタＭＰ３は、上記中間電位ＶＭ２がゲートに印加されるので、徐々にオン状態へと移行し、ノードＮＡの電位は、徐々に電源電圧ＶＤＤ（３．３Ｖ）へと変化する。ここで、トランジスタＭＮ４の高抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＮ４、トランジスタＭＰ４のオフ状態におけるソース・ドレイン間抵抗をＲＰ４とすると、上記中間電位ＶＭ２は、式（２）で表される。
ＶＭ２＝（ＲＮ４・ＶＤＤ）／（ＲＮ４＋ＲＰ４）…（２）
【００２０】
入力信号ＳＩＮが電位ＶＬであるので、トランジスタＭＮ３は、完全にオフ状態になり、図１に示すノードＮＡの電位は、電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続ける。なお、トランジスタＭＰ３は、上記したように、中間電位ＶＭ２がゲートに印加されることにより動作するので、十分なオン状態にはなっておらず、ソース・ドレイン間に抵抗を持つことになる。しかし、トランジスタＭＰ３の低抵抗状態におけるソース・ドレイン間抵抗の値は、トランジスタＭＮ３の完全なオフ状態におけるソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＡの電位は、ほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続ける。このようにノードＮＡの電位がほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇を続けるので、このノードＮＡの電位がゲートに印加されるトランジスタＭＰ４は、最終的にオフ状態となる。
【００２１】
以上説明した第１レベルシフタ１単独の動作を整理すると図４に示すようになり、また出力信号ＳＯＵＴの波形は、図５に示すようになる。
このように、第１レベルシフタ１が単独で動作した場合には、入力信号ＳＩＮが電位ＶＨのとき出力信号ＳＯＵＴの電位をほぼ電源電圧ＶＤＤ（３．３Ｖ）になるまで上昇することができるという利点がある反面、入力信号ＳＩＮが電位ＶＬのとき出力信号ＳＯＵＴの電位が０Ｖまで下降しないという欠点がある。
なお、第１レベルシフタ１の入出力波形と、入力電圧との関係は、従来技術で説明した通り、図２５から図３０に示すとおりとなる。
【００２２】
次に、図２に示す波形を有する入力信号ＳＩＮが入力された場合の第２レベルシフタ２単独の動作について、図６及び図７を参照して説明する。
まず、入力信号ＳＩＮが電位ＶＨのとき、１．２Ｖという振幅がトランジスタＭＰ５のゲート電圧のしきい電圧Ｖｔ（０．７Ｖ）より０．５Ｖ高いので、トランジスタＭＰ５は、ドレインとゲートとの電位差の絶対値が３．３Ｖ−１．２Ｖ＝２．１Ｖとなり、２．１Ｖ＞０．７Ｖであるため、完全なオフ状態とはならず、ほぼオン状態となる。そのため、トランジスタＭＰ５は、低抵抗素子のように動作する（低抵抗状態）。
一方、入力信号ＳＩＮが電位ＶＨであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＬ（０Ｖ（ＧＮＤ）となる。トランジスタＭＰ６は、上記電位ＶＬがゲートに印加されるので、完全にオン状態となり、出力端であるノードＮＤの電位を電源電圧ＶＤＤ（３．３Ｖ）まで急激に上昇させるべく動作する。これにより、トランジスタＭＮ５は、ほぼ電源電圧ＶＤＤに近い十分な高電圧がゲートに印加されるので、ほぼオン状態となり、反転出力端であるノードＮＢの電位を急激に０Ｖに下降させるべく動作する。
【００２３】
しかし、上記したように、トランジスタＭＰ５は完全にはオフ状態とはなっていないので、図１に示すノードＮＢの電位は、完全には０Ｖにならず、最終的には、トランジスタＭＰ５の低抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＮ５のオン状態におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ３１とする）になる。ここで、トランジスタＭＰ５の低抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＰ５１、トランジスタＭＮ５のオン状態におけるソース・ドレイン間抵抗をＲＮ５１とすると、上記中間電位ＶＭ３１は、式（３）で表される。
ＶＭ３１＝（ＲＮ５１・ＶＤＤ）／（ＲＰ５１＋ＲＮ５１）…（３）
【００２４】
実際には、トランジスタＭＮ５のほぼオン状態におけるソース・ドレイン間抵抗の値は、トランジスタＭＰ５の低抵抗状態におけるソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＢの電位は、０Ｖ近傍まで下降する。このようにノードＮＢの電位が０Ｖ近傍に下降するため、このノードＮＢの電位がゲートに印加されるトランジスタＭＮ６は、ほぼオフ状態となる（高抵抗状態）。この結果、トランジスタＭＰ６のオン状態がトランジスタＭＮ６の高抵抗状態よりも優勢となり、出力端であるノードＮＤの電位が電源電圧ＶＤＤ（３．３Ｖ）まで上昇するのを助長する。ここで、トランジスタＭＰ６のオン状態におけるソース・ドレイン間抵抗を抵抗ＲＰ６１、トランジスタＭＮ６の低抵抗状態におけるソース・ドレイン間抵抗をＲＮ６１とした場合のノードＮＤの電位は、中間電位ＶＭ４１として式（４）で表される。
ＶＭ４１＝（ＲＮ６１・ＶＤＤ）／（ＲＰ６１＋ＲＮ６１）…（４）
【００２５】
これに対し、入力信号ＳＩＮが電位ＶＬのとき、トランジスタＭＰ５は、ゲートに０Ｖ（ＧＮＤ）が印加されるため、完全にオン状態になる。これにより、トランジスタＭＮ６は、ほぼ電源電圧ＶＤＤに近い電圧がゲートに印加されるので、ほぼオン状態となり、出力端であるノードＮＤの電位を急激に０Ｖに下降させる。一方、入力信号ＳＩＮが電位ＶＬであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＨ（１．２Ｖ）となる。トランジスタＭＰ６は、ドレインとゲートとの電位差の絶対値が３．３Ｖ−１．２Ｖ＝２．１Ｖとなり、２．１Ｖ＞０．７Ｖであるため、完全にはオフ状態とはならず、ほぼオン状態となる。言いかえると、トランジスタＭＰ６は、ほんの少しオフしかけた状態となる。そのため、トランジスタＭＰ６は、低抵抗素子のように動作する（低抵抗状態）。この結果、出力端であるノードＮＤの電位は、完全には０Ｖにならず、最終的には、トランジスタＭＰ６の低抵抗状態におけるソース・ドレイン間抵抗とトランジスタＭＮ６のほぼオン状態におけるソース・ドレイン間抵抗との抵抗比で決まる、０Ｖから電源電圧ＶＤＤ（３．３Ｖ）までの中間電位（これを電位ＶＭ４２とする）になる。ここで、トランジスタＭＰ６の低抵抗状態におけるソース・ドレイン間抵抗を抵抗ＲＰ６２、トランジスタＭＮ６のほぼオン状態におけるソース・ドレイン間抵抗をＲＮ６２とすると、上記中間電位ＶＭ４２は、式（５）で表される。
ＶＭ４２＝（ＲＮ６２・ＶＤＤ）／（ＲＰ６２＋ＲＮ６２）…（５）
【００２６】
実際には、トランジスタＭＮ６のほぼオン状態におけるソース・ドレイン間抵抗の値は、トランジスタＭＰ６の低抵抗状態におけるソース・ドレイン間抵抗の値よりも十分低いので、ノードＮＤの電位は、０Ｖ近傍まで下降する。このようにノードＮＤの電位が０Ｖ近傍に下降するため、このノードＮＤの電位がゲートに印加されるトランジスタＭＮ５は、ほぼオフ状態となる（高抵抗状態）。この結果、トランジスタＭＰ５のオン状態がトランジスタＭＮ５の高抵抗状態よりも優勢となり、反転出力端であるノードＮＢの電位が電源電圧ＶＤＤ（３．３Ｖ）まで急激に上昇する。ここで、トランジスタＭＰ５のオン状態におけるソース・ドレイン間抵抗を抵抗ＲＰ５２、トランジスタＭＮ５の低抵抗状態におけるソース・ドレイン間抵抗をＲＮ５２とした場合のノードＮＢの電位は、中間電位ＶＭ３２として式（６）で表される。
ＶＭ３２＝（ＲＮ５２・ＶＤＤ）／（ＲＰ５２＋ＲＮ５２）…（６）
【００２７】
以上説明した第２レベルシフタ２単独の動作を整理すると図６に示すようになり、またこの場合の出力信号ＳＯＵＴの波形は、図７に示すようになる。
このように、第２レベルシフタ２が単独で動作した場合には、出力端であるノードＮＢは、必ず十分な駆動能力を有するトランジスタＭＰ６又はＭＮ６により駆動されるので、入出力応答が非常に高速であるという利点がある反面、入力信号ＳＩＮが電位ＶＨのとき出力信号ＳＯＵＴの電位が電源電源ＶＤＤ（３．３Ｖ）まで上昇せず、入力信号ＳＩＮが電位ＶＬのとき出力信号ＳＯＵＴの電位が０Ｖまで下降しないという欠点がある。
この第２レベルシフタ２の入力及び出力信号の波形と電圧との関係を図３１から図３６に示す。なお、図３１乃至図３６において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。また、トランジスタＭＰ５及びＭＰ６のゲート幅を２０μｍ、トランジスタＭＮ５及びＭＮ６のゲート幅を１０μｍとしている。
第２レベルシフタでは、図３１の波形から、入力電圧が２．０Ｖの時、既に出力信号の”Ｌ”レベルが、ＧＮＤ（０Ｖ）ではなく、０．２Ｖに浮くことが分かる。この出力信号の”Ｌ”レベルの「浮き」は、入力電圧が低下して行くに従って顕著になり、入力電圧が１．０Ｖの時には、出力信号の”Ｌ”レベルが２．６Ｖ程度まで上昇してしまうことが図３１乃至図３６から分かる。
また、図３４乃至図３６の波形から、入力信号が１．３Ｖ以下になると、出力電圧の”Ｈ”レベルが３．３から低下し、入力信号が１．０Ｖの時には３．０Ｖ程度まで低下することが分かる。
また、第２のレベルシフタは、図３１乃至図３６の波形図から、入力信号のレベル変化に対応して出力信号が変化しており、追従性が良いことが分かる。例えば、入力信号が２．０Ｖの時、図３１に示すように、入力信号が変化してから出力信号が確定するまでの時間は、約０．３ナノセカンドであり、入力信号が１．４Ｖの時、図３３に示すように、入力信号が変化してから出力信号が確定するまでの時間は、約０．５ナノセカンドである。したがって、第２のレベルシフタは、第１のレベルシフタに比べて、出力信号が入力信号の変化に応答して確定するまでの期間が短いことが分かる。
従って、図３８に示すように、第２のレベルシフタ回路の電源電流波形は、短い期間だけ立ち上がるような波形となるが、トランジスタＭＰ５及びＭＮ５又は、トランジスタＭＰ６及びＭＮ６を介して、定常的に貫通電流が流れているため、信号の変化が無い場所でも１．２５ｍＡ程度の電流が流れつづけていることが分かる。なお、図３８の電圧電流波形図は、第２のレベルシフタにおいて、入力電圧が１．４Ｖのものを例として用いた。
このように、第１レベルシフタ１と第２レベルシフタ２とは、各々単独で使用した場合には、上記した利点と欠点とを有している。そこで、この例のレベルシフタは、第１レベルシフタ１と第２レベルシフタ２とをノードＮＡとノードＮＢ及びノードＮＣとノードＮＤとを互いに接続して構成することにより、第１レベルシフタ１と第２レベルシフタ２とを、互いの利点を活かしつつ、互いの欠点を補うように動作させ、所望の機能を得るものである。
【００２８】
以下、第１レベルシフタ１と第２レベルシフタ２とが接続されたこの例のレベルシフタの動作について、図１〜図４、図６、図８及び図９を参照して説明する。
（１）入力信号ＳＩＮの電位が電位ＶＬから電位ＶＨに変化した場合（図２参照）
この場合、トランジスタＭＮ３及びＭＰ５の各々ゲートに入力信号ＳＩＮの電位ＶＨ（１．２Ｖ）が印加される。上記したように（図４参照）、トランジスタＭＮ３は、完全にはオン状態にならず高抵抗状態となる。その結果、トランジスタＭＮ３は、トランジスタＭＰ４のゲート電圧、ノードＮＡの電位及びノードＮＡと接続されたノードＮＢの電位を徐々に０Ｖに下降させるべく動作する。また、トランジスタＭＰ５は、そのゲートに入力信号ＳＩＮの電位ＶＨ（１．２Ｖ）が印加されても、上記したように（図６参照）、完全にオフ状態にならず低抵抗状態となる。
【００２９】
しかし、入力信号ＳＩＮが電位ＶＨであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＬ（０Ｖ）となり、トランジスタＭＮ４及びＭＰ６の各ゲートには上記電位ＶＬが印加される。これにより、上記したように（図４及び図６参照）、トランジスタＭＮ４が完全なオフ状態になるとともに、トランジスタＭＰ６は完全なオン状態になる。トランジスタＭＰ６が完全なオン状態になることにより、出力端であるノードＮＤの電位、すなわち、出力信号ＳＯＵＴの電位は、電源電圧（３．３Ｖ）まで急激に変化し、論理が”Ｈ”レベルに確定される。これと同時に、トランジスタＭＮ５は、そのゲートに電源電圧（３．３Ｖ）が印加されるので、完全にオン状態となる（図６参照）。したがって、反転出力信号ＳＯＵＴＢが出力される反転出力端であるノードＮＢの電位は、０Ｖに急激に変化し、トランジスタＭＮ５は、結果として、トランジスタＭＮ３の、ノードＮＢの電位を０Ｖに下降させる動作を補完する形になる。また、トランジスタＭＮ５は、完全にオン状態となることにより、トランジスタＭＮ６のゲートに０Ｖを印加することになるので、トランジスタＭＮ６は、完全にオフ状態になる。
以上説明した動作により、ノードＮＢの論理が”Ｌ”レベル（０Ｖ）に確定する。
【００３０】
ノードＮＢの論理が”Ｌ”レベル（０Ｖ）に確定すると、この信号がノードＮＢと接続されたもう１つの反転出力端であるノードＮＡへ帰還されるので、この”Ｌ”レベル（０Ｖ）がゲートに印加されるトランジスタＭＰ４が急激にオン状態となり、出力端であるノードＮＣの電位を電源電圧（３．３Ｖ）まで急激に上昇させる。このトランジスタＭＰ４が急激にオン状態となる動作は、トランジスタＭＰ６の動作に追従する形で、ノードＮＣと接続されたノードＮＤの電位、すなわち、出力信号ＳＯＵＴの電位を”Ｈ”レベル（３．３Ｖ）に上昇させる。これにより、トランジスタＭＰ３は、ノードＮＣと接続されたゲートに”Ｈ”レベル（３．３Ｖ）が印加されるので、完全にオフ状態となり、トランジスタＭＮ３の、反転出力端であるノードＮＡ及びＮＢの電位を０Ｖに下降させる動作を補完する。以上説明したように、トランジスタＭＰ６が完全なオン状態となる動作がトリガとなって他のトランジスタが連鎖的にそのドレインの電位、すなわち、出力端（ノードＮＣ及びＮＤ）並びに反転出力端（ノードＮＡ及びＮＢ）の論理を確定させるように動作する。この結果、出力信号ＳＯＵＴが非常に高速に０Ｖから電源電圧ＶＤＤ（３．３Ｖ）へと変化する。
【００３１】
（２）入力信号ＳＩＮの電位が電位ＶＨから電位ＶＬに変化した場合（図２参照）
入力信号ＳＩＮが電位ＶＬであるので、反転入力信号ＳＩＮＢは、図３に示すように、電位ＶＨ（１．２Ｖ）となり、トランジスタＭＮ４及びＭＰ６の各ゲートには上記電位ＶＨが印加される。上記したように（図４参照）、トランジスタＭＮ４は、完全にはオン状態にならず高抵抗状態となる。その結果、トランジスタＭＮ４は、トランジスタＭＰ３のゲート電圧、ノードＮＣの電位及びノードＮＣと接続されたノードＮＤの電位を徐々に０Ｖに下降させるべく動作する。また、トランジスタＭＰ６は、そのゲートに入力信号ＳＩＮの電位ＶＨ（１．２Ｖ）が印加されても、上記したように（図６参照）、完全にオフ状態にならず低抵抗状態となる。
【００３２】
しかし、この場合、トランジスタＭＮ３及びＭＰ５の各々ゲートに入力信号ＳＩＮの電位ＶＬ（０Ｖ）が印加される。これにより、上記したように（図４及び図６参照）、トランジスタＭＮ３が完全なオフ状態になるとともに、トランジスタＭＰ５は完全なオン状態になる。トランジスタＭＰ５が完全なオン状態になることにより、反転出力端であるノードＮＢの電位、すなわち、反転出力信号ＳＯＵＴＢの電位は、電源電圧（３．３Ｖ）まで急激に変化し、論理が”Ｈ”レベルに確定される。これと同時に、トランジスタＭＮ６は、そのゲートに電源電圧（３．３Ｖ）が印加されるので、完全にオン状態となる（図６参照）。したがって、出力信号ＳＯＵＴが出力される出力端であるノードＮＤの電位は、０Ｖに急激に変化し、トランジスタＭＮ６は、結果として、トランジスタＭＮ４の、ノードＮＤの電位を０Ｖに下降させる動作を補完する。また、トランジスタＭＮ６は、完全にオン状態となることにより、トランジスタＭＮ５のゲートに０Ｖを印加することになるので、トランジスタＭＮ５は、完全にオフ状態になる。
以上説明した動作により、ノードＮＤの論理が”Ｌ”レベル（０Ｖ）に確定する。
【００３３】
ノードＮＤの論理が”Ｌ”レベル（０Ｖ）に確定すると、この信号がノードＮＤと接続されたもう１つの出力端であるノードＮＣへ帰還されるので、この”Ｌ”レベル（０Ｖ）がゲートに印加されるトランジスタＭＰ３が急激にオン状態となり、反転出力端であるノードＮＡの電位を電源電圧（３．３Ｖ）まで急激に上昇させる。このトランジスタＭＰ３の急激にオン状態となる動作が、トランジスタＭＰ５の動作に追従する形で、ノードＮＡと接続されたノードＮＢの電位、すなわち、出力信号ＳＯＵＴＢの電位を”Ｈ”レベル（３．３Ｖ）に上昇させる。これにより、トランジスタＭＰ４は、ノードＮＡと接続されたゲートに”Ｈ”レベル（３．３Ｖ）が印加されるので、完全にオフ状態となり、トランジスタＭＮ４の、出力端であるノードＮＣ及びＮＤの電位を０Ｖに下降させる動作を補完する形になる。
以上説明したように、トランジスタＭＰ５が完全なオン状態となる動作がトリガとなって他のトランジスタが連鎖的にそのドレインの電位、すなわち、出力端（ノードＮＣ及びＮＤ）並びに反転出力端（ノードＮＡ及びＮＢ）の論理を確定させるように動作する。この結果、出力信号ＳＯＵＴが非常に高速に電源電圧ＶＤＤ（３．３Ｖ）から０Ｖ（ＧＮＤ）へと変化する。
【００３４】
以上説明したように、この例のレベルシフタでは、第２レベルシフタ２において、トランジスタＭＰ５又はトランジスタＭＰ６のいずれか一方のゲートには、必ず、入力信号ＳＩＮの電位ＶＬ（０Ｖ）が印加される。したがって、電位ＶＬ（０Ｖ）が印加されたトランジスタＭＰ５又はＭＰ６は、飽和領域における高速な駆動動作となり、当該ドレイン端である出力端（便宜的に第１の出力端と呼ぶ）の電位を電源電圧（３．３Ｖ）に上昇させるべく動作し、他方のトランジスタＭＰ６又はＭＰ５のドレイン端である出力端（便宜的に第２の出力端と呼ぶ）の電位を０Ｖに下降させるべく動作する。同時に、第１レベルシフタ１は、第２レベルシフタ２の動作に同調するように、第１の出力端の電位を電源電圧（３．３Ｖ）に上昇させるべく動作し、第２の出力端の電位を０Ｖに下降させるべく動作する。
この結果、この例のレベルシフタにおいては、出力信号ＳＯＵＴ及び反転出力信号ＳＯＵＴＢの論理を”Ｌ”レベル又は”Ｈ”レベルのいずれかに安定的に確定させることができる。ここで、図８及び図９に、この例のレベルシフタから出力される出力信号ＳＯＵＴ及び反転出力信号ＳＯＵＴＢの波形の一例を示す。
【００３５】
また、上記したように、第１レベルシフタ１と第２レベルシフタ２の各出力端同士（ノードＮＡとノードＮＢ）と各反転出力端同士（ノードＮＣとノードＮＤ）が接続されている。したがって、第２レベルシフタ２を構成するトランジスタＭＰ５又はＭＰ６のいずれかオン状態になった方のドレインから出力される信号が第１レベルシフタ１へ帰還され、第１レベルシフタ１を構成するトランジスタＭＰ３又はトランジスタＭＰ４のいずれかの動作を完全に補完することになる。同時に、第２レベルシフタ２を構成するトランジスタＭＰ６又はＭＰ５のいずれか低抵抗状態になった方のドレインは、第１レベルシフタ１を構成するトランジスタＭＮ４又はＭＮ３により、高抵抗状態であるが、必ずその電位を確定する方向に誘導されるので、応答速度の遅さが補完されることになる。
したがって、この例のレベルシフタは、入力信号の電圧振幅と出力信号の電圧振幅との差が２倍以上ある場合であっても、正常に動作することができる。
【００３６】
また、この例のレベルシフタは、上記したように、第１レベルシフタ１を構成する高抵抗状態のトランジスタＭＮ３及びＭＮ４が、第２レベルシフタ２を構成する完全なオン状態のトランジスタＭＮ５及びＭＮ６によって必ず動作が補完されるとともに、第１レベルシフタ１を構成する完全なオン状態のトランジスタＭＰ３及びＭＰ４が、第２レベルシフタ２を構成する低抵抗状態のトランジスタＭＰ５及びＭＰ６の動作を補完するので、入力ノイズや電源ノイズに強く、安定的に動作することができる。
また、この例のレベルシフタは、第２レベルシフタ２が有する応答時間の速さを活かしつつ、第１レベルシフタ１が第２レベルシフタ２の動作を補完するように動作するので、高い動作周波数で動作する。したがって、本例のレベルシフタは、高い周波数の入力信号に対しても、確実にレベルシフト動作を行なうことができる。
また、この例のレベルシフタは、入力信号が変化してから出力信号が確定するまでの期間が短いため、レベルシフタ内を電流が流れる期間が短くなり、その結果、消費電力が低減される。
また、この例のレベルシフタは、入力される信号の電圧レベルと、出力される信号の電圧レベルとの差が小さい場合には、レベルシフタを構成するトランジスタＭＰ４の駆動性能（ゲート幅）とトランジスタＭＮ４の駆動性能（ゲート幅）とを意図的にアンバランスにすることなく、所望の特性を得ることが可能である。
次に、図１のレベルシフタにおいて、トランジスタＭＰ３のゲート幅を２μｍ、トランジスタＭＰ４のゲート幅を２μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＰ５のゲート幅を８μｍ、トランジスタＭＰ６のゲート幅を８μｍ、トランジスタＭＮ５のゲート幅を２μｍ、トランジスタＭＮ４のゲート幅を２μｍとして、入力電圧を変化させた場合のシミュレーション結果を図１０から図１５に示す。なお、図１０乃至図１５において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。
入力電圧を２．０Ｖ、１．５Ｖ、１．４Ｖ、１．３Ｖ、１．２Ｖ、１．０Ｖと変化させても、出力電圧の振幅はほぼ３．３Ｖで一定しており、また、デューティ比も殆ど変化していないことが図１０から図１５の波形図で判る。ただ、入力電圧が低下すると、出力電圧の下限（”Ｌ”レベル）が０Ｖより若干浮いてくるという問題がある。この電圧の「浮き」は、入力が１．０Ｖのときで、約０．２Ｖ程度であることが図１５から分かる。これは、第２レベルシフタ２に貫通電流が流れることに起因しており、レベルシフタの出力波形自体は、出力電圧を受けるインバータ等により容易に波形整形することができるものの、消費電力が増加する原因となる。したがって、以下の第２の実施例及び第３の実施例により、消費電力も低下させたレベルシフタについて説明する。
【００３７】
Ｂ．第２の実施例
次に、この発明の第２の実施例について説明する。
図１６は、この発明の第２の実施例であるレベルシフタの構成を示す回路図である。この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図１６に示すレベルシフタにおいては、図１に示す第２レベルシフタ２に換えて、第２レベルシフタ１０が新たに設けられている。第１レベルシフタ１と第２レベルシフタ１０とは、ノードＮＡとノードＮＢとが接続されるとともに、ノードＮＣとノードＮＤとが接続されている。そして、この例のレベルシフタは、第１レベルシフタ１と第２レベルシフタ１０とが互いの欠点を補うように動作するので、相補型レベルシフタと呼ぶことができる。
【００３８】
第２レベルシフタ１０は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ５、ＭＰ６、ＭＰ１０及びＭＰ１１と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ５及びＭＮ６とから構成されている。
トランジスタＭＰ５は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＰ１０のソースに接続されている。トランジスタＭＰ６は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＰ１１のソースに接続されている。トランジスタＭＰ１０は、そのゲートがトランジスタＭＰ１１のドレインに接続され、そのドレインがトランジスタＭＮ５のドレインに接続されているとともに、そのドレインから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＰ１１は、そのゲートがトランジスタＭＰ１０のドレインに接続され、そのドレインがトランジスタＭＮ６のドレインに接続されているとともに、そのドレインから３．３Ｖ振幅の正論理の出力信号ＳＯＵＴが出力される。トランジスタＭＮ５は、そのゲートがトランジスタＭＰ１１のドレインに接続され、そのソースが接地されている。トランジスタＭＮ６は、そのゲートがトランジスタＭＰ１０のドレインに接続され、そのソースが接地されている。
【００３９】
すなわち、第２レベルシフタ１０は、入力段にＰチャネルのトランジスタＭＰ５及びＭＰ６が設けられるとともに、ＮチャネルのトランジスタＭＮ５及びＭＮ６の互いのゲートが相手方のドレインに接続されているので、いわばＰチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＰ１０のドレインとトランジスタＭＮ５のドレインとの接続点がノードＮＢであり、トランジスタＭＰ１１のドレインとトランジスタＭＮ６のドレインとの接続点がノードＮＤである。
なお、トランジスタＭＰ５、ＭＰ６、ＭＰ１０、ＭＰ１１、ＭＮ５及びＭＮ６のゲート電圧のしきい電圧Ｖｔは、いずれも０．７Ｖであるとする。
【００４０】
上記構成のレベルシフタでは、第２のレベルシフタ１０において、トランジスタＭＰ１０がトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続されるとともに、出力信号ＳＯＵＴをトランジスタＭＰ１０のゲートへの帰還入力としている。また、トランジスタＭＰ１１がトランジスタＭＰ６のドレインとトランジスタＭＮ６５のドレインとの間に直列接続されるとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＰ１１のゲートへの帰還入力としている。これは以下に示す理由による。
すなわち、上記した第１の実施例によるレベルシフタにおいては、トランジスタＭＰ５及びＭＰ６は、ゲートに電位ＶＨ（１．２Ｖ）の入力信号ＳＩＮ又は反転入力信号ＳＩＮＢが印加された場合、図６に示すように、低抵抗状態となる。このため、トランジスタＭＰ５及びＭＰ６の各ソース・ドレイン間には、出力信号ＳＯＵＴ及びＳＯＵＴＢの電位が確定した後でも、微小ながら定常的な貫通電流が流れる。
【００４１】
そこで、この例においては、トランジスタＭＰ１０をトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続するとともに、出力信号ＳＯＵＴをトランジスタＭＰ１０のゲートへの帰還入力とすることにより、”Ｈ”レベル（３．３Ｖ）の出力信号ＳＯＵＴによりトランジスタＭＰ１０を完全なオフ状態とし、トランジスタＭＰ５のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＰ１０のところで完全に遮断するのである。同様に、トランジスタＭＰ１１をトランジスタＭＰ６のドレインとトランジスタＭＮ６のドレインとの間に直列接続するとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＰ１１のゲートへの帰還入力とすることにより、”Ｈ”レベル（３．３Ｖ）の反転出力信号ＳＯＵＴＢによりトランジスタＭＰ１１を完全なオフ状態とし、トランジスタＭＰ６のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＰ１１のところで完全に遮断するのである。
このように、この例の構成によれば、上記した第１の実施例で得られる効果の他、貫通電流の完全な遮断により、消費電力をより低減することができる。
この第２の実施例において、トランジスタＭＰ３のゲート幅を２μｍ、トランジスタＭＰ４のゲート幅を２μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＮ３のゲート幅を６０μｍ、トランジスタＭＰ５のゲート幅を８μｍ、トランジスタＭＰ６のゲート幅を８μｍ、トランジスタＭＮ５のゲート幅を２μｍ、トランジスタＭＮ４のゲート幅を２μｍ、トランジスタＭＰ１０のゲート幅を２μｍ、トランジスタＭＰ１１のゲート幅を２μｍとして、入力電圧を変化させた場合のシミュレーション結果を図１７から図２２に示す。なお、図１７乃至図２２において、縦軸を入力信号の電圧（Ｖ）とし、横軸を時間（ｎＳ（ナノセカンド））としている。
入力電圧を２．０Ｖ、１．５Ｖ、１．４Ｖ、１．３Ｖ、１．２Ｖ、１．０Ｖと変化させても、出力電圧の振幅はほぼ３．３Ｖで一定しており、また、デューティ比も殆ど変化していないことが図１７から図２２の波形図で判る。また、第１の実施例では出力電圧の下限が０Ｖより若干浮いてくるという問題があったが、第２の実施例では、入力電圧を低下させても「浮き」が発生していないことが分かる。
ここで、第１の実施例と、第２の実施例の電源電流波形について説明する。
第１の実施例の電源電流波形は、図３９に示すように、入力電圧が変化してから出力電圧が確定するまでの期間のみ大きな電流が流れているため、図３７及び図３８に示された従来技術よりも、消費電力が少なくなっていることが分かる。ただし、第１の実施例では、上述のとおり、第２のレベルシフタを介して貫通電流が流れているため、定常的に０．８ｍＡ程度の電流が流れている。これに対し、第２の実施例の電源電流波形は、図４０に示すように、定常的に流れていた電流が無くなり、入力信号が変化し出力信号が確定する間のみ電流が流れている。したがって、第１の実施例よりも消費電力が少なくなっていることが分かる。なお、図３９及び図４０において、図３７及び図３８の従来の波形と比較するために、本発明のレベルシフタにおいて、入力信号が１．４Ｖのものを例に使用した。
以下、第２の実施例の変形例である第３の実施例について、説明する。
【００４２】
Ｃ．第３の実施例
次に、この発明の第３の実施例について説明する。
図１１は、この発明の第３の実施例であるレベルシフタの構成を示す回路図である。この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。図１１に示すレベルシフタにおいては、図１に示す第２レベルシフタ２に換えて、第２レベルシフタ１１が新たに設けられている。第１レベルシフタ１と第２レベルシフタ１１とは、ノードＮＡとノードＮＢとが接続されるとともに、ノードＮＣとノードＮＤとが接続されている。そして、この例のレベルシフタは、第１レベルシフタ１と第２レベルシフタ１１とが互いの欠点を補うように動作するので、相補型レベルシフタと呼ぶことができる。
【００４３】
第２レベルシフタ１１は、インバータＩＮＶ２と、３．３Ｖ耐圧のＰチャネルのトランジスタＭＰ５及びＭＰ６と、３．３Ｖ耐圧のＮチャネルのトランジスタＭＮ５、ＭＮ６、ＭＮ１０及びＭＮ１１とから構成されている。
トランジスタＭＰ５は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに入力信号ＳＩＮが印加され、そのドレインがトランジスタＭＮ１０のドレインに接続されている。トランジスタＭＰ６は、そのソースに３．３Ｖの電源電圧ＶＤＤが印加され、そのゲートに反転入力信号ＳＩＮＢが印加され、そのドレインがトランジスタＭＮ１１のドレインに接続されている。トランジスタＭＮ１０は、そのゲート及びソースがトランジスタＭＮ５のドレインに接続されているとともに、そのソースから３．３Ｖ振幅の負論理の出力信号ＳＯＵＴＢが出力される。トランジスタＭＮ１１は、そのゲート及びソースがトランジスタＭＮ６のドレインに接続されているとともに、そのソースから３．３Ｖ振幅の正論理の出力信号ＳＯＵＴが出力される。トランジスタＭＮ５は、そのゲートがトランジスタＭＮ６のドレインに接続され、そのソースが接地されている。トランジスタＭＮ６は、そのゲートがトランジスタＭＮ５のドレインに接続され、そのソースが接地されている。
【００４４】
すなわち、第２レベルシフタ１１は、入力段にＰチャネルのトランジスタＭＰ５及びＭＰ６が設けられるとともに、ＮチャネルのトランジスタＭＮ５及びＭＮ６の互いのゲートが相手方のドレインに接続されているので、いわばＰチャネルトランジスタ入力型たすきがけ回路ともいうべきものである。トランジスタＭＮ１０のソースとトランジスタＭＮ５のドレインとの接続点がノードＮＢであり、トランジスタＭＮ１１のソースとトランジスタＭＮ６のドレインとの接続点がノードＮＤである。
なお、トランジスタＭＰ５、ＭＰ６、ＭＮ５、ＭＮ６、ＭＮ１０及びＭＮ１１のゲート電圧のしきい電圧Ｖｔは、いずれも０．７Ｖであるとする。
【００４５】
上記構成のレベルシフタでは、第２のレベルシフタ１１において、トランジスタＭＮ１０がトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続されるとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＮ１０のゲートへの帰還入力としている。また、トランジスタＭＮ１１がトランジスタＭＰ６のドレインとトランジスタＭＮ６５のドレインとの間に直列接続されるとともに、出力信号ＳＯＵＴをトランジスタＭＮ１１のゲートへの帰還入力としている。これは以下に示す理由による。
すなわち、上記した第１の実施例によるレベルシフタにおいては、トランジスタＭＰ５及びＭＰ６は、ゲートに電位ＶＨ（１．２Ｖ）の入力信号ＳＩＮ又は反転入力信号ＳＩＮＢが印加された場合、図６に示すように、低抵抗状態となる。このため、トランジスタＭＰ５及びＭＰ６の各ソース・ドレイン間には、出力信号ＳＯＵＴ及びＳＯＵＴＢの電位が確定した後でも、微小ながら定常的な貫通電流が流れる。
【００４６】
そこで、この例においては、トランジスタＭＮ１０をトランジスタＭＰ５のドレインとトランジスタＭＮ５のドレインとの間に直列接続するとともに、反転出力信号ＳＯＵＴＢをトランジスタＭＮ１０のゲートへの帰還入力とすることにより、”Ｌ”レベル（０Ｖ）の反転出力信号ＳＯＵＴＢによりトランジスタＭＮ１０を完全なオフ状態とし、トランジスタＭＰ５のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＮ１０のところで完全に遮断するのである。同様に、トランジスタＭＮ１１をトランジスタＭＰ６のドレインとトランジスタＭＮ６のドレインとの間に直列接続するとともに、出力信号ＳＯＵＴをトランジスタＭＮ１１のゲートへの帰還入力とすることにより、”Ｌ”レベル（０Ｖ）の出力信号ＳＯＵＴによりトランジスタＭＮ１１を完全なオフ状態とし、トランジスタＭＰ６のソース・ドレイン間に流れる上記定常的な貫通電流をトランジスタＭＮ１１のところで完全に遮断するのである。
このように、この例の構成によれば、上記した第１の実施例で得られる効果の他、第２の実施例と同様に、貫通電流を遮断することにより、消費電力をより低減することができる。
【００４７】
以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。
例えば、上述の各実施例においては、入力信号ＳＩＮの振幅が１．２Ｖであり、出力信号ＳＯＵＴが３．３Ｖである例を示したが、これに限定されず、この発明は、入力信号の電圧振幅と出力信号の電圧振幅との差が２倍以上ある場合にも適用することができる。
また、上述の各実施例においては、インバータＩＮＶ２は、電源電圧が１．２Ｖであって、１．２Ｖの耐圧特性を有するＰチャネルのトランジスタとＮチャネルのトランジスタとから構成されたＣＭＯＳ構造であり、１．２Ｖ振幅の入力信号ＳＩＮを１．２Ｖ振幅で反転して反転入力信号ＳＩＮＢとして出力する例を示したが、これに限定されない。すなわち、インバータＩＮＶ２を構成するトランジスタは、電源電圧（１．２Ｖ）よりも高い耐圧特性（例えば、３．３Ｖ）を有するトランジスタによって構成されても良い。なお、レベルシフタの動作速度を向上させるためには、インバータＩＮＶ２は、高速に動作させることが望ましいため、ゲート容量の小さい、低い耐圧のトランジスタによって構成されることが望ましい。
また、上述の各実施例においては、入力信号の反転信号を生成する回路として、インバータを例にして説明したが、ＮＡＮＤ、ＮＯＲ、その他反転信号を生成する回路であれば、適宜置き換え可能である。なお、各実施例では、回路構成がシンプルで遅延時間の少ないインバータ回路を用いた。
また、トランジスタＭＮ３及びＭＮ４のゲート幅は、速やかにノードＮＡ及びノードＮＣの電荷を引き抜くために、他のトランジスタよりも大きなゲート幅を有していることが好ましい。
また、上述の各実施例においては、トランジスタとしてＮチャネル及びＰチャネルのＭＯＳトランジスタを用いて説明したが、ＭＯＳトランジスタに限定されず、他のトランジスタ、例えばバイポーラトランジスタに置きかえることも可能である。
なお、本発明のレベルシフタを半導体集積回路としてチップ上に搭載すれば、チップの内外での電圧差を容易に緩和することができるため、チップの汎用性を高めることができる。
また、当該チップをマザーボード等に搭載した情報処理システムにおいても、他のチップ等との電圧差を容易に緩和することができ、情報処理システムにおける設計の容易性を高めることができる。
【００４８】
【発明の効果】
以上説明したように、第１のレベルシフタと第２のレベルシフタにより、入力信号の電圧振幅がトランジスタの閾値近傍まで低くなっても、安定して高速に動作する、低消費電力のレベルシフタを提供することができる。
また、第２のレベルシフタに貫通電流を遮断するトランジスタを付加することにより、さらに消費電力を低減することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるレベルシフタの構成を示す回路図。
【図２】入力信号ＳＩＮの波形の一例を示す図。
【図３】反転入力信号ＳＩＮＢの波形の一例を示す図。
【図４】同レベルシフタを構成する第１レベルシフタ１単独の動作を説明するための図。
【図５】同第１レベルシフタ１が単独で動作した場合の出力信号ＳＯＵＴの波形の一例を示す図。
【図６】同レベルシフタを構成する第２レベルシフタ２単独の動作を説明するための図。
【図７】同第２レベルシフタ２が単独で動作した場合の出力信号ＳＯＵＴの波形の一例を示す図。
【図８】同レベルシフタが動作した場合の出力信号ＳＯＵＴの波形の一例を示す図。
【図９】同レベルシフタが動作した場合の反転出力信号ＳＯＵＴＢの波形の一例を示す図。
【図１０】この発明の第１の実施例における、入力電圧２．０Ｖの時の入出力波形図。
【図１１】この発明の第１の実施例における、入力電圧１．５Ｖの時の入出力波形図。
【図１２】この発明の第１の実施例における、入力電圧１．４Ｖの時の入出力波形図。
【図１３】この発明の第１の実施例における、入力電圧１．３Ｖの時の入出力波形図。
【図１４】この発明の第１の実施例における、入力電圧１．２Ｖの時の入出力波形図。
【図１５】この発明の第１の実施例における、入力電圧１．０Ｖの時の入出力波形図。
【図１６】この発明の第２の実施例であるレベルシフタの構成を示す回路図。
【図１７】この発明の第２の実施例における、入力電圧２．０Ｖの時の入出力波形図。
【図１８】この発明の第２の実施例における、入力電圧１．５Ｖの時の入出力波形図。
【図１９】この発明の第２の実施例における、入力電圧１．４Ｖの時の入出力波形図。
【図２０】この発明の第２の実施例における、入力電圧１．３Ｖの時の入出力波形図。
【図２１】この発明の第２の実施例における、入力電圧１．２Ｖの時の入出力波形図。
【図２２】この発明の第２の実施例における、入力電圧１．０Ｖの時の入出力波形図。
【図２３】この発明の第３の実施例であるレベルシフタの構成を示す回路図。
【図２４】従来のレベルシフタ（第１のレベルシフタ）の構成例を示す回路図。
【図２５】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧２．０Ｖの時の入出力波形図。
【図２６】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．５Ｖの時の入出力波形図。
【図２７】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．４Ｖの時の入出力波形図。
【図２８】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．３Ｖの時の入出力波形図。
【図２９】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．２Ｖの時の入出力波形図。
【図３０】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．０Ｖの時の入出力波形図。
【図３１】第２レベルシフタにおける、入力電圧２．０Ｖの時の入出力波形図。
【図３２】第２のレベルシフタにおける、入力電圧１．５Ｖの時の入出力波形図。
【図３３】第２のレベルシフタにおける、入力電圧１．４Ｖの時の入出力波形図。
【図３４】第２のレベルシフタにおける、入力電圧１．３Ｖの時の入出力波形図。
【図３５】第２のレベルシフタにおける、入力電圧１．２Ｖの時の入出力波形図。
【図３６】第２のレベルシフタにおける、入力電圧１．０Ｖの時の入出力波形図。
【図３７】従来のレベルシフタ（第１のレベルシフタ）における、入力電圧１．４Ｖの時の電源電流波形図。
【図３８】第２のレベルシフタにおける、入力電圧１．４Ｖの時の電源電流波形図。
【図３９】この発明の第１の実施例における、入力電圧１．４Ｖの時の電源電流波形図。
【図４０】この発明の第２の実施例における、入力電圧１．４Ｖの時の電源電流波形図。
【符号の説明】
１ 第１レベルシフタ
２、１０，１１ 第２レベルシフタ
ＭＮ３〜ＭＮ６，ＭＮ１０，ＭＮ１１ ＮチャネルＭＯＳトランジスタ
ＭＰ３〜ＭＰ６，ＭＰ１０，ＭＰ１１ ＰチャネルＭＯＳトランジスタ
ＩＮＶ２ インバータ
Claims (14)
- 入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、
前記第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、
前記入力端子と第２のノードとの間に接続されたインバータと、
前記第１の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された前記一導電型の第３のトランジスタと、
前記第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記第二導電型の第４のトランジスタと、
前記第２の電源ラインと前記第１のノードとの間に接続され、制御端子が前記入力端子に接続された前記第二導電型の第５のトランジスタとを備えることを特徴とするレベルシフタ。 - 前記第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された第二導電型の第６のトランジスタを備えることを特徴とする請求項１記載のレベルシフタ。
- 前記第１の電源ラインと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記一導電型の第７のトランジスタと、前記第１の電源ラインと前記第１のノードとの間に接続され、制御端子が前記出力端子に接続された前記一導電型の第８のトランジスタを備えることを特徴とする請求項２記載のレベルシフタ。
- 前記第５のトランジスタと前記第１のノードとの間に挿入され、制御端子が前記出力端子に接続された前記第二導電型の第９のトランジスタと、前記第６のトランジスタと前記出力端子との間に挿入され、制御端子が前記第１のノードに接続された前記第二導電型の第１０のトランジスタとを備えることを特徴とする請求項３記載のレベルシフタ。
- 前記第５の前記第１のノードとの間に挿入され、制御端子が前記第１のノードに接続された前記一導電型の第９のトランジスタと、前記第６のトランジスタと前記出力端子との間に挿入され、制御端子が前記出力端子に接続された前記一導電型の第１０のトランジスタとを備えることを特徴とする請求項３記載のレベルシフタ。
- 前記第１乃至第８のトランジスタは、略同一の電圧耐性を有していることを特徴とする請求項３記載のレベルシフタ。
- 前記第１及び第３のトランジスタは、他のトランジスタよりも大きなゲート幅を有していることを特徴とする請求項１乃至６記載のレベルシフタ。
- 前記第９及び第１０のトランジスタは、第１乃至第８のトランジスタのうち最小のゲート幅を有するトランジスタと同一のゲート幅または、他のトランジスタよりも小さいゲート幅を有することを特徴とする請求項４又は５記載のレベルシフタ。
- 前記インバータは、前記第１乃至第５のトランジスタよりも低い電圧耐性を有していることを特徴とする請求項１乃至８のいずれか記載のレベルシフタ。
- 入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、
前記第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、
前記入力端子と第２のノードとの間に接続されたインバータと、
前記第１の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された前記一導電型の第３のトランジスタと、
前記第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記第二導電型の第４のトランジスタと、
前記第２の電源ラインと前記第１のノードとの間に接続され、制御端子が前記入力端子に接続された前記第二導電型の第５のトランジスタと、
前記第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された第二導電型の第６のトランジスタと、
前記第１の電源ラインと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記一導電型の第７のトランジスタと、
前記第１の電源ラインと前記第１のノードとの間に接続され、制御端子が前記出力端子に接続された前記一導電型の第８のトランジスタとを備えることを特徴とするレベルシフタ。 - 入力信号が印加される入力端子に制御端子が接続され、第１の電源ラインと第１のノードとの間に接続された一導電型の第１のトランジスタと、
前記第１のノードと第２の電源ラインとの間に接続され、制御端子が出力端子に接続された第二導電型の第２のトランジスタと、
前記入力端子と第２のノードとの間に接続されたインバータと、
前記第１の電源ラインと前記出力端子との間に接続され、制御端子が前記第２のノードに接続された前記一導電型の第３のトランジスタと、
前記第２の電源ラインと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記第二導電型の第４のトランジスタと、
前記第１の電源ラインと前記第１のノードとの間に接続され、制御端子が前記出力端子に接続された前記一導電型の第５のトランジスタと、
前記第２の電源ラインと第３のノードとの間に接続され、制御端子が前記入力端子に接続された前記第二導電型の第６のトランジスタと、
前記第１のノードと前記第３のノードとの間に接続され、制御端子が前記第１のノードに接続された前記一導電型の第７のトランジスタと、
前記第１の電源ラインと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記一導電型の第８のトランジスタと、
前記第２の電源ラインと第４のノードとの間に接続され、制御端子が前記第２のノードに接続された前記第二導電型の第９のトランジスタと、
前記第４のノードと前記出力端子との間に接続され、制御端子が前記出力端子に接続された前記一導電型の第１０のトランジスタとを備えることを特徴とするレベルシフタ。 - 前記第７のトランジスタに代えて、前記第１のノードと前記第３のノードとの間に接続され、制御端子が前記出力端子に接続された前記第二導電型の第１１のトランジスタと、前記第１０のトランジスタに代えて、前記第４のノードと前記出力端子との間に接続され、制御端子が前記第１のノードに接続された前記第二導電型の第１２のトランジスタを備えることを特徴とする請求項１１に記載のレベルシフタ。
- 請求項１乃至１２のいずれかに記載のレベルシフタを備えることを特徴とする半導体集積回路。
- 請求項１３に記載の半導体集積回路を備えることを特徴とする情報処理システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191518A JP3657243B2 (ja) | 2002-06-28 | 2002-06-28 | レベルシフタ、半導体集積回路及び情報処理システム |
| US10/454,633 US6937065B2 (en) | 2002-06-28 | 2003-06-05 | Level shelter, semiconductor integrated circuit and information processing system |
| KR1020030041840A KR20040002722A (ko) | 2002-06-28 | 2003-06-26 | 레벨 시프터, 반도체 집적 회로 및 정보 처리 시스템 |
| TW092117424A TW200405665A (en) | 2002-06-28 | 2003-06-26 | Level shifter, semiconductor integrated circuit and information processing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002191518A JP3657243B2 (ja) | 2002-06-28 | 2002-06-28 | レベルシフタ、半導体集積回路及び情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004040262A true JP2004040262A (ja) | 2004-02-05 |
| JP3657243B2 JP3657243B2 (ja) | 2005-06-08 |
Family
ID=29774412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002191518A Expired - Fee Related JP3657243B2 (ja) | 2002-06-28 | 2002-06-28 | レベルシフタ、半導体集積回路及び情報処理システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6937065B2 (ja) |
| JP (1) | JP3657243B2 (ja) |
| KR (1) | KR20040002722A (ja) |
| TW (1) | TW200405665A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006333466A (ja) * | 2005-05-20 | 2006-12-07 | Samsung Electronics Co Ltd | 安定された遷移遅延特性を有する電圧レベル変換回路 |
| KR100833791B1 (ko) | 2007-04-12 | 2008-05-29 | 국민대학교산학협력단 | 레벨 시프터 회로 |
| JP2011176767A (ja) * | 2010-02-25 | 2011-09-08 | Icom Inc | レベル変換回路 |
| JP2012119849A (ja) * | 2010-11-30 | 2012-06-21 | Elpida Memory Inc | 半導体装置 |
| US8653879B2 (en) | 2010-05-24 | 2014-02-18 | Panasonic Corporation | Level shifter and semiconductor integrated circuit including the shifter |
| US8856577B2 (en) | 2010-11-30 | 2014-10-07 | Ps4 Luxco S.A.R.L. | Semiconductor device having multiplexer |
| JP2020102288A (ja) * | 2018-12-21 | 2020-07-02 | キオクシア株式会社 | 半導体記憶装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7535280B2 (en) * | 2004-04-30 | 2009-05-19 | Texas Instruments Incorporated | Apparatus and method for shifting a signal from a first reference level to a second reference level |
| KR100740088B1 (ko) * | 2005-08-29 | 2007-07-16 | 삼성에스디아이 주식회사 | 레벨 시프터 및 이를 이용한 표시 장치 |
| US7312636B2 (en) * | 2006-02-06 | 2007-12-25 | Mosaid Technologies Incorporated | Voltage level shifter circuit |
| JP2008199153A (ja) * | 2007-02-09 | 2008-08-28 | Matsushita Electric Ind Co Ltd | レベルシフタ |
| KR101493867B1 (ko) * | 2008-02-11 | 2015-02-17 | 삼성전자주식회사 | 레벨 쉬프팅 회로 |
| CN113395063B (zh) * | 2020-03-13 | 2023-12-12 | 中芯国际集成电路制造(上海)有限公司 | 电平移位电路 |
| US11196420B1 (en) * | 2020-07-15 | 2021-12-07 | Samsung Electronics Co., Ltd. | Level shifter |
| KR20220088129A (ko) * | 2020-12-18 | 2022-06-27 | 주식회사 엘엑스세미콘 | 더미회로를 포함하는 레벨시프터 및 그 제조방법 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150220A (en) * | 1982-02-12 | 1982-09-17 | Toshiba Corp | Level shifting circuit |
| JPS59216328A (ja) | 1983-05-24 | 1984-12-06 | Seiko Epson Corp | レベルシフト回路 |
| JPH01152817A (ja) | 1987-12-09 | 1989-06-15 | Mitsubishi Electric Corp | レベルシフト回路 |
| US5204557A (en) * | 1991-10-15 | 1993-04-20 | National Semiconductor Corporation | Digital signal level translator |
| JPH06104704A (ja) * | 1992-09-18 | 1994-04-15 | Mitsubishi Electric Corp | 半導体集積回路装置の入力回路 |
| JPH06164365A (ja) | 1992-11-25 | 1994-06-10 | Sony Corp | 単相入力レベル変換回路 |
| JPH08330939A (ja) * | 1995-06-05 | 1996-12-13 | Toshiba Microelectron Corp | レベルシフタ回路 |
| KR0145851B1 (ko) * | 1995-06-30 | 1998-11-02 | 김광호 | 반도체 메모리 장치의 전압 변환회로 |
| JP3055515B2 (ja) | 1997-12-24 | 2000-06-26 | 日本電気株式会社 | 電圧変換バッファ回路 |
| JP3237644B2 (ja) | 1999-02-24 | 2001-12-10 | 日本電気株式会社 | レベル変換回路 |
| JP2001196918A (ja) * | 2000-01-17 | 2001-07-19 | Sharp Corp | 半導体装置およびそれを用いた液晶表示装置 |
| JP3987262B2 (ja) | 2000-03-01 | 2007-10-03 | 富士通株式会社 | レベルコンバータ回路 |
| JP2002289878A (ja) * | 2001-03-26 | 2002-10-04 | Pioneer Electronic Corp | 有機半導体ダイオード |
| JP2003018711A (ja) | 2001-06-28 | 2003-01-17 | Mitsubishi Electric Corp | 配電盤の固定装置 |
-
2002
- 2002-06-28 JP JP2002191518A patent/JP3657243B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-05 US US10/454,633 patent/US6937065B2/en not_active Expired - Lifetime
- 2003-06-26 TW TW092117424A patent/TW200405665A/zh unknown
- 2003-06-26 KR KR1020030041840A patent/KR20040002722A/ko not_active Application Discontinuation
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006333466A (ja) * | 2005-05-20 | 2006-12-07 | Samsung Electronics Co Ltd | 安定された遷移遅延特性を有する電圧レベル変換回路 |
| KR100833791B1 (ko) | 2007-04-12 | 2008-05-29 | 국민대학교산학협력단 | 레벨 시프터 회로 |
| JP2011176767A (ja) * | 2010-02-25 | 2011-09-08 | Icom Inc | レベル変換回路 |
| US8653879B2 (en) | 2010-05-24 | 2014-02-18 | Panasonic Corporation | Level shifter and semiconductor integrated circuit including the shifter |
| JP2012119849A (ja) * | 2010-11-30 | 2012-06-21 | Elpida Memory Inc | 半導体装置 |
| US8856577B2 (en) | 2010-11-30 | 2014-10-07 | Ps4 Luxco S.A.R.L. | Semiconductor device having multiplexer |
| US8891318B2 (en) | 2010-11-30 | 2014-11-18 | Ps4 Luxco S.A.R.L. | Semiconductor device having level shift circuit |
| JP2020102288A (ja) * | 2018-12-21 | 2020-07-02 | キオクシア株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6937065B2 (en) | 2005-08-30 |
| KR20040002722A (ko) | 2004-01-07 |
| TW200405665A (en) | 2004-04-01 |
| JP3657243B2 (ja) | 2005-06-08 |
| US20040000929A1 (en) | 2004-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3657243B2 (ja) | レベルシフタ、半導体集積回路及び情報処理システム | |
| EP2965425B1 (en) | Voltage level shifter with a low-latency voltage boost circuit | |
| JPH11274912A (ja) | レベルシフト回路 | |
| JP4870391B2 (ja) | レベルシフタ及びレベルシフティング方法 | |
| US20070188194A1 (en) | Level shifter circuit and method thereof | |
| KR20100016050A (ko) | 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로 | |
| KR20010049227A (ko) | 레벨조정회로 및 이를 포함하는 데이터 출력회로 | |
| JP5421075B2 (ja) | 入力回路 | |
| JP4774287B2 (ja) | 出力回路 | |
| US11894843B2 (en) | Level shift circuit | |
| US6489815B2 (en) | Low-noise buffer circuit that suppresses current variation | |
| JP4724575B2 (ja) | レベル変換回路 | |
| JP2008306597A (ja) | レベルシフト回路、方法およびそれを用いたチャージポンプ回路の制御回路 | |
| KR101193061B1 (ko) | 레벨 쉬프터 회로 | |
| JP2002300025A (ja) | レベルシフト回路 | |
| US8456216B2 (en) | Level shifter | |
| JP2010166457A (ja) | レベルシフト回路およびそれを備えた半導体装置 | |
| US6972594B2 (en) | Level-shifting circuit | |
| JPH05122049A (ja) | 出力バツフア回路 | |
| US11979155B2 (en) | Semiconductor integrated circuit device and level shifter circuit | |
| JP2004007831A (ja) | レベルシフト回路 | |
| JP2007208483A (ja) | 出力回路 | |
| KR20070076112A (ko) | 레벨 쉬프터 | |
| JPH0677805A (ja) | 出力バッファ回路 | |
| JP3629221B2 (ja) | 半導体装置の電圧制御回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041101 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050117 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050308 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3657243 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140318 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |