JPH01152817A - レベルシフト回路 - Google Patents
レベルシフト回路Info
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- JPH01152817A JPH01152817A JP62312803A JP31280387A JPH01152817A JP H01152817 A JPH01152817 A JP H01152817A JP 62312803 A JP62312803 A JP 62312803A JP 31280387 A JP31280387 A JP 31280387A JP H01152817 A JPH01152817 A JP H01152817A
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- JP
- Japan
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- level shift
- shift circuit
- output
- positive
- circuit
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- 238000000034 method Methods 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、レベルシフト回路、特に正負両方向のレベ
ルシフ）４行なうレベルシフト回路に関するものである
。
ルシフ）４行なうレベルシフト回路に関するものである
。
第８図は、従来の正負両方向レベルシフト回路を示す〇
図において１１１は正方向レベルシフ ） 回路、＋２
１ｉｊ。
１ｉｊ。
負方向レベルシフト回路である。各レベルシフト回路は
入力信号ロジックケ非反転入力と反転入力の２人力とし
て動作するフリップ７０ツブである。正方向レベルシフ
ト回路…と負方向レベルシフト回路＋２１ ｆ 樅続接
続することで従来の正負両方向レベルシフト回路が実現
されていた。
入力信号ロジックケ非反転入力と反転入力の２人力とし
て動作するフリップ７０ツブである。正方向レベルシフ
ト回路…と負方向レベルシフト回路＋２１ ｆ 樅続接
続することで従来の正負両方向レベルシフト回路が実現
されていた。
第４図は、従来の正負両方向レベルシフト回路の入出力
電圧応答？示す。
電圧応答？示す。
次に動作について説明する。第３図で示した様に、初段
にあたる正方向レベルシフト回路１１１に入力ＶＨＩ又
はＶＬｌが与えられる。入力がＶ■１！／）場合出力は
ＶＨ２となるが入力がＶＬｌの場合は出力もＶＬｌとな
る。この正方１司レベルシフト回路…の出力が次に次段
に相当する負方向レベルシフト回路＋２１の入力となる
。買方向レベルシフト回路１２１では、入力がＶＨ２の
場合は出力もＶ［となり、入力がＶＬｌの場合には出力
がＶＬ２となる。従って正負両方レベルシフト回路では
入力ＶＨ１’ｉＶ■２として、ＶＬ＞をｖＬｇとして出
力する以上の動作について第４図を用いて説明する。
にあたる正方向レベルシフト回路１１１に入力ＶＨＩ又
はＶＬｌが与えられる。入力がＶ■１！／）場合出力は
ＶＨ２となるが入力がＶＬｌの場合は出力もＶＬｌとな
る。この正方１司レベルシフト回路…の出力が次に次段
に相当する負方向レベルシフト回路＋２１の入力となる
。買方向レベルシフト回路１２１では、入力がＶＨ２の
場合は出力もＶ［となり、入力がＶＬｌの場合には出力
がＶＬ２となる。従って正負両方レベルシフト回路では
入力ＶＨ１’ｉＶ■２として、ＶＬ＞をｖＬｇとして出
力する以上の動作について第４図を用いて説明する。
時刻ｔ＋において信号の入力が行なわれたとすると、初
段にあたる正方向レベルシフト回路（１）での出力が確
定するまでの時間を要した後、更に次段にあたる負号向
レベルシフト回路（２）で最終出力が確定するまで時間
を要する。
段にあたる正方向レベルシフト回路（１）での出力が確
定するまでの時間を要した後、更に次段にあたる負号向
レベルシフト回路（２）で最終出力が確定するまで時間
を要する。
つまり、正方向レベルシフト回路（１）の出力が確定し
てから最終出力確定時刻１＝までτの遅延時間を含む。
てから最終出力確定時刻１＝までτの遅延時間を含む。
あらゆるシステムの高速化が進むにつれ、素子の切作速
度回上もさる事ながら回路における遅延時間の短縮も計
っていく必要がある。仮に素子自体の動作速度が限りな
く光速に近づいたとしても、回路構成次第でその回路の
遅延時間が大きく変化し、それがそのままシステムの動
作速度に大きな影響を及ぼす。従来のレベルシフト回路
〈おいても今たく同じ速度で動作する回ｉｔ二段縦続接
・続している事が回路の遅延時間を増大させている。
度回上もさる事ながら回路における遅延時間の短縮も計
っていく必要がある。仮に素子自体の動作速度が限りな
く光速に近づいたとしても、回路構成次第でその回路の
遅延時間が大きく変化し、それがそのままシステムの動
作速度に大きな影響を及ぼす。従来のレベルシフト回路
〈おいても今たく同じ速度で動作する回ｉｔ二段縦続接
・続している事が回路の遅延時間を増大させている。
この発明は上記の様な問題点を根本的に解決するために
なされたものであり、レベルシフト回路における遅延時
間の短縮を計ること全目的とする。
なされたものであり、レベルシフト回路における遅延時
間の短縮を計ること全目的とする。
この発明に係るレベルシフト回路は、正方向レベルシフ
ト回路と負方向レベルシフト回路を並列に接続し、−段
で正負両方向レベルシフト回路が実現できるようにした
ものである。
ト回路と負方向レベルシフト回路を並列に接続し、−段
で正負両方向レベルシフト回路が実現できるようにした
ものである。
この発明における正方向、負方向の各レベルシフト回路
は同じタイミングで同時に動作し正方向、負方向のレベ
ルシフ）１並行して処理するため応答の遅延時間が改善
される。
は同じタイミングで同時に動作し正方向、負方向のレベ
ルシフ）１並行して処理するため応答の遅延時間が改善
される。
以下、この発明の一実施例を図について説明する。
第１図ＶＣ示した様に従来のものとそれぞれ同等である
正方向レベルシフト回路（１１を負方向レベルシフト回
路（２１を並列接続した構造をもち、入力信号に対して
それぞれの回路が同時に動作し正負各方向のレベルシフ
）ｋ各々の回路が同時に処理するようにしである。
正方向レベルシフト回路（１１を負方向レベルシフト回
路（２１を並列接続した構造をもち、入力信号に対して
それぞれの回路が同時に動作し正負各方向のレベルシフ
）ｋ各々の回路が同時に処理するようにしである。
次に各レベルシフト回路の構成について説明する。
なお、この失施例において入力信号はＶＨｌ（Ｈ巧。
ＶＬＩ （Ｌｏ）のいずれかの値をとるロジック信号で
ある。
ある。
第１図ＶＣ示した所方向レベルシフト回路において、＋
４１ ＋５１はＮチャネルトランジスタ、（６）はイン
バータ、ニア１ｉ８１はＰチャネルトランジスタである
Ｏ 回路の応答け（４１のＮチャネルトランジスタのゲート
に入力される信号と１６）のインバータを通りロジック
が反転して＋ＩＳｌのＮチャネルトランジスタのゲート
に入力される信号の２人力に対して得られる。＋７１
＋８１のＰチャネルトランジスタば１４１ ＋５１のＮ
チャネルトランジスタのドレイン電位によってスイッチ
ングしＶｌ（２の制ａをしている。
４１ ＋５１はＮチャネルトランジスタ、（６）はイン
バータ、ニア１ｉ８１はＰチャネルトランジスタである
Ｏ 回路の応答け（４１のＮチャネルトランジスタのゲート
に入力される信号と１６）のインバータを通りロジック
が反転して＋ＩＳｌのＮチャネルトランジスタのゲート
に入力される信号の２人力に対して得られる。＋７１
＋８１のＰチャネルトランジスタば１４１ ＋５１のＮ
チャネルトランジスタのドレイン電位によってスイッチ
ングしＶｌ（２の制ａをしている。
１６）のＮチャネルトランジスタのドレイン電位を正方
向レベルシフト回路の出力としている。
向レベルシフト回路の出力としている。
次ニこの正方向レベルシフト回路の動作について説明す
る。入力がＶＨｌの場合１４１のＮチャネルトランジス
タのゲートにｎＶＨＬが印加されこのトランジスタはゝ
’ＯＮ“状態になる。従ってこのトランジスタのドレイ
ン電位はＶＬＬとなる。
る。入力がＶＨｌの場合１４１のＮチャネルトランジス
タのゲートにｎＶＨＬが印加されこのトランジスタはゝ
’ＯＮ“状態になる。従ってこのトランジスタのドレイ
ン電位はＶＬＬとなる。
一方式力信号のロジックが１６１のインバータで反転し
＋６１のＮチャネルトランジスタのゲートにはＶＬＩが
印加されるのでこのトランジスタは” Ｏ’Ｆ１１Ｆ
”である。＋４１のトランジスタのドレイン電位がＶＬ
ｌであるから（８）のＰチャネルトランジスタのゲート
に■Ｌ Ｌが印加され（８）のトランジスタは＋Ｓ □
Ｈ（ＬＬとなる従って出力はＶＨ２である。入力がＶＬ
ｌの場合は１４１のトランジスタがゝゝＯＦＦ“となり
、１６）のトランジスタがＮ′ＯＮ“となる。従って、
５）のトランジスタのドレイン電位はＶｚｌ、１？Ｉの
Ｐチャネルトランジスタのゲート電位もＶＬＩとなシ（
７）のトランジスタは１ゝＯＮ“となる。次に１７１の
トランジスタのソースがＶａａとなるから（８）のト
ランジスタはゝＯＦＦ“となシ出力にＶＬｌが現われる
。つまり、入力がｖＨｌなら出力はＶＨ２、入力がＶＬ
Ｉなら出力は”Ｊｕ ｌとなる。
＋６１のＮチャネルトランジスタのゲートにはＶＬＩが
印加されるのでこのトランジスタは” Ｏ’Ｆ１１Ｆ
”である。＋４１のトランジスタのドレイン電位がＶＬ
ｌであるから（８）のＰチャネルトランジスタのゲート
に■Ｌ Ｌが印加され（８）のトランジスタは＋Ｓ □
Ｈ（ＬＬとなる従って出力はＶＨ２である。入力がＶＬ
ｌの場合は１４１のトランジスタがゝゝＯＦＦ“となり
、１６）のトランジスタがＮ′ＯＮ“となる。従って、
５）のトランジスタのドレイン電位はＶｚｌ、１？Ｉの
Ｐチャネルトランジスタのゲート電位もＶＬＩとなシ（
７）のトランジスタは１ゝＯＮ“となる。次に１７１の
トランジスタのソースがＶａａとなるから（８）のト
ランジスタはゝＯＦＦ“となシ出力にＶＬｌが現われる
。つまり、入力がｖＨｌなら出力はＶＨ２、入力がＶＬ
Ｉなら出力は”Ｊｕ ｌとなる。
負方向レベルシフト回路（２１の構成は、正方向レベル
シフト回路の各トランジスタの極性を反転させたもので
ある。
シフト回路の各トランジスタの極性を反転させたもので
ある。
この回路の動作原理については正方向レベルシフト回路
と同等であり、入力Ｖｇ ｌに対しては出力ｖｌ（ｌが
、入力ｖＬ１に対して出力Ｖｌ、２が得られる。
と同等であり、入力Ｖｇ ｌに対しては出力ｖｌ（ｌが
、入力ｖＬ１に対して出力Ｖｌ、２が得られる。
上＆ｉ実施例に示した構造（第１（至）かられかるよう
に、ＶＨｌの信号が入力されると正方向レベルシフト回
路＋１１の出力ＶＨ２と、負方向レベルシフト回路（２
１の出、力ｖＨ１が同時に得られ出力選択回路１３１Ｏ
Ｎチヤネルトランジスタがゝ′ＯＮ ／／となるため最
終出力はＶＨ２となる。又、入力信号がＶＩ、Ｌの場合
は、正方向レベルシフト回路＋１１の出力ｖＬ１と負方
向レベルシフト回路（２１の出力ＶＬ２が同時に得られ
るが出力選択回路（３；のＰチャネルトランジスタが１
′ＯＮ“ となるので結果としてｖｊ２が出力される。
に、ＶＨｌの信号が入力されると正方向レベルシフト回
路＋１１の出力ＶＨ２と、負方向レベルシフト回路（２
１の出、力ｖＨ１が同時に得られ出力選択回路１３１Ｏ
Ｎチヤネルトランジスタがゝ′ＯＮ ／／となるため最
終出力はＶＨ２となる。又、入力信号がＶＩ、Ｌの場合
は、正方向レベルシフト回路＋１１の出力ｖＬ１と負方
向レベルシフト回路（２１の出力ＶＬ２が同時に得られ
るが出力選択回路（３；のＰチャネルトランジスタが１
′ＯＮ“ となるので結果としてｖｊ２が出力される。
このように入力ｖＨ１はＶａｔに％Ｖｒ、１はＶＬ２に
レベルシフトされた出力が得られる。従来は入力に対し
て、正方向レベルシフトと負方向レベルシフトラ段階的
に行なっていたため信号の入力から応答ケ得るまでの遅
延時間が大きなものであったのに対し、上記実施例では
第２図にその入出力電圧応答全示した通り同一時刻に正
方向、負方向のレベルシフ）１並列して処理し、択一的
に出力を得る構造となっているため、信号入力から６答
までの遅延時間を大幅に短縮することができる。
レベルシフトされた出力が得られる。従来は入力に対し
て、正方向レベルシフトと負方向レベルシフトラ段階的
に行なっていたため信号の入力から応答ケ得るまでの遅
延時間が大きなものであったのに対し、上記実施例では
第２図にその入出力電圧応答全示した通り同一時刻に正
方向、負方向のレベルシフ）１並列して処理し、択一的
に出力を得る構造となっているため、信号入力から６答
までの遅延時間を大幅に短縮することができる。
なお上記実施例では、０ＭＯ８ＦＦＩ！Ｔにより構成さ
れるレベルシフト回路にこの発明ｔａ用したが、バイポ
ーラトランジスタにより構成されるレベルシフト回路に
対してもこの発明を適用することができる。この場合に
も上述の効果を得られる。
れるレベルシフト回路にこの発明ｔａ用したが、バイポ
ーラトランジスタにより構成されるレベルシフト回路に
対してもこの発明を適用することができる。この場合に
も上述の効果を得られる。
マタ、レベルシフトノ条件ｆ Ｖｉｒｌ（Ｖｇ２． Ｖ
ｊｌ）ＶＬＱＩ）場合にツｔｎで示したが、ｖＨ１トｖ
ｄ２゜Ｖｌ、ｌとＶＬｇの大小関保が任意であってもこ
の発明を適用することができ、この場合も同様の効果を
得ることができる〇 〔発明の効果〕 以上のように、この発明によれば正方向のレベルシフト
と負方向のレベルシフ）ｅ同一時刻に並行して処理でき
るので、正負両方向のレベルシフトにおける応答時間全
短縮することができる口
ｊｌ）ＶＬＱＩ）場合にツｔｎで示したが、ｖＨ１トｖ
ｄ２゜Ｖｌ、ｌとＶＬｇの大小関保が任意であってもこ
の発明を適用することができ、この場合も同様の効果を
得ることができる〇 〔発明の効果〕 以上のように、この発明によれば正方向のレベルシフト
と負方向のレベルシフ）ｅ同一時刻に並行して処理でき
るので、正負両方向のレベルシフトにおける応答時間全
短縮することができる口
第１図はこの発明である正負両方向レベルシフト回路、
第２図はその回路の入出力電圧応答、第３図は従来の正
負両方向レベルシフト回路、第４図はその回路の入出力
電圧応答である。 ＩＩ＋は正方向レベルシフト回路％（２１は負方向レベ
ルシフト回路％（３１は出力選択回路％１４１ ＋５１
はＮチャネルトランジスタ、（６）はインバータ、＋７
１＋８１はＰチャネルトランジスタである。 なお、図中同一符号は同一、又は相当部分を示す。
第２図はその回路の入出力電圧応答、第３図は従来の正
負両方向レベルシフト回路、第４図はその回路の入出力
電圧応答である。 ＩＩ＋は正方向レベルシフト回路％（２１は負方向レベ
ルシフト回路％（３１は出力選択回路％１４１ ＋５１
はＮチャネルトランジスタ、（６）はインバータ、＋７
１＋８１はＰチャネルトランジスタである。 なお、図中同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）正方向のレベルシフト回路と、負方向のレベルシ
フト回路と出力選択回路を有し、上記正負それぞれのレ
ベルシフト回路を入力が共通となるように接続し、それ
ぞれのレベルシフト回路の出力を択一的に選択する選択
回路を接続したことを特徴とするレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312803A JPH01152817A (ja) | 1987-12-09 | 1987-12-09 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312803A JPH01152817A (ja) | 1987-12-09 | 1987-12-09 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01152817A true JPH01152817A (ja) | 1989-06-15 |
Family
ID=18033594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312803A Pending JPH01152817A (ja) | 1987-12-09 | 1987-12-09 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01152817A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670905A (en) * | 1994-07-20 | 1997-09-23 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| EP0845864A2 (en) * | 1996-11-28 | 1998-06-03 | Fujitsu Limited | Level converter and semiconductor device |
| US5883538A (en) * | 1996-11-13 | 1999-03-16 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| US6937065B2 (en) | 2002-06-28 | 2005-08-30 | Nec Electronics Corporation | Level shelter, semiconductor integrated circuit and information processing system |
| JP2008124650A (ja) * | 2006-11-09 | 2008-05-29 | Toshiba Corp | レベル変換回路 |
| DE10062728B4 (de) * | 2000-03-01 | 2008-07-24 | Fujitsu Ltd., Kawasaki | Pegelumsetzerschaltung |
| JP2013532914A (ja) * | 2011-01-06 | 2013-08-19 | 旭化成エレクトロニクス株式会社 | レベルシフタを備えたループフィルタバッファ |
| US10972102B2 (en) | 2016-09-20 | 2021-04-06 | Mitsubishi Electric Corporation | Interface circuit |
-
1987
- 1987-12-09 JP JP62312803A patent/JPH01152817A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670905A (en) * | 1994-07-20 | 1997-09-23 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| US5999033A (en) * | 1994-07-20 | 1999-12-07 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| US5883538A (en) * | 1996-11-13 | 1999-03-16 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| EP0845864A2 (en) * | 1996-11-28 | 1998-06-03 | Fujitsu Limited | Level converter and semiconductor device |
| EP0845864A3 (en) * | 1996-11-28 | 1998-10-21 | Fujitsu Limited | Level converter and semiconductor device |
| US6163170A (en) * | 1996-11-28 | 2000-12-19 | Fujitsu Limited | Level converter and semiconductor device |
| DE10062728B4 (de) * | 2000-03-01 | 2008-07-24 | Fujitsu Ltd., Kawasaki | Pegelumsetzerschaltung |
| US6937065B2 (en) | 2002-06-28 | 2005-08-30 | Nec Electronics Corporation | Level shelter, semiconductor integrated circuit and information processing system |
| JP2008124650A (ja) * | 2006-11-09 | 2008-05-29 | Toshiba Corp | レベル変換回路 |
| JP2013532914A (ja) * | 2011-01-06 | 2013-08-19 | 旭化成エレクトロニクス株式会社 | レベルシフタを備えたループフィルタバッファ |
| US10972102B2 (en) | 2016-09-20 | 2021-04-06 | Mitsubishi Electric Corporation | Interface circuit |
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