JP2008124650A - レベル変換回路 - Google Patents

Abstract

【課題】出力電位差を向上でき、出力を構成するトランジスタに過電圧が印加されることを防止できるレベル変換回路を提供する。
【解決手段】レベル変換回路は、第１高電圧電源と第１低電圧電源との間に接続され、入力信号の高電位側の電圧を変換する高電位側レベル変換部１２と、前記第１高電圧電源よりも電圧が低い第２高電圧電源と前記第１低電圧電源よりも電圧が低い第２低電圧電源との間に接続され、入力信号の低電位側の電圧を変換する低電位側レベル変換部１１と、前記高電位側レベル変換部の出力と前記低電位側レベル変換部の出力とが入力され、前記第１高電圧電源の電圧レベルと前記第２低電圧電源の電圧レベルとを出力する出力部１３を具備する。
【選択図】 図１

Description

この発明は、レベル変換回路に関し、例えば、半導体回路のレベル変換回路等に適用されるものである。

従来、例えば、半導体回路に適用されるレベル変換回路等は、正側のレベル変換部のみを有する構成であった。そのため、従来のレベル変換回路は、入力信号に対し正側の出力レベルのみのレベル変換しか行えず、負側の出力レベルは接地電圧（VSSL）であった。そのため、レベル変換回路の出力電圧差が小さいという問題があった。

さらに、従来のレベル変換回路は、正負の最大出力電位差（高電源電圧VDDH−接地電圧VSSL）が出力トランジスタの電流経路間に定常的に印加される構造であった。そのため、出力トランジスタを、レベル変換部等を構成するその他のトランジスタと同一の製造プロセスにより形成する場合には、トランジスタの電流経路間の耐圧よりも大きな出力振幅を得ることができない。これは、出力トランジスタの電流経路間の耐圧は、製造プロセスにより決定されるためである。

一方、大振幅出力電圧変換を行うためには、上記出力トランジスタに印加される大振幅出力電圧に耐えうるように、出力トランジスタのみを高耐圧化する必要がある。しかし、このような場合には、出力トランジスタのみを高耐圧化するための製造プロセスが別途発生するため、製造工程が増加し、製造コストが増大する。

上記のように、従来のレベル変換回路は、出力電圧差を向上しようとすると、出力を構成するトランジスタに耐圧以上の過電圧が印加されるという問題があった。

この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。この特許文献１には、使用するＭＯＳトランジスタに印加される電圧を低くすることにより、耐圧の高いＭＯＳトランジスタを必要としない例が記載されている。
特開平１１−８８１４７号公報

この発明は、出力電位差を向上でき、出力を構成するトランジスタに過電圧が印加されることを防止できるレベル変換回路を提供する。

この発明の一態様によれば、第１高電圧電源と第１低電圧電源との間に接続され、入力信号の高電位側の電圧を変換する高電位側レベル変換部と、前記第１高電圧電源よりも電圧が低い第２高電圧電源と前記第１低電圧電源よりも電圧が低い第２低電圧電源との間に接続され、入力信号の低電位側の電圧を変換する低電位側レベル変換部と、前記高電位側レベル変換部の出力と前記低電位側レベル変換部の出力とが入力され、前記第１高電圧電源の電圧レベルと前記第２低電圧電源の電圧レベルとを出力する出力部を具備するレベル変換回路を提供できる。

この発明の一態様によれば、第１高電圧電源と第１低電圧電源との間に接続され、入力信号の高電位側の電圧を変換する高電位側レベル変換部と、前記第１高電圧電源よりも電圧が低い第２高電圧電源と前記第１低電圧電源よりも電圧が低い第２低電圧電源との間に接続され、入力信号の低電位側の電圧を変換する低電位側レベル変換部と、前記高電位側レベル変換部の出力に基づき前記第１高電圧電源の電圧レベルまたは前記第１低電圧電源の電圧レベルを出力する第１負荷軽減部と、前記低電位側レベル変換部の出力に基づき前記第２高電圧電源の電圧レベルまたは前記第２低電圧電源の電圧レベルを出力する第２負荷軽減部と、前記第１負荷軽減部の出力と前記第２負荷軽減部の出力とが入力され、前記第１高電圧電源の電圧レベルと前記第２低電圧電源の電圧レベルとを出力する出力部を具備するレベル変換回路を提供できる。

この発明によれば、出力電位差を向上でき、出力部を構成するトランジスタに過電圧が印加されることを防止できるレベル変換回路が得られる。

以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

[第１の実施形態]
まず、図１および図２を用いてこの発明の第１の実施形態に係るレベル変換回路を説明する。図１は、この実施形態に係るレベル変換回路を示す回路図である。

＜構成例＞
まず、この実施形態に係るレベル変換回路の構成例について、図１を用いて説明する。

図示するように、この実施形態に係るレベル変換回路は、入力部１０、負側レベル変換部１１、正側レベル変換部１２、および出力部１３を備えている。

入力部１０は、Ｐ型ＭＯＳトランジスタQP11 とＮ型ＭＯＳトランジスタQN11を備え、低電圧電源VDDLで動作するインバータIV11により構成されている。

上記インバータIV11は、低電圧電源VDDL と接地電源VSSL との間に、Ｐ型ＭＯＳトランジスタQP11とＮ型ＭＯＳトランジスタQN11 のソース−ドレイン経路が直列に接続されることにより構成されている。Ｐ型ＭＯＳトランジスタQP11 とＮ型ＭＯＳトランジスタQN11 のゲートに、入力信号IN1 が入力されている。

負側レベル変換部１１は、２つのＰ型ＭＯＳトランジスタQP12、QP13 と２つのＮ型ＭＯＳトランジスタQN12、QN13 により構成されている。

上記ＭＯＳトランジスタQP12 、QN12 は、低電圧電源VDDL と接地電源VSSL よりも低い電圧レベルを持つ低電圧電源VSSM との間にソース−ドレイン経路が直列に接続されている。Ｎ型ＭＯＳトランジスタQN12 のゲートは、Ｐ型ＭＯＳトランジスタQP13 のドレインとＮ型ＭＯＳトランジスタQN13 のドレインとの接続点である内部ノードVN13 に接続されている。Ｎ型ＭＯＳトランジスタQN13 のゲートは、Ｐ型ＭＯＳトランジスタQP12 のドレインとＮ型ＭＯＳトランジスタQN12のドレインとの接続点である内部ノードVN12 に接続されている。

同様に、Ｐ型ＭＯＳトランジスタQP13とＮ型ＭＯＳトランジスタQN13は、低電圧電源VDDL と接地電源VSSM との間にソース−ドレイン経路が直列に接続されている。

正側レベル変換部１２は、２つのＰ型ＭＯＳトランジスタQP14、QP15 と２つのＮ型ＭＯＳトランジスタQN14、QN15 により構成されている。

上記ＭＯＳトランジスタQP14、QN14は、高電圧電源VDDH と接地電源VSSL との間にソース−ドレイン経路が直列に接続されている。Ｐ型ＭＯＳトランジスタQP14 のゲートは、Ｐ型ＭＯＳトランジスタQP15のドレインとＮ型ＭＯＳトランジスタQN15のドレインとの接続点である内部ノードVN15 に接続されている。Ｐ型ＭＯＳトランジスタQP15 のゲートは、Ｐ型ＭＯＳトランジスタQP14のドレインとＮ型ＭＯＳトランジスタQN14のドレインとの接続点である内部ノードVN14 に接続されている。

同様に、ＭＯＳトランジスタQP15 、QN15 は、高電圧電源VDDH と接地電源VSSL との間にソース−ドレイン経路が直列に接続されている。

出力部１３は、Ｐ型ＭＯＳトランジスタQP16 とＮ型ＭＯＳトランジスタQN16 により構成されている。

上記ＭＯＳトランジスタQP16 、QN16 のソース−ドレイン経路は、内部ノードVN14 と内部ノードVN12 の間に直列に接続されることにより出力部１３を構成している。ＭＯＳトランジスタQP16、 QN16のゲートは、接地電源VSSLに共通に接続されている。Ｐ型ＭＯＳトランジスタQP16の基板電極は、自身QP16のソースに接続されている。Ｎ型ＭＯＳトランジスタQN16 の基板電極は、自身QN16 のソースに接続されている。ＭＯＳトランジスタQP16 、QN16のドレインの接続点は出力端子OUT1 に接続されている。

尚、本例の場合、電圧電源の電圧レベルの関係は、以下のような関係である。

電圧レベル：接地電源VSSM のレベル＜接地電源VSSL のレベル＜低電圧電源VDDLのレベル＜高電圧電源VDDH のレベル
また、本例の場合、高電圧電源VDDHのレベル＜低電圧電源VDDL のレベル、の場合であっても、レベル変換回路は動作可能である。

＜動作＞
次に、この実施形態に係るレベル変換回路の動作について、図２を用いて説明する。図２は、この実施形態に係るレベル変換回路の動作波形を示す図である。

（時刻ｔ１）
図示するように、まず時刻ｔ１の際において、入力信号IN1 としてハイレベル（低電圧電源VDDL のレベル）が入力される。

この際、ＭＯＳトランジスタQP13 はオフ状態であり、インバータIV11 の出力はローレベル（接地電源VSSL のレベル）であり、ＭＯＳトランジスタQP12 はオン状態である。

従って、この際、内部ノードVN12 はハイレベル（低電圧電源VDDL のレベル）であり、ＭＯＳトランジスタQN13 はオン状態であるから、内部ノードVN13 はローレベル（接地電源VSSM のレベル）であり、ＭＯＳトランジスタQN12 はオフ状態である。また、ＭＯＳトランジスタQN15 はオン状態、インバータIV11 の出力はローレベル（接地電源VSSLのレベル）であるから、ＭＯＳトランジスタQN14 はオフ状態である。

従って、この際、前記内部ノードVN15 はローレベル（接地電源VSSL）であり、ＭＯＳトランジスタQP14 はオン状態であるから、内部ノードVN14 はハイレベル（高電圧電源VDDH）であり、ＭＯＳトランジスタQP15 はオフ状態である。内部ノードVN12 がハイレベル（低電圧電源VDDL）であるため、ＭＯＳトランジスタQN16 のゲート−ソース間電圧VGS が、トランジスタQN16のしきい値電圧よりも下回りオフ状態となる。内部ノードVN14 がハイレベル（高電圧電源VDDH）であるため、トランジスタQP16 のゲート−ソース間電圧VGS が、トランジスタQP16 のしきい値電圧よりも下回ってオン状態となる。

その結果、この時刻ｔ１の際、レベル変換回路の出力OUT1 は、ハイレベル（高電圧電源VDDHのレベル）を出力する。

（時刻ｔ２）
続いて、時刻ｔ２の際、入力信号IN1 がハイレベル（低電圧電源VDDL）から、ローレベル（接地電源VSSL）に遷移すると、トランジスタQP13 がオンし、内部ノードVN11 がハイレベル（低電圧電源VDDL）となるため、トランジスタQP12がオフする。従って、内部ノードVN13はローレベル（接地電源VSSM）からハイレベル（低電圧電源VDDL）へと遷移し、その電圧レベルがトランジスタQN12 のしきい値電圧よりも上回ると、トランジスタQN12 がオンして、内部ノードVN12がローレベル（接地電源VSSM）へと遷移し始め、その電圧レベルがトランジスタQN13 のしきい値電圧よりも下回るとトランジスタQN13がオフする。また、トランジスタQN15 がオフし、内部ノードVN11 がハイレベル（低電圧電源VDDL）となってトランジスタQN14 がオンする。

従って、時刻ｔ２の際には、内部ノードVN14 は、ハイレベル（高電圧電源VDDH）からローレベル（接地電源VSSL）へと遷移し、その電圧レベルがトランジスタQP15のしきい値電圧よりも下回ると、トランジスタQP15 がオンして、内部ノードVN15 がハイレベル（高電圧電源VDDH）へと遷移し、その電圧レベルがトランジスタQP14 のしきい値電圧よりも上回ると、トランジスタQP14 がオフする。

内部ノードVN14 がローレベル（接地電源VSSL）であるため、トランジスタQP16 のゲート−ソース間電圧VGS が、トランジスタQP16 のしきい値電圧よりも上回ってオフ状態となる。内部ノードVN12 が、ローレベル（接地電源VSSM）であるため、トランジスタQN16 のゲート−ソース間電圧VGS が、トランジスタQN16 のしきい値電圧よりも上回り、オン状態となる。

その結果、この時刻ｔ２の際、レベル変換回路の出力OUT1 は、ローレベル（接地電源VSSM）を出力する。

＜時刻ｔ２の際のトランジスタQP16 、QN16の耐圧＞
ここで、入力信号IN1 がローレベル（接地電源VSSL）の際（時刻ｔ２の際）における、トランジスタQP16 、QN16 のゲート−ソース間電圧VGS と、ソース−ドレイン間電圧VDS の耐圧について説明する。本例では、一例として説明にあたり各電源端子、およびゲート−ソース間電圧VGS、ソース−ドレイン間電圧VDS の値を以下に示す値とする。

VDDH＝４ｖ、VDDL＝１.５v、VSSL＝０ｖ、VSSM＝−２.５ｖ
ゲート−ソース間電圧VGS 、ソース−ドレイン間電圧VDS の耐圧：４ｖ
尚、トランジスタQP16、QN16 の耐圧は、出力部１３以外の回路を構成するレベル変換部１１、１２等のその他のＭＯＳ型トランジスタと同値である。

トランジスタQP16 のゲート電圧は、接地電源VSSL（０ｖ）、ソース電圧は設置電圧VSSL（０ｖ）、ドレイン電圧は設置電圧VSSM（−２.５ｖ）であるから、トランジスタQP16 のゲート−ソース間電圧VGSは接地電源VSSL（０ｖ）−接地電源VSSL（０ｖ）＝０ｖとなり、トランジスタQP16 のソース−ドレイン間電圧VDS は、ΔＶ１（接地電源VSSL（０ｖ）−接地電源VSSM（−２.５ｖ）＝２.５ｖ）となる。このように、この時刻ｔ２の際において、本例に係るトランジスタQP16のゲート−ソース間電圧VGS 、およびソース−ドレイン間電圧VDS は、最大でΔＶ１である。そのため、電圧VGSおよび電圧VDSの耐圧は、耐圧電圧（４ｖ）の範囲内に入っている。

また、トランジスタQN16 のゲート電圧は接地電源VSSL（０ｖ）、ソース電圧は接地電源VSSM（−２.５ｖ）、ドレイン電圧は接地電源VSSM（−２.５ｖ）であるから、トランジスタQN16 のソース−ゲート間電圧VGS は、ΔＶ１（VSSL（０ｖ）−VSSM（−２.５ｖ）＝２.５ｖ）となり、トランジスタQN16 のソース−ドレイン間電圧VDS は、VSSM（−２.５ｖ）−VSSM（−２.５ｖ）＝０ｖとなる。

このように、この時刻ｔ２の際において、本例に係るトランジスタQN16のゲート−ソース間電圧VGS 、およびソース−ドレイン間電圧VDS の耐圧は、最大でΔＶ１である。そのため、電圧VGSおよび電圧VDSの耐圧は、耐圧電圧（４ｖ）の範囲内に入っている。

（時刻ｔ３）
再び、本例のレベル変換回路の動作について続いて説明する。図示するように、時刻ｔ３の際に、入力信号IN1 がローレベル(接地電源VSSL)からハイレベル(低電圧電源VDDL)に遷移すると、トランジスタQP13 がオフし、インバータVN11の出力 がローレベル(接地電源VSSL)となって、トランジスタQP12 がオンする。従って、内部ノードVN12 はローレベル(接地電源VSSL)からハイレベル(低電圧電源VDDL)へと遷移し、その電圧レベルがトランジスタQN13 のしきい値電圧よりも上回るとトランジスタQN13 がオン状態となる。そのため、内部ノードVN13がローレベル(接地電源VSSL)へと遷移し、その電圧レベルがトランジスタQN12 のしきい値電圧よりも下回ると、トランジスタQN12 がオフ状態となる。また、トランジスタQN15 がオンし、インバータVN11 がローレベル(接地電源VSSL)となってトランジスタQN14 がオフする。

従って、この時刻ｔ３の際、内部ノードVN15 は、ハイレベル(高電圧電源VDDH)からローレベル(低減圧源VSSL)へと遷移し、その電圧レベルがトランジスタQP14 のしきい値電圧よりも下回ると、トランジスタQP14 がオンする。さらに、内部ノードVN14 が、ハイレベル(高電圧電源VDDH)へと遷移し、その電圧レベルがトランジスタQP15 のしきい値電圧よりも上回ると、トランジスタQP15 がオフする。内部ノードVN12 が、ハイレベル（低電圧電源VDDL）であるため、トランジスタQN16 のソース−ゲート間電圧VGS が、トランジスタQN16 のしきい値電圧よりも下回ってオフする。内部ノードVN14 が、ハイレベル（高電圧電源VDDH）であるため、トランジスタQP16のソース−ゲート間電圧VGSが、トランジスタQP16のしきい値電圧よりも下回って、オンとなる。

その結果、この時刻ｔ３の際、レベル変換回路の出力OUT1 は、ハイレベル（高電圧電源VDDH）を出力する。

＜時刻ｔ３の際のトランジスタQP16 、QN16の耐圧＞
ここで、入力信号IN1 がハイレベル（低電圧電源VDDL）の際（時刻ｔ３の際）におけるトランジスタQP16 、QN16 のソース−ゲート間電圧VGS と、ソース−ドレイン間電圧VDS の耐圧について説明する。この説明において、各電源端子、ゲート−ソース間電圧VGS、ソース−ドレイン間電圧VDS の値は、上記と同様である。

トランジスタQP16 のゲート電圧は接地電源VSSL（０ｖ）、ソース電圧は高電圧電源VDDH（４ｖ）、ドレイン電圧は高電圧電源VDDH（４ｖ）であるから、トランジスタQP16 のソース−ゲート間電圧VGS は、ΔＶ２（高電圧電源VDDH（４ｖ）−接地電源VSSL（０ｖ）＝４ｖ）となる。トランジスタQP16 のソース−ドレイン間電圧VDS は、高電圧電源VDDH（４ｖ）−高電圧電源VDDH（４ｖ）＝０となる。

このように、この時刻ｔ３の際において、本例に係るトランジスタQP16のゲート−ソース間電圧VGS 、およびソース−ドレイン間電圧VDS は、最大でΔＶ２である。そのため、電圧VGSおよび電圧VDSの耐圧は、耐圧電圧（４ｖ）の範囲内に入っている。

また、トランジスタQN16 のゲート電圧は接地電源VSSL（０ｖ）、ソース電圧は低電圧電源VDDL（１.５ｖ）、ドレイン電圧は高電圧電源VDDH（４ｖ）であるから、トランジスタQN16 のソース−ゲート間電圧VGS は、低電圧電源VDDL（１.５ｖ）−接地電源VSSL（０ｖ）＝１.５ｖとなり、トランジスタQN16 のソース−ドレイン間電圧VDSは、高電圧電源VDDH（４ｖ）−接地電源VDDL（１.５ｖ）＝２.５ｖとなる。

このように、この時刻ｔ３の際において、本例に係るトランジスタQN16のゲート−ソース間電圧VGS 、およびソース−ドレイン間電圧VDS は、最大でΔＶ２である。そのため、電圧VGSおよび電圧VDSの耐圧は、耐圧電圧（４ｖ）の範囲内に入っている。

上記のように、この実施形態に係るレベル変換回路では、出力電圧が高電圧電源VDDH〜接地電源VSSM の間で振幅した場合であっても、出力部１３を構成するトランジスタQP16、QN16のソース−ゲート間電圧VGSおよびソース−ドレイン電圧VDS に印加される電圧は、最大でもΔＶ１（VSSL（０ｖ）−VSSM（−２.５ｖ）＝２.５ｖ）、またはΔＶ２（高電圧電源VDDH（４ｖ）−接地電源VSSL（０ｖ）＝４ｖ）とすることができる。

そのため、出力部１３を構成するトランジスタQP16、QN16に最大振幅電圧（VDDH（４ｖ）−VSSM（−２.５ｖ）＝６.５ｖ）の過電圧が印加されることなく動作することができる。

尚、本実施形態では、トランジスタQP16、QN16のソース−ゲート間電圧VGSおよびソース−ドレイン電圧VDSの耐圧を４v とした。しかし、以下の条件を満たせば、出力振幅をVDDH−VSSM にすることも可能である。

耐圧≧VDDH−VSSL、耐圧≧VDDL−VSSM
上記の場合のように、耐圧を大きく出来ればその分だけ高電圧電源VDDH の電圧値を大きくでき、接地電源VSSM の電圧値を小さくすることが可能である。

＜この実施形態に係るレベル変換回路の効果＞
この実施形態に係るレベル変換回路によれば、少なくとも下記（１）および（２）の効果が得られる。

（１）出力電位差を向上でき、出力を構成するトランジスタに過電圧が印加されることを防止できる。

（１）−１ 出力電位差を向上することができる。

この実施形態に係るレベル変換回路は、正側レベル変換部１２に加えて、負側レベル変換部１１を更に備えている。

そのため、レベル変換回路の出力電圧OUT1は、高電圧電源VDDHのレベルに加え（時刻t３の際）、接地電源VSSMのレベル（時刻t２の際）を出力することができる。このように、正負両極性に出力電圧OUT1を変換することができるため、出力電位差を向上することができる。

例えば、本例の場合、VDDH＝４ｖ、VSSM＝−２.５ｖ、であるから、レベル変換回路の出力電圧OUT1の出力電位差は、高電圧電源VDDH（４ｖ）−接地電源VSSM（−２.５ｖ）＝６．５ｖ程度、とすることができる。

（１）−２ 出力を構成するトランジスタQP16、QN16に過電圧が印加されることを防止できる。

（時刻t２の際）入力信号IN1がロウレベル（接地電源VSSL）の際には、出力部１３を構成するＰ型ＭＯＳトランジスタQP16は、内部ノードVN14 がローレベル（接地電源VSSL）であるため、Ｐ型ＭＯＳトランジスタQP16 のゲート−ソース間電圧VGS が、Ｐ型ＭＯＳトランジスタQP16 のしきい値電圧よりも上回ってオフ状態となる。

一方、この際、出力部１３を構成するＮ型ＭＯＳトランジスタQN16は、内部ノードVN12 がローレベル（接地電源VSSM）であるため、Ｎ型ＭＯＳトランジスタQN16 のゲート−ソース間電圧VGS が、Ｎ型ＭＯＳトランジスタQN16 のしきい値電圧よりも上回り、オン状態となる。

（時刻t３の際）さらに、入力信号IN1がハイレベル（低電圧電源VSSL）の際には、出力部１３を構成するＰ型ＭＯＳトランジスタQP16は、内部ノードVN14 がハイレベル（高電圧電源VDDH）であるため、Ｐ型ＭＯＳトランジスタQP16のソース−ゲート間電圧VGSが、Ｐ型ＭＯＳトランジスタQP16のしきい値電圧よりも下回って、オンとなる。

一方、この際、Ｎ型ＭＯＳトランジスタQN16は、内部ノードVN12 がハイレベル（低電圧電源VDDL）であるため、Ｎ型ＭＯＳトランジスタQN16 のソース−ゲート間電圧VGS が、Ｎ型ＭＯＳトランジスタQN16 のしきい値電圧よりも下回ってオフする。

このように、出力部１３が異なる導電型のトランジスタQP16、QN16を備え、入力信号IN1の正負の入力論理に対応させて、トランジスタQP16、QN16のいずれか一方のオンし、他方がオフするように構成されている。そのため、上記（１）−１に示したように出力電位差を向上した場合であっても、出力部１３のトランジスタQP16、QN16に最大出力電圧が定常的に印加されることを防止することができ、トランジスタQP16、QN16に耐圧以上の過電圧が印加されることを防止することができる。

例えば、本例の場合、時刻ｔ２の際、上記のようにＭＯＳトランジスタQP16、QN16のゲート−ソース間電圧VGS 、およびソース−ドレイン間電圧VDS の耐圧は、耐圧電圧（４ｖ）の範囲内にすることができる。同様に、時刻ｔ３の際においても、ＭＯＳトランジスタQP16、QN16のゲート−ソース間電圧VGS 、およびソース−ドレイン間電圧VDS の耐圧は、耐圧電圧（４ｖ）の範囲内にすることができる。

（２）製造コストの低減に対して有利である。

上記（１）−２に示したように、この実施形態に係るレベル変換回路によれば、出力部１３を構成するトランジスタQP16、QN16に過電圧が印加されることを防止できる。

そのため、出力部１３を構成するトランジスタQP16、QN16のみを高耐圧化する必要がない。従って、上記トランジスタQP16、QN16のみを高耐圧化するための製造プロセスが別途発生することがなく、入力部１０、負側、正側レベル変換部１１、１２を構成するその他のトランジスタと同様の製造プロセスにより、出力部１３を構成するトランジスタQP16、QN16形成することができる。

その結果、製造工程が増加することを防止でき、製造コストの低減に対して有利である。

［第２の実施形態（出力部のその他の一例）］
次に、第２の実施形態に係るレベル変換回路について、図３および図４を用いて説明する。この実施形態は、出力部１３のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
まず、この実施形態に係るレベル変換回路の構成例について、図３を用いて説明する。図示するように、この実施形態に係るレベル変換回路は、出力部１３を構成するＰ型ＭＯＳトランジスタQP26とＮ型ＭＯＳトランジスタQN26のゲートが共通にインバータVN12の出力（内部ノードVN21）に接続されている点で上記第１の実施形態と相違している。

＜動作＞
次に、この実施形態に係るレベル変換回路の動作について、図４を用いて説明する。図４は、この実施形態に係るレベル変換回路の動作波形を示す図である。図示するように、上記第１の実施形態に係るレベル変換回路と実質的に同様の動作である。

しかし、上記第１の実施形態に係るレベル変換回路においては、出力部１３を構成するトランジスタQP16、QN16 のゲートは、接地電源VSSL に接続されている。そのため、出力可能な負論理出力電圧（VSSM）の値は、以下の値よりも低い値でなければならない。

VSSM＜VSSL-Vthn（トランジスタQN16 のしきい値電圧）
一方、本例に係るレベル変換回路においては、出力部１３を構成するトランジスタQP26、QN26 のゲートは、インバータVN21の出力（内部ノードVN21）に接続されている。そのため、トランジスタQP26、QN26 のゲートに印加される電圧は、入力信号IN2に基づき低電圧電源VDDL から接地電源VSSL の間で振幅する。

そのため、本例に係るレベル変換回路においては、出力電圧OUT2 が接地電源VSSM のレベルを出力する際（時刻ｔ２の際）、内部ノードVN21 は接地電源VDDL の電圧レベルになっているため、以下の条件であれば出力可能である。

VSSM＜VSSL−Vthn （電圧値：VSSL＜VDDL）
従って、本例によれば、出力可能な負論理出力電位（VSSM）の幅を広くすることができる。

＜この実施形態に係るレベル変換回路の効果＞
上記のように、この実施形態に係るレベル変換回路によれば、上記（１）および（２）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（３）の効果が得られる。

（３）出力可能な負論理出力電位（VSSM）の幅を広くすることができる。

この実施形態に係るレベル変換回路は、出力部１３を構成するＰ型ＭＯＳトランジスタQP26とＮ型ＭＯＳトランジスタQN26のゲートが共通にインバータVN12の出力（内部ノードVN21）に接続されている。そのため、トランジスタQP26、QN26 のゲートに印加される電圧は、入力信号IN2に基づき低電圧電源VDDL から接地電源VSSL の間で振幅する。

よって、本例に係るレベル変換回路においては、出力電圧OUT2 が接地電源VSSM のレベルを出力する際（時刻ｔ２の際）、内部ノードVN21 は接地電源VDDL の電圧レベルになっているため、以下の条件であれば出力可能である。

VSSM＜VSSL−Vthn （電圧値：VSSL＜VDDL）
このように、本例によれば、出力可能な負論理出力電位（VSSM）の幅を広くすることができる点で有利である。

［第３の実施形態（負荷軽減部を更に備えた一例）］
次に、第３の実施形態に係るレベル変換回路について、図５および図６を用いて説明する。この実施形態は、負荷軽減部IN33,IN34を更に備えた一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
この実施形態に係るレベル変換回路の構成例について、図５を用いて説明する。

図示するように、この実施形態に係るレベル変換回路は、以下の点で上記第１の実施形態と相違している。

まず、正側レベル変換部１２の出力に基づき高電圧電源VDDHの電圧レベルと接地電源VSSLの電圧レベルを出力するインバータIV33（第１負荷軽減部）と、負側レベル変換部１１の出力に基づき低電源電圧VDDLの電圧レベルと接地電源VSSMの電圧レベルを出力するインバータIV34（第２負荷軽減部）とを備えている。

さらに、Ｐ型ＭＯＳトランジスタQP32 とＮ型ＭＯＳトランジスタQN32 により構成され、低電圧電源VDDL で動作するインバータIV32を備えている。

トランジスタQP32 、QN32 のソース−ドレイン経路が、低電源電圧VDDL と接地電源VSSL との間に直列に接続されてインバータ32 を構成し、トランジスタQP32 、QN32 のゲートはインバータIV31 の出力に接続されている。

インバータIV33（第１負荷軽減部）は、Ｐ型ＭＯＳトランジスタQP37とＮ型ＭＯＳトランジスタQN37とで構成されている。トランジスタQP37、 QN37 のソース−ドレイン経路は、高電圧電源VDDHと接地電源VSSL の間に直列に接続されてインバータ33 を構成し、ゲートは共通に内部ノードVN35 に接続されている。

インバータIV34（第２負荷軽減部）は、Ｐ型ＭＯＳトランジスタQP38 とＮ型ＭＯＳトランジスタQN38 とで構成されている。トランジスタQP38、QN38のソース−ドレイン経路は、低電圧電源VDDLと接地電源VSSMの間に直列に接続されてインバータ34 を構成し、ゲートは共通に内部ノードVN33 に接続されている。

その他の接続関係としては、図示するように、トランジスタQP33、QN33 のソース−ドレイン経路は、低電圧電源VDDL と接地電源VSSL よりも低いレベルを持つ接地電源VSSM との間に直列に接続されている。トランジスタQP34、QN34のソース−ドレイン経路も同様に、低電圧電源VDDL と接地電源VSSM との間に直列に接続されている。トランジスタQN33 のゲートは、トランジスタQP34 、QN34 の間の接続点である内部ノードVN34 に接続され、トランジスタQN34 のゲートは、トランジスタQP33 、QN33 の間の接続点である内部ノードVN33 に接続されている。トランジスタQP34 のゲートは、内部ノードVN31 に接続され、トランジスタQP33 のゲートには、前記インバータIV32 の出力が接続されている。

トランジスタQP35 、QN35のソース−ドレイン経路は、高電圧電源VDDH と接地電源VSSL との間に直列に接続されている。トランジスタQP36、QN36 ソース−ドレイン経路も同様に、高電圧電源VDDH と接地電源VSSL との間に直列に接続されている。

トランジスタQP35 のゲートは、トランジスタQP36 、QN36 との間の接続点である内部ノードVN36 に接続され、トランジスタQP36 のゲートは、トランジスタQP35、QN35 の間の接続点である内部ノードVN35 に接続されている。トランジスタQN36 のゲートは、インバータIV31の出力ノードVN31 に接続され、トランジスタQN35 のゲートは、インバータIV32の出力ノードVN32 が接続されている。

トランジスタQP39 、QN39 のソース−ドレイン経路は、前記インバータIV33 の出力ノードVN37 とインバータIV34 の出力ノードVN38 との間に直列に接続されている。トランジスタQP39 、QN39 のゲートは共通に出力ノードVN31 に接続され、トランジスタQP39 、QN39 のドレインは共通に出力端子OUT3 に接続されている。

尚、本実施形態においては、原則として、電圧値において以下の関係がある。

VSSM のレベル＜VSSL のレベル、VDDL のレベル＜VDDH のレベル
また、以下の電圧値の関係であっても、動作可能である。

VDDH のレベル＜VDDL のレベル、VSSMのレベル＞VSSL のレベル
これは、本例の場合には、インバータIV32を備えているため、何らかの事情により、接地電源VSSMの電圧レベルが接地電源VSSLの電圧レベルよりも高くなった場合（VSSMのレベル＞VSSL のレベル）であっても、動作することが可能だからである。

＜動作＞
次に、この実施形態に係るレベル変換回路の動作について、図６を用いて説明する。図６は、この実施形態に係るレベル変換回路の動作波形を示す図である。

（時刻ｔ１）
まず、図示するように、入力信号IN3としてハイレベル（低電圧電源VDDL）が入力されている際（時刻ｔ１の際）、インバータIV31 の出力ノードVN31 はローレベル（接地電源VSSL）、インバータIV32 の出力ノードVN32 はハイレベル（低電圧電源VDDL）であり、トランジスタQP33 はオフ状態、トランジスタQP34 はオン状態となる。

従って、内部ノードVN34 はハイレベル（低電圧電源VDDL）であり、トランジスタQN33 はオン状態であるから、内部ノードVN33 はローレベル（接地電源VSSM）であり、トランジスタQN34 はオフ状態である。

また、トランジスタQN35はオン状態、トランジスタQN36 はオフ状態である。従って、内部ノードVN35 はローレベル（低電圧電源VSSL）であり、トランジスタQP36 はオン状態であるから、内部ノードVN36 はハイレベル（高電圧電源VDDH）であり、トランジスタQP35 はオフ状態である。

インバータIV34 の出力ノードVN38 はハイレベル（低電圧電源VDDL）であり、出力ノードVN31 がローレベル（低電圧電源VSSL）であるから、トランジスタQN39はオフ状態である。一方、インバータIV33 の出力ノードVN37 はハイレベル（高電圧電源VDDH）であるから、トランジスタQP39 は、オン状態となる。

その結果、この時刻ｔ１の際、レベル変換回路の出力OUT3 は、ハイレベル（高電圧電源VDDH）を出力する。

（時刻ｔ２）
続いて、入力信号IN3 がハイレベル（VDDL）からローレベル（VSSL）に遷移した場合の動作を説明する。

この際、インバータIV31 の出力ノードVN31 は、ハイレベル（VDDL）となり、インバータIV32 の出力ノードVN32 はローレベル（VSSL）となり、トランジスタQP33 がオンし、トランジスタQP34 がオフする。

従って、内部ノードVN33 はローレベル（VSSM）からハイレベル（VDDL）へと遷移し、その電圧レベルがトランジスタQN34 のしきい値電圧よりも上回ると、トランジスタQN34 がオンして、内部ノードVN34がローレベル（VSSM）へと遷移し、その電圧レベルがトランジスタQN33 のしきい値電圧よりも下回るとトランジスタQN33がオフする。

また、この際、トランジスタQN35 がオフし、トランジスタQN36 がオンする。

従って、内部ノードVN36 はハイレベル（VDDH）からローレベル（VSSL）へと遷移し、その電圧レベルがトランジスタQP35 のしきい値電圧よりも下回るとトランジスタQP35がオンして、内部ノードVN35 がハイレベル（VDDH）へと遷移し、その電圧レベルがトランジスタQP36 のしきい値電圧よりも上回るとトランジスタQP36 がオフする。

インバータIV33 の出力ノードVN37 はハイレベル（VDDH）からローレベル（VSSL）へと遷移し、内部ノードVN31 はハイレベル（VDDL）であるから、トランジスタQP39 のソース−ゲート間電圧VGS がトランジスタQP39 のしきい値電圧を上回って、トランジスタQP39 はオフ状態となる。

一方、インバータIV34の出力ノードVN38は、ハイレベル（VDDL）からローレベル（VSSM）へと遷移し、トランジスタQN39 のソース−ゲート間電圧VGS がトランジスタQN39 のしきい値電圧よりも上回って、トランジスタQN39 がオン状態となる。

その結果、この時刻ｔ２の際、レベル変換回路の出力OUT3 は、ローレベル（VSSM）を出力する。

（時刻ｔ３）
続いて、入力信号IN3 がローレベル（VSSL）からハイレベル（VDDL）に遷移する際（時刻ｔ３の際）の動作について説明する。

この際、インバータIV31 の出力ノードVN31 はローレベル（VSSL）となり、インバータIV32 の出力ノードVN32 はハイレベル（VDDL）となり、トランジスタQP33 がオフし、トランジスタQP34 がオンする。

従って、内部ノードVN34 はローレベル（VSSM）からハイレベル（VDDL）へと遷移し、その電圧レベルがトランジスタQN33 のしきい値電圧よりも上回るとトランジスタQN33 がオンして、内部ノードVN33がローレベル（VSSM）へと遷移し、その電圧レベルがトランジスタQN34 のしきい値電圧よりも下回るとトランジスタQN34がオフする。また、トランジスタQN35 がオンし、トランジスタQN36 がオフする。

従って、内部ノードVN35 はハイレベル（VDDH）からローレベル（VSSL）へと遷移し、その電圧レベルがトランジスタQP36 のしきい値電圧よりも下回るとトランジスタQP36がオンして、内部ノードVN36 がハイレベル（VDDH）へと遷移し、その電圧レベルがトランジスタQP35 のしきい値電圧よりも上回るとトランジスタQP35 がオフする。

インバータIV34 の出力ノードVN38 はローレベル（VSSM）からハイレベル（VDDL）へと遷移し、出力ノードVN31 はローレベル（VSSL）であるから、トランジスタQN39 のソース−ゲート間電圧VGS がトランジスタQN39 のしきい値電圧を下回って、トランジスタQN39 はオフ状態となる。

一方、インバータIV33 の出力ノードVN37 は、ローレベル（VSSL）からハイレベル（VDDH）へと遷移し、トランジスタQP39 のソース−ゲート間電圧VGS がトランジスタQP39 のしきい値電圧よりも上回って、トランジスタQP39 がオン状態となる。

その結果、この時刻ｔ３の際、レベル変換回路の出力OUT3 は、ハイレベル（VDDH）を出力する。

尚、上記第１の実施形態と同様に、時刻ｔ２、ｔ３の際において、出力部１３を構成するトランジスタQP39、QN39 のソース−ゲート間電圧VGS、ソース−ドレイン間電圧VDSは、最大出力電圧VDDH−VSSMが印加されることはない。そのため、過電圧が印加することなく動作することができる。

＜この実施形態に係るレベル変換回路の効果＞
上記のように、この実施形態に係るレベル変換回路によれば、上記（１）および（２）と同様の効果が得られる。さらに、本例によれば、少なくとも下記（４）の効果が得られる。

（４）高速動作に対して有利である。

この実施形態に係るレベル変換回路は、正側レベル変換部１２の出力に基づき高電圧電源VDDHの電圧レベルと接地電源VSSLの電圧レベルを出力するインバータIV33（第１負荷軽減部）と、負側レベル変換部１１の出力に基づき低電源電圧VDDLの電圧レベルと接地電源VSSMの電圧レベルを出力するインバータIV34（第２負荷軽減部）とを備えている。

このように、負側、正側レベル変換部１１、１２の出力がそれぞれインバータIV33、IV34（第１、第２負荷軽減部）の入力に接続されているため、負側、正側レベル変換部１１、１２の出力の負荷を軽減することができ、出力電圧の遷移速度を高速化できる。そのため、高速動作に対して有利である。

例えば、本例の構成例の場合、出力電圧OUT3がハイレベル（VDDH）に遷移する際には、インバータIV33、IV34（第１、第２負荷軽減部）を構成するＰ型ＭＯＳトランジスタQP37、QP38と、出力部１３を構成するＰ型ＭＯＳトランジスタQP39により、出力端子がハイレベル（VDDH）に引き上げられる。一方、出力電圧OUT3がローレベルに遷移する際には、インバータIV33、IV34（第１、第２負荷軽減部）を構成するＮ型ＭＯＳトランジスタQN37、QN38と、出力部１３を構成するＮ型ＭＯＳトランジスタQN39により、出力端子がローレベルに（VSSM）引き下げられる。そのため、出力電圧の遷移速度を高速化することができる。

［比較例（負側レベル変換部および出力部を備えない一例）］
次に、上記第１乃至第３の実施形態に係るレベル変換回路と比較するために、比較例に係るレベル変換回路について、図７および図８を用いて説明する。この比較例は、負側レベル変換部および出力部を備えない一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜構成例＞
図示するように、この比較例に係るレベル変換回路は、負側レベル変換部１１および出力部１３を備えていない点で、上記第１の実施形態と相違している。

即ち、比較例に係るレベル変換回路は、入力部１００とレベル変換部１１０のみを備えている。

入力部１００は、Ｐ型ＭＯＳトランジスタQP01 とＮ型ＭＯＳトランジスタQN01 により構成されている。トランジスタQP01、QN01のソース−ドレイン経路は、低電源電圧VDDLと接地電源VSSL との間に直列に接続されてインバータを構成している。トランジスタQP01、QN01のゲートには、入力信号IN0 が入力されている。

レベル変換部１１０は、２つのＰ型ＭＯＳトランジスタQP02、QP03 と２つのＮ型ＭＯＳトランジスタQN02、QN03 により構成されている。

トランジスタQP02、QN02のソース−ドレイン経路は、高電圧電源VDDHと接地電源VSSL との間に直列に接続され、同様にトランジスタQP03、QN03のソース−ドレイン経路も高電源電圧VDDH と接地電源VSSL との間に直列に接続されている。トランジスタQP02のゲートは、トランジスタQP03、QN03 の間の接続点である出力端子OUT0 に接続され、トランジスタQP03のゲートは、トランジスタQP02 、QN02 の間の接続点である内部ノードVN02に接続されている。

トランジスタQN02 のゲートには入力信号IN0 が入力され、トランジスタQN03 のゲートには低電源電圧VDDL で動作するインバータ01 の出力ノードVN01 が接続されている。

尚、この比較例の場合、入力信号IN0 のハイレベルは低電源電圧VDDL のレベルであり、入力信号OUT0 のロウレベルは接地電源VSSL のレベルである。

＜動作＞
次に、この比較例に係るレベル変換回路の動作について、図８を用いて説明する。図８は、この比較例に係るレベル変換回路の動作波形を示す図である。

（時刻ｔ１）
まず、図示するように、入力信号IN0としてハイレベル（VDDL のレベル）が入力されている際（時刻ｔ１の際）、トランジスタQN02 はオン状態、インバータの出力ノードVN01はローレベル（VSSL のレベル）であり、トランジスタQN03 はオフ状態である。

従って、内部ノードVN02はローレベルであり、トランジスタQP03はオン状態であるから、出力端子OUT0はハイレベル（VDDHのレベル）であり、トランジスタQP02 はオフ状態である。

（時刻ｔ２）
続いて、時刻ｔ２の際に、入力信号IN0 がハイレベル（VDDL）からローレベル（VSSL）に遷移すると、トランジスタQN02 がオフし、インバータの出力ノードVN01はハイレベル（VDDL）となって、トランジスタQN03 がオンする。

従って、出力端子OUT0 は、ハイレベル（VDDH）からローレベル（VSSL）へと遷移し、その電圧レベルがトランジスタQP02 のしきい値電圧よりも下回るとトランジスタQP02 がオンする。一方、内部ノードVN02 がハイレベル（VDDH）へと遷移し、その電圧レベルがトランジスタQP03 のしきい値電圧よりも上回るとトランジスタQP03 がオフする。

その結果、この時刻ｔ２の際、レベル変換回路の出力OUT0 は、ローレベル（VSSL）を出力する。

（時刻ｔ３）
続いて、時刻ｔ３の際、入力信号IN0 がローレベル（VSSL）からハイレベル（VDDL）に遷移すると、トランジスタQN02 がオンし、インバータの出力ノードVN01がローレベル（VSSL）となって、トランジスタQN03 がオフする。

従って、内部ノードVN02 がハイレベル（VDDH）からローレベル（VSSL）へと遷移し、その電圧レベルがトランジスタQP03 のしきい値電圧よりも下回るとトランジスタQP03がオンして、出力端子OUT0 がハイレベル（VDDH）へと遷移し始め、その電圧レベルがトランジスタQP02 のしきい値電圧よりも上回るとトランジスタQP02 がオフする。

その結果、この時刻ｔ３の際、レベル変換回路の出力OUT0 は、ハイレベル（VDDH）を出力する。

上記のように、比較例に係るレベル変換回路は、正側のレベル変換部１１０のみを備え、負側のレベル変換部を備えていない。そのため、正側のレベル変換しか行うことができず、負側のレベル変換は接地電位（VSSL のレベル）である。そのため、レベル変換回路の出力電圧差が低い。

加えて、比較例に係るレベル変換回路は、正負の出力電位差（VDDH-VSSL）が出力を構成する出力トランジスタQP03、QN03 のゲート−ソース間、及びドレイン−ソース間に定常的に印加される。そのため、製造プロセスにより決定されるトランジスタのゲート−ソース間耐圧、及びドレイン−ソース間耐圧よりも大きな出力振幅を得ることができない。

大振幅出力電圧変換を行うためにはゲート−ソース間、及びドレイン−ソース間に印加される大振幅出力電圧に耐えうる高耐圧トランジスタが、出力を構成する部分にのみ必要となる。しかし、このような場合には、出力を構成するトランジスタQP03、QN03のみを高耐圧化するための製造プロセスが別途発生するため、製造工程が増加し、製造コストが増大する。

以上、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係るレベル変換回路を示す回路図。 第１の実施形態に係るレベル変換回路の動作を示す動作波形図。 この発明の第２の実施形態に係るレベル変換回路を示す回路図。 第２の実施形態に係るレベル変換回路の動作を示す動作波形図。 この発明の第３の実施形態に係るレベル変換回路を示す回路図。 第３の実施形態に係るレベル変換回路の動作を示す動作波形図。 比較例に係るレベル変換回路を示す回路図。 比較例に係るレベル変換回路の動作を示す動作波形図。

符号の説明

１０…入力部、１１…負側レベル変換部、１２…正側レベル変換部、１３…出力部。

Claims (5)

1. 第１高電圧電源と第１低電圧電源との間に接続され、入力信号の高電位側の電圧を変換する高電位側レベル変換部と、
   前記第１高電圧電源よりも電圧が低い第２高電圧電源と前記第１低電圧電源よりも電圧が低い第２低電圧電源との間に接続され、入力信号の低電位側の電圧を変換する低電位側レベル変換部と、
   前記高電位側レベル変換部の出力と前記低電位側レベル変換部の出力とが入力され、前記第１高電圧電源の電圧レベルと前記第２低電圧電源の電圧レベルとを出力する出力部を具備すること
   を特徴とするレベル変換回路。
2. 第１高電圧電源と第１低電圧電源との間に接続され、入力信号の高電位側の電圧を変換する高電位側レベル変換部と、
   前記第１高電圧電源よりも電圧が低い第２高電圧電源と前記第１低電圧電源よりも電圧が低い第２低電圧電源との間に接続され、入力信号の低電位側の電圧を変換する低電位側レベル変換部と、
   前記高電位側レベル変換部の出力に基づき前記第１高電圧電源の電圧レベルまたは前記第１低電圧電源の電圧レベルを出力する第１負荷軽減部と、
   前記低電位側レベル変換部の出力に基づき前記第２高電圧電源の電圧レベルまたは前記第２低電圧電源の電圧レベルを出力する第２負荷軽減部と、
   前記第１負荷軽減部の出力と前記第２負荷軽減部の出力とが入力され、前記第１高電圧電源の電圧レベルと前記第２低電圧電源の電圧レベルとを出力する出力部を具備すること
   を特徴とするレベル変換回路。
3. 前記出力部の入力に前記第１低電圧電源を入力する入力部を更に具備すること
   を特徴とする請求項１または２に記載のレベル変換回路。
4. 前記出力部の入力に入力信号に基づいた信号を入力する入力部を更に具備すること
   を特徴とする請求項１または２に記載のレベル変換回路。
5. 前記出力部は、第１導電型の第１ＭＩＳトランジスタと第２導電型の第２ＭＩＳトランジスタとを備え、前記第１ＭＩＳトランジスタと前記第２ＭＩＳトランジスタの電流経路が直列に接続され、前記第１ＭＩＳトランジスタと前記第２ＭＩＳトランジスタの制御端子が共通に前記出力部の入力に接続され、前記第１ＭＩＳトランジスタと前記第２ＭＩＳトランジスタの電流経路の共通ノードが前記出力部の出力に接続され、前記第１ＭＩＳトランジスタの基板電極は前記第１ＭＩＳトランジスタの電流経路の他端に接続され、前記第２ＭＩＳトランジスタの基板電極は前記第２ＭＩＳトランジスタの電流経路の他端に接続されていること
   を特徴とする請求項１乃至４のいずれか１項に記載のレベル変換回路。

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