KR101343186B1 - 출력 구동회로 및 트랜지스터 출력회로 - Google Patents

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Abstract

본 발명은 출력 구동회로 및 트랜지스터 출력회로에 관한 것이다. 본 발명의 하나의 실시예에 따라, 고전압전원과 일정한 전압차를 갖는 기준전압을 생성시키는 기준전압발생부; 트랜지스터 래치를 포함하며, 입력단의 입력에 따라 고전압전원을 구동회로의 제1 트랜지스터로 인가하여 구동 오프시키거나 제1 트랜지스터의 게이트 전위를 낮추어 구동시키는 레벨쉬프트부; 레벨쉬프트부의 제어에 따라 구동되어 출력 트랜지스터의 게이트로 고전압전원을 인가하는 제1 트랜지스터 및 제1 트랜지스터와 상보적 구동되어 출력 트랜지스터의 게이트 전위를 낮추어 구동시키는 제2 트랜지스터를 포함하는 구동회로부; 및 기준전압발생부에서 생성된 기준전압을 인가받아 구동되되, 트랜지스터 래치의 트랜지스터 및 제1 트랜지스터가 안정적으로 동작하도록 보호하는 제1 내압보호부 및 출력 트랜지스터가 안정적으로 동작하도록 보호하는 제2 내압보호부를 포함하는 내압보호부; 를 포함하여 이루어지는 출력 구동회로가 제안된다. 또한, 그를 이용한 트랜지스터 출력회로가 제안된다.

Description

출력 구동회로 및 트랜지스터 출력회로{OUTPUT DRIVING CIRCUIT AND TRANSISTOR OUTPUT CIRCUIT}
본 발명은 출력 구동회로 및 트랜지스터 출력회로에 관한 것이다. 구체적으로는 출력 트랜지스터의 게이트에 소스-드레인 사이의 항복전압보다 작지만 게이트-소스간의 항복전압보다 큰 고전압이 인가되는 경우에 안정적으로 동작할 수 있는 출력 구동회로 및 트랜지스터 출력회로에 관한 것이다.
P채널 트랜지스터, 예컨대 P채널-LDMOS의 동작전압은 소스-드레인 간 항복전압 BVsd, 소스-게이트 간 항복전압 BVsg, 게이트-드레인 간 항복전압 BVgd에 의해 결정되는데, 이 중에서 소스-게이트 간 항복전압 BVsg가 제일 작다. 소스-게이트 간 항복전압 BVsg는 게이트 산화물의 두께에 의해 정해진다. 이는 산화물(Oxide) 두께에 의해 트랜지스터의 문턱전압 Vth, 소스-드레인 간 전류 Isd, 온 저항 Ron 등이 결정되므로 게이트 산화물의 두께를 무한정 두껍게 할 수가 없기 때문이다. 전원전압이 소스-드레인 간 항복전압 BVsd보다 작고 소스-게이트 간 항복전압 BVsg보다 큰 경우에, 소스 단자에 전원전압을 연결하고 드레인 단자에 저전위(접지 등)를 연결해도 문제가 없으나, 이러한 트랜지스터를 동작시키기 위해서 게이트 단자에 전원전압과 저전위(접지) 전압을 인가하면 소스-게이트 간 전압 Vsg에 전원전압이 걸리게 되고 이 전원전압은 소스-게이트 간 항복전압 BVsg보다 크므로 트랜지스터 소자가 파괴될 수 있다.
도 5는 종래의 출력 구동회로를 개략적으로 나타내는 도면이다.
도 5의 종래기술은 출력 트랜지스터 T1을 온 시키기 위해서 스위치 SW1을 닫으면, 전원전압 VDD와 출력 트랜지스터 T1의 게이트에 연결된 저항 R과 제너다이오드 Z1에 주어진 전류 I가 흐르고, 제너다이오드 Z1에 의해 출력 트랜지스터 T1의 소스-게이트 간의 전위를 소스-게이트 간 항복전압 BVsg보다 작고 문턱전압 Vth보다 크게 하여 출력 트랜지스터 T1을 구동시킨다. 반대로 출력 트랜지스터 T1을 오프시키기 위해서는 스위치 SW1은 열리고 출력 트랜지스터 T1의 게이트 전위는 전원전압 VDD와 출력 트랜지스터 T1의 게이트에 연결된 저항 R에 의해 전원전압 VDD까지 올라 출력 트랜지스터 T1이 오프된다.
한편, 비교적 높은 주파수에서 동작시키기 위해 도 5와 달리 출력 트랜지스터 T1을 오프시키는 수단을 저항 R이 아닌 커런트 미러(Current Mirror)를 사용하는 경우도 있다.
도 5의 종래기술은 출력 트랜지스터 T1의 게이트 전압을 저항을 통해 충전하고 전류원을 통해 방전하므로 비교적 높은 주파수에 대해 불리하고, 출력 트랜지스터 T1의 온 상태를 유지하기 위해 전류 I가 저항 R과 제너다이오드 Z1을 통해 계속해서 흐르므로 소비전류가 높은 단점이 있다.
또한, 비교적 높은 주파수에서 동작시키기 위해 출력 트랜지스터 T1을 오프시키는 수단으로 커런트 미러(Current Mirror)를 사용하는 경우에는 출력 트랜지스터 T1의 게이트 전압을 빠른 속도로 충전하기 위해 높은 커런트 미러(Current Mirror)비를 가져야 하고, 도 5와 마찬가지로 출력 트랜지스터 T1의 게이트 충전 전압을 빠른 속도로 방전하기 위해 큰 전류 I가 필요하게 된다. 또한, 이 경우에도 도 5와 같이 출력 트랜지스터 T1의 온 상태를 유지하기 위해 큰 전류 I가 제너다이오드 Z1을 통해 계속해서 흐르므로 소비전류가 높은 단점은 가지고 있다.
본 발명에서는 전술한 문제를 해결하기 위한 것으로, 레벨쉬프트를 구비하고, 출력 트랜지스터의 게이트에 소스-드레인 사이의 항복전압보다 작지만 게이트-소스간의 항복전압보다 큰 고전압이 인가되는 경우에 안정적으로 동작할 수 있는 출력 구동회로 및 트랜지스터 출력회로를 제안하고자 한다.
또한, 높은 주파수동작에서도 안정적인 동작을 수행하고, 나아가 낮은 소비전류로도 안정적인 동작을 수행하는 레벨쉬프트를 구비한 출력 구동회로 및 트랜지스터 출력회로를 제안하고자 한다.
전술한 문제를 해결하기 위하여, 본 발명의 제1의 실시예에 따라, 고전압전원과 일정한 전압차를 갖는 기준전압을 생성시키는 기준전압발생부; 트랜지스터 래치를 포함하며, 입력단의 입력에 따라 고전압전원을 구동회로부의 제1 트랜지스터로 인가하여 구동 오프시키거나 제1 트랜지스터의 게이트 전위를 낮추어 구동시키는 레벨쉬프트부; 레벨쉬프트부의 제어에 따라 구동되어 출력 트랜지스터의 게이트로 고전압전원을 인가하는 제1 트랜지스터 및 제1 트랜지스터와 상보적 구동되어 출력 트랜지스터의 게이트 전위를 낮추어 구동시키는 제2 트랜지스터를 포함하는 구동회로부; 및 기준전압발생부에서 생성된 기준전압을 인가받아 구동되되, 트랜지스터 래치의 트랜지스터 및 제1 트랜지스터가 안정적으로 동작하도록 보호하는 제1 내압보호부 및 출력 트랜지스터가 안정적으로 동작하도록 보호하는 제2 내압보호부를 포함하는 내압보호부; 를 포함하여 이루어지는 출력 구동회로가 제안된다.
본 발명의 또 하나의 실시예에 따르면, 레벨쉬프트부의 트랜지스터 래치는 고전압전원단에 소스 전극 연결된 P채널의 제3 및 제4 트랜지스터로 이루어지되, 상기 제4 트랜지스터의 게이트가 상기 제3 트랜지스터의 드레인에, 상기 제3 트랜지스터의 게이트가 상기 제4 트랜지스터의 드레인 및 상기 제1 트랜지스터의 게이트에 각각 연결되고, 레벨쉬프트부는: 입력단의 입력을 반전시키는 제1 인버터; 입력단의 입력에 따라 구동하며 제4 트랜지스터의 게이트 전위를 낮추는 N채널의 제5 트랜지스터; 및 제1 인버터의 반전출력에 의한 입력에 따라 구동하며 제1 트랜지스터의 게이트 전위를 낮추어 구동시키는 N채널의 제6 트랜지스터; 를 더 포함하고 있다.
또 하나의 실시예에서, 구동회로부는 제1 인버터의 출력을 입력받아 반전시키는 제2 인버터를 더 포함하고, 구동회로부의 제1 트랜지스터는 제6 트랜지스터의 구동에 따라 게이트 전위가 낮아지며 구동되고 구동에 따라 소스 전극에 연결된 고전압전원을 출력 트랜지스터의 게이트로 인가하여 출력 트랜지스터의 구동을 오프시키는 P채널 트랜지스터이고, 구동회로부의 제2 트랜지스터는 제1 트랜지스터와 상보적으로 구동되도록 제2 인버터의 출력을 입력받아 구동되며 구동에 따라 출력 트랜지스터의 게이트 전위를 저전압전원으로 빼내어 낮추는 N채널 트랜지스터일 수 있다.
다른 또 하나의 실시예에서, 제1 내압보호부는: 기준전압을 인가받아 구동되어, 소스 전극에 연결된 제4 트랜지스터의 게이트의 전위를 낮추도록 드레인 전극에 연결된 제5 트랜지스터로 빼내는 P채널의 제7 트랜지스터; 및 기준전압을 인가받아 구동되어, 소스 전극에 연결된 제1 및 제 3 트랜지스터들의 게이트의 전위를 낮추도록 드레인 전극에 연결된 제6 트랜지스터로 빼내는 P채널의 제8 트랜지스터; 를 포함하고 있다. 또한, 제2 내압보호부는 기준전압을 인가받아 구동되어 소스 전극에 연결된 출력 트랜지스터의 게이트 전위를 낮추도록 드레인 전극에 연결된 제2 트랜지스터로 빼내는 P채널의 제9 트랜지스터를 포함하고 있다.
본 발명의 또 하나의 실시예에 따르면, 기준전압발생부는 고전압전원단에 연결된 제너다이오드를 포함하고 있다.
다른 또 하나의 실시예에 따르면, 기준전압발생부는 고전압전원단에 다수 직렬 연결된 P채널 MOSFET을 포함하고 있다.
또 다른 하나의 실시예에 따르면, 기준전압발생부는 고전압전원단에 다수 직렬 연결된 N채널 MOSFET을 포함하고 있다.
또한, 본 발명의 또 하나의 실시예에 따르면, 출력 트랜지스터는 구동회로부의 제2 트랜지스터의 구동에 따라 구동되어 고전압전원을 출력하는 P채널 MOSFET 또는 P채널 LDMOS 트랜지스터일 수 있다.
또한, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 고전압전원단에 소스 전극이 연결되며 구동에 따라 드레인 전극을 통해 고전압전원을 출력하는 P채널 출력 트랜지스터; P채널 출력 트랜지스터와 상보적으로 동작하되, 구동에 따라 P채널 출력 트랜지스터의 드레인 전극과 연결된 드레인 전극으로부터 소스 전극이 연결된 저전압전원단으로 전원을 출력하는 N채널 출력 트랜지스터; 및 상보적 스위칭 동작에 따라 P채널 및 N채널 출력 트랜지스터 각각을 구동하는 전술한 실시예들 중의 어느 하나에 따른 출력 구동회로; 를 포함하여 이루어지는, 트랜지스터 출력회로가 제안된다.
본 발명의 또 하나의 실시예에 따르면, 제2 트랜지스터의 구동에 따라 P채널 출력 트랜지스터가 구동되고, 제2 트랜지스터의 구동을 위한 입력단의 입력과 상보적인 입력에 따라 N채널 출력 트랜지스터가 구동된다.
본 발명의 실시예에 따라, 레벨쉬프트를 구비하고, 출력 트랜지스터의 게이트에 소스-드레인 사이의 항복전압보다 작지만 게이트-소스간의 항복전압보다 큰 고전압이 인가되는 경우에 안정적으로 동작할 수 있는 출력 구동회로 및 트랜지스터 출력회로를 얻을 수 있다.
또한, 본 발명의 실시예에 따라, 높은 주파수동작에서도 안정적인 동작을 수행하고, 나아가 낮은 소비전류로도 안정적인 동작을 수행하는 레벨쉬프트를 구비한 출력 구동회로 및 트랜지스터 출력회로를 얻을 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 출력 구동회로를 개략적으로 나타낸 블럭도이다.
도 2a 내지 2c는 본 발명의 하나의 실시예에 따른 출력 구동회로를 포함하는 트랜지스터 출력회로를 나타내는 회로도이다.
도 3은 본 발명의 하나의 실시예에 따른 출력 구동회로의 시뮬레이션 결과를 나타내는 그래픽이다.
도 4는 본 발명의 또 하나의 실시예에 따른 출력 구동회로의 시뮬레이션 결과를 나타내는 그래픽이다.
도 5는 종래의 출력 구동회로를 개략적으로 나타내는 도면이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 중복되거나 발명의 의미를 한정적으로 해석되게 할 수 있는 부가적인 설명은 생략될 수 있다.
구체적인 설명에 앞서, 본 명세서에서 하나의 구성요소가 다른 구성요소와 '직접 연결' 또는 '직접 결합' 등으로 언급되지 않는 이상, 단순히 '연결' 또는 '결합' 등으로 언급된 경우에는 '직접적으로' 연결 또는 결합될 수 있고, 나아가 그들 사이에 또 다른 구성요소가 삽입되어 연결 또는 결합되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하지 않고 해석상 모순되거나 명백하게 다르게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다.
본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 특징이나 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
우선, 본 발명의 제1 실시예에 따른 출력 구동회로를 도면을 참조하여 구체적으로 살펴본다.
도 1은 본 발명의 하나의 실시예에 따른 출력 구동회로를 개략적으로 나타낸 블럭도이고, 도 2a 내지 2c는 본 발명의 하나의 실시예에 따른 출력 구동회로를 포함하는 트랜지스터 출력회로를 나타내는 회로도이다. 도 3은 본 발명의 하나의 실시예에 따른 출력 구동회로의 시뮬레이션 결과를 나타내는 그래픽이고, 도 4는 본 발명의 또 하나의 실시예에 따른 출력 구동회로의 시뮬레이션 결과를 나타내는 그래픽이다.
도 1, 2a, 2b 및/또는 2c를 참조하여 본 발명의 실시예에 따른 출력 구동회로(10)를 살펴본다. 도 1, 2a, 2b 및/또는 2c를 참조하면, 출력 구동회로(10)는 기준전압발생부(110), 레벨쉬프트부(130), 구동회로부(150) 및 내압보호부(170)를 포함하고 있다.
구체적으로, 기준전압발생부(110)는 고전압전원(VDD)과 일정한 전압차를 갖는 기준전압(VRF)을 생성시킨다. 본 실시예에서 기준전압(VRF)은 레벨쉬프트부(130), 구동회로부(150) 및 출력 트랜지스터에서의 트랜지스터를 보호하기 위한 내압보호부(170)를 구동시키기 위한 구동전압으로, 고전압전원보다 작은 전압이다.
도 2a, 2b 및/또는 2c를 참조하면, 하나의 예에서, 고전압전원 VDD - 기준전압 VRF인 전압차는 레벨쉬프트부(130)의 트랜지스터 래치(130a)를 형성하는 트랜지스터, 예컨대 P채널 트랜지스터 PM4(134), PM5(135), 그리고 구동회로부(150)의 P채널의 제1 트랜지스터(155) PM6, 그리고 P채널 출력 트랜지스터(30) T1의 소스-게이트 간 항복전압 BVsg보다 작으며, 이들 P채널 트랜지스터, 예컨대 PMOS 트랜지스터들의 소스-게이트 간 정격작동전압(Recommended Operating Voltage) 범위 내의 값을 갖는다.
도 2a를 참조하면, 하나의 실시예에서, 기준전압발생부(110)는 고전압전원단(VDD)에 연결된 제너다이오드(111)를 포함하고 있다. 제너다이오드(111)에 의해 고전압전원과 기준전압이 일정한 전압차를 갖도록 한다.
도 2b를 참조하면, 또 하나의 실시예에서, 기준전압발생부(110)는 고전압전원단에 다수 직렬 연결된 P채널 MOSFET(112)을 포함하고 있고, 도 2c를 참조하면, 또 다른 하나의 실시예에서, 기준전압발생부(110)는 고전압전원단에 다수 직렬 연결된 N채널 MOSFET(113)을 포함하고 있다. 이때, 도 2b 및 2c에서 제너다이오드(111) Z1 대신에 사용된 PMOS 트랜지스터이나 NMOS 트랜지스터들의 게이트-소스가 연결되고 소스와 드레인 사이에 다이오드가 연결되도록 할 수 있다.
다음으로, 계속하여 도 1, 2a, 2b 및/또는 2c를 참조하여 레벨쉬프트부(130)를 살펴본다. 레벨쉬프트부(130)는 트랜지스터 래치(130a)를 포함하고 있다. 도 2a, 2b 및/또는 2c를 참조하면, 레벨쉬프트부(130)는 P채널의 제1 트랜지스터(155)로의 접지기준의 입력신호를 기준전압(VRF)과 고전압전원의 전압(VDD)기준의 제어신호로 변환해준다. 레벨쉬프트부(130)는 입력단의 입력에 따라 고전압전원을 구동회로부(150)의 제1 트랜지스터(155)로 인가하여 구동 오프시키거나 제1 트랜지스터(155)의 게이트 전위를 낮추어 구동시킨다. 예컨대, 입력단의 어느 하나의 입력에 따라 레벨쉬프트부(130)는 고전압전원을 구동회로부(150)의 제1 트랜지스터(155)로 인가하여 구동 오프시키고, 상보적인 다른 입력에 따라 제1 트랜지스터(155)의 게이트 전위를 낮추어 구동시킨다.
도 2a, 2b 및/또는 2c를 참조하여 레벨쉬프트부(130)를 보다 구체적으로 살펴본다. 하나의 실시예에 따르면, 레벨쉬프트부(130)는 제1 인버터(131), 트랜지스터 래치(130a), 제5 트랜지스터(132) 및 제6 트랜지스터(133)를 포함할 수 있다. 이때, 제1 인버터(131)는 입력단의 입력을 반전시킨다. 다음으로 트랜지스터 래치(130a)는 제3 및 제4 트랜지스터(134, 135)를 포함하여 이루어진다. 이때, 제3 및 제4 트랜지스터(134, 135)는 P채널 트랜지스터로 고전압전원단(VDD)에 소스 전극이 연결되어 있다. 제4 트랜지스터(135)의 게이트가 제3 트랜지스터(134)의 드레인에, 제3 트랜지스터(134)의 게이트가 제4 트랜지스터(135)의 드레인 및 제1 트랜지스터(155)의 게이트에 각각 연결되어 래치 구조를 형성하고 있다. 그리고 제5 트랜지스터(132)는 N채널 트랜지스터로, 입력단의 입력에 따라 구동하며, 그 구동에 의해 제4 트랜지스터(135)의 게이트 전위를 낮춘다. 한편, 제6 트랜지스터(133)는 N채널 트랜지스터로서, 제1 인버터(131)의 반전출력에 의한 입력에 따라 구동하며, 그 구동에 의해 제1 트랜지스터(155)의 게이트 전위를 낮추어 구동시킨다. 또한, 제6 트랜지스터(133)는 그 구동에 의해 P채널의 제3 트랜지스터(134)의 게이트 전위를 낮추어 제3 트랜지스터(134)를 구동시킨다.
다음으로 계속하여 도 1, 2a, 2b 및/또는 2c를 참조하여 구동회로부(150)를 구체적으로 살펴본다. 구동회로부(150)는 제1 트랜지스터(155)와 제2 트랜지스터(153)를 포함하고 있다. 그리고 제2 트랜지스터(153)는 제1 트랜지스터(155)와 상보적 구동되며, 그 구동에 의해 출력 트랜지스터의 게이트 전위를 낮추어 출력 트랜지스터를 구동시킨다. 이때, 하나의 예에서, 출력 트랜지스터는 P채널 트랜지스터(30)일 수 있다. 나아가, 더 구체적인 하나의 예에서, 출력 트랜지스터는 P채널 MOSFET 또는 P채널 LDMOS(Lateral Double Diffused Metal Oxide Semiconductor) 트랜지스터일 수 있다. 이때, P채널 출력 트랜지스터(30)는 구동회로부(150)의 제2 트랜지스터(153)의 구동에 따라 구동되어 고전압전원을 출력한다.
도 2a, 2b 및/또는 2c를 참조하여, 구동회로부(150)를 보다 구체적으로 살펴본다.
또 하나의 실시예에서, 구동회로부(150)는 제2 인버터(151), 제1 트랜지스터(155) 및 제2 트랜지스터(153)를 포함하고 있다. 이때, 제2 인버터(151)는 레벨쉬프트부(130)의 제1 인버터(131)의 출력을 입력받아 반전시킨다. 그리고 제1 트랜지스터(155)는 P채널 트랜지스터로서, 레벨쉬프트부(130)의 제6 트랜지스터(133)의 구동에 따라 게이트 전위가 낮아지며 구동된다. 제1 트랜지스터(155)는 그 구동에 따라 소스 전극에 연결된 고전압전원을 출력 트랜지스터의 게이트로 인가하여 출력 트랜지스터의 구동을 오프시킨다. 제1 트랜지스터(155)는 레벨쉬프트부(130)의 제어에 따라 구동되어 출력 트랜지스터의 게이트로 고전압전원을 인가한다. 즉, P채널의 제1 트랜지스터(155)는 레벨쉬프트부(130)의 출력을 입력으로 하고 출력 트랜지스터 T1의 게이트에 연결되어 출력 트랜지스터 T1을 오프시킨다. 한편, 제2 트랜지스터(153)는 N채널 트랜지스터로서, 제1 트랜지스터(155)와 상보적으로 구동되도록 제2 인버터(151)의 출력을 입력받아 구동된다. 이때, 제2 트랜지스터(153)는 그 구동에 따라 출력 트랜지스터의 게이트 전위를 저전압전원으로 빼내어 낮추는 역할을 한다. 즉, N채널 제2 트랜지스터(153)는 P채널 출력 트랜지스터 T1의 소스-게이트 커패시턴스을 저전압전원(VSS)으로 방전시켜주는 경로를 제공하고 출력 트랜지스터 T1을 온 시켜준다.
그리고 계속하여, 도 1, 2a, 2b 및/또는 2c를 참조하여 내압보호부(170)를 구체적으로 살펴본다. 내압보호부(170)는 제1 내압보호부(171)와 제2 내압보호부(173)를 포함하여 이루어진다. 제1 내압보호부(171)는 기준전압발생부(110)에서 생성된 기준전압을 인가받아 구동되되, 트랜지스터 래치(130a)의 트랜지스터 및 제1 트랜지스터(155)가 안정적으로 동작하도록 보호한다. 하나의 예에서, 제1 내압보호부(171)는 고전압전원 VDD에 연결된 예컨대 PMOS 트랜지스터들인 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 및 제1 트랜지스터(155) PM6의 소스-게이트 간 소스-게이트 간 항복전압 BVsg을 보호하기 위한 것으로 P채널 트랜지스터, 예컨대 PMOS 트랜지스터로 이루어지며, 레벨쉬프트부(130)의 트랜지스터 래치(130a)의 P채널 트랜지스터와 N채널의 제5 및 제6 트랜지스터(133) 사이에 연결된다. 또한, 제2 내압보호부(173)는 출력 트랜지스터 T1의 소스-게이트 간 항복전압 BVsg을 보호하기 위해 출력 트랜지스터 T1을 온 시켜주는 N채널, 예컨대 NMOS의 제2 트랜지스터(153)의 드레인과 출력 트랜지스터 T1의 게이트 사이에 연결되어 있다.
도 2a, 2b 및/또는 2c를 참조하여, 구체적으로 살펴보면, 하나의 실시예에서, 제1 내압보호부(171)는 제7 트랜지스터(171a) 및 제8 트랜지스터(171b)를 포함하고 있다. 이때, 제7 트랜지스터(171a)는 P채널 트랜지스터로서, 기준전압을 인가받아 구동되어, 소스 전극에 연결된 제4 트랜지스터(135)의 게이트의 전위를 낮추도록 드레인 전극에 연결된 제5 트랜지스터(132)로 전류를 빼낸다. 또한, 제8 트랜지스터(171b)는 P채널 트랜지스터로서, 기준전압을 인가받아 구동되어, 소스 전극에 연결된 제1 및 제 3 트랜지스터들의 게이트의 전위를 낮추도록 드레인 전극에 연결된 제6 트랜지스터(133)로 전류를 빼내는 역할을 한다.
다음으로, 제2 내압보호부(173)를 살펴본다. 제2 내압보호부(173)는 제1 트랜지스터(155) 및 출력 트랜지스터가 안정적으로 동작하도록 보호한다.
이때, 도 2a, 2b 및/또는 2c를 참조하여, 구체적으로 살펴보면, 하나의 실시예에서, 제2 내압보호부(173)는 P채널의 제9 트랜지스터(173)를 포함하고 있다. 제9 트랜지스터(173)는 기준전압을 인가받아 구동되어 소스 전극에 연결된 출력 트랜지스터의 게이트 전위를 낮추도록 드레인 전극에 연결된 제2 트랜지스터(153)로 전류를 빼낸다.
다음으로, 도 2a, 2b 및/또는 2c를 참조하여, 본 발명의 실시예에 따른 회로의 동작을 구체적으로 살펴본다.
먼저, 입력단의 입력신호 IN은 로우(low) = 0V, 하이(high) = 5V의 신호값을 갖는다. 입력신호 IN = 0V일 때, 제5 트랜지스터(132) NM1은 오프되고, 제1 인버터(131) INV1의 출력값은 5V가 되어 제6 트랜지스터(133) NM2을 온 시킨다. 제6 트랜지스터(133) NM2가 온이 되면, 제3 트랜지스터(134) PM4의 게이트 전위가 낮아져 제3 트랜지스터(134) PM4가 온이 되고 제4 트랜지스터(135) PM5의 게이트 전위가 높아져 제4 트랜지스터(135)가 오프된다. 또 제6 트랜지스터(133) NM2가 온이 되면 구동회로부(150)의 제1 트랜지스터(155) PM6의 게이트 전위도 낮아져 제1 트랜지스터(155) PM6이 온이 된다. 이때, 제1 트랜지스터(155) PM6은 출력 트랜지스터 T1의 게이트 전위를 고전압전원(VDD)까지 끌어올려 출력 트랜지스터 T1을 오프시킨다.
반대로, 입력단의 입력신호 IN이 IN = 5V일 때, 제5 트랜지스터(132) NM1이 온이 되고, 제1 인버터(131) INV1의 출력이 0V가 되므로 제6 트랜지스터(133) NM2는 오프된다. 제5 트랜지스터(132) NM1이 온이 되면 제4 트랜지스터(135) PM5의 게이트 전위가 낮아지고 제4 트랜지스터(135) PM5가 온되어 제3 트랜지스터(134) PM4와 구동회로부(150)의 제1 트랜지스터(155) PM6의 게이트 전위를 고전압전원(VDD)까지 올려 제3 트랜지스터(134) PM4와 제1 트랜지스터(155) PM6을 오프시킨다. 이때, 제1 인버터(131) INV1의 출력이 0V이므로 구동회로부(150)의 제2 인버터(151) INV2의 출력은 5V가 되어 구동회로부(150)의 제2 트랜지스터(153) NM3을 온시킨다. 제2 트랜지스터(153) NM3이 온이 되면 출력 트랜지스터 T1의 게이트 전위가 낮아져 출력 트랜지스터 T1을 온시키고 출력단(OUT)에 고전압전원(VDD)의 파워를 전달하게 된다. 이때, 도 2a, 2b 및/또는 2c에서의 N채널 출력 트랜지스터 T2는 입력신호 IN을 다단 인버터를 통해 P채널 출력 트랜지스터 T1과 반대로 동작을 한다. 즉, P채널 출력 트랜지스터 T1이 오프일 때, N채널 출력 트랜지스터 T2는 온이 되고, P채널 출력 트랜지스터 T1이 온일 때, N채널 출력 트랜지스터 T2는 오프가 된다.
또한, 이때, 내압보호부(170)를 형성하는 제7 내지 9 트랜지스터(171a, 171b, 173) PM1, PM2, PM3는 고전압전원(VDD)에 연결되어 있는 트랜지스터 래치(130a)의 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 그리고 구동회로부(150)의 제1 트랜지스터(155) PM6, 그리고 출력 트랜지스터 T1의 소스-게이트 전압이 안정적인 영역에서 동작하도록 보호해주는 역할을 한다. 이때, 트랜지스터 래치(130a)의 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 그리고 구동회로부(150)의 제1 트랜지스터(155) PM6, 그리고 출력 트랜지스터 T1에 걸리는 최대 소스-게이트 간 전압은 다음과 같다.
Vsg,pm4 = VDD - VRF - Vth,pm2
Vsg,pm5 = VDD - VRF - Vth,pm1
Vsg,pm6 = VDD - VRF - Vth,pm2
Vsg,T1 = VDD - VRF - Vth,pm3
Vsg,pm4은 제3 트랜지스터(134) PM4의 소스-게이트 간 전압, Vsg,pm5는 제4 트랜지스터(135) PM5의 소스-게이트 간 전압, Vsg,pm6는 제1 트랜지스터(155) PM6의 소스-게이트 간 전압, Vsg,T1는 출력 트랜지스터 T1의 소스-게이트 간 전압이고, VDD는 고전압전원의 전압, VRF는 기준전압, Vth,pm2는 제8 트랜지스터(171b) PM2의 문턱전압, Vth,pm1는 제7 트랜지스터(171a) PM1의 문턱전압, Vth,pm2는 제8 트랜지스터(171b) PM2의 문턱전압, Vth,pm3는 제9 트랜지스터(173) PM3의 문턱전압이다.
이들 최대 소스-게이트 간 전압 값들은 VDD - VRF 의 값보다 Vth만큼 작으며 VDD - VRF 가 PMOS 트랜지스터인 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 그리고 출력 트랜지스터 T1의 소스-게이트 간 항복전압 BVsg보다 작고 소스-게이트 간 정격작동전압(Recommended Operating Voltage) 범위 내로 설정이 되어 있다. 그러므로 PMOS 트랜지스터인 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 그리고 출력 트랜지스터 T1이 스위칭동작을 할 때에 소스-게이트 간에 스트레스을 주지 않고 안정적인 동작영역을 확보해 줄 수 있다.
또한, 이때, 구동회로부(150)의 제1 트랜지스터(155) PM6 및 제2 트랜지스터(153) NM3은 동작시 큰 포화전류(Saturation current)로 출력 트랜지스터 T1을 온/오프 시키기 때문에 높은 주파수에서의 동작이 용이할 수 있다. 또한, 출력 트랜지스터 T1의 스위칭동작 시 출력 트랜지스터 T1의 게이트 전압을 충방전하는 전류 이외에 출력 트랜지스터 T1을 온 또는 오프 상태로 유지 시 소비전류가 흐리지 않으므로 저소비전력설계에 매우 용이할 수 있다.
도 3을 참조하여, 본 발명의 실시예에 따른 시뮬레이션결과를 살펴본다.
도 3은 도 2a에서의 실시예에 따른 회로의 시뮬레이션 결과를 나타내는 파형이다. 고전압전원(VDD)으로 VDD = 20V를 인가하고, 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 및 제1 트랜지스터(155) PM6의 정격작동전압(Recommended Operating Voltage)으로, 소스-게이트간 전압 Vsg ≤ 12V, 소스-드레인 간 전압 Vsd ≤ 8V 인 PMOS 트랜지스터와, 출력 트랜지스터 T1 정격작동전압으로, 소스-게이트간 전압 Vsg ≤ 5V, 소스-드레인 간 전압 Vsd ≤ 50V P채널-LDMOS로 구성된 회로를 시뮬레이션하였다.
파형 /VDD는 고전압전원 파형, 파형 /VRF1은 기준전압 파형, 파형 /IN은 입력신호, 파형 /vg4_vg6는 제3 트랜지스터(134) PM4의 게이트 전압과 제1 트랜지스터(155) PM6의 게이트 전압, 파형 /vg5는 제4 트랜지스터(135) PM5의 게이트 전압, 파형 /vg_T1은 출력 트랜지스터 T1의 게이트 전압을 나타낸다.
도 3을 살펴보면, 고전압전원(VDD)과 연결되어 있는 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 그리고 출력 트랜지스터 T1의 소스-게이트 간 정격작동전압이 인가된 고전압전원 VDD=20V보다 작음을 알 수 있다.
또한, 기준전압 VRF = 14.17V인 경우, 고전압전원과 기준전압과의 전압차는 VDD - VRF = 5.83V가 되며 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 및 출력 트랜지스터 T1의 소스-게이트 간 최대전압의 시뮬레이션 결과는 다음과 같다.
Vsg,pm4 = vg4_vg6 = 5.38V
Vsg,pm5 = vg5 = 5.64V
Vsg,pm6 = vg4_vg6 = 5.38V
Vsg,T1 = vg_T1 = 4.91V
이 소스-게이트 간 최대전압 값들은 모두 각 PMOS 트랜지스터소자의 정격작동전압 범위를 만족하므로 PMOS 트랜지스터에 전압 스트레스없이 안정적으로 동작함을 알 수 있다.
도 4를 참조하여, 본 발명의 실시예에 따른 다른 시뮬레이션결과를 살펴본다. 도 4는 도 2a에서의 실시예에 따른 회로에서 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 및 출력 트랜지스터 T1을 도 3에서 적용한 소자와 다른 소자를 적용한 예로, 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 및 출력 트랜지스터 T1의 정격작동전압으로 소스-게이트간 전압 Vsg ≤ 12V, 소스-드레인 간 전압 Vsd ≤ 50V P채널-LDMOS로 구성된 회로를 시뮬레이션하였다.
이때, 기준전압 VRF = 8.676V인 경우로, 고전압전원과 기준전압과의 전압차는 VDD - VRF = 11.32V가 되며 제3 및 제4 트랜지스터(134, 135) PM4, PM5, 제1 트랜지스터(155) PM6, 및 출력 트랜지스터 T1의 소스-게이트 간 최대전압의 시뮬레이션 결과는 다음과 같다.
Vsg,pm4 = vg4_vg6 = 10.75V
Vsg,pm5 = vg5 = 10.79V
Vsg,pm6 = vg4_vg6 = 10.75V
Vsg,T1 = vg_T1 = 10.31V
이 소스-게이트 간 최대전압 값들은 모두 각 PMOS 트랜지스터소자의 정격작동전압 범위를 만족하므로 PMOS 트랜지스터에 전압 스트레스없이 안정적으로 동작함을 알 수 있다.
도 3 및 4의 시뮬레이션은 고전압전원 VDD = 20V을 인가한 결과이지만, 출력 트랜지스터 T1의 소스-드레인 간 전압 Vsd의 정격작동전압과 소스-드레인간 항복전압 BVsd에 의해 더 높은 전압을 인가하여도 동작할 수 있다.
다음으로, 본 발명의 제2 실시예에 따른 트랜지스터 출력회로를 도면을 참조하여 살펴본다.
도 2a, 2b 및/또는 2c는 본 발명의 하나의 실시예에 따른 트랜지스터 출력회로를 나타내는 회로도이다.
본 실시예에 따른 트랜지스터 출력회로는 P채널 출력 트랜지스터(30), N채널 출력 트랜지스터(40) 및 출력 구동회로(10)를 포함하고 있다. 이때, 출력 구동회로(10)는 앞선 제1의 실시예에 따른 출력 구동회로(10)이다. 따라서 본 실시예들을 설명함에 있어서, 앞선 출력 구동회로(10)의 실시예들이 참조될 것이고, 그에 따라 중복되는 설명은 생략하기로 한다.
도 2a, 2b 및/또는 2c를 참조하면, P채널 출력 트랜지스터(30)는 고전압전원단(Vdd)에 소스 전극이 연결되며 구동에 따라 드레인 전극을 통해 고전압전원(Vdd)을 출력한다. 이때, 앞선 실시예에 따른 출력 구동회로(10)가 P채널 출력 트랜지스터(30)를 구동시킨다.
N채널 출력 트랜지스터(40)는 P채널 출력 트랜지스터(30)와 상보적으로 동작한다. 즉, P채널 출력 트랜지스터(30)를 구동시키는 신호는 출력 구동회로(10)에서 출력되는 구동신호 DT이고, N채널 출력 트랜지스터(40)는 P채널 출력 트랜지스터(30)의 구동신호 DT와 출력 구동회로(10)에서 출력되는 상보적인 구동신호
Figure 112013047871500-pat00007
에 의해 구동될 수 있다. N채널 출력 트랜지스터(40)는 그의 구동에 따라 P채널 출력 트랜지스터(30)의 드레인 전극과 연결된 드레인 전극으로부터 소스 전극이 연결된 저전압전원단으로 전원을 출력한다. 이때, 앞선 실시예에 따른 출력 구동회로(10)가 P채널 출력 트랜지스터(30)를 구동시키는 것과 상보적으로 N채널 출력 트랜지스터(40)를 구동시키게 된다.
하나의 실시예에 따르면, 출력 구동회로(10)의 구동회로부(150)의 제2 트랜지스터(153)의 구동에 따라 P채널 출력 트랜지스터가 구동되고, 제2 트랜지스터(153)의 구동을 위한 입력단의 입력과 상보적인 입력에 따라 N채널 출력 트랜지스터(40)가 구동된다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10 : 출력 구동회로
30 : P채널 출력 트랜지스터 40 : N채널 출력 트랜지스터
110 : 기준전압발생부 111 : 제너다이오드
112 : P채널 MOSFET 113 : N채널 MOSFET
130 : 레벨쉬프트부 130a : 트랜지스터 래치
131 : 제1 인버터 132 : 제5 트랜지스터
133 : 제6 트랜지스터 134 : 제3 트랜지스터
135 : 제4 트랜지스터
150 : 구동회로부 151 : 제2 인버터
153 : 제2 트랜지스터 155 : 제1 트랜지스터
170 : 내압보호부 171 : 제1 내압보호부
171a : 제7 트랜지스터 171b : 제8 트랜지스터
173 : 제2 내압보호부 또는 제9 트랜지스터

Claims (10)

  1. 고전압전원과 일정한 전압차를 갖는 기준전압을 생성시키는 기준전압발생부;
    트랜지스터 래치를 포함하며, 입력단의 입력에 따라 상기 고전압전원을 구동회로부의 제1 트랜지스터로 인가하여 구동 오프시키거나 상기 제1 트랜지스터의 게이트 전위를 낮추어 구동시키는 레벨쉬프트부;
    상기 레벨쉬프트부의 제어에 따라 구동되어 출력 트랜지스터의 게이트로 상기 고전압전원을 인가하는 제1 트랜지스터 및 상기 제1 트랜지스터와 상보적 구동되어 상기 출력 트랜지스터의 게이트 전위를 낮추어 구동시키는 제2 트랜지스터를 포함하는 구동회로부; 및
    상기 기준전압발생부에서 생성된 기준전압을 인가받아 구동되되, 상기 트랜지스터 래치의 트랜지스터 및 상기 제1 트랜지스터가 안정적으로 동작하도록 보호하는 제1 내압보호부 및 상기 출력 트랜지스터가 안정적으로 동작하도록 보호하는 제2 내압보호부를 포함하는 내압보호부; 를 포함하여 이루어지는 출력 구동회로.
  2. 청구항 1에 있어서,
    상기 레벨쉬프트부의 상기 트랜지스터 래치는 고전압전원단에 소스 전극 연결된 P채널의 제3 및 제4 트랜지스터로 이루어지되, 상기 제4 트랜지스터의 게이트가 상기 제3 트랜지스터의 드레인에, 상기 제3 트랜지스터의 게이트가 상기 제4 트랜지스터의 드레인 및 상기 제1 트랜지스터의 게이트에 각각 연결되고,
    상기 레벨쉬프트부는:
    상기 입력단의 입력을 반전시키는 제1 인버터;
    상기 입력단의 입력에 따라 구동하며 상기 제4 트랜지스터의 게이트 전위를 낮추는 N채널의 제5 트랜지스터; 및
    상기 제1 인버터의 반전출력에 의한 입력에 따라 구동하며 상기 제1 트랜지스터의 게이트 전위를 낮추어 구동시키는 N채널의 제6 트랜지스터; 를 더 포함하는 것을 특징으로 하는 출력 구동회로.
  3. 청구항 2에 있어서,
    상기 구동회로부는 상기 제1 인버터의 출력을 입력받아 반전시키는 제2 인버터를 더 포함하고,
    상기 구동회로부의 제1 트랜지스터는 상기 제6 트랜지스터의 구동에 따라 게이트 전위가 낮아지며 구동되고 구동에 따라 소스 전극에 연결된 상기 고전압전원을 상기 출력 트랜지스터의 게이트로 인가하여 상기 출력 트랜지스터의 구동을 오프시키는 P채널 트랜지스터이고,
    상기 구동회로부의 제2 트랜지스터는 상기 제1 트랜지스터와 상보적으로 구동되도록 상기 제2 인버터의 출력을 입력받아 구동되며 구동에 따라 상기 출력 트랜지스터의 게이트 전위를 저전압전원으로 빼내어 낮추는 N채널 트랜지스터인 것을 특징으로 하는 출력 구동회로.
  4. 청구항 2에 있어서,
    상기 제1 내압보호부는: 상기 기준전압을 인가받아 구동되어, 소스 전극에 연결된 상기 제4 트랜지스터의 게이트의 전위를 낮추도록 드레인 전극에 연결된 상기 제5 트랜지스터로 빼내는 P채널의 제7 트랜지스터; 및 상기 기준전압을 인가받아 구동되어, 소스 전극에 연결된 상기 제1 및 제 3 트랜지스터들의 게이트의 전위를 낮추도록 드레인 전극에 연결된 상기 제6 트랜지스터로 빼내는 P채널의 제8 트랜지스터; 를 포함하고,
    상기 제2 내압보호부는 상기 기준전압을 인가받아 구동되어 소스 전극에 연결된 상기 출력 트랜지스터의 게이트 전위를 낮추도록 드레인 전극에 연결된 상기 제2 트랜지스터로 빼내는 P채널의 제9 트랜지스터를 포함하는,
    출력 구동회로.
  5. 청구항 1에 있어서,
    상기 기준전압발생부는 고전압전원단에 연결된 제너다이오드를 포함하여 이루어지는,
    출력 구동회로.
  6. 청구항 1에 있어서,
    상기 기준전압발생부는 고전압전원단에 다수 직렬 연결된 P채널 MOSFET을 포함하여 이루어지는,
    출력 구동회로.
  7. 청구항 1에 있어서,
    상기 기준전압발생부는 고전압전원단에 다수 직렬 연결된 N채널 MOSFET을 포함하여 이루어지는,
    출력 구동회로.
  8. 청구항 1 내지 7 중의 어느 하나의 청구항에 있어서,
    상기 출력 트랜지스터는 상기 구동회로부의 제2 트랜지스터의 구동에 따라 구동되어 상기 고전압전원을 출력하는 P채널 MOSFET 또는 P채널 LDMOS 트랜지스터인,
    출력 구동회로.
  9. 고전압전원단에 소스 전극이 연결되며 구동에 따라 드레인 전극을 통해 고전압전원을 출력하는 P채널 출력 트랜지스터;
    상기 P채널 출력 트랜지스터와 상보적으로 동작하되, 구동에 따라 상기 P채널 출력 트랜지스터의 드레인 전극과 연결된 드레인 전극으로부터 소스 전극이 연결된 저전압전원단으로 전원을 출력하는 N채널 출력 트랜지스터; 및
    상보적 스위칭 동작에 따라 상기 P채널 및 N채널 출력 트랜지스터 각각을 구동하는 청구항 1 내지 7 중의 어느 하나의 청구항에 따른 출력 구동회로; 를 포함하여 이루어지는,
    트랜지스터 출력회로.
  10. 청구항 9에 있어서,
    상기 제2 트랜지스터의 구동에 따라 상기 P채널 출력 트랜지스터가 구동되고,
    상기 제2 트랜지스터의 구동을 위한 상기 입력단의 입력과 상보적인 입력에 따라 상기 N채널 출력 트랜지스터가 구동되는,
    트랜지스터 출력회로.
KR1020110079171A 2011-08-09 2011-08-09 출력 구동회로 및 트랜지스터 출력회로 KR101343186B1 (ko)

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