KR100302610B1 - 고전압 구동 회로 - Google Patents

고전압 구동 회로 Download PDF

Info

Publication number
KR100302610B1
KR100302610B1 KR1019990018440A KR19990018440A KR100302610B1 KR 100302610 B1 KR100302610 B1 KR 100302610B1 KR 1019990018440 A KR1019990018440 A KR 1019990018440A KR 19990018440 A KR19990018440 A KR 19990018440A KR 100302610 B1 KR100302610 B1 KR 100302610B1
Authority
KR
South Korea
Prior art keywords
voltage
output
pmos transistor
source
drain
Prior art date
Application number
KR1019990018440A
Other languages
English (en)
Other versions
KR20000074468A (ko
Inventor
이성수
Original Assignee
김영환
현대반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체 주식회사 filed Critical 김영환
Priority to KR1019990018440A priority Critical patent/KR100302610B1/ko
Publication of KR20000074468A publication Critical patent/KR20000074468A/ko
Application granted granted Critical
Publication of KR100302610B1 publication Critical patent/KR100302610B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

본 발명은 고전압 구동 회로에 관한 것으로, 종래 기술에 있어서 얇은 옥사이드 소자를 이용한 고전압 구동 회로를 구성하는 경우, 고전원전압과 접지전압사이에 직접 전류 패스(direct current path)가 형성됨에 따라 대기전류(standby current)가 흘러 약 40∼60개의 전압 레벨 이동회로를 사용하는 플라즈마 디스플래이 패널 구동 회로와 같은 고전원 집적회로에 적용시 상기 대기 전류가 약 4∼6mA정도가 소모되며, 사용되는 고전원전압의 레벨이 100V이상 됨에 따라 상기 대기 전류를 통해 약 400∼600mW의 전력이 소모되는 문제점이 있었다. 또한, 두꺼운 옥사이드 소자를 이용한 고전압 구동 회로의 경우, 피모스 트랜지스터에 게이트-소오스간에 인가되는 고전원전압에 의해 출력 전류가 변동됨에 따라 게이트의 전압이 낮아지면서 고출력전압이 상승하는 과정에서 게이트와 드레인사이의 기생 커패시턴스(parasitic capacitance)에 의한 밀러 효과(miller effect)의 영향으로 상기 고출력전압이 지연되어 출력됨과 아울러 피타입 전력 디바이스의 문턱전압이 높기 때문에 고전원전압이 이보다 낮아지면 상기 고전압 구동회로가 동작하지 않는 문제점이 있었다. 그리고, 저전압 소자만으로 구성한 경우, 저전압소자의 로직레벨이 5V임에 따라 브레이크 다운(breakdown)이 발생되지 않고 수백V의 고출력전압을 출력할 수 없는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 얇은 게이트 옥사이드 전력 소자만을 사용하면서 대기전류의 흐름을 제거함으로써, 고전압 집적회로에 적용시 공정을 단순화시킴과 아울러 소모 전력을감소시키고, 또한, 출력전압의 지연을 최소화하여 고속으로 동작하는 시스템에 적용 가능한 효과가 있다.

Description

고전압 구동 회로{HIGH VOLTAGE DRIVING CIRCUIT}
본 발명은 고전압 구동 회로에 관한 것으로, 특히 고전원전압을 공급하는 고전압 구동 회로에 있어서 얇은 게이트 옥사이드 전력 소자만으로 구성함과 아울러 대기 전류(standby current)의 흐름을 방지함으로써 전력 소모(Static Power Consumption) 및 출력지연을 최소화함과 아울러 공정을 단순화하여 고전압 집적회로(High Voltage Integrated Circuit)에 적합하도록 한 고전압 구동 회로에 관한 것이다.
도 1은 일반적인 고전압 구동 회로도로서, 이에 도시된 바와 같이 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압을 드레인의 고출력전압으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)를 입력받아 이의 전압 레벨을 소정전압레벨로 변환하여 출력하는 전압 레벨 변환부(10)와; 상기 전압 레벨 변환부(10)에서 전압 레벨이 변환된 상기 입력신호(IN2)에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인의 상기 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM1)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 2 내지 도 4를 참조하여 상세히 설명한다.
우선, 고전압 집적회로에서 고출력전압(HVout)은 고전원전압(VDDH)까지 풀업(Pull-Up)해주는 피모스 트랜지스터(PM1)와 접지전압(GND)까지 풀다운(Pull-Down)해주는 엔모스 트랜지스터(NM1)에 의해 접지전압(GND)에서 고전원전압(VDDH)까지 스윙하는고전압 신호이며, 입력신호(IN1)(IN2)는 상기 고출력전압(HVout)의 출력을 제어하기 위한 로직 레벨의 저전압 신호로서, 각각 상기 엔모스 트랜지스터(NM1) 및 피모스 트랜지스터(PM1)의 문턱전압 이상으로 인가되어 이를 도통제어하게 된다.
여기서, 상기 엔모스 트랜지스터(NM1)는 문턱전압이 약 1∼2V정도로 인가됨에 따라 상기 입력신호(IN1)에 의해 도통제어되나, 상기 피모스 트랜지스터(PM1)는 문턱전압의 레벨에 따라 상기 전압 레벨 변환부(10)를 다르게 구성하여 도통제어하게 된다.
여기서, 상기 입력신호(IN1)(IN2)가 모두 고전위이면, 상기 고출력전압(HVout)은 출력되지 않게 되고, 상기 입력신호(IN1)(IN2)가 모두 저전위이면, 상기 고출력전압(HVout)은 하이 임피던스(Hi-Impedance)상태로 플로팅된다.
또한, 상기 고출력전압(HVout)은 상기 입력신호(IN1)가 고전위이면 접지전압(GND)이 출력되나, 상기 입력신호(IN2)가 고전위이면 고전원전압(VDDH)이 출력된다.
여기서, 상기 피모스 트랜지스터(PM1)의 문턱전압이 1∼2V정도로 낮은 경우, 상기 피모스 트랜지스터(PM1)의 게이트 옥사이드 두께가 엔모스 트랜지스터(NM1)와 동일하므로 같은 공정으로 로직 디바이스와 파워 디바이스의 게이트를 동시에 만들수 있다.
그러므로, 도 2와 같이 상기 피모스 트랜지스터로 얇은 옥사이드 소자를 이용한 고전압 구동 회로의 구성은 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압(GND)을 드레인의 고출력전압(HVout)으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)에 의해 도통제어되는 엔모스 트랜지스터(NM2)와; 드레인이 노드(N1)를 통해 상기 엔모스 트랜지스터(NM2)의 드레인에 연결되며 게이트와 소오스로 고전원전압(VDDH)을 공통입력받는 피모스 트랜지스터(PM1)와; 상기 엔모스 트랜지스터(NM2)의 소오스에 게이트와 소오스가 공통연결되며 드레인이 접지된 피모스 트랜지스터(PM2)와; 상기 피모스 트랜지스터(PM1)의 드레인과 소오스에 병렬연결된 제너 다이오드(ZD1)와; 상기 노드(N1)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인의 상기 고출력전압(HVout)으로 출력하는 제3 피모스 트랜지스터로 구성되며, 이를 설명하면 다음과 같다.
우선, 피모스 트랜지스터(PM1)(PM2)는 공핍형 피모스 트랜지스터로 게이트와 소오스가 공통연결되어 있기 때문에 항시 전류 소스(constant current source)로 동작하게 되며, 상기 피모스 트랜지스터(PM2)가 상기 피모스 트랜지스터(PM1)보다 설계 면적이 넓다.
그리고, 입력신호(IN1)를 저전위로 인가함과 동시에 입력신호(IN2)가 전원전압으로 인가하면, 엔모스 트랜지스터(NM1)는 턴온되나 상기 엔모스 트랜지스터(NM2)가 턴오프된다.
따라서, 상기 피모스 트랜지스터(PM1)(PM2)에 전류가 흐르기 시작하게 되며, 상기 피모스 트랜지스터(PM2)의 싸이즈가 상기 피모스 트랜지스터(PM1)보다 크기 때문에 상기 제2 피모스 트랜지스터(PM2)를 통해 흐르는 전류가 상기 피모스 트랜지스터(PM1)를 통해 흐르는 전류보다 크기 때문에 그 차에 해당하는 전류가 제너 다이오드(ZD1)를 통해 흐르게 된다.
따라서, 상기 제너 다이오드(ZD1)를 통해 흐르는 전류에 의해 피모스트랜지스터(PM3)의 게이트로 상기 제너다이오드(ZD1)의 역브레이크 다운 전압(reverse breakdown voltage : Vz)이 인가됨에 따라 상기 피모스 트랜지스터(PM3)가 턴온된다.
또한, 상기 입력신호(IN1)가 접지전압으로 인가되면, 이를 인가받은 상기 엔모스 트랜지스터(NM2)가 턴오프됨에 따라 상기 피모스 트랜지스터(PM3)는 피모스 트랜지스터(PM1)에 의해 고전원전압(VDDH)을 게이트에 인가받아 턴오프됨과 아울러 상기 전원전압으로 인가되는 상기 입력신호(IN1)를 게이트에 인가받은 상기 엔모스 트랜지스터(NM1)가 턴온됨에 따라 상기 고출력전압(HVout)은 접지전압(GND)이 출력된다.
이때, 상기 피모스 트랜지스터(NM3)를 턴오프시키기 위해 게이트에 고전원전압(VDDH)이 인가되나, 이를 턴온시키기 위해서 게이트에 고전원전압(VDDH)에서 전원전압(VDD)을 뺀 전압 레벨이 인가됨에 따라 상기 전압 레벨보다 낮은 전압이 걸리면, 상기 피모스 트랜지스터(PM1)의 게이트 옥사이드에 고전위 전계가 걸려 상기 옥사이드가 파괴된다.
또한, 상기 도 1의 피모스 트랜지스터(PM1)의 문턱전압이 비교적 높은 경우, 즉, 상기 게이트 옥사이드의 두께를 두껍게 한 경우, 상기 피모스 트랜지스터(PM1)를 턴오프시키기 위해 도 3과 같이 고전원전압(VDDH)을 인가하도록 구성하게 된다.
즉, 도 3과 같이 두꺼운 옥사이드 소자를 이용하여 구성한 고전압 구동 회로는 입력신호(IN1)에 의해 도통제어되어 소오스의 접지전압(GND)을 드레인의 고출력전압(HVout)으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)를 반전하여 출력하는 인버터(INV1)와; 소오스가 공통접지되어 각각 상기 입력신호(IN2)와 인버터(INV1)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM2)(NM3)와; 상기 엔모스 트랜지스터(NM3)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인에 노드(N1)를 통해 연결된 상기 엔모스 트랜지스터(NM2)의 드레인으로 출력하는 피모스 트랜지스터(PM1)와; 상기 노드(N1)를 통해 인가되는 상기 엔모스 트랜지스터(NM2)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인을 통해 상기 노드(N1)로 출력하는 피모스 트랜지스터(PM2)와; 상기 노드(N1)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인의 상기 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM3)로 구성되며, 이와 같이 구성된 종래 기술을 설명한다.
우선, 입력신호(IN1)(IN2)로 전원전압(VDD) 및 접지전압(GND)이 인가되면, 인버터(INV1)는 상기 입력신호(IN2)를 반전하여 출력하게 된다.
따라서, 각각 고전위의 상기 입력신호(IN1)와 인버터(INV1)의 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM1)(NM3)는 턴온되나, 상기 저전위의 입력신호(IN2)를 게이트에 인가받은 엔모스 트랜지스터(NM2)는 턴오프된다.
그리고, 상기 엔모스 트랜지스터(NM3)가 턴온됨에 따라 접지전압(GND)을 게이트에 인가받은 피모스 트랜지스터(PM1)가 턴온되어 소오스의 고전원전압(VDDH)을 노드(N1)를 통해 피모스 트랜지스터(NM3)의 게이트로 출력하게 된다.
따라서, 게이트로 고전원전압(VDDH)을 인가받은 피모스 트랜지스터(PM3)가 턴오프됨에 따라 고출력전압(HVOUT)으로 상기 엔모스 트랜지스터(NM1)를 통해접지전압(GND)을 출력하게 된다.
그리고, 상기 입력신호(IN1)(IN2)로 접지전압(GND) 및 전원전압(VDD)이 인가되는 경우, 상기 인버터(INV1)는 상기 입력신호(IN2)를 반전하여 출력하게 되며, 저전위의 상기 입력신호(IN1)와 인버터(INV1)의 출력신호를 게이트에 인가받은 엔모스 트랜지스터(NM1)(NM3)는 턴오프되나, 상기 고전위의 입력신호(IN2)를 게이트에 인가받은 엔모스 트랜지스터(NM2)는 턴온된다.
그리고, 상기 엔모스 트랜지스터(NM2)가 턴온됨에 따라 접지전압(GND)을 노드(N1)를 통해 각각 게이트에 인가받은 상기 피모스 트랜지스터(PM2)(PM3)가 턴온됨에 따라 소오스의 고전원전압(VDDH)을 드레인으로 출력하게 된다.
따라서, 게이트로 고전원전압(VDDH)을 인가받은 상기 피모스 트랜지스터(PM1)가 턴오프되나 상기 엔모스 트랜지스터(NM2)가 턴온됨에 따라 게이트로 접지전압(GND)을 인가받은 상기 피모스 트랜지스터(PM3)를 통해 고출력전압(HVout)으로 고전원전압(VDDH)이 출력된다.
따라서, 상기 엔모스 트랜지스터(NM2)(NM3) 중 하나만 턴온되므로, 이에 따라 상기 피모스 트랜지스터(PM1)(PM2)중 하나 턴온됨에 따라 대기 상태에서 전류가 흐르지 않는다.
그리고, 도 4는 종래 저전압 소자를 사용한 고전압 구동 회로도로서, 이에 도시된 바와 같이 입력신호(IN1)를 반전하여 출력하는 인버터(INV1)와; 소오스가 공통접지되어 각각 상기 입력신호(IN1)와 인버터(INV1)의 출력신호에 의해 도통제어되는 엔모스 트랜지스터(NM1)(NM2)와; 클램프 전압(Vclamp)에 의해 도통제어되어 드레인의상기 엔모스 트랜지스터(NM1)(NM2)의 출력전압을 전달하는 피모스 트랜지스터(PM1)(PM2)와; 상기 엔모스 트랜지스터(NM2)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VCCH)을 상기 피모스 트랜지스터(PM1)의 소오스로 출력하는 피모스 트랜지스터(PM3)와; 상기 엔모스 트랜지스터(NM1)의 드레인 전압에 의해 도통제어되어 소오스의 고전원전압(VCCH)을 드레인을 통해 상기 피모스 트랜지스터(NM2) 및 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM4)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 설명한다.
우선, 클램프 신호(Vclamp)가 저전위로 인가되면, 이를 각각 게이트에 인가받은 피모스 트랜지스터(PM1)(PM2)가 턴온된다.
그리고, 입력신호(IN1)가 저전위로 인가되는 경우, 이를 인버터(INV1)에서 반전하며, 각각 엔모스 트랜지스터(NM1)(NM2)의 게이트로 저전위 입력신호(IN1) 및 상기 인버터(INV1)의 고전위 출력신호가 인가된다.
따라서, 상기 피모스 트랜지스터(PM2) 및 엔모스 트랜지스터(NM2)를 통해 접지전압(GND)을 인가받은 피모스 트랜지스터(PM3)가 턴온되며, 그에 따라 상기 피모스 트랜지스터(PM3)를 통해 고전원전압(VDDH)을 게이트에 인가받은 피모스 트랜지스터(PM4)가 턴오프된다.
이에 고출력전압(HVout)으로 상기 피모스 및 엔모스 트랜지스터(PM2)(NM2)를 통해 접지전압(GND)이 출력된다.
또한, 상기 입력신호(IN1)가 고전위로 인가되는 경우, 상기 엔모스 트랜지스터(NM1)는 턴온되나 상기 엔모스 트랜지스터(NM2)가 턴오프됨에 따라 상기피모스 트랜지스터(PM4)는 턴온된다.
따라서, 상기 피모스 트랜지스터(PM4)를 통해 게이트에 고전원전압(VDDH)을 인가받은 상기 피모스 트랜지스터(PM3)가 턴오프됨에 따라 상기 고출력전압(HVout)으로 상기 피모스 트랜지스터(PM4)를 통해 인가되는 고전원전압(VDDH)이 출력된다.
여기서, 저전압 소자의 크기가 고압 전력 소자보다 아주 작기 때문에 저압 소자로 레벨 변환 기능을 만들면 칩 면적을 크게 줄일 수 있으며, 또한, 모든 소자가 저전압용이므로, 상기 피모스 트랜지스터(PM1)(PM2)가 추가됨에 따라 상기 피모스 트랜지스터(PM3)(PM4)의 드레인과 게이트 사이의 전압이 떨어질 수 있는 한계를 갖게 된다.
따라서, 상기 피모스 트랜지스터(PM1)(PM2)의 게이트는 각각 클램프 전압(Vclamp)에 의해 고정되어 있기 때문에 상기 피모스 트랜지스터(PM1)(PM2)의 게이트와 드레인은 각각 클램프 전압(Vclamp)과 피모스 트랜지스터(PM1)(PM2)의 문턱전압의 합(Vclmap+Vtp)이하로 떨어질 수 없으므로, 상기 클램프 전압(Vclamp)이 전원전압 (VDD)정도의 전압이라면 고전원전압(VDDH)을 2배의 전원전압(VDD)까지 올려도 상기 피모스 트랜지스터(PM3)(PM4)에는 열 전자 효과(hot carrier effect)등의 현상을 일으킬 만큼의 과전은 걸리지 않는다.
상기와 같이 종래의 기술에 있어서 얇은 옥사이드 소자를 이용한 고전압 구동 회로를 구성한 경우, 고전원전압과 접지전압사이에 직접 전류 패스(direct current path)가 형성됨에 따라 대기전류가 흘러 약 40∼60개의 전압 레벨 이동회로를 사용하는 플라즈마 디스플래이 패널 구동 회로와 같은 고전원 집적회로에 적용시 상기 대기 전류가 약 4∼6mA정도가 소모되며, 사용되는 고전원전압의 레벨이 100V이상 됨에 따라 상기 대기 전류를 통해 약 400∼600mW의 전력이 소모되는 문제점이 있었다.
또한, 두꺼운 옥사이드 소자를 이용한 고전압 구동 회로의 경우, 피모스 트랜지스터에 게이트-소오스간에 인가되는 고전원전압에 의해 출력 전류가 변동됨에 따라 게이트의 전압이 낮아지면서 고출력전압이 상승하는 과정에서 게이트와 드레인사이의 기생 커패시턴스(parasitic capacitance)에 의한 밀러 효과(miller effect)의 영향으로 상기 고출력전압이 지연되어 출력됨과 아울러 피타입 전력 디바이스의 문턱전압이 높기 때문에 고전원전압이 이보다 낮아지면 상기 고전압 구동 회로가 동작하지 않는 문제점이 있었다.
그리고, 저전압 소자만으로 구성한 경우, 저전압소자의 로직레벨이 5V임에 따라 상기 저전압 소자에 브레이크 다운(breakdown)이 발생되지 않고 수백V의 고출력전압을 출력할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 스탠바이 전류가 없어서 전력 소모가 작고 지연이 최소화함과 동시에 얇은 게이트 옥사이드 전력소자만으로 구성하여 공정이 단순화되며 고전원 집적회로에 적합하도록 한 고전압 구동 회로를 제공함에 그 목적이 있다.
도 1은 일반적인 고전압 구동 회로도.
도 2는 종래 얇은 옥사이드 소자를 이용한 고전압 구동 회로도.
도 3은 종래 두꺼운 옥사이드 소자를 이용한 고전압 구동 회로도.
도 4는 종래 저전압 소자를 사용한 고전압 구동 회로도.
도 5는 본 발명 고전압 구동 회로도.
***도면의 주요 부분에 대한 부호의 설명***
NM1∼NM3 : 엔모스 트랜지스터 PM1∼PM6 : 피모스 트랜지스터
ZD1,ZD2 : 제너다이오드 INV1 : 인버터
상기와 같은 목적을 달성하기 위한 본 발명의 구성은 제1 입력신호에 의해 도통제어되어 소오스의 접지전압을 드레인의 고출력전압으로 출력하는 제1 엔모스 트랜지스터와; 제2 입력신호를 반전하여 출력하는 인버터와; 소오스가 공통접지되어 각각 상기 인버터의 출력신호와 제2 입력신호에 의해 도통제어되는 제2,제3 엔모스 트랜지스터와; 각각 드레인이 상기 제2,제3 엔모스 트랜지스터의 드레인에 연결되어 클램프 전압에 의해 도통제어되는 제1,제2 피모스 트랜지스터와; 제2 노드를 통해 인가되는 상기 제2 피모스 트랜지스터의 소오소 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 제1 노드를 통해 상기 제1 피모스 트랜지스터의 소오스로 출력하는 제3 피모스 트랜지스터와; 상기 제1 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인을 통해 상기 제2 노드로 출력하는 제4 피모스 트랜지스터와; 애노드가 각각 상기 제1,제2 노드에 연결되어 캐소드로 고전원전압에 공통입력받는 제1,제2 제너다이오드와; 상기 제2 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 출력하는 제5 피모스 트랜지스터와; 상기 클램프 전압에 의해 도통제어되어 소오스로 입력되는 상기 제5 피모스 트랜지스터의 출력전압을 드레인의 상기 고출력전압으로 출력하는 제6 피모스 트랜지스터로 구성하여 된 것을 특징으로 한다.
여기서, 상기 복수의 피모스 및 엔모스 트랜지스터는 각각 얇은 게이트 옥사이드 전력 소자를 사용하여 된 것을 특징으로 한다.
이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 5는 본 발명 고전압 구동 회로도로서, 이에 도시한 바와 같이 입력신호(IN1)에의해 도통제어되어 소오스의 접지전압(GND)을 드레인의 고출력전압(HVout)으로 출력하는 엔모스 트랜지스터(NM1)와; 입력신호(IN2)를 반전하여 출력하는 인버터(INV1)와; 소오스가 공통접지되어 각각 상기 인버터(INV1)의 출력신호와 입력신호(IN2)에 의해 도통제어되는 엔모스 트랜지스터(NM2)(NM3)와; 각각 드레인이 상기 엔모스 트랜지스터(NM2)(NM3)의 드레인에 연결되어 클램프 전압(Vclamp)에 의해 도통제어되는 피모스 트랜지스터(PM1)(PM2)와; 제2 노드(N2)를 통해 인가되는 상기 피모스 트랜지스터(PM2)의 소오소 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)로 제1 노드(N1)를 통해 상기 피모스 트랜지스터(PM1)의 소오스로 출력하는 피모스 트랜지스터(PM3)와; 상기 제1 노드(N1)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인을 통해 상기 제2 노드(N2)로 출력하는 피모스 트랜지스터(PM4)와; 애노드가 각각 상기 제1,제2 노드(N1)(N2)에 연결되어 캐소드로 고전원전압(VDDH)에 공통입력받는 제너다이오드(ZD1)(ZD2)와; 상기 제2 노드(N2)의 전압에 의해 도통제어되어 소오스의 고전원전압(VDDH)을 드레인으로 출력하는 피모스 트랜지스터(PM5)와; 상기 클램프 전압(Vclmap)에 의해 도통제어되어 소오스로 입력되는 상기 피모스 트랜지스터(PM5)의 출력전압을 드레인의 상기 고출력전압(HVout)으로 출력하는 피모스 트랜지스터(PM6)로 구성하며, 상기 피모스 및 엔모스 트랜지스터(PM1∼PM6)(NM1∼NM3)는 각각 얇은 게이트 옥사이드 전력 소자로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.
우선, 클램프전압(Vclamp)을 게이트에 인가받은 피모스 트랜지스터(PM1)(PM2)(PM6)가 턴온된 후, 입력신호(IN1)(IN2)를 각각 고전위 전원전압(VDD)과 저전위 접지전압(GND)으로 인가하는 경우, 인버터(INV1)는 상기 입력신호(IN2)를 반전하여 고전위를 출력한다.
따라서, 상기 고전위의 입력신호(IN1)와 상기 인버터(INV1)의 고전위 출력신호를 각각 게이트에 인가받은 엔모스 트랜지스터(NM1)(NM2)는 턴온되나, 저전위의 입력신호(IN2)를 게이트에 인가받은 엔모스 트랜지스터(NM3)가 턴오프됨에 따라 상기 턴온된 피모스 트랜지스터(PM1)(PM2)를 통해 제1 노드(N1)가 접지되어 턴온된 피모스 트랜지스터(PM4)에 의해 고전원전압(VDDH)을 피모스 트랜지스터(PM5)의 게이트에 인가한다.
즉, 상기 엔모스 트랜지스터(NM2)(NM3)의 게이트에 인버터(INV1)에 의해 항상 반대극성의 전압 레벨로 인가됨에 따라 상기 엔모스 트랜지스터(NM2)가 턴온되면, 피모스 트랜지스터(PM4)의 게이트 전압이 떨어지기 시작한다.
그러므로, 상기 피모스 트랜지스터(PM)가 턴오프됨에 따라 고출력전압(HVout)으로 상기 엔모스 트랜지스터(NM1)를 통해 인가되는 접지전압(GND)을 출력한다.
그러나, 상기 입력신호(IN)(IN2)가 각각 저전위의 접지전압(GND)과 고전위의 전원전압(VDD)이 인가되는 경우, 상기 엔모스 트랜지스터(NM1)(NM2)는 턴오프되나 상기 엔모스 트랜지스터(NM3)가 턴온됨에 따라 상기 피모스 트랜지스터(PM2)를 통해 접지전압(GND)을 상기 피모스 트랜지스터(PM3)(PM5)의 게이트에 인가한다.
따라서, 상기 피모스 트랜지스터(PM3)가 턴온됨에 따라 상기 피모스 트랜지스터(PM4)는 게이트에 고전원전압(VDDH)이 인가받아 턴오프되며, 상기 피모스 트랜지스터(PM5)가 턴온됨에 따라 상기 고출력전압(HVout)으로 상기 피모스 트랜지스터(PM5)(PM6)를 통해 고전원전압을 출력한다.
여기서, 상기 엔모스 트랜지스터(NM2)가 턴온되면 피모스 트랜지스터(PM3)가 턴오프되고, 엔모스 트랜지스터(NM3)가 턴온되면 피모스 트랜지스터(PM4)가 턴오프되기 때문에 어느 경우든지 고전원전압(VDDH)에서 접지전압(GND)으로 직접 전류 경로(Direct Current Path)가 형성되지 않기 때문에 대기 전류가 없다.
또한, 제너다이오드(ZD1)(ZD2)는 피모스 트랜지스터(PM3)(PM4)의 드레인 전압이 커패시티브 커플링(Capacitive Coupling)의 영향으로 지나치게 떨어지는 것을 방지하는 것으로, 정상적인 경우 동작하지 않는다.
그리고, 상기 피모스 트랜지스터(PM5)의 게이트 전압이 떨어져 턴온되면, 고출력전압(HVout)은 고전원전압(VDDH)까지 풀업되며, 이때, 상기 피모스 트랜지스터(PM5)의 드레인은 상기 피모스 트랜지스터(PM6)에 의해 고전원전압(VDDH)과 분리되어 있기 때문에 고출력전압(HVout)이 치고 올라오는 영향을 덜 받아서 상기 피모스 트랜지스터(PM2)(PM3)(PM5)의 동작속도가 빨라진다.
상기에서 상세히 설명한 바와 같이, 본 발명은 얇은 게이트 옥사이드 전력 소자만을 사용하면서 대기전류의 흐름을 제거함으로써, 고전압 집적회로에 적용시 공정을 단순화시킴과 아울러 소모 전력을 감소시키고, 또한, 출력전압의 지연을 최소화하여 고속으로 동작하는 시스템에 적용 가능한 효과가 있다.

Claims (2)

  1. 제1 입력신호에 의해 도통제어되어 소오스의 접지전압을 드레인의 고출력전압으로 출력하는 제1 엔모스 트랜지스터와; 제2 입력신호를 반전하여 출력하는 인버터와; 소오스가 공통접지되어 각각 상기 인버터의 출력신호와 제2 입력신호에 의해 도통제어되는 제2,제3 엔모스 트랜지스터와; 각각 드레인이 상기 제2,제3 엔모스 트랜지스터의 드레인에 연결되어 클램프 전압에 의해 도통제어되는 제1,제2 피모스 트랜지스터와; 제2 노드를 통해 인가되는 상기 제2 피모스 트랜지스터의 소오소 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 제1 노드를 통해 상기 제1 피모스 트랜지스터의 소오스로 출력하는 제3 피모스 트랜지스터와; 상기 제1 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인을 통해 상기 제2 노드로 출력하는 제4 피모스 트랜지스터와; 애노드가 각각 상기 제1,제2 노드에 연결되어 캐소드로 고전원전압에 공통입력받는 제1,제2 제너다이오드와; 상기 제2 노드의 전압에 의해 도통제어되어 소오스의 고전원전압을 드레인으로 출력하는 제5 피모스 트랜지스터와; 상기 클램프 전압에 의해 도통제어되어 소오스로 입력되는 상기 제5 피모스 트랜지스터의 출력전압을 드레인의 상기 고출력전압으로 출력하는 제6 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 고전압 구동 회로.
  2. 제1항에 있어서, 상기 복수의 피모스 및 엔모스 트랜지스터는 각각 얇은 게이트 옥사이드 전력 소자를 사용하여 된 것을 특징으로 하는 고전압 구동 회로.
KR1019990018440A 1999-05-21 1999-05-21 고전압 구동 회로 KR100302610B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990018440A KR100302610B1 (ko) 1999-05-21 1999-05-21 고전압 구동 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990018440A KR100302610B1 (ko) 1999-05-21 1999-05-21 고전압 구동 회로

Publications (2)

Publication Number Publication Date
KR20000074468A KR20000074468A (ko) 2000-12-15
KR100302610B1 true KR100302610B1 (ko) 2001-09-26

Family

ID=19587038

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990018440A KR100302610B1 (ko) 1999-05-21 1999-05-21 고전압 구동 회로

Country Status (1)

Country Link
KR (1) KR100302610B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101343186B1 (ko) 2011-08-09 2013-12-19 삼성전기주식회사 출력 구동회로 및 트랜지스터 출력회로
CN109450045B (zh) * 2018-12-21 2024-05-17 厦门奇力微电子有限公司 多节电池管理保护芯片和多节电池管理保护系统
CN111431400B (zh) * 2020-03-13 2024-05-24 拓尔微电子股份有限公司 用于bcd工艺的实现多倍压输出的开关电容电路及实现方法
CN112688541B (zh) * 2020-12-23 2024-05-10 拓尔微电子股份有限公司 一种high side高压NMOS控制方法及驱动电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0398314A (ja) * 1989-09-12 1991-04-23 Fujitsu Ltd レベル変換回路
JPH04192622A (ja) * 1990-11-22 1992-07-10 Nec Corp 半導体集積回路
JPH0637624A (ja) * 1992-07-13 1994-02-10 Nec Corp レベル変換回路
JPH0870247A (ja) * 1994-08-26 1996-03-12 Sanyo Electric Co Ltd レベルシフト回路
KR970019077A (ko) * 1995-09-12 1997-04-30 김주용 전압레벨 변환기

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0398314A (ja) * 1989-09-12 1991-04-23 Fujitsu Ltd レベル変換回路
JPH04192622A (ja) * 1990-11-22 1992-07-10 Nec Corp 半導体集積回路
JPH0637624A (ja) * 1992-07-13 1994-02-10 Nec Corp レベル変換回路
JPH0870247A (ja) * 1994-08-26 1996-03-12 Sanyo Electric Co Ltd レベルシフト回路
KR970019077A (ko) * 1995-09-12 1997-04-30 김주용 전압레벨 변환기

Also Published As

Publication number Publication date
KR20000074468A (ko) 2000-12-15

Similar Documents

Publication Publication Date Title
US7176741B2 (en) Level shift circuit
KR940003809B1 (ko) Ttl 대 cmos 입력 버퍼
US4709162A (en) Off-chip driver circuits
KR20180040958A (ko) 저전압 소자로 구현되는 고전압 출력 드라이버
US9525421B2 (en) High speed low voltage hybrid output driver for FPGA I/O circuits
US10270363B2 (en) CMOS inverter circuit that suppresses leakage currents
US6043681A (en) CMOS I/O circuit with high-voltage input tolerance
JP3512763B2 (ja) 薄膜トランジスタ液晶表示装置のゲートドライバに用いられるシングルエンド型高電圧レベルシフタ
US7400171B1 (en) Electronic switch having extended voltage range
US7800426B2 (en) Two voltage input level shifter with switches for core power off application
US6081132A (en) High voltage drive output buffer for low Voltage integrated circuits
US5847581A (en) Low power CMOS precision input receiver with integrated reference
US6259299B1 (en) CMOS level shift circuit for integrated circuits
US5973530A (en) Low power, high voltage-tolerant bus holder circuit in low voltage technology
US6556047B2 (en) Circuit for shifting switching signals
US20040207450A1 (en) Voltage level shifter and system mounting voltage level shifter therein
US4109163A (en) High speed, radiation hard complementary mos capacitive voltage level shift circuit
US5610542A (en) Power-up detection circuit
KR100357279B1 (ko) 풀업회로및반도체장치
JP3227946B2 (ja) レベル変換回路
US6518790B2 (en) Semiconductor integrated circuit having circuit for transmitting input signal
JP3652793B2 (ja) 半導体装置の電圧変換回路
KR100302610B1 (ko) 고전압 구동 회로
US7598791B2 (en) Semiconductor integrated apparatus using two or more types of power supplies
KR19980050807A (ko) 고출력 전압 생성용 반도체 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050620

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee