JPH0398314A - レベル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 異なる電源電圧間でディジタル信号の伝達を行うレベル
変換回路に関し、 チノプ内占有面積の減少、消費電力の低減、製造工程の
短縮およびプロセスのばらつきに対するマージンの向上
を図ることのできるレヘル変換回路を提供することを目
的とし、 低電圧側のディジタル信号を受ける能動素子をー導電形
の第１、第２のＭＯＳ｝ランジスクで構成し、第１、第
２のＭＯＳトランジスタの各ゲートに低電圧側のディジ
タル信号を互いに反転して入力し、第１、第２のＭＯＳ
Ｉ−ランジスタの各出力側と高電源電圧との間に反対導
電形の第３、第４のＭＯＳトランジスタを介挿し、第３
、第４のＭＯＳトランジスタの各ゲートはたすきがけし
て第２、第ＩのＭＯＳトランジスタの各出力側に接ＭＬ
、第２のＭ’ＯＳトランジスタの出力側から高電圧側の
ディジタル信号を取り出すように構或する。

〔産業上の利用分野〕

本発明は、レベル変換回路に係り、詳しくは、異なる電
源電圧間でディジタル信号の伝達を行うレベル変換回路
に関する。

一般にデジタル回路素子は、汎用性をもたせる必要から
、いわゆる標準ロジソク（Ｓｔａｎｄａｒｄ　Ｌｏｇｉ
ｃ）が′定められており、ＥＣＬ系、ＴＴＬ系、ＣＭＯ
Ｓ系などに分類される。これらの標準ロジソクは例えば
、ＥＣ’Ｌ系は信号伝達特性に優れている特長からＣＰ
Ｕ等の高速演算素子に用いられ、あるいは、ＴＴＬ系は
雑音余裕度を生かして誤動作のない論理回路を構成する
ために広く用いられている。

このように、異なった標準ロジソク間での信号伝達には
、論理レベルの変換を必要とし、このような目的、すな
わち、異なった標準ロジソク間における論理レベルの整
合に、レベル変換回路が用いられる。一方、このようレ
ベル変換回路は異なる電源電圧間でディジタル信号の伝
達を行う場合にも必要であり、具体的にはＥＰＲＯＭの
書き込み時のＶＰＰ電源系と■ｃｃ電源系の間でレベル
変換を行う場合、ＶＰＰ電源の供給を行う回路、さらに
は内部降圧が昇圧を使用している集積回路、インターフ
ェース素子等に用いられる。

〔従来の技術〕

従来のこの種のレベル変換回路としては、例えば第３図
に示すようなものがある。同図に示すものはＣＭＯＳ回
路で形威されており、同図において、Ｑ．，Ｑ，．Ｑ．
はＰチャネルのＭＯＳトランジスタ、Ｑ　ｚ．　Ｑ　３
＋　Ｑ　ｓはＮチャネルのＭＯＳトランジスタである。

そして、ＭＯＳトランジスタＱｌ．Ｑ２によりインバー
タ１が構成され、このインバータ１は電源Ｖｃｃ（例え
ば、ＶｃＣ＝＋５Ｖ）により作動し、ＶＣＣとＯＶ　（
ＧＮＤ）の２値論理をとる。また、ＭＯＳトランジスタ
Ｑ　ａ　，　Ｑ　ｓによりインバータ２が構成され、こ
のインバータ２は電源ＶＰＰ（例えば、ＶＰＰ＝＋１２
Ｖ）　により作動し、同様にＶＰＰとＯＶの２値論理を
とる。さらに、ＭＯＳトランジスタＱ３およびＭＯＳト
ランジスタＱ６により異電圧間のレベルマソチングが行
われる。

ここで、回路の全体的動作は次のようになる。

入力ＩＮに“Ｌ”　（＃ＧＮＤ電位）レベルを印加した
状態ではインバータ１の特性によりノードＮｌは“Ｈ”
　（＝Ｖｃｃ電位）状態である。このとき、ノードＮ２
は“ＨＨ”　　（＃ＶＰＰ電位）、出力ＯＵＴは“Ｌ″
レベルであり、ＭＯＳ＋−ランジスタＱ６がオン状態で
ノードＮ２をプルアップしている。なお、ＭＯＳトラン
ジスタＱ３はノードＮ１がＶＣＣ以上に上がるのを防ぐ
働きがある。すなわち、ノードＮ１がｖＣＣ以上になる
と、ＭＯＳトランジスタＱ，のＰ形のドレイン領域がＮ
形の基板（又はウェル）に対し臘方向にバイアスされ、
順方向電流が流れてしまう。そうすると、それをトリガ
にしてランチアンプが発生し、素子を破壊する恐れがあ
るからである。

一方、人力ＩＮがＬ−Ｈへ変化すると、ＭＯＳトランジ
スタＱ１はオフ、Ｑ２はオン状態になり、ＭＯＳトラン
ジスタＱ３を経由してノードＮ２の電位を下げてゆく。

このとき、ｖＰＰ→Ｑ６→Ｑ３→Ｑ２−ＧＮＤへと電流
が流れる。ノードＮ２の電位が下がってくると、出力Ｏ
ＵＴの゛電位が上昇し、ＭＯＳトランジスタＱ６が次第
にオフしていき、その結果ノードＮ２が”Ｌ″レベルに
なり、ＭＯＳトランジスタＱ４がオン、ＭＯＳトランジ
スタＱ５がオフした状態になり、出力ＯＵＴのレベルは
“ＨＨ”になる。

これに対して、入力ＩＮがＨ−Ｌへ変化すると、ノード
Ｎ１は″Ｈ″になるが、ノードＮ２はＭＯＳトランジス
タＱ３を介しているので、Ｖｃｃ　　ＶＴＮ　（但し、
ＶＴＨ　：　ＭＯ　Ｓ　トランジスタＱ，のスレショル
ドレベル）までしか上昇しない。しかし、この状態で出
力ＯＵＴの電位がＭＯＳトランジスタＱ６がオンできる
程度まで下がっていればＭＯＳトランジスタＱ６により
ノードＮ２はプルアップされていく。また、ＭＯＳトラ
ンジスタＱ３のゲート電位はＶＣＣなので、ノードＮ２
がＶＣｃより上昇してもＭＯＳトランジスタＱ３に電流
は流れない。そして、ノードＮ２が上昇することにより
、出力ＯＵＴの電位が下がり、最後はノードＮ２が”Ｈ
Ｈ”レベル、出力ＯＵＴが“Ｌ”レベルになる。したが
って、Ｌ−Ｈの信号変化をＬ−ＨＨレベルの信号へ変換
することができる。

〔発明が解決しようとする課題〕

しかしながら、このような従来のレベル変換回路にあっ
ては、異種電圧間でディジタル信号の伝達を行うことが
できるものの次のような問題点があった。

（Ｉ）Ｖｃｃ系素子とＶＰＰ系素子間に電流経路がある
。したがって、ノードＮ１の電位がＶｃＣ以上にならな
いように、ＭＯＳトランジスタＱ３を挿入しなければな
らない。その結果、ＭＯＳＩ−ランジスタＱ３が必要と
なって全体的にチンプ面積が増大する他、消費電力も増
大するという問題点がある。

（ＩＩ）．ＭＯＳｌ−ランジスタＱ４，Ｑ５のインバー
タの特性についての条件が多い。すなわちＭＯＳトラン
ジスタＱ　２．　Ｑ　３．　Ｑ　ｂがオン状態のときノ
ードＮ２の電位はインハータ２の出力ＯＵＴが上昇を開
始するレベルまで下がっていなければ、ＭＯＳＩ−ラン
ジスタＱ，はオン状態のままでノードＮ２をＬレベルに
することはできない。

また、ノードＮ３が゛Ｈ”レヘル時にノードＮ２＃Ｖｃ
ｃ−ＶＴＨの電位で出力ＯＵＴはＭＯＳトランジスタＱ
６がオンするレベルまで下がっていないと、ノードＮ２
を“ＨＨ”レベルに上げることはできない。

したがって、これらの条件を充たすようにＭＯＳ｝ラン
ジスクＱ，〜Ｑ６のディメンション，（Ｗ／Ｌ）を決め
てやらねばならないが、プロセス変動によって、トラン
ジスタの特性がばらつくと動作しなくなる恐れがある。

また、ＭＯＳトランジスタＱ　３　，Ｑ　２はノードＮ
２の電位を十分下げるために比較的大きな素子を使用し
なければならず、占有面積が増大してしまう。

以上のことから占有面積の増大およびプロセスのばらつ
きに対してマージンが十分でないという問題点がある。

一方、第３図の回路とは別にチップ間の占有面積の減少
を図れることおよびプロセスのばらつきの影響が少ない
回路も提案されており、第４図のように示される。同図
に示す回路は１つのＮチャネルのディプレション形のＭ
ＯＳトランジスタＱ，と１つのＮチャネルのＭＯＳトラ
ンジスタＱ８とからなっている。

いま、入力ＩＮが”Ｌ”レベル時にはＭｏｓトランジス
タＱＢがオフ状態なので、ＭＯＳＩ−ランジスタＱ７に
よって出力ＯＵＴがプルアップされ“ＨＨ”レベルにな
る。また、人力ＩＮが“Ｈ”レベル時には、ＭＯＳＩ−
ランジスタＱ８がオン状態のため、ＭＯＳトランジスタ
Ｑ８を十分大きくしておけば出力ＯＵＴは“Ｌ″レベル
になる。

しかしながら、この回路においてもＭＯＳＩ−ランジス
タＱ８がオン状態のときには、ＶＰＰ−４Ｑ７→Ｑｅ→
ＧＮＤと電流が流れる。これは定常電流なので、結局、
消費電力が増加するという不具合がある。また、ＭＯＳ
Ｉ−ランジスタＱ７をデプレソション形のトランジスタ
として作る工程が必要なので、コスト増、手番増になる
という欠点もあり、したがってこの回路であっても全て
に有効な解決作とはなっていない。

そこで、本発明は、チップ占有面積の減少、消費電力の
低減、製造工程の短縮およびプロセスのばらつきに対す
るマージンの向上を図ることのできるレベル変換回路を
提供することを目的としている。

〔課題を解決するための手段〕

本発明によるレヘル変換回路は上記目的達威のため、異
なる電源電圧間でディジタル信号の伝達を行うレベル変
換回路において、低電圧側のディジタル信号を受ける能
動素子を一導電形の第１、第２のＭＯＳトランジスタで
構成し、第１、第２９ １０ のＭＯＳトランジスタの各ゲートに低電圧側のディジタ
ル信号を互いに反転して入力し、第１、第２のＭＯＳト
ランジスタの各出力側と高電源電圧との間に反対導電形
の第３、第４のＭＯＳトランジスタを介挿し、第３、第
４のＭＯＳトランジスタの各ゲートにたすきがけして第
２、第１のＭＯＳトランジスタの各出力側に接続し、第
２のＭＯＳトランジスタの出力側から高電圧側のディジ
タル信号を取り出すように構成している。

〔作用〕

本発明では、第１、第２のＭＯＳトランジスタの各ゲー
トに低電圧側のディジタル信号が互いに反転して入力さ
れ、第１、第２のＭＯＳトランジスタのうち必ず一方は
オフ、他方はオンとなり、これにより第３、第４のＭＯ
Ｓトランジスタの各ゲート電位が制御されて、第３、第
４のＭＯＳトランジスタがオン、オフし高電圧側のディ
ジタル信号のレベルが決定される。

したがって、異なる電源電圧間のディジタル信号の伝達
が可能となり、しかもＭＯＳＩ−ランジスタが４個でよ
いからチップ内占有面積が減少し、かつ定常的に電流が
流れず消費電力が低減する。

また、通常のＣＭＯＳ構造に対し工程増もなく、プロセ
ス変動に対しても余裕をもたせることができる。

？実施例〕 以下、本発明を図面に基づいて説明する。

第１，２図は本発明に係るレヘル変換回路の一実施例を
示す図であり、本発明をＥＰＲＯＭのＶＰＰ供給回路に
適用した例である。第１図はレベル変換回路の原理的回
路図であり、この図において、Ｑ．、Ｑ１■は低電圧側
のディジタル信号を受ける能動素子としてのＮチャネル
のＭＯＳトランジスタ（一導電形の第１、第２のＭＯＳ
Ｉ−ランジスタに相当）、ＱＩ３、Ｑ１４はＰチャネル
のＭＯＳトランジスタ（反対導電形の第３、第４のＭＯ
Ｓトランジスタに相当）である。ＭＯＳトランジスタＱ
１いＱ１■の各ゲートには低電圧側のデイジタル信１１ １２ 号、すなわち■ＣｃとＧＮＤ間で２値レベルとなる信号
ＩＮＩ、ＩＮ２が互いに反転して入力されており、ＭＯ
Ｓトランジスタｑ．．，ＱＩ２の各ソースは接地されて
いる。また、ＭＯＳトランジスタＱ１．、Ｑ，２の各出
力側、すなわち各ドレインと高電源電圧ＶＰＰとの間に
は前記ＭＯＳトランジスタＱ１３、Ｑ１４が介挿され、
ＭＯＳＩ−ランジスタＱ１３、Ｑ．の各ゲートはたずき
がけされてＭＯＳトランジスタＱＩ２、Ｑｌｌの各ドレ
インに接続されている。

そして、ＭＯＳトランジスタＱ，２のドレイン側（ノー
ド１２の部分〉から高電圧側のディジタル信号、すなわ
ちＶＰＰとＧＮＤ間で２値レベルとなる信号が出力ＯＵ
Ｔとして取り出されるようになっている。なお、ＭＯＳ
トランジスタＱ１３、Ｑ１４のバソクゲートは何れもソ
ース側（Ｖｐｐ側）に接続されている。

ここで、各ＭＯＳトランジスタＱ．〜Ｑ，４については
、設計上次のように能力比が設定される。

すなわち、ＭＯＳトランジスタＱ，３がオンのときＭＯ
ＳトランジスタＱｌ＋がオン状態になると、ノ？ド１１
の電位はＭＯＳトランジスタＱＩ４がオンする程度まで
下がる必要があり、ＭＯＳトランジスタＱ１４がオンす
ればＭＯＳＩ−ランジスタＱ１■がオフ状態なので、Ｍ
ＯＳトランジスタＱＩ３のゲー１・電位が上昇し、ＭＯ
ＳトランジスタＱＩ３が次第にオフしていき、結局、異
電源電圧間のデイジタル信号の伝達が可能となる。同様
の条件はＭＯＳトランジスタＱ１４、ＭＯＳトランジス
タＱ１■側にも言える。したがって、このような条件を
満たすにはＭＯＳトランジスタＱ１３、Ｇｌ＋ａの能力
を比較的弱く、ＭＯＳトランジスタＱｌｌ、Ｑ，■の能
力（駆動能力に相当）を比較的強くすればよく、設計上
はこのように能力比が設定されている。

次に、第２図は第１図の回路を適用したＥＰＲＯＭのＶ
ＰＰ供給回路の回路図であり、この図において、ｌ１は
外部端子、１２はＥＰＲＯＭの内部へＶＰＰを供給する
ＶＰＦ供給端子である。外部端子ｌ１はＥＰＲＯＭにお
いて他の制御端子と兼用して使われるもので、例えばデ
ータの読み出し時にはＣＥ（チソプイネーブル）、σ百
（出力イネーブル）、１３ ｌ４ ＢＹＴＥ等の端子として使い、書き込み時にはＶＰＰを
印加する端子として使用する。なお、ＢＹＴＥは出力デ
ータをｌ６ビットあるいは他のビット（８ビット等）に
セレクトするもので、ＢＹＴＥ＝”Ｈ”のとき１６ビッ
ト、ＢＹＴＥ一“Ｌ″のとき８ビットのようにセレクト
される。

外部端子１１とＶＰＦ供給端子１２との間にはＰチャネ
ルのＭＯＳトランジスタＱＩ６が介挿され、そのゲート
はノード１２に接続されている。また、外部端子１１と
ノード１２の間にはＮチャネルのＭＯＳトランジスタＱ
１５が介挿され、そのゲート１２はＭＯＳトランジスタ
Ｑ．のゲートと同様に入力ＩＮＩが供給されている。Ｍ
ＯＳトランジスタＱ，５は、外部端子１１の印加電圧Ｖ
ｐｐが低＜ＭＯＳＩ−ランジスタＱ１４のゲート・ソー
ス間の電圧がそのスレショルド電圧ＶＴＨに満たなくな
った場合にノード１２がフローティング状態となるのを
防ぐために設けられている。また、ＭＯＳトランジスタ
ＱＩ６は、外部端子１１にＶＰＰが印加されている状態
でＥＰＲ○Ｍの内部にＶＰＰを印加したくない場合、Ｍ
ＯＳトランジスタＱ１６をオフとしてこの要求に答える
ために設けられており、特にデータ書き込み時以外はＭ
ＯＳトランジスタＱ．ｂをオフ状態にしておく必要があ
るからである。

次に、作用を説明する。

外部端子１１にＶＰＰ　（＋１２Ｖ）を印加してデータ
の書き込みを行う場合を例として動作を説明する。

入力ＩＮＩ、ＴＮ２には低電圧側のディジタル信号が互
いに反転して入力され、いまＩＮ１＝”Ｌ″　ＩＮ２−
“Ｈ″レベルのときＭＯＳトランジスタＱ．はオフ、Ｍ
ＯＳトランジスタＱＩ２はオンするから、ノード１２は
“Ｌ”レベルになり、ＭＯＳトランジスタＱ．３がオン
状態でノード１１は“ＨＨ”レベル（″ＨＨ”−Ｖｐｒ
）　、ＭＯ　Ｓ　トランジスタＱ．はオフ状態となって
いる。このため、ＭＯＳトランジスタＱ１６がオンして
外部端子１１に印加されたＶＰＰがＭＯＳトランジスタ
Ｑｌ６を介してＶＰＩ’供給端子１２からＥＰＲＯＭの
内部に供給され、データの書き込みが行われる。

この状態から人力ＩＮＩがＬ−Ｈ、人力ＩＮ２ｌ５ １６ ？Ｈ→Ｌへ変化すると、ＭＯＳトランジスタＱＩ＋がオ
ン、ＭＯＳトランジスタＱｌ■がオフ状態になる。ＭＯ
ＳトランジスタＱ１１がオンしてノード１１の電位が下
がると、ＭＯＳトランジスタＱＩ４がオン状態になり、
これによりノード１２の電位がプルアンプされ、”ＨＨ
”レベルに上昇する。その結果、ＭＯＳトランジスタＱ
Ｉ，ばオフ状態になり、ノード１１が“Ｌ″、ノード１
２が”ＨＨ″レベルとなる。このため、ＭＯＳＩ−ラン
ジスタＱＩ６がオフしてデータの書き込みが停止される
。このように、入力の変化に伴い異電源電圧間のディジ
クル信号の伝達が行われる。

この場合、本実施例ではＭＯＳＩ−ランジスタＱ．、Ｑ
．の能力が比較的弱く、ＭＯＳトランジスタＱ１１、Ｑ
．■の能力が比較的強くなるように設計、製造されて前
述の動作上の条件が満たされている。

この条件は従来例における第３図の回路条件に比べると
、制限が少なく容易に実現でき、またプロセス変動に対
しても十分な余裕（マージン〉をもたせることかできる
。また、定常的に電流は流れず、この点で消費電力の低
減を図ることができる他、ＭＯＳトランジスタも最低限
４個でよいから（第１図参照）、チップ内の占有面積を
減少させることができる。さらに、通常のＣＭＯＳ構造
に対し工程増もなく、従来に比べて製造工程の短縮を図
ることができる。

なお、上記実施例は本発明をＥＰＲＯＭに適用した例で
あるが、本発明はこれに限らず、レベル変換を必要とす
るものであれば他の集積回路にも適用できるのは勿論で
ある。

〔発明の効果〕

本発明によれば、異なる電源電圧間のディジタル信号の
伝達を行いつつ、チソプ内占有面積の減少、消費電力の
低減、製造工程の短縮およびプロセスのばらつきに対す
るマージンの向上を図ることができる。

【図面の簡単な説明】

第１、２図は本発明に係るレベル変換回路の一１７ ｌ８ 実施例を示す図であり、 第１図はその原理的回路図、 第２図はそのＥＰＲＯＭのＶｐｐ供給回路の回路図、 第３図は従来のレベル変換回路の回路図、第４図は従来
の他のレベル変換回路の回路図である。 Ｑ．、ＱＩ２・・・・・・ＭＯＳトランジスタ（一導電
形の第１、第２のＭＯＳＩ−ラ ンジスタ）、 ＱＩ３、Ｑ１，・・・・・・ＭＯＳトランジスタ（反対
導電形の第３、第４のＭＯＳト ランジスタ）、 Ｎｌｌ、Ｎ１２・・・・・・ノード、 ＶＰＰ’・・・・・高電源電圧、 １１・・・・・・外部端子、 １２・・・・・・ＶＰＰ供給端子。 １９ 一実施例の原理的回路図 第１図

Claims (1)

1. 【特許請求の範囲】 異なる電源電圧間でディジタル信号の伝達を行うレベル
   変換回路において、 低電圧側のディジタル信号を受ける能動素子を一導電形
   の第１、第２のＭＯＳトランジスタで構成し、 第１、第２のＭＯＳトランジスタの各ゲートに低電圧側
   のディジタル信号を互いに反転して入力し、 第１、第２のＭＯＳトランジスタの各出力側と高電源電
   圧との間に反対導電形の第３、第４のＭＯＳトランジス
   タを介挿し、 第３、第４のＭＯＳトランジスタの各ゲートはたすきが
   けして第２、第１のＭＯＳトランジスタの各出力側に接
   続し、 第２のＭＯＳトランジスタの出力側から高電圧側のディ
   ジタル信号を取り出すように構成したことを特徴とする
   レベル変換回路。