JPS6153827A - 閾値可変型入力回路 - Google Patents
閾値可変型入力回路Info
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- JPS6153827A JPS6153827A JP59175388A JP17538884A JPS6153827A JP S6153827 A JPS6153827 A JP S6153827A JP 59175388 A JP59175388 A JP 59175388A JP 17538884 A JP17538884 A JP 17538884A JP S6153827 A JPS6153827 A JP S6153827A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- threshold value
- level
- transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017581—Coupling arrangements; Interface arrangements programmable
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、外部入力に対する閾値を最適にできる閾値可
変型入力回路に関する。
変型入力回路に関する。
現在のＩＣ（半導体集積回路）にはＴＴＬレベルやＣＭ
ＯＳレベルのように出力信号の絶対値が異なるものがあ
るので、これらの信号を受ける側のＩＣの入力回路は前
段ＩＣの出力レベルの種類に応じた閾値ををすることが
望ましい。第４図はこの説明図で、ＣＭＯ３出力はＨ（
ハイ）レベルが５．０Ｖ、、Ｌ（ロー）レベルがＯＶの
振幅を有する。従って、ノイズマージンを考慮した入力
閾値ＶＴＩ はその中間の２．５ｖが好ましい。一方、
ＴＴＬ出力はＨ＝２．４Ｖ、、Ｌ＝０．４Ｖであルカら
、入力閾値ＶＴ２の最適値は１．４ｖということになる
。他にＮＭＯ３もあるが、これはＴＴＬに合わせである
のが普通であるから■ルーベルは２．４Ｖ、Ｌレベルは
０，４Ｖ、最適閾値は１．４ｖである。
ＯＳレベルのように出力信号の絶対値が異なるものがあ
るので、これらの信号を受ける側のＩＣの入力回路は前
段ＩＣの出力レベルの種類に応じた閾値ををすることが
望ましい。第４図はこの説明図で、ＣＭＯ３出力はＨ（
ハイ）レベルが５．０Ｖ、、Ｌ（ロー）レベルがＯＶの
振幅を有する。従って、ノイズマージンを考慮した入力
閾値ＶＴＩ はその中間の２．５ｖが好ましい。一方、
ＴＴＬ出力はＨ＝２．４Ｖ、、Ｌ＝０．４Ｖであルカら
、入力閾値ＶＴ２の最適値は１．４ｖということになる
。他にＮＭＯ３もあるが、これはＴＴＬに合わせである
のが普通であるから■ルーベルは２．４Ｖ、Ｌレベルは
０，４Ｖ、最適閾値は１．４ｖである。
このようにＶＴＩ 、ＶＴ２の値が異なると、ＶＴＩ用
又はＶＴ２用入力回路では両者に対応することばできず
、無理に対応させれば誤動作の恐れがある。即ち入力が
例えば２ＶのときこれをＴＴＬ用の閾値ＶＴ２の入力回
路で受ければＨレベルと判断し、０ＭＯ３用の閾値Ｖ↑
工の入力回路で受ければＬレベルと判断し、いずれか一
方は誤りとなる。入力回路の閾値がＶＴＩ又はＶＴ２に
固定されているのは、ＣＭＯＳマイクロプロセッサなら
周辺回路も０ＭＯ３ＩＣ，、ＮＭＯＳマイクロプロセッ
サなら周辺回路もＮＭＯ３ＩＣまたはＴＴＬ ＩＣと
いう想定があるからであるが、実際にはＣＭＯＳマイク
ロプロセッサでも周辺回路にＴＴＬ ＩＣが用いられ
る場合もあり、想定通りではない。しかし従来、ＩＣを
設計する際にはどちらかの閾値に合わせて他方を軽視す
る、例えば０ＭＯ３専用の入力回路にしてＴＴＬ系は無
視する、あるいは、ノイズマージンを犠牲にして両者の
中間的な閾値ＶＴ （＝１．４〜２．ＯＶ）に設定し
両系統の入力に対応できるようにする等の方法をとって
いる。
又はＶＴ２用入力回路では両者に対応することばできず
、無理に対応させれば誤動作の恐れがある。即ち入力が
例えば２ＶのときこれをＴＴＬ用の閾値ＶＴ２の入力回
路で受ければＨレベルと判断し、０ＭＯ３用の閾値Ｖ↑
工の入力回路で受ければＬレベルと判断し、いずれか一
方は誤りとなる。入力回路の閾値がＶＴＩ又はＶＴ２に
固定されているのは、ＣＭＯＳマイクロプロセッサなら
周辺回路も０ＭＯ３ＩＣ，、ＮＭＯＳマイクロプロセッ
サなら周辺回路もＮＭＯ３ＩＣまたはＴＴＬ ＩＣと
いう想定があるからであるが、実際にはＣＭＯＳマイク
ロプロセッサでも周辺回路にＴＴＬ ＩＣが用いられ
る場合もあり、想定通りではない。しかし従来、ＩＣを
設計する際にはどちらかの閾値に合わせて他方を軽視す
る、例えば０ＭＯ３専用の入力回路にしてＴＴＬ系は無
視する、あるいは、ノイズマージンを犠牲にして両者の
中間的な閾値ＶＴ （＝１．４〜２．ＯＶ）に設定し
両系統の入力に対応できるようにする等の方法をとって
いる。
しかしながら、入力回路を０ＭＯ３専用に設定すると、
ＴＴＬ系周辺回路には適当でないため、ＴＴＬ系周辺回
路で確実な動作を行なわせるには当然ＴＴＬレベルの入
力特性を持ったＩＣも用意しなければならず、品種が増
える欠点がある。また同じ入力端子から異なる時間帯に
０ＭＯ３系とＴＴＬ系の各出力が入力する装置には専用
型入力回路は使用できない。中間的な閾値ＶＴに設定し
た入力回路は汎用性があるが、これは各々のノイズマー
ジンを犠牲にしたものでノイズの多いシステムでは誤動
作しやすい。本発明は入力回路の閾値を切換え可能にし
てか＼る問題に対処しようとするものである。
ＴＴＬ系周辺回路には適当でないため、ＴＴＬ系周辺回
路で確実な動作を行なわせるには当然ＴＴＬレベルの入
力特性を持ったＩＣも用意しなければならず、品種が増
える欠点がある。また同じ入力端子から異なる時間帯に
０ＭＯ３系とＴＴＬ系の各出力が入力する装置には専用
型入力回路は使用できない。中間的な閾値ＶＴに設定し
た入力回路は汎用性があるが、これは各々のノイズマー
ジンを犠牲にしたものでノイズの多いシステムでは誤動
作しやすい。本発明は入力回路の閾値を切換え可能にし
てか＼る問題に対処しようとするものである。
本発明は、外部信号が入力される半導体集積回路の入力
回路に１おいて、外部信号を受ける入力段回路と、その
閾値を制御信号によって多段に切換える閾値切換回路と
を備えることを特徴とするものである。
回路に１おいて、外部信号を受ける入力段回路と、その
閾値を制御信号によって多段に切換える閾値切換回路と
を備えることを特徴とするものである。
制御信号によって外部信号に対する入力閾値を多段に切
換え得る入力回路であると、１品種のＩＣで出力レベル
の異なる全てのＩＣの後段に接続することができ、また
ノイズマージンを犠牲にする必要もない。さらには外部
信号レベルの種類が時間帯によって異なるような装置構
成にも使用できる。以下、図面を参照しながら本発明の
詳細な説明する。
換え得る入力回路であると、１品種のＩＣで出力レベル
の異なる全てのＩＣの後段に接続することができ、また
ノイズマージンを犠牲にする必要もない。さらには外部
信号レベルの種類が時間帯によって異なるような装置構
成にも使用できる。以下、図面を参照しながら本発明の
詳細な説明する。
第１図は本発明の概要を示す説明図で、１は閾値可変型
入力回路、２はその外部入力端子である。
入力回路、２はその外部入力端子である。
この入力回路１は原理説明用として、３個のインバータ
ＩＮＶ＋〜ＩＮＶ３と３個のナントゲートＮＤ＋〜ＮＤ
３を用いている。インバータＩＮＶ＋。
ＩＮＶ＋〜ＩＮＶ３と３個のナントゲートＮＤ＋〜ＮＤ
３を用いている。インバータＩＮＶ＋。
ＩＮＶ２は入力段回路で、第４図に示した閾値ＶＴＩ。
Ｖ↑２を有し、共に端子２からの信号を入力とする。こ
のうちいずれのインバータの出力がＩＣ内部で使用され
るかをナントゲートＭＤＩ、ＮＤ２で選択する。選択に
は制御信号ＣＴ、Ｌを用いる。
のうちいずれのインバータの出力がＩＣ内部で使用され
るかをナントゲートＭＤＩ、ＮＤ２で選択する。選択に
は制御信号ＣＴ、Ｌを用いる。
インバータＩＮＶ３は一方のナントゲートＮＤ２への制
御信号を反転させ、他方のナントゲートＮＤ１との開閉
関係を逆にする。ナントゲートＮＤ３はナントゲートＮ
ＤＩ、ＮＤ２で選択された信号をＩＣ内部に伝達する合
成用である。
御信号を反転させ、他方のナントゲートＮＤ１との開閉
関係を逆にする。ナントゲートＮＤ３はナントゲートＮ
ＤＩ、ＮＤ２で選択された信号をＩＣ内部に伝達する合
成用である。
この回路構成で制御信号ＣＴＬをＬ（論理０）にすると
ゲートＮＤ＋が閉しくこのＮｌ）＋の出力でＮＤ３が開
く）グー）ＮＤ２が開くのでインバータＩＮＶ２の出力
が使用され、入力回路１の実効的な閾値はＶＴ２となる
。この状態はＴＴＬレベルの信号が入力されるときに使
用する。逆に制御信号をＨ（論理１）にするとグー）Ｎ
Ｄ２が閉じゲートＮＤ＋が開くのでインバータＩＮ’Ｖ
＋の出力が使用され入力回路１の実効的な閾値はＶＴＩ
となる。この状態はＣＭＯＳレベルの信号が入力される
ときに使用する。このように、１つの入力回路が２個の
（または３以上の）閾値ｖＴＩ、ｖ↑２を有し、その１
つを電気的な制御信号ＣＴＬによって切換え可能であれ
ば、第４図に示すような十分なノイズマージンをと−）
７ＶＴＩ ＝１．４Ｖ％ ＶＴ２＝ ２．５ Ｖに設定
することが可能となる。但し、入力段回路は必ずしも独
立した閾値をもつ別々のインバータである必要はない。
ゲートＮＤ＋が閉しくこのＮｌ）＋の出力でＮＤ３が開
く）グー）ＮＤ２が開くのでインバータＩＮＶ２の出力
が使用され、入力回路１の実効的な閾値はＶＴ２となる
。この状態はＴＴＬレベルの信号が入力されるときに使
用する。逆に制御信号をＨ（論理１）にするとグー）Ｎ
Ｄ２が閉じゲートＮＤ＋が開くのでインバータＩＮ’Ｖ
＋の出力が使用され入力回路１の実効的な閾値はＶＴＩ
となる。この状態はＣＭＯＳレベルの信号が入力される
ときに使用する。このように、１つの入力回路が２個の
（または３以上の）閾値ｖＴＩ、ｖ↑２を有し、その１
つを電気的な制御信号ＣＴＬによって切換え可能であれ
ば、第４図に示すような十分なノイズマージンをと−）
７ＶＴＩ ＝１．４Ｖ％ ＶＴ２＝ ２．５ Ｖに設定
することが可能となる。但し、入力段回路は必ずしも独
立した閾値をもつ別々のインバータである必要はない。
以下に簡単な回路構成で実現できる本発明の詳細な説明
する。
する。
、 第２図は本発明の一実施例で、＋８＋は全体の回
路図、（１））は要部のパターンレイアウト、（ｃ）は
特性図である。図中、ＱｌはｐチャネルＭＯ３Ｉ−ラン
ジスタ、ＱｌはｎチャネルＭＯ３）ランジスタで、これ
らで１つのＣＭＯＳインバータＩＮＶを構成する。Ｑ３
も同じくｎチャネルＭＯ３）ランジスタで、Ｑｌと並列
に接続される。但し、トランジスタＱ３のゲートは、ｎ
チャネルＭＯ３）ランジスタＱ４とｐチャネルＭＯ３’
）ランジスタＱ５を並列接続してなるトランスファーゲ
ートＴＧを通して外部入力端子２に接続される。このト
ランスファーゲー）ＴＧは制御信号ＣＴＬによって制御
される。Ｉ Ｎ Ｖ ４は制御信号ＣＴＬを反転してト
ランジスタＱ５をトランジスタＱ４と同じ状態にオンま
たはオフさせるためのインバータである。
路図、（１））は要部のパターンレイアウト、（ｃ）は
特性図である。図中、ＱｌはｐチャネルＭＯ３Ｉ−ラン
ジスタ、ＱｌはｎチャネルＭＯ３）ランジスタで、これ
らで１つのＣＭＯＳインバータＩＮＶを構成する。Ｑ３
も同じくｎチャネルＭＯ３）ランジスタで、Ｑｌと並列
に接続される。但し、トランジスタＱ３のゲートは、ｎ
チャネルＭＯ３）ランジスタＱ４とｐチャネルＭＯ３’
）ランジスタＱ５を並列接続してなるトランスファーゲ
ートＴＧを通して外部入力端子２に接続される。このト
ランスファーゲー）ＴＧは制御信号ＣＴＬによって制御
される。Ｉ Ｎ Ｖ ４は制御信号ＣＴＬを反転してト
ランジスタＱ５をトランジスタＱ４と同じ状態にオンま
たはオフさせるためのインバータである。
トランジスタＱ ６′ はＴＧとＱ３のゲート間にドレ
インが接続され、またゲートはＩＮＶａの出力につなが
っており、ＴＧがオフ状態のときにＱ３のゲート電位を
ＬにしてＱ３自体をオフ状態にする役目をしている。
インが接続され、またゲートはＩＮＶａの出力につなが
っており、ＴＧがオフ状態のときにＱ３のゲート電位を
ＬにしてＱ３自体をオフ状態にする役目をしている。
この回路方式は入力段回路であるインバータ■ＮＶの閾
値をｎチャネル側トランジスタのオン抵抗を変えること
によって切換えようとするものである。具体的にはトラ
ンジスタＱ３を使用するか否かによる。これをトランス
ファーゲートＴＧで選択する。制御信号ＣＴＬがしてあ
ればｎチャネルトランジスタロ４はオフ、インバータＩ
Ｎ Ｖ ４で反転されてＨレベル信号が印加されるｐ
チャネルトランジスタＱ５もオフ、従ってトランスファ
ーゲートＴＧはオフで、トランジスタＱ ｓ ’ はオ
ンであるからＱ３のゲート電位はＬレベルにおさえられ
るため、トランジスタＱ３はオフのままである。トラン
ジスタＱ３がオフならインバータ■ＮＶはトランジスタ
ＱＩ、Ｑ２だけで動作する。
値をｎチャネル側トランジスタのオン抵抗を変えること
によって切換えようとするものである。具体的にはトラ
ンジスタＱ３を使用するか否かによる。これをトランス
ファーゲートＴＧで選択する。制御信号ＣＴＬがしてあ
ればｎチャネルトランジスタロ４はオフ、インバータＩ
Ｎ Ｖ ４で反転されてＨレベル信号が印加されるｐ
チャネルトランジスタＱ５もオフ、従ってトランスファ
ーゲートＴＧはオフで、トランジスタＱ ｓ ’ はオ
ンであるからＱ３のゲート電位はＬレベルにおさえられ
るため、トランジスタＱ３はオフのままである。トラン
ジスタＱ３がオフならインバータ■ＮＶはトランジスタ
ＱＩ、Ｑ２だけで動作する。
これに対し制御信号ＣＴＬをＨにするとトランスファー
ゲートＴＧがオンしてトランジスタＱ ａ ’はオフと
なって切り離されるから、外部入力はトランジスタＱ３
のゲートにも印加されるので、インバータＩＮＶはトラ
ンジスタＱ２．Ｑ３を並列にして動作する。第２図（ｂ
ｌはこの部分のパターンレイアウトで、４はソースおよ
びドレインとなる拡散パターン、５はゲートパターンで
ある。
ゲートＴＧがオンしてトランジスタＱ ａ ’はオフと
なって切り離されるから、外部入力はトランジスタＱ３
のゲートにも印加されるので、インバータＩＮＶはトラ
ンジスタＱ２．Ｑ３を並列にして動作する。第２図（ｂ
ｌはこの部分のパターンレイアウトで、４はソースおよ
びドレインとなる拡散パターン、５はゲートパターンで
ある。
トランジスタＱ２．Ｑ３はインバーターＮＶの閾値によ
ってそのゲート幅Ｗ対ゲート長しの比Ｗ／Ｌを決めれば
よい。ｐチャネルトランジスタＱ１単体のスレッシコー
ルド電圧ｖ ｔｈｐは一般的な値である−０．６〜−１
．０■、トランジスタＱ２．Ｑ３単体のスレッショール
ド電圧Ｖ ｔｈｎは共に同０．６〜１．ＯＶにする。イ
ンバータｒＮＶの閾値はトランジスタＱ１とトランジス
タＱ２または（ＱｌおよびＱ ３ ）のオン抵抗の比か
ら決まり、トランジスタＱｌ、Ｑ２だけによるＶＴＩ
と、トランジスタＱ１〜Ｑ３による■Ｔ２とがあり、
ＶＴｌ＝２゜５■、ＶＴ２＝１．４Ｖになるようにトラ
ンジスタのＷ／Ｌを設定する。このとき入出力特性は第
２図ｆｃ）のようになる。トランジスタＱ２．Ｑ３を並
列に使用してインバータＩＮＶの閾値が下がるのは、ｎ
チャネル側のオン抵抗が並列接続の結果低減するからで
ある。
ってそのゲート幅Ｗ対ゲート長しの比Ｗ／Ｌを決めれば
よい。ｐチャネルトランジスタＱ１単体のスレッシコー
ルド電圧ｖ ｔｈｐは一般的な値である−０．６〜−１
．０■、トランジスタＱ２．Ｑ３単体のスレッショール
ド電圧Ｖ ｔｈｎは共に同０．６〜１．ＯＶにする。イ
ンバータｒＮＶの閾値はトランジスタＱ１とトランジス
タＱ２または（ＱｌおよびＱ ３ ）のオン抵抗の比か
ら決まり、トランジスタＱｌ、Ｑ２だけによるＶＴＩ
と、トランジスタＱ１〜Ｑ３による■Ｔ２とがあり、
ＶＴｌ＝２゜５■、ＶＴ２＝１．４Ｖになるようにトラ
ンジスタのＷ／Ｌを設定する。このとき入出力特性は第
２図ｆｃ）のようになる。トランジスタＱ２．Ｑ３を並
列に使用してインバータＩＮＶの閾値が下がるのは、ｎ
チャネル側のオン抵抗が並列接続の結果低減するからで
ある。
制御信号ＣＴＬは専用の外部端子３から入力することが
できる。インバーターＮＶ５．ＩＮＶ６はバッファ用で
ある。前段ＩＣの出力がＴＴＬレベルのときは端子３を
Ｖｃｃに接続してゲートＴＧをオン、トランジスタＱ３
をアクティブにしてインバータＩＮＶの閾値をＶＴ２に
し、またＣＭＯＳレベルのときは端子３を接地してグー
１−ＴＯをオフ、トランジスタＱ３をオフにしてインバ
ータＩＮＶの閾値をＶＴＩにする。端子３にＨ又はＬの
信号を入力すれば該信号のり、 Ｈレベルに応じてイ
ンバータＩＮＶの閾値をＶＴＩまたはＶＴ２にすること
ができる。この他にも方法はある。例えば端子３を内部
端子として、マスクバタン切替えにより該端子にＶｃｃ
またはアースを与える様に設定してしまう方法である。
できる。インバーターＮＶ５．ＩＮＶ６はバッファ用で
ある。前段ＩＣの出力がＴＴＬレベルのときは端子３を
Ｖｃｃに接続してゲートＴＧをオン、トランジスタＱ３
をアクティブにしてインバータＩＮＶの閾値をＶＴ２に
し、またＣＭＯＳレベルのときは端子３を接地してグー
１−ＴＯをオフ、トランジスタＱ３をオフにしてインバ
ータＩＮＶの閾値をＶＴＩにする。端子３にＨ又はＬの
信号を入力すれば該信号のり、 Ｈレベルに応じてイ
ンバータＩＮＶの閾値をＶＴＩまたはＶＴ２にすること
ができる。この他にも方法はある。例えば端子３を内部
端子として、マスクバタン切替えにより該端子にＶｃｃ
またはアースを与える様に設定してしまう方法である。
また、マイクロコンピュータ等では内部的に制御信号Ｃ
ＴＬを作成できる。例えばプログラムの冒頭（初期設定
部）に、入力信号がＴＴＬレベルかＣＭＯＳレベルかに
従って１．０を書込む命令を予め組込んでおき、ＴＴＬ
レベルのときはフラグＦ（例えばＤタイプ・フリップフ
ロップ）をセットし、ＣＭＯＳレベルのときはそのまま
にしておくという方法である。
ＴＬを作成できる。例えばプログラムの冒頭（初期設定
部）に、入力信号がＴＴＬレベルかＣＭＯＳレベルかに
従って１．０を書込む命令を予め組込んでおき、ＴＴＬ
レベルのときはフラグＦ（例えばＤタイプ・フリップフ
ロップ）をセットし、ＣＭＯＳレベルのときはそのまま
にしておくという方法である。
第３図は本発明の他の実施例である。本例は入力段回路
が差動アンプＤＡの場合である。この差動アンプＤＡは
負荷抵抗Ｒ１，Ｒ２とドライバトランジスタＱ６．Ｑ７
、それに電流源■がらなり、トランジスタＱ６に入力Ｖ
ｉｎを、またトランジスタＱ７に基準電圧ＶＴを印加す
る。この基準電圧ＶＴが本回路の閾値であり、これが抵
抗Ｒ１”Ｒ３からなる回路で与えられる。従って、この
場合にはＶＴｌ＝２．５Ｖとなるように抵抗Ｒ１，Ｒ２
を設定し、またトランジスタＱｅをオンにして抵抗Ｒ２
に抵抗Ｒ３を並列接続したときにＶＴ２”１゜４Ｖとな
るように抵抗Ｒ３を設定しておく。このトランジスタＱ
８は第２図と同様の制御信号ＣＴＬで制御される。
が差動アンプＤＡの場合である。この差動アンプＤＡは
負荷抵抗Ｒ１，Ｒ２とドライバトランジスタＱ６．Ｑ７
、それに電流源■がらなり、トランジスタＱ６に入力Ｖ
ｉｎを、またトランジスタＱ７に基準電圧ＶＴを印加す
る。この基準電圧ＶＴが本回路の閾値であり、これが抵
抗Ｒ１”Ｒ３からなる回路で与えられる。従って、この
場合にはＶＴｌ＝２．５Ｖとなるように抵抗Ｒ１，Ｒ２
を設定し、またトランジスタＱｅをオンにして抵抗Ｒ２
に抵抗Ｒ３を並列接続したときにＶＴ２”１゜４Ｖとな
るように抵抗Ｒ３を設定しておく。このトランジスタＱ
８は第２図と同様の制御信号ＣＴＬで制御される。
１つのＩＣの端子ピンを４０個とすると一般にはその半
分２０個程度が入出力端子であることが多いが、それら
の端子に入力回路（または入出力回路）が接続されるの
で、該回路の各々を上述した回路構成としておけばよい
。但し、制御信号ＣＴＬは共用できる。またもし３以上
のλカレベルが予測される場合には第１図で言えばイン
バータＩ Ｎ Ｖ ＋ 、 Ｉ Ｎ Ｖ ２・・・・
・・を更に設けて多段に切換え得る構成をとればよい。
分２０個程度が入出力端子であることが多いが、それら
の端子に入力回路（または入出力回路）が接続されるの
で、該回路の各々を上述した回路構成としておけばよい
。但し、制御信号ＣＴＬは共用できる。またもし３以上
のλカレベルが予測される場合には第１図で言えばイン
バータＩ Ｎ Ｖ ＋ 、 Ｉ Ｎ Ｖ ２・・・・
・・を更に設けて多段に切換え得る構成をとればよい。
以上述べたように本発明によれば、前段に接続する外部
回路の特性に応じて最適の入力閾値を設定できる利点が
ある。
回路の特性に応じて最適の入力閾値を設定できる利点が
ある。
第１図は本発明の概略構成図、第２図は本発明の一実施
例を示す説明図、第３図は本発明の他の実施例を示す回
路図、第４図は入力回路の各種閾値の説明図である。 図中、１は入力回路、２は外部入力端子、３は外部制御
端子、ＩＮＶ ＋、ＩＮＶ２．ＩＮＶ、ＤＡは入力段回
路、ＮＤ １．ＮＤ２．Ｑ３〜ＱｅおよびＱ ６ ’は
閾値切換回路、Ｆは制御信号設定フラグである。
例を示す説明図、第３図は本発明の他の実施例を示す回
路図、第４図は入力回路の各種閾値の説明図である。 図中、１は入力回路、２は外部入力端子、３は外部制御
端子、ＩＮＶ ＋、ＩＮＶ２．ＩＮＶ、ＤＡは入力段回
路、ＮＤ １．ＮＤ２．Ｑ３〜ＱｅおよびＱ ６ ’は
閾値切換回路、Ｆは制御信号設定フラグである。
Claims (3)
- （１）外部信号が入力される半導体集積回路の入力回路
において、外部信号を受ける入力段回路と、その閾値を
制御信号によって多段に切換える閾値切換回路とを備え
ることを特徴とする閾値可変型入力回路。 - （２）制御信号は、端子ピンに与えられる電圧により発
生されることを特徴とする特許請求の範囲第１項記載の
閾値可変型入力回路。 - （３）制御信号は、プログラムにより１、０を書込まれ
るフラグにより発生されることを特徴とする特許請求の
範囲第１項記載の閾値可変型入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175388A JPS6153827A (ja) | 1984-08-23 | 1984-08-23 | 閾値可変型入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175388A JPS6153827A (ja) | 1984-08-23 | 1984-08-23 | 閾値可変型入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153827A true JPS6153827A (ja) | 1986-03-17 |
Family
ID=15995232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175388A Pending JPS6153827A (ja) | 1984-08-23 | 1984-08-23 | 閾値可変型入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153827A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6318718A (ja) * | 1986-07-10 | 1988-01-26 | Nec Corp | Ｍｏｓ型集積回路装置 |
| WO1998047230A1 (en) * | 1997-04-11 | 1998-10-22 | Xilinx, Inc. | Input/output buffer supporting multiple i/o standards |
| US5877632A (en) * | 1997-04-11 | 1999-03-02 | Xilinx, Inc. | FPGA with a plurality of I/O voltage levels |
| US5991908A (en) * | 1997-09-29 | 1999-11-23 | Xilinx, Inc. | Boundary scan chain with dedicated programmable routing |
| US6071314A (en) * | 1997-09-29 | 2000-06-06 | Xilinx, Inc. | Programmable I/O cell with dual boundary scan |
| US6120551A (en) * | 1997-09-29 | 2000-09-19 | Xilinx, Inc. | Hardwire logic device emulating an FPGA |
| US6625788B1 (en) | 1998-06-26 | 2003-09-23 | Xilinx, Inc. | Method for verifying timing in a hard-wired IC device modeled from an FPGA |
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