KR19980074438A - 데이타 출력 버퍼 - Google Patents

데이타 출력 버퍼 Download PDF

Info

Publication number
KR19980074438A
KR19980074438A KR1019970010261A KR19970010261A KR19980074438A KR 19980074438 A KR19980074438 A KR 19980074438A KR 1019970010261 A KR1019970010261 A KR 1019970010261A KR 19970010261 A KR19970010261 A KR 19970010261A KR 19980074438 A KR19980074438 A KR 19980074438A
Authority
KR
South Korea
Prior art keywords
signal
data output
logic
output
delay means
Prior art date
Application number
KR1019970010261A
Other languages
English (en)
Inventor
배효관
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019970010261A priority Critical patent/KR19980074438A/ko
Publication of KR19980074438A publication Critical patent/KR19980074438A/ko

Links

Abstract

본 발명은 데이타 출력 버퍼에 관한 것으로, 출력되는 데이타가 로우 레벨인 경우에 활성되는 로우 레벨 출력 신호와 데이타 출력 시점을 결정하는 데이타 출력 제어 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 1 논리 신호를 출력하는 제 1 논리 소자; 상기 제 1 논리 소자를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 1 지연 수단과; 전원 전압 단자와 데이타 출력단 사이에 연결되고, 상기 제 1 논리 신호에 의해 일차 구동된 다음, 상기 제 1 지연 수단을 통하여 출력되는 신호를 통하여 이차 구동되어 데이타 출력단을 소정의 파지티브(positive) 레벨로 예비 충전하는 제 1 예비 충전 수단과; 상기 제 1 지연 수단에서 출력되는 신호를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 2 지연 수단과; 상기 데이타 출력 제어 신호와 상기 제 2 지연 수단에서 출력되는 신호가 입력되어, 입력된 신호에 따라 소정이 논리값을 갖는 제 2 논리 신호를 출력하는 제 2 논리 소자와; 상기 제 2 논리 신호에 의해 동작하여 데이타 출력단을 하이 레벨로 풀업시키는 풀업 수단과; 출력되는 데이타가 하이 레벨인 경우에 활성화되는 하이 레벨 데이타 출력 신호와 상기 데이타 출력 제어 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 3 논리 신호를 출력하는 제 3 논리 소자와; 상기 제 3 논리 소자를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 3 지연 수단과; 전원 전압 단자와 데이타 출력단 사이에 연결되고, 상기 제 3 논리신호에 의해 일차 구동된 다음, 상기 제 3 지연 수단을 통하여 출력되는 신호를 통하여 이차 구동되어 데이타 출력단을 소정의 네가티브(negative) 레벨로 예비 충전하는 제 2 예비 충전 수단과; 상기 제 3 지연 수단에서 출력되는 신호를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 4 지연 수단과; 상기 데이타 출력 제어 신호와 상기 제 4 지연 수단에서 출력되는 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 4 논리 신호를 출력하는 제 4 논리 소자와; 상기 제 4 논리 신호에 의해 동작하여 데이타 출력단을 로우 레벨로 풀다운시키는 풀다운 수단을 포함하여 이루어져서, 별도의 시간 지연 수단을 추가로 구비하여 데이타 출력단의 풀업 동작이 2단계로 이루어지도록 함으로써 출력단의 풀업 동작에서의 잡음 여유도가 크게 향상되는 효과를 제공한다.

Description

데이타 출력 버퍼
본 발명은 데이타 출력 버퍼에 관한 것으로, 특히 지연 회로를 이용하여 데이타 출력단의 구동 능력을 향상시켜서 잡음을 감소시킨 데이타 출력 버퍼에 관한 것이다.
일반적으로 데이타 출력 버퍼는 센스 앰프와 메인 앰프 등의 증폭단을 통하여 출력된 로우 레벨 또는 하이 레벨의 데이타를 입력으로 받아 데이타 출력 인에이블 신호에 의하여 데이타를 출력하는 회로이다.
이와 같은 데이타 출력 버퍼는 단순한 데이타의 입출력 동작만이 이루어지는 것이 아니라 증폭단으로부터 출력되는 데이타가 데이타 출력 버퍼의 다음 단에 구비된 입출력 패드를 충분히 구동할 수 있도록 구동 능력을 향상시키는 목적도 가지고 있다.
도 1 은 종래의 데이타 출력 버퍼의 회로도로서, 이를 참조하여 출력 데이타의 구동 능력을 향상시키기 위한 종래의 데이타 출력 버퍼를 설명하면 다음과 같다.
데이타 출력 버퍼에는 출력되는 데이타의 레벨에 따라 활성화되는 두 종류의 출력 데이타(DOUT)(DOUTB)와 데이타 출력 시점을 결정하는 액티브 로우 신호인 데이타 출력 인에이블 신호(ODE)가 입력된다.
이와 같은 출력 데이타(DOUT)(DOUTB)는 두 신호가 동일한 레벨로 동시에 입력되지 않고 반드시 상보 신호가 입력된다.
즉, 출력 데이타(DOUT)가 하이 레벨인 경우에는 출력 데이타(DOUTB)는 로우 레벨로 되고, 출력 데이타(DOUT)가 로우 레벨인 경우에는 출력 데이타(DOUTB)가 하이 레벨로 되는 것이다.
먼저 출력되는 데이타가 로우 레벨일 때 하이 레벨로 활성화되는 출력 데이타(DOUTB)의 경로를 설명하면 다음과 같다.
낸드 게이트(NAND11)에는 인버터(INV11)를 통하여 반전된 출력 데이타(DOUTB)와 인버터(INV26)를 통하여 반전된 데이타 출력 인에이블 신호(ODE)가 입력된다.
낸드 게이트(NAND11)의 출력 신호는 인버터(INV12)에 의해 반전되어 인버터(INV13)와 예비 풀업 소자인 엔모스 트랜지스터(Q1)의 게이트에 각각 입력된다.
인버터(INV13)에 의해 반전 출력된 신호는 인버터(INV14)에 의해 다시 한번 반전된 다음 낸드 게이트(NAND12)에 입력되며, 이와 같은 낸드 게이트(NAND12)에는 인버터(INV26)에 의해 반전된 데이타 출력 인에이블 신호(ODE)도 입력된다.
낸드 게이트(NAND12)의 출력 신호는 인버터(INV15)에 의해 반전되어 엔모스 트랜지스터(Q2)의 게이트에 입력된다.
상술한 두 개의 엔모스 트랜지스터(Q1)(Q2)는 각각의 소스 단자가 전원 전압(VDD) 단자에 연결되어 있고, 각각의 드레인 단자가 출력단 노드(N)에 연결되어 있어 턴 온되는 경우 출력단 노드(N)가 하이 레벨로 풀업된다.
출력되는 데이타가 하이 레벨일 때 하이 레벨로 활성화되는 출력 데이타(DOUT)의 경로 또한 상술한 출력 데이타(DOUTB)의 경로와 유사한 구조를 갖는다.
낸드 게이트(NAND21)에는 인버터(INV21)를 통하여 반전된 출력 데이타(DOUT)와 인버터(INV26)를 통하여 반전된 데이타 출력 인에이블 신호(ODE)가 입력된다.
낸드 게이트(NAND21)의 출력 신호는 인버터(INV22)에 의해 반전되어 인버터(INV23)와 역시 예비 풀업 소자인 엔모스 트랜지스터(Q3)의 게이트에 각각 입력된다.
인버터(INV23)에 의해 반전 출력된 신호는 인버터(INV24)에 의해 다시 한번 반전된 다음 낸드 게이트(NAND22)에 입력되며, 이와 같은 낸드 게이트(NAND22)에는 인버터(INV26)에 의해 반전딘 데이타 출력 인에이블 신호(ODE)도 입력된다.
낸드 게이트(NAND22)의 출력 신호는 인버터(INV25)에 의해 반전되어 엔모스 트랜지스터(Q4)의 게이트에 입력된다.
상술한 두 개의 엔모스 트랜지스터(Q3)(Q4)는 각각의 소스 단자가 접지 전압(VSS) 단자에 연결되어 있고, 각각의 드레인 단자가 출력단 노드(N)에 연결되어 있어 턴 온되는 경우 출력단 노드(N)가 로우 레벨로 풀다운된다.
이와 같이 이루어진 종래의 데이타 출력 버퍼의 동작을 설명하면 다음과 같다.
먼저 로우 레벨의 데이타가 발생하여 출력 데이타(DOUTB)가 하이 레벨로 되고 출력 데이타(DOUT)가 로우 레벨로 된 상태에서, 액티브 로우 신호인 데이타 출력 인에이블 신호(ODE)가 하이 레벨인 경우에는 인버터(INV26)에 의해 로우 레벨로 반전되어 두 개의 낸드 게이트(NAND11)(NAND21)에 각각 입력되므로, 두 개의 낸드 게이트(NAND11)(NAND21)의 출력은 출력 데이타(DOUT)(DOUTB)의 레벨에 관계없이 모두 하이 레벨로 된다.
따라서 낸드 게이트(NAND12)에서 출력되는 하이 레벨의 신호가 인버터(INV12)에 의해 로우 레벨로 반전 출력되어 엔모스 트랜지스터(Q1)는 턴 오프된다.
또 인버터(INV12)에서 출력된 로우 레벨의 신호가 직렬 연결된 두 개의 인버터(INV13)(INV14)를 통하여 낸드 게이트(NAND12)에 입력 됨으로써 낸드 게이트(NAND12)에는 하이 레벨의 신호가 출력되고, 낸드 게이트(NAND12)에서 출력된 하이 레벨의 신호가 인버터(INV15)에 의해 하이 레벨로 반전 출력되어 엔모스 트랜지스터(Q2)는 턴 오프된다.
이와 같은 하이 레벨의 데이타 출력 인에이블 신호(ODE)는 출력 데이타(DOUT)의 경로에도 동일하게 작용하여 두 개의 엔모스 트랜지스터(Q3)(Q4)는 턴 오프된다.
따라서 엔모스 트랜지스터(Q3~Q4)가 모두 턴 오프됨에 따라 출력단 노드(N)는 외부의 부하에 의해 하이 임피던스 상태로 되는 것이다.
이와 같은 상태에서 데이타 출력 인에이블 신호(ODE)가 활성화되어 로우 레벨로 되어 인버터(INV26)에 입력되면, 데이타 출력 인에이블 신호(ODE)는 하이 레벨로 되어 두 개의 낸드 게이트(NAND11)(NAND21)에 각각 입력된다.
이때 출력 데이타(DOUTB)가 인버터(INV11)에 의하여 로우 레벨로 반전되어 낸드 게이트(NAND11)에 입력되기 때문에 낸드 게이트(NAND11)의 출력은 하이 레벨로 되어 인버터(INV12)의 출력 신호가 로우 레벨로 됨으로써 엔모스 트랜지스터(Q1)은 턴 오프된다.
또 인버터(INV12)에서 출력된 로우 레벨의 신호가 직렬 연결된 두 개의 인버터(INV13)(INV14)를 통하여 낸드 게이트(NAND12)에 입력 됨으로써 낸드 게이트(NAND12)에서는 하이 레벨의 신호가 출력되고, 낸드 게이트(NAND12)에서 출력된 하이 레벨의 신호가 인버터(INV15)에 의해 로우 레벨로 반전 출력되어 엔모스 트랜지스터(Q2)도 턴 오프된다.
그러나 로우 레벨의 출력 데이타(DOUT)는 인버터(INV11)에 의하여 하이 레벨로 반전되어 낸드 게이트(NAND21)에 입력되고, 또 로우 레벨의 데이타 출력 인에이블 신호(ODE)가 인버터(INV26)에 의해 하이 레벨로 반전되어 낸드 게이트(NAND21)에 입력된다.
따라서 낸드 게이트(NAND21)의 출력은 로우 레벨로 되고, 인버터(INV22)의 출력 신호는 하이 레벨로 됨으로써 엔모스 트랜지스터(Q3)는 턴 온된다.
또 인버터(INV22)에서 출력된 하이 레벨의 신호가 직렬 연결된 두 개의 인버터(INV23)(INV24)를 통하여 낸드 게이트(NAND22)에 입력되고, 또 로우 레벨의 데이타 출력 인에이블 신호(ODE)가 인버터(INV26)에 의해 하이 레벨로 반전되어 낸드 게이트(NAND21)에 입력된다.
따라서 낸드 게이트(NAND22)에서는 로우 레벨의 신호가 출력되고, 낸드 게이트(NAND22)에서 출력된 로우 레벨의 신호가 인버터(INV25)에 의해 하이 레벨로 반전 출력되어 엔모스 트랜지스터(Q4)도 턴 온된다.
결과적으로 로우 레벨의 데이타가 발생하여 출력 데이타(DOUTB)가 하이 레벨로 활성화되면 접지 전압(VSS) 단자와 연결되어 있는 두 개의 엔모스 트랜지스터(Q3)(Q4)가 턴 온되어 출력단 노드(N)를 로우 레벨의 접지 전압(VSS)으로 풀다운시키는 것이다.
이와 같은 동작은 하이 레벨의 데이타가 발생하여 출력 데이타(DOUT)가 하이 레벨로 되고 출력 데이타(DOUTB)가 로우 레벨로 되는 경우에도 유사하다.
즉, 출력 데이타(DOUT)가 하이 레벨인 경우에는 전원 전압(VDD) 단자와 연결된 두 개의 엔모스 트랜지스터(Q1)(Q2)가 턴 온되어 출력단 노드(N)를 하이 레벨의 전원 전압(VDD)으로 풀업시키는 것이다.
따라서 출력단 노드(N)와 연결되어 있는 입출력 패드(IOPAD)에는 발생한 데이타와 동일한 레벨의 신호가 가해지는 것이다.
이와 같은 데이타 출력 동작을 각 소자의 시간 지연 작용을 참고하여 설명하면 다음과 같다.
즉, 인버터(INV12)의 출력 신호에 의해 엔모스 트랜지스터(Q1)가 조기에 턴 온되어 출력단 노드(N)를 예비 구동한 다음, 인버터(INV12)의 출력 신호가 직렬 연결된 두 개의 인버터(INV13)(14)로 구성된 지연 수단을 통하여 전달되어 엔모스 트랜지스터(Q2)를 최종 구동함으로써 출력단 노드(N)를 풀업시키며, 이와 같은 동작은 출력 데이타(DOUT)의 전달 경로에서도 동일하게 이루어져서 출력단 노드(N)를 풀다운시킨다.
그러나 별도의 지연 수단을 통하여 구동되는 최종 구동 소자인 엔모스 트랜지스터(Q1)와는 달리, 인버터(INV12)에서 출력되는 신호에 의해 직접 턴 온되어 출력단 노드(N)를 풀업시킬 때, 출력단 노드(N)에 가해지는 전압의 범위가 매우 좁다.
즉, 엔모스 트랜지스터(Q1)를 턴 온시키기 위한 하이 레벨 입력 전압의 최소값이 매우 작아서, 이에 따른 잡음 여유도가 충분하지 않은 문제가 있으며, 출력 데이타(DOUT)에 의해 예비 구동되는 또 다른 엔모스 트랜지스터(Q3)의 경우에도 상술한 엔모스 트랜지스터(Q1)이 경우와 같이 잡음 여유도가 충분하지 않은 문제가 있다.
따라서 본 발명은 별도의 시간 지연 수단을 추가로 구비하여 데이타 출력단의 풀업 동작이 2단계로 이루어지도록 함으로써 출력단의 풀업 동작에서의 잡음 여유도를 크게 향상시키는데 그 목적이 있다.
도 1 은 종래의 데이타 출력 버퍼를 나타낸 회로도.
도 2 는 본 발명의 데이타 출력 버퍼를 나타낸 회로도.
*도면의 주요 부분에 대한 부호의 설명*
INV11~INV63 : 인버터NAND11~NAND22 : 낸드 게이트
Q1~Q4 : 엔모스 트랜지스터30~60 : 지연 회로
N : 출력단 노드
이와 같은 목적의 본 발명은 출력되는 데이타가 로우 레벨인 경우에 활성되는 로우 레벨 출력 신호와 데이타 출력 시점을 결정하는 데이타 출력 제어 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 1 논리 신호를 출력하는 제 1 논리 소자와; 상기 제 1 논리 소자를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 1 지연 수단과; 전원 전압 단자와 데이타 출력단 사이에 연결되고, 상기 제 1 논리 신호에 의해 일차 구동된 다음, 상기 제 1 지연 수단을 통하여 출력되는 신호를 통하여 이차 구동되어 데이타 출력단을 소정의 파지티브(positive) 레벨로 예비 충전하는 제 1 예비 충전 수단과; 상기 제 1 지연 수단에서 출력되는 신호를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 2 지연 수단과; 상기 데이타 출력 제어 신호와 상기 제 2 지연 수단에서 출력되는 신호가 입력되어, 입력된 신호에 따라 소정이 논리값을 갖는 제 2 논리 신호를 출력하는 제 2 논리 소자와; 상기 제 2 논리 신호에 의해 동작하여 데이타 출력단을 하이 레벨로 풀업시키는 풀업 수단과; 출력되는 데이타가 하이 레벨인 경우에 활성화되는 하이 레벨 데이타 출력 신호와 상기 데이타 출력 제어 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 3 논리 신호를 출력하는 제 3 논리 소자와; 상기 제 3 논리 소자를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 3 지연 수단과; 전원 전압 단자와 데이타 출력단 사이에 연결되고, 상기 제 3 논리신호에 의해 일차 구동된 다음, 상기 제 3 지연 수단을 통하여 출력되는 신호를 통하여 이차 구동되어 데이타 출력단을 소정의 네가티브(negative) 레벨로 예비 충전하는 제 2 예비 충전 수단과; 상기 제 3 지연 수단에서 출력되는 신호를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 4 지연 수단과; 상기 데이타 출력 제어 신호와 상기 제 4 지연 수단에서 출력되는 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 4 논리 신호를 출력하는 제 4 논리 소자와; 상기 제 4 논리 신호에 의해 동작하여 데이타 출력단을 로우 레벨로 풀다운시키는 풀다운 수단을 포함하여 이루어진다.
이와 같이 이루어진 본 발명의 일실시예를 도 2를 참조하여 설명하면 다음과 같다.
도 2는 본 발명의 데이타 출력 버퍼를 나타낸 회로도이다.
도 2에 나타낸 바와 같이, 데이타 출력 버퍼에는 출력되는 데이타의 레벨에 따라 활성화되는 두 종류의 출력 데이타(DOUT)(DOUTB)와 데이타 출력 시점을 결정하는 액티브 로우 신호인 데이타 출력 인에이블 신호(ODE)가 입력된다.
먼저 출력되는 데이타가 로우 레벨일 때 하이 레벨로 활성화되는 출력 데이타(DOUTB)의 경로를 설명하면 다음과 같다.
낸드 게이트(NAND11)에는 인버터(INV11)를 통하여 반전된 출력 데이타(DOUTB)와 인버터(INV26)를 통하여 데이타 출력 인에이블 신호(ODE)가 입력된다.
낸드 게이트(NAND1)의 출력 신호는 인버터(INV12)에 의해 반전되어 인버터(INV13)와 예비 풀업 소자인 엔모스 트랜지스터(Q1)의 게이트에 각각 입력된다.
또한 낸드 게이트(NAND11)의 출력 신호는 세 개의 인버터(INV31~INV33)가 직렬 연결되어 이루어진 지연 회로(30)를 통하여 엔모스 트랜지스터(Q1)의 게이트에 입력된다.
인버터(INV13)에 의해 반전 출력된 신호는 인버터(INV14)에 의해 다시 한번 반전된 다음 낸드 게이트(NAND12)에 입력되며, 이와 같은 낸드 게이트(NAND12)에는 인버터(INV26)에 의해 반전된 데이타 출력 인에이블 신호(ODE)도 입력된다.
낸드 게이트(NAND12)의 출력 신호는 인버터(INV15)에 의해 반전되어 엔모스 트랜지스터(Q2)의 게이트에 입력된다.
또한 낸드 게이트(NAND12)의 출력 신호는 세 개의 인버터(INV41~INV43)가 직렬 연결되어 이루어진 지연 회로(40)를 통하여 엔모스 트랜지스터(Q2)의 게이트에 입력된다.
상술한 두 개의 엔모스 트랜지스터(Q1)(Q2)는 각각의 소스 단자가 전원 전압(VDD) 단자에 연결되어 있고, 각각의 드레인 단자가 출력단 노드(N)에 연결되어 있어 턴 온되는 경우 출력단 노드(N)가 하이 레벨로 풀업된다.
출력되는 데이타가 하이 레벨일 때 하이 레벨로 활성화되는 출력 데이타(DOUT)의 경로 또한 상술한 출력 데이타(DOUTB)의 경로와 유사한 구조를 갖는다.
낸드 게이트(NAND21)에는 인버터(INV21)를 통하여 반전된 출력 데이타(DOUT)와 인버터(INV26)를 통하여 반전된 데이타 출력 인에이블 신호(ODE)가 입력된다.
낸드 게이트(NAND21)의 출력 신호는 인버터(INV22)에 의해 반전되어 인버터(INV23)와 역시 예비 풀업 소자인 엔모스 트랜지스터(Q3)의 게이트에 각각 입력된다.
또한 낸드 게이트(NAND21)의 출력 신호는 세 개의 인버터(INV51~INV53)가 직렬 연결되어 이루어진 지연 회로(50)를 통하여 엔모스 트랜지스터(Q3)의 게이트에 입력된다.
인버터(INV23)에 의해 반전 출력된 신호는 인버터(INV24)에 의해 다시 한번 반전된 다음 낸드 게이트(NAND22)에 입력되며, 이와 같은 낸드 게이트(NAND22)에는 인버터(INV26)에 의해 반전된 데이타 출력 인에이블 신호(ODE)도 입력된다.
낸드 게이트(NAND22)의 출력 신호는 인버터(INV25)에 의해 반전되어 엔모스 트랜지스터(Q4)의 게이트에 입력된다.
또한 낸드 게이트(NAND21)의 출력 신호는 세 개의 인버터(INV61~INV63)가 직렬 연결되어 이루어진 지연 회로(60)를 통하여 엔모스 트랜지스터(Q4)의 게이트에 입력된다.
상술한 두 개의 엔모스 트랜지스터(Q3)(Q4)는 각각의 소스 단자가 접지 전압(VSS) 단자에 연결되어 있고, 각각의 드레인 단자가 출력단 노드(N)에 연결되어 있어 턴 온되는 경우 출력단 노드(N)가 하이 레벨로 풀다운된다.
이와 같이 이루어진 본 발명의 데이타 출력 버퍼의 동작을 설명하면 다음과 같다.
먼저 로우 레벨의 데이타가 발생하여 출력 데이타(DOUTB)가 하이 레벨로 되고 출력 데이타(DOUT)가 로우 레벨로 된 상태에서, 액티브 로우 신호인 데이타 출력 인에이블 신호(ODE)가 하이 레벨인 경우에는 인버터(INV26)에 의해 로우 레벨로 반전되어 두 개의 낸드 게이트(NAND11)(NAND21)에 각각 입력되므로, 두 개의 낸드 게이트(NAND11)(NAND21)의 출력은 출력 데이타(DOUT)(DOUTB)의 레벨에 관계없이 모두 하이 레벨로 된다.
따라서 낸드 게이트(NAND12)에서 출력되는 하이 레벨의 신호가 인버터(INV12)또는 지연 회로(30)에 의해 로우 레벨로 반전 출력되어 엔모스 트랜지스터(Q1)는 턴 오프된다.
또 인버터(INV12)에서 출력된 로우 레벨의 신호가 직렬 연결된 두 개의 인버터(INV13)(INV14)를 통하여 낸드 게이트(NAND12)에 입력 됨으로써 낸드 게이트(NAND12)에서는 하이 레벨의 신호가 출력되고, 낸드 게이트(NAND12)에서 출력된 하이 레벨의 신호가 인버터(INV15)또는 지연회로(40)에 의해 로우 레벨로 반전 출력되어 엔모스 트랜지스터(Q2)는 턴 오프된다.
이와 같은 하이 레벨의 데이타 출력 인에이블 신호(ODE)는 출력 데이타(DOUT)의 경로에도 동일하게 작용하여 두 개의 엔모스 트랜지스터(Q3)(Q4)는 턴 오프된다.
따라서 엔모스 트랜지스터(Q3~Q4)가 모두 턴 오프됨에 따라 출력단 노드(N)는 외부의 부하에 의해 하이 임피던스 상태로 되는 것이다.
이와 같은 상태에서 데이타 출력 인에이블 신호(ODE)가 활성화되어 로우 레벨로 되어 인버터(INV26)에 입력되면, 데이타 출력 인에이블 신호(ODE)는하이 레벨로 되어 두 개의 낸드 게이트(NAND11)(NAND21)에 각각 입력된다.
이때 출력 데이타(DOUTB)가 인버터(INV11)에 의하여 로우 레벨로 반전되어 낸드 게이트(NAND11)에 입력되기 때문에 낸드 게이트(NAND11)의 출력은 하이 레벨로 되어 인버터(INV12) 또는 지연 회로(30)의 출력 신호가 로우 레벨로 됨으로써 엔모스 트랜지스터(Q1)은 턴 오프된다.
또 인버터(INV12)에서 출력된 로우 레벨의 신호가 직렬 연결된 두 개의 인버터(INV13)(INV14)를 통하여 낸드 게이트(NAND12)에 입력 됨으로써 낸드 게이트(NAND12)에서는 하이 레벨의 신호가 출력되고, 낸드 게이트(NAND12)에서 출력된 하이 레벨의 신호가 인버터(INV15) 또는 지연 회로(40)에 의해 로우 레벨로 반전 출력되어 엔모스 트랜지스터(Q2)도 턴 오프된다.
그러나 로우 레벨의 출력 데이타(DOUT)는 인버터(INV11)에 의하여 하이 레벨로 반전되어 낸드 게이트(NAND21)에 입력되고, 또 로우 레벨의 데이타 출력 인에이블 신호(ODE)가 인버터(INV26)에 의해 하이 레벨로 반전되어 낸드 게이트(NAND21)에 입력된다.
따라서 낸드 게이트(NAND21)의 출력은 로우 레벨로 되고, 인버터(INV22)의 출력 신호는 하이 레벨로 됨으로써 엔모스 트랜지스터(Q3)는 턴 온된다.
또한 낸드 게이트(NAND11)에서 출력되는 로우 레벨의 신호가 지연 회로(30)를 통하여 반전되어 엔모스 트랜지스터(Q1)의 게이트에 입력된다.
이때 지연 회로(30)에서는 소정의 시간 지연이 발생되기 때문에 인버터(INV12)에서 출력된 신호에 의해 턴 온된 엔모스 트랜지스터(Q1)는 소정의 시간이 경과한 다음 지연 회로(30)에서 출력되는 신호에 의해 또 한번 구동된다.
또 인버터(INV22)에서 출력된 하이 레벨의 신호가 직렬 연결된 두 개의 인버터(INV23)(INV24)를 통하여 낸드 게이트(NAND22)에 입력되고, 또 로우 레벨의 데이타 출력 인에이블 신호(ODE)가 인버터(INV26)에 의해 하이 레벨로 반전되어 낸드 게이트(NAND21)에 입력된다.
따라서 낸드 게이트(NAND22)에서는 로우 레벨의 신호가 출력되고, 낸드 게이트(NAND22)에서 출력된 로우 레벨의 신호가 인버터(INV25)에 의해 하이 레벨로 반전 출력되어 엔모스 트랜지스터(Q4)도 턴 온된다.
또한 낸드 게이트(NAND21)에서 출력되어 로우 레벨의 신호가 지연 회로(50)를 통하여 반전되어 엔모스 트랜지스터(Q3)의 게이트에 입력된다.
이때 지연 회로(50)에서는 소정의 시간 지연이 발생하기 때문에 인버터(INV22)에서 출력된 신호에 의해 턴 온된 엔모스 트랜지스터(Q3)는 소정의 시간이 경과한 다음 지연 회로(50)에서 출력되는 신호에 의해 또 한번 구동된다.
결과적으로 로우 레벨의 데이타가 발생하여 출력 데이타(DOUTB)가 하이 레벨로 활성화되면 접지 전압(VSS) 단자와 연결되어 있는 두 개의 엔모스 트랜지스터(Q3)(Q4)가 턴 온되어 출력단 노드(N)를 로우 레벨의 접지 전압(VSS)으로 풀다운시키는데, 이때 엔모스 트랜지스터(Q1)가 턴 온됨으로써 이루어지는 출력단 노드(N)의 예비 풀업 동작은 인버터(INV22)에 의해 1차 풀업과 지연 회로(50)에서 출력되는 신호에 의한 2차 풀업이 이루어져서 엔모스 트랜지스터(Q1)를 통하여 출력단 노드(N)에 가해지는 전압의 범위가 커지는 것이다.
이와 같은 동작은 하이 레벨의 데이타가 발생하여 출력 데이타(DOUT)가 하이 레벨로 되고 출력 데이타(DOUTB)가 로우 레벨로 되는 경우에도 유사하다.
즉, 출력 데이타(DOUT)가 하이 레벨인 경우에는 전원 전압(VDD) 단자와 연결된 두 개의 엔모스 트랜지스터(Q1)(Q2)가 턴 온되어 출력단 노드(N)를 하이 레벨의 전원 전압(VDD)으로 풀업시키는 것이다.
이때 풀업 동작은 각각의 경로에 구비된 지연 회로(50)(60)의 작용에 의해 2단계의 풀업 동작이 이루어짐으로써, 출력단 노드(N)와 연결되어 있는 입출력 패드(IOPAD)에는 출력 데이타(DOUT)(DOUTB)와 동일한 레벨의 신호가 가해지는 것이다.
이와 같이 동작하는 본 발명의 데이타 출력 버퍼의 작용을 설명하면, 각각의 예비 풀업용 엔모스 트랜지스터(Q1)(Q3)의 게이트에 전달되는 신호가 서로 다른 크기를 갖는 두 개의 독립된 경로를 통하여 전달됨으로써 2차에 걸친 풀업이 이루어지는 것이다.
결과적으로 출력단 노드(N)에 연결된 각각의 엔모스 트랜지스터(Q1~Q4)의 게이트에 입력되는 턴 온 전압의 범위가 증가하여 잡음 여유도가 증가함으로써, 잡음에 대한 내성이 향상되는 것이다.
따라서 본 발명은 별도의 시간 지연 수단을 추가로 구비하여 데이타 출력단의 풀업 동작이 2단계로 이루어지도록 함으로써 출력단의 풀업 동작에서의 잡음 여유도가 크게 향상되는 효과가 있다.

Claims (7)

  1. 데이타 출력 버퍼에 있어서,
    출력되는 데이타가 로우 레벨인 경우에 활성되는 로우 레벨 출력 신호와 데이타 출력 시점을 결정하는 데이타 출력 제어 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 1 논리 신호를 출력하는 제 1 논리 소자와;
    상기 제 1 논리 소자를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 1 지연 수단과;
    전원 전압 단자와 데이타 출력단 사이에 연결되고, 상기 제 1 논리 신호에 의해 일차 구동된 다음, 상기 제 1 지연 수단을 통하여 출력되는 신호를 통하여 이차 구동되어 데이타 출력단을 소정의 파지티브(positive) 레벨로 예비 충전하는 제 1 예비 충전 수단과;
    상기 제 1 지연 수단에서 출력되는 신호를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 2 지연 수단과;
    상기 데이타 출력 제어 신호와 상기 제 2 지연 수단에서 출력되는 신호가 입력되어, 입력된 신호에 따라 소정이 논리값을 갖는 제 2 논리 신호를 출력하는 제 2 논리 소자와;
    상기 제 2 논리 신호에 의해 동작하여 데이타 출력단을 하이 레벨로 풀업시키는 풀업 수단과;
    출력되는 데이타가 하이 레벨인 경우에 활성화되는 하이 레벨 데이타 출력 신호와 상기 데이타 출력 제어 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 3 논리 신호를 출력하는 제 3 논리 소자와;
    상기 제 3 논리 소자를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 3 지연 수단과;
    전원 전압 단자와 데이타 출력단 사이에 연결되고, 상기 제 3 논리신호에 의해 일차 구동된 다음, 상기 제 3 지연 수단을 통하여 출력되는 신호를 통하여 이차 구동되어 데이타 출력단을 소정의 네가티브(negative) 레벨로 예비 충전하는 제 2 예비 충전 수단과;
    상기 제 3 지연 수단에서 출력되는 신호를 입력받아 소정의 시간동안 지연시킨 다음 출력하는 제 4 지연 수단과;
    상기 데이타 출력 제어 신호와 상기 제 4 지연 수단에서 출력되는 신호가 입력되어, 입력된 신호에 따라 소정의 논리값을 갖는 제 4 논리 신호를 출력하는 제 4 논리 소자와;
    상기 제 4 논리 신호에 의해 동작하여 데이타 출력단을 로우 레벨로 풀다운시키는 풀다운 수단을 포함하는 것이 특징인 데이타 출력 버퍼 회로.
  2. 청구항 1에 있어서,
    상기 하이 레벨 데이타 출력 신호와 상기 로우 레벨 데이타 출력 신호가 상호 반대의 논리값을 갖는 것이 특징인 데이타 출력 버퍼 회로.
  3. 청구항 1에 있어서,
    상기 제 1 지연 수단 내지 제 4 지연 수단이 다수개의 인버터가 직렬 연결되어 이루어지는 것이 특징인 데이타 출력 버퍼 회로.
  4. 청구항 1에 있어서,
    상기 제 1 예비 충전 수단은, 전원 전압 단자와 데이타 출력단 사이에 연결되어 상기 제 1 논리 신호에 의해 턴 온되면 데이타 출력단에 소정 레벨의 전원이 인가되도록 하는 엔모스 트랜지스터인 것이 특징인 데이타 출력 버퍼 회로.
  5. 청구항 1에 있어서,
    상기 제 2 예비 충전 수단은, 접지 단자와 데이타 출력단 사이에 연결되어 상기 제 3 논리 신호에 의해 턴 온되면 데이타 출력단에 소정 레벨의 전원이 인가되도록 하는 엔모스 트랜지스터인 것이 특징인 데이타 출력 버퍼 회로.
  6. 청구항 1에 있어서,
    상기 풀업 수단은 전원 전압 단자와 데이타 출력단 사이에 연결되어 상기 제 2 논리 신호에 의해 턴 온되면 데이타 출력단에 하이 레벨의 전원 전압이 인가되도록 하는 엔모스 트랜지스터인 것이 특징인 데이타 출력 버퍼 회로.
  7. 청구항 1에 있어서,
    상기 풀다운 수단은 접지 단자와 데이타 출력단 사이에 연결되어 상기 제 4 논리 신호에 의해 턴 온되면 데이타 출력단에 하이 레벨의 전원 전압이 인가되도록 하는 엔모스 트랜지스터인 것이 특징인 데이타 출력 버퍼 회로.
KR1019970010261A 1997-03-25 1997-03-25 데이타 출력 버퍼 KR19980074438A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970010261A KR19980074438A (ko) 1997-03-25 1997-03-25 데이타 출력 버퍼

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970010261A KR19980074438A (ko) 1997-03-25 1997-03-25 데이타 출력 버퍼

Publications (1)

Publication Number Publication Date
KR19980074438A true KR19980074438A (ko) 1998-11-05

Family

ID=65950900

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970010261A KR19980074438A (ko) 1997-03-25 1997-03-25 데이타 출력 버퍼

Country Status (1)

Country Link
KR (1) KR19980074438A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475046B1 (ko) * 1998-07-20 2005-05-27 삼성전자주식회사 출력버퍼 및 그의 버퍼링 방법
KR100658653B1 (ko) * 2001-05-09 2006-12-15 요코가와 덴키 가부시키가이샤 반도체 집적 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100475046B1 (ko) * 1998-07-20 2005-05-27 삼성전자주식회사 출력버퍼 및 그의 버퍼링 방법
KR100658653B1 (ko) * 2001-05-09 2006-12-15 요코가와 덴키 가부시키가이샤 반도체 집적 회로

Similar Documents

Publication Publication Date Title
KR100487097B1 (ko) 디지털신호전달장치
JP3178799B2 (ja) Ｍｏｓ論理回路及びこのｍｏｓ論理回路を備えた半導体装置
US5334888A (en) Fast exclusive-or and exclusive-nor gates
KR0146387B1 (ko) 플립플롭형 증폭 회로
US4914318A (en) Latch circuit for a programmable logic device using dual n-type transistors
US5124585A (en) Pulsed bootstrapping output buffer and associated method
US6366130B1 (en) High speed low power data transfer scheme
KR100567497B1 (ko) 버스 인터페이스 회로 및 리시버 회로
US5739701A (en) Input/output buffer circuit having reduced power consumption
US4876465A (en) Dynamic CMOS buffer for low current switching
US5831458A (en) Output circuit having BiNMOS inverters
KR950010567B1 (ko) 반도체장치의 출력단회로
KR100311973B1 (ko) 로직 인터페이스 회로 및 이를 이용한 반도체 메모리 장치
US6437604B1 (en) Clocked differential cascode voltage switch with pass gate logic
WO2008014383A1 (en) Junction field effect transistor level shifting circuit
US6084455A (en) High-speed CMOS latch
US6943589B2 (en) Combination multiplexer and tristate driver circuit
KR19980074438A (ko) 데이타 출력 버퍼
US5469402A (en) Buffer circuit of a semiconductor memory device
KR19980052695A (ko) 반도체 메모리 장치의 데이터 출력버퍼 제어회로
US6549471B1 (en) Adiabatic differential driver
JPH09261021A (ja) 信号遷移検出回路
JPH06326592A (ja) ドライバ回路を具える電子回路
US6559678B1 (en) Node predisposition circuit
US5532622A (en) Multi-input transition detector with a single delay

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination