JPS62163417A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62163417A JPS62163417A JP61005866A JP586686A JPS62163417A JP S62163417 A JPS62163417 A JP S62163417A JP 61005866 A JP61005866 A JP 61005866A JP 586686 A JP586686 A JP 586686A JP S62163417 A JPS62163417 A JP S62163417A
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- input
- mos
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体集積回路装置に係り、特に、０ＭＯ
Ｓトランジスタ回路において、スイッチング時に発生す
る貫通電流を削減することができる半導体集積回路装置
に関するものである。
Ｓトランジスタ回路において、スイッチング時に発生す
る貫通電流を削減することができる半導体集積回路装置
に関するものである。
従来の半導体集積回路装置の一例を第５図に示し説明す
ると、この第５図は０ＭＯＳトランジスタ回路の最小単
位を示すインバータ回路である。
ると、この第５図は０ＭＯＳトランジスタ回路の最小単
位を示すインバータ回路である。
図において、ｖｌは入力端子９に印加される入力電圧、
Ｖ、は出力端子１０に得られる出力電圧、ＶｃｃＶｉ電
源端子である。７はＰチャネルＭＯＳ）ランシスタ（以
下、Ｐ−ＭＯＳＴと呼称する）で、ｂはそのソース、Ｃ
はそのドレイン、ｄはそのゲートである。８はＮチャネ
ルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳＴと呼称する
）で、ｅはそのソース。
Ｖ、は出力端子１０に得られる出力電圧、ＶｃｃＶｉ電
源端子である。７はＰチャネルＭＯＳ）ランシスタ（以
下、Ｐ−ＭＯＳＴと呼称する）で、ｂはそのソース、Ｃ
はそのドレイン、ｄはそのゲートである。８はＮチャネ
ルＭＯＳトランジスタ（以下、Ｎ−ＭＯＳＴと呼称する
）で、ｅはそのソース。
ｆはそのドレイン、ｇはそのゲートである。そして、Ｐ
−ＭＯＳＴ７のソースｂが電源端子Ｖｃｃに接続され、
Ｎ−ＭＯＳＴ８のソースｅは接地され、このＰ−ＭＯＳ
Ｔ７とＮ−ＭＯＳＴ８（７）両ＭＯＳ Ｔ ノ各ゲート
ｄ、ｇは共通に図示しない前段回路の出力端に接続され
、この両ＭＯＳＴ７．８のドレイ７ｃ。
−ＭＯＳＴ７のソースｂが電源端子Ｖｃｃに接続され、
Ｎ−ＭＯＳＴ８のソースｅは接地され、このＰ−ＭＯＳ
Ｔ７とＮ−ＭＯＳＴ８（７）両ＭＯＳ Ｔ ノ各ゲート
ｄ、ｇは共通に図示しない前段回路の出力端に接続され
、この両ＭＯＳＴ７．８のドレイ７ｃ。
ｆは共通に次段回路（図示せず）の入力端に接続されて
いる。
いる。
そして、この第５図に示す回路は、−導電形の半導体基
板内にこれと逆の４電形のアイランドを形成してＰ−Ｍ
ｏ８ＴとＮ−Ｍｏ８Ｔとを形成し、これらを直列に接続
して相補形ＭＯＳ集積回路を構成している。
板内にこれと逆の４電形のアイランドを形成してＰ−Ｍ
ｏ８ＴとＮ−Ｍｏ８Ｔとを形成し、これらを直列に接続
して相補形ＭＯＳ集積回路を構成している。
つぎにこの第５図に示す回路の動作を第６図を参照して
説明する。
説明する。
この第６図は第５図の動作説明に供するインバータ回路
の入出力社圧および貫通電流の特性を示す特性図である
。
の入出力社圧および貫通電流の特性を示す特性図である
。
第６図において、横軸は入力端子９に与えられる入力電
圧Ｖｒ（Ｖ）であり、縦軸は出力端子１０における出力
電圧ＶＯ（Ｖ）およびＰ−Ｍｏ８Ｔ７とＮ−Ｍｏ８Ｔ８
との間を流れる貫通電流Ｉｃｅ （ｍＡ）である。そし
て、この第６図において、実線（イ）は入力電圧Ｖ！の
変化に対する出力電圧ｖｏの変化を表わし、破線（ロノ
は入力電圧ＶＩの変化に対する上記貫通電流Ｉｃｅの変
化を表わす。また、（ハ）はＶＣｅ −１ｖＴＰ ｌを
示す。
圧Ｖｒ（Ｖ）であり、縦軸は出力端子１０における出力
電圧ＶＯ（Ｖ）およびＰ−Ｍｏ８Ｔ７とＮ−Ｍｏ８Ｔ８
との間を流れる貫通電流Ｉｃｅ （ｍＡ）である。そし
て、この第６図において、実線（イ）は入力電圧Ｖ！の
変化に対する出力電圧ｖｏの変化を表わし、破線（ロノ
は入力電圧ＶＩの変化に対する上記貫通電流Ｉｃｅの変
化を表わす。また、（ハ）はＶＣｅ −１ｖＴＰ ｌを
示す。
まず、入力電圧ｖＸを零（０）から次第に増大させると
、その入力電圧ＶｌがＮ−Ｍｏ８Ｔ８のしきい値電圧Ｖ
ＴＮに到達するまでは、Ｐ−Ｍｏ３Ｔ７はオン（ＯＮ）
、Ｎ−Ｍｏ３Ｔ８はオフ（ＯＦＦ）の状態にあり、出力
電圧ＶＯはハイレベル”Ｈ”（Ｖｃｃ）で一定・となる
。
、その入力電圧ＶｌがＮ−Ｍｏ８Ｔ８のしきい値電圧Ｖ
ＴＮに到達するまでは、Ｐ−Ｍｏ３Ｔ７はオン（ＯＮ）
、Ｎ−Ｍｏ３Ｔ８はオフ（ＯＦＦ）の状態にあり、出力
電圧ＶＯはハイレベル”Ｈ”（Ｖｃｃ）で一定・となる
。
つぎに、Ｐ−Ｍｏ８Ｔ７のしきい値電圧をＶＴＰとし、
入力電圧Ｖ！が上記Ｎ−ＭＯＳＴ８のしきい値電圧ＶＴ
Ｎから第６図（／９に示すｖａｃ−ｌ ＶＴＰ ｌの間
にあるときは、Ｐ−Ｍｏ８Ｔ７およびＮ−Ｍｏ８Ｔ８は
双方ともにオンとなり、出力電圧Ｖ。はハイレベル”Ｈ
”からローレベル”Ｌ″に変化する。そして、特に、Ｐ
−Ｍｏ８Ｔ７およびＮ−Ｍｏ８Ｔ８の双方のオン抵抗値
が同じになるときには、出力電圧ＶＯは急激に変化し、
このときに貫通電流ＩＯＣが最大となる。そして、この
ときの入力電圧が回路しきい値電圧ＶＴＨ（である。
入力電圧Ｖ！が上記Ｎ−ＭＯＳＴ８のしきい値電圧ＶＴ
Ｎから第６図（／９に示すｖａｃ−ｌ ＶＴＰ ｌの間
にあるときは、Ｐ−Ｍｏ８Ｔ７およびＮ−Ｍｏ８Ｔ８は
双方ともにオンとなり、出力電圧Ｖ。はハイレベル”Ｈ
”からローレベル”Ｌ″に変化する。そして、特に、Ｐ
−Ｍｏ８Ｔ７およびＮ−Ｍｏ８Ｔ８の双方のオン抵抗値
が同じになるときには、出力電圧ＶＯは急激に変化し、
このときに貫通電流ＩＯＣが最大となる。そして、この
ときの入力電圧が回路しきい値電圧ＶＴＨ（である。
つぎに、入力電圧Ｖ！がＭａｃ −Ｉ Ｖｒｐ ｌから
ＶＣｅの間にあるときには、Ｐ−Ｍｏ８Ｔ７はオフ、Ｎ
−Ｍｏ８Ｔ８はオンとなシ、出力′電圧Ｖｏはローレベ
ル′″Ｌ”で一定となる。そして、上述の回路しきい値
電圧ＶＴＨＣが約Ｖｃｅ／２になるようなオン抵抗値を
有するＰ−Ｍｏ８Ｔ７およびＮ−Ｍｏ８Ｔ８が選択され
る。
ＶＣｅの間にあるときには、Ｐ−Ｍｏ８Ｔ７はオフ、Ｎ
−Ｍｏ８Ｔ８はオンとなシ、出力′電圧Ｖｏはローレベ
ル′″Ｌ”で一定となる。そして、上述の回路しきい値
電圧ＶＴＨＣが約Ｖｃｅ／２になるようなオン抵抗値を
有するＰ−Ｍｏ８Ｔ７およびＮ−Ｍｏ８Ｔ８が選択され
る。
上記のような従来の半導体集積回路装置である０ＭＯＳ
トランジスタ回路では、前述したように、入力を”Ｌ″
から”Ｈ”あるいはＨ″から６Ｌ”へとスイッチング動
作させると、Ｐ−Ｍｏ８ＴおよびＮ−Ｍｏ３Ｔが同時に
オンする状態があるため、貫通電流Ｉｃｅが流れた。こ
の貫通電流ｉｃｅは、スイッチングスピードが速くなる
につれて単位時間当シの合計が増加するので、従来の０
ＭＯＳトランジスタ回路は、スイッチングスピードが増
す程低消費電力であるという最大の特長が薄れて行くと
いう問題点があった。更に、スイッチング時に貫通電流
Ｉｃｅが、′Ｈ′側の電源から”Ｌ′側の電源へと急峻
に流れる為に、電源ラインにノイズが発生するという問
題点もあった。
トランジスタ回路では、前述したように、入力を”Ｌ″
から”Ｈ”あるいはＨ″から６Ｌ”へとスイッチング動
作させると、Ｐ−Ｍｏ８ＴおよびＮ−Ｍｏ３Ｔが同時に
オンする状態があるため、貫通電流Ｉｃｅが流れた。こ
の貫通電流ｉｃｅは、スイッチングスピードが速くなる
につれて単位時間当シの合計が増加するので、従来の０
ＭＯＳトランジスタ回路は、スイッチングスピードが増
す程低消費電力であるという最大の特長が薄れて行くと
いう問題点があった。更に、スイッチング時に貫通電流
Ｉｃｅが、′Ｈ′側の電源から”Ｌ′側の電源へと急峻
に流れる為に、電源ラインにノイズが発生するという問
題点もあった。
この発明は、かかる問題点を解決するだめにたされたも
ので、スイッチング動作時に発生する貫通電流Ｉｃｅを
低減することにより、スイッチングスピードが増加して
も低消費電力という特長を保つとともＫ、スイッチング
時に電源ラインに発生するノイズを低減した半導体集積
回路装置を得ることを目的とする。
ので、スイッチング動作時に発生する貫通電流Ｉｃｅを
低減することにより、スイッチングスピードが増加して
も低消費電力という特長を保つとともＫ、スイッチング
時に電源ラインに発生するノイズを低減した半導体集積
回路装置を得ることを目的とする。
この発明による半導体集積回路装置は、−導電形の半導
体基板内にこれと逆の導電形のアイランドを形成して、
ＰチャネルＭＯＳトランジスタとＮチャネルＭｏ８ ト
ランジスタとを形成し、これらを直列に接続して相補形
ＭＯＳ集積回路を構成し、かつ所定の回路の少なくとも
上記ＰチャネルＭＯＳトランジスタに直列に１個以上の
ＰチャネルＭＯＳトランジスタを％または、上記Ｎチャ
ネルＭｏｓトランジスタに直列に１個以上のＮチャネル
Ｍｏ８トランジスタを何れか接続し、上記所定の回路と
追加したＭｏ８トランジスタの入力に時間差をもたせた
信号が入るようにしたものである。
体基板内にこれと逆の導電形のアイランドを形成して、
ＰチャネルＭＯＳトランジスタとＮチャネルＭｏ８ ト
ランジスタとを形成し、これらを直列に接続して相補形
ＭＯＳ集積回路を構成し、かつ所定の回路の少なくとも
上記ＰチャネルＭＯＳトランジスタに直列に１個以上の
ＰチャネルＭＯＳトランジスタを％または、上記Ｎチャ
ネルＭｏｓトランジスタに直列に１個以上のＮチャネル
Ｍｏ８トランジスタを何れか接続し、上記所定の回路と
追加したＭｏ８トランジスタの入力に時間差をもたせた
信号が入るようにしたものである。
この発明においては、追加したトランジスタと追加され
た回路の各々の入力に時間差を持たせることにより、入
力が”Ｌ”から”Ｈ”、あるいはＨ″から”Ｌ”へのス
イッチング時に、すべてのＰ−ＭＯＳＴおよびＮ−ＭＯ
ＳＴがオン（ＯＮ）状態になる期間をなくし、貫通電流
Ｉｃｅの発生を阻止する。
た回路の各々の入力に時間差を持たせることにより、入
力が”Ｌ”から”Ｈ”、あるいはＨ″から”Ｌ”へのス
イッチング時に、すべてのＰ−ＭＯＳＴおよびＮ−ＭＯ
ＳＴがオン（ＯＮ）状態になる期間をなくし、貫通電流
Ｉｃｅの発生を阻止する。
以下、図面に基づきこの発明の実施例を詳細に説明する
。
。
第１図はこの発明による半導体集積回路装置の一実施例
を示す回路図である。
を示す回路図である。
この第１図において第５図と同一符号のものは相当部分
を示し、３および４はインバータ回路を構成するＰ−Ｍ
ＯＳＴおよびＮ−ＭＯＳＴである。そして、 ａＶｉ、
上記インバータ回路に新らたに追加した回路であり、１
，２がインバータ回路と直列に接続したＰ−ＭＯＳＴお
よびＮ−ＭＯＳＴである。また。
を示し、３および４はインバータ回路を構成するＰ−Ｍ
ＯＳＴおよびＮ−ＭＯＳＴである。そして、 ａＶｉ、
上記インバータ回路に新らたに追加した回路であり、１
，２がインバータ回路と直列に接続したＰ−ＭＯＳＴお
よびＮ−ＭＯＳＴである。また。
５．６はインバータ回路に追加したＭＯＳトランジスタ
の入力信号に時間差を持たせるために、インバータ回路
の入力信号を遅延させる目的で付加した遅延回路である
。そして、ＡはＰ−ＭＯＳＴ３およびＮ−ＭＯＳＴ４の
入力部を示す。
の入力信号に時間差を持たせるために、インバータ回路
の入力信号を遅延させる目的で付加した遅延回路である
。そして、ＡはＰ−ＭＯＳＴ３およびＮ−ＭＯＳＴ４の
入力部を示す。
つぎにこの第１図に示す実施例の動作を第２図を参照し
て説明する。
て説明する。
この第２図は第１図の動作説明に供する図で、入力電圧
Ｖ、とじてＬ１１から”Ｈ″あるいは”Ｈ″から”Ｌ”
の信号が加わった場合にどのように動作するかを示した
ものである。そして、（ａ） 、 （ｂ）は本回路を構
成するＰ−ＭＯＳＴ１．３およびＮ−ＭＯＳＴ４．２の
オン（ＯＮ）、オフ（ＯＦＦ）状態を示したものであシ
、りｃ）は入力電圧Ｖ！の波形、（ｄ）はＰ−ＭＯＳＴ
３およびＮ−ＭＯＳＴ４の入力部Ａの波形、（ｅ）は出
力゛電圧Ｖｏの波形を示したものであるっなお、ここで
は、説明を簡単にするために、（ｄ）に示す入力部Ａお
よび（ｅ）に示す出力電圧ｖｏの波形にはなまシがない
ものとしている。
Ｖ、とじてＬ１１から”Ｈ″あるいは”Ｈ″から”Ｌ”
の信号が加わった場合にどのように動作するかを示した
ものである。そして、（ａ） 、 （ｂ）は本回路を構
成するＰ−ＭＯＳＴ１．３およびＮ−ＭＯＳＴ４．２の
オン（ＯＮ）、オフ（ＯＦＦ）状態を示したものであシ
、りｃ）は入力電圧Ｖ！の波形、（ｄ）はＰ−ＭＯＳＴ
３およびＮ−ＭＯＳＴ４の入力部Ａの波形、（ｅ）は出
力゛電圧Ｖｏの波形を示したものであるっなお、ここで
は、説明を簡単にするために、（ｄ）に示す入力部Ａお
よび（ｅ）に示す出力電圧ｖｏの波形にはなまシがない
ものとしている。
まず、入力電圧ｖＸを零（０）から次第に増大させると
、この入力電圧ｖＩがＮ−ＭＯＳＴのしきい値電圧に到
達するまでは、Ｐ−ＭＯＳＴ１．３はＯＮ。
、この入力電圧ｖＩがＮ−ＭＯＳＴのしきい値電圧に到
達するまでは、Ｐ−ＭＯＳＴ１．３はＯＮ。
Ｎ−ＭＯＳＴ２．４はＯＦＦの状態にあり、出力電圧ｖ
ｏは”Ｈ”となる（第２図（息）〜（ｃ）、（ｅ）参照
）。
ｏは”Ｈ”となる（第２図（息）〜（ｃ）、（ｅ）参照
）。
つぎＫ、入力電圧Ｖ、が第２図（ｅ）の波形に示すよう
に、しきい値電圧ＶＴＮから遅延回路５の回路しきい値
電圧Ｖ７ｕｃ （＝ Ｖｃｅ／２ ）の間にあるときは
、Ｎ−ＭＯＳＴ２はＯＮ状態になるけれども入力部Ａの
電位は“ＬＩ＋のままで変化していないので、Ｐ−ＭＯ
ＳＴ３およびＮ−ＭＯＳＴ４は最初のままである。
に、しきい値電圧ＶＴＮから遅延回路５の回路しきい値
電圧Ｖ７ｕｃ （＝ Ｖｃｅ／２ ）の間にあるときは
、Ｎ−ＭＯＳＴ２はＯＮ状態になるけれども入力部Ａの
電位は“ＬＩ＋のままで変化していないので、Ｐ−ＭＯ
ＳＴ３およびＮ−ＭＯＳＴ４は最初のままである。
更に入力電圧Ｖ！が遅延回路５の回路しきい値電圧ＶＴ
ＨＣ以上になると、遅延回路５が動作し、その出力は”
Ｈｌｌから”Ｌ”へと反転する。したがって、遅延回路
６の出力、つまシ、入力部Ａの電位は第２図（ｄ）の波
形に示すように１１Ｌ１１から“Ｈｌｌへと反転する。
ＨＣ以上になると、遅延回路５が動作し、その出力は”
Ｈｌｌから”Ｌ”へと反転する。したがって、遅延回路
６の出力、つまシ、入力部Ａの電位は第２図（ｄ）の波
形に示すように１１Ｌ１１から“Ｈｌｌへと反転する。
しかし、遅延回路５が動作し、遅延回路６の出力、つま
り、入力部Ａの電位が反転するまではある程度の遅延が
ある（第２図（ｄＪに示す遅延り参照）。
り、入力部Ａの電位が反転するまではある程度の遅延が
ある（第２図（ｄＪに示す遅延り参照）。
そして、この入力部Ａの電位が反転するまでの間に、入
力電圧Ｖ、の電位は更に上昇しＶＣＣ−１Ｖｔｐ１以上
になる。このとき、Ｐ−ＭＯＳＴ１がＯＮからＯＦＦシ
、第２図（、）に示す出力電圧ｖｏは高インピーダンス
２の状態になる。さらＫ、入力電圧ｖ１がｖｃｅへと上
昇（第２図（ｃ）参照）すると、遅延していた入力部Ａ
のレベルが反転し、Ｐ−ＭＯＳＴ３はＯＦＦ状態に、Ｎ
−ＭＯＳＴ４はＯＮ状態になり、出力電圧ｖｏは高イン
ピーダンス状態２から“Ｌ”の状態へと反転する（第２
図（ｅ）参照）。また、逆に入力電圧Ｖ！をｖｅｃから
次第に減少させると、入力電圧Ｖ！がＰ−ＭＯＳＴのし
きい値電圧ＶｃａＩＶＴＰＩＫ到達するまでは、Ｐ−Ｍ
ＯＳＴ１．３はＯＦＦ状態、Ｎ−ＭＯＳＴ２．４はＯＮ
状態にあり、出力電圧ｖｏは“Ｌ”となる、。
力電圧Ｖ、の電位は更に上昇しＶＣＣ−１Ｖｔｐ１以上
になる。このとき、Ｐ−ＭＯＳＴ１がＯＮからＯＦＦシ
、第２図（、）に示す出力電圧ｖｏは高インピーダンス
２の状態になる。さらＫ、入力電圧ｖ１がｖｃｅへと上
昇（第２図（ｃ）参照）すると、遅延していた入力部Ａ
のレベルが反転し、Ｐ−ＭＯＳＴ３はＯＦＦ状態に、Ｎ
−ＭＯＳＴ４はＯＮ状態になり、出力電圧ｖｏは高イン
ピーダンス状態２から“Ｌ”の状態へと反転する（第２
図（ｅ）参照）。また、逆に入力電圧Ｖ！をｖｅｃから
次第に減少させると、入力電圧Ｖ！がＰ−ＭＯＳＴのし
きい値電圧ＶｃａＩＶＴＰＩＫ到達するまでは、Ｐ−Ｍ
ＯＳＴ１．３はＯＦＦ状態、Ｎ−ＭＯＳＴ２．４はＯＮ
状態にあり、出力電圧ｖｏは“Ｌ”となる、。
つぎに、入力電圧Ｖ！がＶｃｃ ｌＶ丁ｐｌから遅延
回路５０回路しきい値電圧ＶＴＨＣの間にあるときは、
Ｐ−ＭＯＳＴ２はＯＮ状態になるが２人力部Ａの電位は
Ｈ”のままであるので、Ｐ−ＭＯＳＴ３およびＮ−ＭＯ
ＳＴ４は変化せず、出力電圧ｖｏは”Ｌ”のままである
。そして、さらに、入力′電圧ｖ１が遅延回路５０回路
しきい値電圧ＶＴＨＣよシ低くなると、上記と同じよう
に、遅延回路５および遅延回路６が動作するが、入力部
Ａの電位が反転するまではある程度の遅延時間があるの
で、その間に入力電圧Ｖ、は更に降下ししきい値電圧Ｖ
ＴＮ以下になる。
回路５０回路しきい値電圧ＶＴＨＣの間にあるときは、
Ｐ−ＭＯＳＴ２はＯＮ状態になるが２人力部Ａの電位は
Ｈ”のままであるので、Ｐ−ＭＯＳＴ３およびＮ−ＭＯ
ＳＴ４は変化せず、出力電圧ｖｏは”Ｌ”のままである
。そして、さらに、入力′電圧ｖ１が遅延回路５０回路
しきい値電圧ＶＴＨＣよシ低くなると、上記と同じよう
に、遅延回路５および遅延回路６が動作するが、入力部
Ａの電位が反転するまではある程度の遅延時間があるの
で、その間に入力電圧Ｖ、は更に降下ししきい値電圧Ｖ
ＴＮ以下になる。
このとき、Ｎ−Ｍｏ８Ｔ２がＱＦＦ状態となり、出力電
圧ｖｏは高インピーダンス状態Ｚになる。更に入力電圧
Ｖｌが降下し続けると、遅延していた入力部Ａのレベル
が”Ｈｌｌから”Ｌ”へと反転し、ｐ −Ｍｏ８Ｔ３は
ＯＮ状態に、Ｎ−Ｍｏ８Ｔ４はＯＦＦ状態となシ、出力
電圧ＶＯは高インピーダンス状態２から″′Ｈ″状態へ
と反転する。
圧ｖｏは高インピーダンス状態Ｚになる。更に入力電圧
Ｖｌが降下し続けると、遅延していた入力部Ａのレベル
が”Ｈｌｌから”Ｌ”へと反転し、ｐ −Ｍｏ８Ｔ３は
ＯＮ状態に、Ｎ−Ｍｏ８Ｔ４はＯＦＦ状態となシ、出力
電圧ＶＯは高インピーダンス状態２から″′Ｈ″状態へ
と反転する。
このように、入力が”Ｌｌｌから”Ｈ”あるいは”Ｈ”
から”Ｌ”へと、スイッチング動作する時に、高インピ
ーダンス状態２ができ、すべてのＰ−Ｍｏ８ＴおよびＮ
−Ｍｏ８Ｔが同時にＯＮ状態になる期間がなくなるので
、貫通電流Ｉｃｅが流れなくなる。
から”Ｌ”へと、スイッチング動作する時に、高インピ
ーダンス状態２ができ、すべてのＰ−Ｍｏ８ＴおよびＮ
−Ｍｏ８Ｔが同時にＯＮ状態になる期間がなくなるので
、貫通電流Ｉｃｅが流れなくなる。
そして、このような回路を、貫通電流Ｉｅｅを最も発生
させる出力回路に採用することにより、回路全体の消費
電力を低くすることができ、スイッチングスピードが増
しても低消費電力という特長を維持することができる。
させる出力回路に採用することにより、回路全体の消費
電力を低くすることができ、スイッチングスピードが増
しても低消費電力という特長を維持することができる。
また、貫通電流Ｉｃｅにより発生する電源ラインのノイ
ズも押さえることができる。
ズも押さえることができる。
なお、上記説明においては、遅延回路５，６における遅
延時間が十分であり、高インピーダンス状態２ができる
としていたが、遅延時間が十分でなく高インピーダンス
状態２にならなかったとしても、貫通電流Ｉｃｅが流れ
る期間を従来のものより狭くすることができるので貫通
電流Ｉｅｅを削減することができる。
延時間が十分であり、高インピーダンス状態２ができる
としていたが、遅延時間が十分でなく高インピーダンス
状態２にならなかったとしても、貫通電流Ｉｃｅが流れ
る期間を従来のものより狭くすることができるので貫通
電流Ｉｅｅを削減することができる。
また、上記実施例においては、遅延回路をＰ−Ｍｏ８Ｔ
３およびＮ−Ｍｏ８Ｔ４の方に付加した場合を示したが
、この発明はこれに限定されるものではなく、Ｐ−Ｍｏ
８ＴｉおよびＮ −ＭＯＳ Ｔ ２の方に付加しても同
様の利点がある。
３およびＮ−Ｍｏ８Ｔ４の方に付加した場合を示したが
、この発明はこれに限定されるものではなく、Ｐ−Ｍｏ
８ＴｉおよびＮ −ＭＯＳ Ｔ ２の方に付加しても同
様の利点がある。
また入力信号に時間差を持たせる為に上記実施例では、
トランジスタ回路を付加することにより遅延させていた
が、信号ラインに容蓋あるいは抵抗を付加することによ
っても同様の利点がある。
トランジスタ回路を付加することにより遅延させていた
が、信号ラインに容蓋あるいは抵抗を付加することによ
っても同様の利点がある。
また、上記実施例においては、インバータ回路のものに
ついて説明したが、この発明はこれに限定されるもので
はなく、第３図および第４図に示すような各種回路にも
同様に適用することができる。
ついて説明したが、この発明はこれに限定されるもので
はなく、第３図および第４図に示すような各種回路にも
同様に適用することができる。
この第３図および第４図はそれぞれこの発明の他の実施
例を示す回路図で、第３図は２人力ナンド回路の場合を
示したものであり、第４図は２人カノア回路の場合を示
したものである。そして、ＩＮａ 、 ＩＮｂはそれぞ
れ入力を示し、ＯＵＴは出力を示す。
例を示す回路図で、第３図は２人力ナンド回路の場合を
示したものであり、第４図は２人カノア回路の場合を示
したものである。そして、ＩＮａ 、 ＩＮｂはそれぞ
れ入力を示し、ＯＵＴは出力を示す。
さらに、上記実施例では、Ｐ−Ｍｏ８ＴおよびＮ−Ｍｏ
８Ｔを追加することによって、スイッチング時に全く貫
通電流Ｉｃｅを流さないようにしていたがＰ−Ｍｏ８Ｔ
のみを追加すると入力が”Ｌ”からｎＨｔ＋へ変化する
時、Ｎ−Ｍｏ８Ｔのみを追加すると入力が”Ｈ”からＬ
”へ変化する時のみの貫通電流Ｉｃｅをそれぞれ流さな
いようにすることができる。
８Ｔを追加することによって、スイッチング時に全く貫
通電流Ｉｃｅを流さないようにしていたがＰ−Ｍｏ８Ｔ
のみを追加すると入力が”Ｌ”からｎＨｔ＋へ変化する
時、Ｎ−Ｍｏ８Ｔのみを追加すると入力が”Ｈ”からＬ
”へ変化する時のみの貫通電流Ｉｃｅをそれぞれ流さな
いようにすることができる。
以上説明したように、この発明によれば、ＣＭＯＳトラ
ンジスタ回路の中のある特定の回路、特に出力回路に各
々１個以上のＰ−Ｍｏ８ＴおよびＮ−Ｍｏ３Ｔを直列に
接続し、出力回路と追加したＭＯＳトランジスタの入力
信号に時間差を持たせることにより１貫通電流Ｉｃｅの
発生を押さえ、スイッチングスピードが増加しても低消
費電力であり、電源ラインにノイズの発生しない半導体
集積回路装置を実現することができるので、実用上の効
果は極めて大である。
ンジスタ回路の中のある特定の回路、特に出力回路に各
々１個以上のＰ−Ｍｏ８ＴおよびＮ−Ｍｏ３Ｔを直列に
接続し、出力回路と追加したＭＯＳトランジスタの入力
信号に時間差を持たせることにより１貫通電流Ｉｃｅの
発生を押さえ、スイッチングスピードが増加しても低消
費電力であり、電源ラインにノイズの発生しない半導体
集積回路装置を実現することができるので、実用上の効
果は極めて大である。
第１図はこの発明による半導体集積回路装置の一実施例
を示す回路図、第２図は第１図の動作説明に供する波形
図、第３図および第４図はこの発明の他の実施例を示す
回路図、第５図は従来の半導体集積回路装置の一例を示
す回路図、第６図は第５図の動作説明に供するインバー
タ回路の入出力電圧および貫通電流の特性を示すグラフ
である。 １ ・−−−Ｐ−Ｍｏ８Ｔ、２−−−− Ｎ−Ｍｏ８Ｔ
、３−−−− Ｐ−Ｍｏ８Ｔ、４１１弗・・Ｎ−Ｍｏ５
Ｔ、５．６・・・・遅延回路。
を示す回路図、第２図は第１図の動作説明に供する波形
図、第３図および第４図はこの発明の他の実施例を示す
回路図、第５図は従来の半導体集積回路装置の一例を示
す回路図、第６図は第５図の動作説明に供するインバー
タ回路の入出力電圧および貫通電流の特性を示すグラフ
である。 １ ・−−−Ｐ−Ｍｏ８Ｔ、２−−−− Ｎ−Ｍｏ８Ｔ
、３−−−− Ｐ−Ｍｏ８Ｔ、４１１弗・・Ｎ−Ｍｏ５
Ｔ、５．６・・・・遅延回路。
Claims (1)
- −導電形の半導体基板内にこれと逆の導電形のアイラン
ドを形成してＰチャネルＭＯＳトランジスタとＮチャネ
ルＭＯＳトランジスタとを形成し、これらを直列に接続
して相補形ＭＯＳ集積回路を構成するものにおいて、所
定の回路の少なくとも前記ＰチャネルＭＯＳトランジス
タに直列に１個以上のＰチャネルＭＯＳトランジスタを
、または、前記ＮチャネルＭＯＳトランジスタに直列に
１個以上のＮチャネルＭＯＳトランジスタを何れか接続
し、前記所定の回路と追加したＭＯＳトランジスタの入
力に時間差をもたせた信号が入るようにしたことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005866A JPS62163417A (ja) | 1986-01-13 | 1986-01-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61005866A JPS62163417A (ja) | 1986-01-13 | 1986-01-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62163417A true JPS62163417A (ja) | 1987-07-20 |
Family
ID=11622873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61005866A Pending JPS62163417A (ja) | 1986-01-13 | 1986-01-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62163417A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0257012A (ja) * | 1988-08-23 | 1990-02-26 | Mitsubishi Electric Corp | 同期型ドライバ回路 |
| JPH07106932A (ja) * | 1993-10-05 | 1995-04-21 | Nec Corp | バス出力回路 |
| JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2009188904A (ja) * | 2008-02-08 | 2009-08-20 | Seiko Epson Corp | 遅延回路 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2011176870A (ja) * | 2004-12-13 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
-
1986
- 1986-01-13 JP JP61005866A patent/JPS62163417A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0257012A (ja) * | 1988-08-23 | 1990-02-26 | Mitsubishi Electric Corp | 同期型ドライバ回路 |
| JP2569750B2 (ja) * | 1988-08-23 | 1997-01-08 | 三菱電機株式会社 | 同期型ドライバ回路 |
| JPH07106932A (ja) * | 1993-10-05 | 1995-04-21 | Nec Corp | バス出力回路 |
| JP2006066484A (ja) * | 2004-08-25 | 2006-03-09 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
| JP2011176870A (ja) * | 2004-12-13 | 2011-09-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2009188904A (ja) * | 2008-02-08 | 2009-08-20 | Seiko Epson Corp | 遅延回路 |
| JP2010183087A (ja) * | 2010-02-22 | 2010-08-19 | Mitsubishi Heavy Ind Ltd | 半導体回路 |
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