JP2000349601A - シュミット回路 - Google Patents
シュミット回路Info
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- 238000003079 width control Methods 0.000 claims description 31
- 238000010586 diagram Methods 0.000 description 27
- 230000000694 effects Effects 0.000 description 22
- 239000004065 semiconductor Substances 0.000 description 7
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- 238000006243 chemical reaction Methods 0.000 description 4
- 238000012905 input function Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 電源電圧が低くなってもヒステリシス幅があ
まり狭くならなかった。 【解決手段】 帰還インバータ１５のＰｃｈＴｒ１５ａ
によって、入力ノード６が“Ｌ”から次第に“Ｈ”に変
化するにしたがいオフして、帰還インバータ１５から中
間ノード７への“Ｈ”出力を制限したり、また、その帰
還インバータ１５のＮｃｈＴｒ１５ｂによって、入力ノ
ード６が“Ｈ”から次第に“Ｌ”に変化するにしたがい
オフして、帰還インバータ１５から中間ノード７への
“Ｌ”出力を制限するので、ヒステリシス幅を広げる作
用をする帰還インバータ１５から中間ノード７への出力
を制限することにより、ヒステリシス幅を狭くすること
ができる。
まり狭くならなかった。 【解決手段】 帰還インバータ１５のＰｃｈＴｒ１５ａ
によって、入力ノード６が“Ｌ”から次第に“Ｈ”に変
化するにしたがいオフして、帰還インバータ１５から中
間ノード７への“Ｈ”出力を制限したり、また、その帰
還インバータ１５のＮｃｈＴｒ１５ｂによって、入力ノ
ード６が“Ｈ”から次第に“Ｌ”に変化するにしたがい
オフして、帰還インバータ１５から中間ノード７への
“Ｌ”出力を制限するので、ヒステリシス幅を広げる作
用をする帰還インバータ１５から中間ノード７への出力
を制限することにより、ヒステリシス幅を狭くすること
ができる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ半導体
集積回路装置の入力回路として用いられるシュミット回
路に関するものである。
集積回路装置の入力回路として用いられるシュミット回
路に関するものである。
【０００２】
【従来の技術】図１２は従来のシュミット回路を示す回
路図であり、図において、１はＣＭＯＳ半導体集積回路
装置、１２はそのＣＭＯＳ半導体集積回路装置１内に設
けられたシュミット回路、３は入力ノード６からの信号
を反転して中間ノード７に出力する入力側インバータ、
４は中間ノード７からの信号を反転して出力ノード８に
出力する出力側インバータ、５は出力ノード８からの信
号を反転して中間ノード７に出力する帰還インバータで
ある。また、さらに詳細を説明すれば、入力側インバー
タ３において、３ａは電源のＶＣＣ、３ｂはＰチャネル
ＭＯＳトランジスタ（以下、ＰｃｈＴｒと言う）、３ｃ
はＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＴｒと
言う）、３ｄはグランドレベルの低電源のＶＳＳであ
る。また、出力側インバータ４において、４ａはＰｃｈ
Ｔｒ、４ｂはＮｃｈＴｒである。さらに、帰還インバー
タ５において、５ａはＰｃｈＴｒ、５ｂはＮｃｈＴｒで
ある。
路図であり、図において、１はＣＭＯＳ半導体集積回路
装置、１２はそのＣＭＯＳ半導体集積回路装置１内に設
けられたシュミット回路、３は入力ノード６からの信号
を反転して中間ノード７に出力する入力側インバータ、
４は中間ノード７からの信号を反転して出力ノード８に
出力する出力側インバータ、５は出力ノード８からの信
号を反転して中間ノード７に出力する帰還インバータで
ある。また、さらに詳細を説明すれば、入力側インバー
タ３において、３ａは電源のＶＣＣ、３ｂはＰチャネル
ＭＯＳトランジスタ（以下、ＰｃｈＴｒと言う）、３ｃ
はＮチャネルＭＯＳトランジスタ（以下、ＮｃｈＴｒと
言う）、３ｄはグランドレベルの低電源のＶＳＳであ
る。また、出力側インバータ４において、４ａはＰｃｈ
Ｔｒ、４ｂはＮｃｈＴｒである。さらに、帰還インバー
タ５において、５ａはＰｃｈＴｒ、５ｂはＮｃｈＴｒで
ある。
【０００３】次に動作について説明する。図２はこの発
明の実施の形態１および従来のシュミット回路の特性を
示す特性図であり、図に示すように、シュミット回路１
２は入力信号に対して“Ｈ”側のしきい値ＶIHと、しき
い値ＶIHよりも低い“Ｌ”側のしきい値ＶILとを有し、
これらしきい値ＶIHとしきい値ＶILとの差をヒステリシ
ス幅と言うものである。シュミット回路１２において、
入力信号が“Ｌ”から“Ｈ”に変化した場合には、しき
い値ＶIH以上で“Ｈ”出力し、入力信号が“Ｈ”から
“Ｌ”に変化した場合には、しきい値ＶIL以下で“Ｌ”
出力する。このことにより、入力信号の波形に歪みがあ
った場合でも、その歪みの振幅がヒステリシス幅以内で
あれば、その歪みに影響を受けることなく出力すること
ができるものである。
明の実施の形態１および従来のシュミット回路の特性を
示す特性図であり、図に示すように、シュミット回路１
２は入力信号に対して“Ｈ”側のしきい値ＶIHと、しき
い値ＶIHよりも低い“Ｌ”側のしきい値ＶILとを有し、
これらしきい値ＶIHとしきい値ＶILとの差をヒステリシ
ス幅と言うものである。シュミット回路１２において、
入力信号が“Ｌ”から“Ｈ”に変化した場合には、しき
い値ＶIH以上で“Ｈ”出力し、入力信号が“Ｈ”から
“Ｌ”に変化した場合には、しきい値ＶIL以下で“Ｌ”
出力する。このことにより、入力信号の波形に歪みがあ
った場合でも、その歪みの振幅がヒステリシス幅以内で
あれば、その歪みに影響を受けることなく出力すること
ができるものである。
【０００４】図１２において動作を説明すれば、入力側
インバータ３は、強い駆動能力を有するＰｃｈＴｒ３ｂ
およびＮｃｈＴｒ３ｃから構成されており、入力ノード
６からの信号を反転して強い駆動能力で中間ノード７に
出力する。また、出力側インバータ４は、中間ノード７
からの信号を反転して出力ノード８に出力する。さら
に、帰還インバータ５は、入力側インバータ３に比較し
て弱い駆動能力を有するＰｃｈＴｒ５ａおよびＮｃｈＴ
ｒ５ｂから構成されており、出力ノード８からの信号を
反転して弱い駆動能力で中間ノード７に出力する。この
結果、入力ノード６が“Ｌ”ならば、中間ノード７は
“Ｈ”、出力ノード８は“Ｌ”となり、また、入力ノー
ド６が“Ｈ”ならば、中間ノード７は“Ｌ”、出力ノー
ド８は“Ｈ”となる。
インバータ３は、強い駆動能力を有するＰｃｈＴｒ３ｂ
およびＮｃｈＴｒ３ｃから構成されており、入力ノード
６からの信号を反転して強い駆動能力で中間ノード７に
出力する。また、出力側インバータ４は、中間ノード７
からの信号を反転して出力ノード８に出力する。さら
に、帰還インバータ５は、入力側インバータ３に比較し
て弱い駆動能力を有するＰｃｈＴｒ５ａおよびＮｃｈＴ
ｒ５ｂから構成されており、出力ノード８からの信号を
反転して弱い駆動能力で中間ノード７に出力する。この
結果、入力ノード６が“Ｌ”ならば、中間ノード７は
“Ｈ”、出力ノード８は“Ｌ”となり、また、入力ノー
ド６が“Ｈ”ならば、中間ノード７は“Ｌ”、出力ノー
ド８は“Ｈ”となる。
【０００５】ここで、入力ノード６が“Ｌ”から次第に
“Ｈ”に変化して入力側インバータ３のしきい値を越え
ようとしている場合、入力側インバータ３は、その入力
ノード６からの“Ｌ”を反転して中間ノード７に“Ｈ”
を出力するが、その力は徐々に失われて、しきい値を越
えた所で初めは弱く“Ｌ”を出力し、さらに、次第に強
く“Ｌ”を出力する。一方、出力側インバータ４は、入
力側インバータ３が“Ｈ”を出力していた時点では、そ
の中間ノード７の“Ｈ”を反転して出力ノード８に
“Ｌ”を出力しているので、帰還インバータ５は、出力
ノード８の“Ｌ”を反転して弱い駆動能力で“Ｈ”を中
間ノード７に出力する。したがって、入力側インバータ
３は、中間ノード７に弱い“Ｈ”出力から、しきい値を
越えた所で初めは弱い“Ｌ”出力をするが、帰還インバ
ータ５は、出力側インバータ４が“Ｌ”出力している限
り、弱い駆動能力で“Ｈ”を中間ノード７に出力してい
るので、その中間ノード７は、入力ノード６が入力側イ
ンバータ３のしきい値を越えてもすぐには“Ｌ”にはな
らない。そしてその後、帰還インバータ５から弱い駆動
能力で“Ｈ”出力されてもなお、入力側インバータ３か
らの強い“Ｌ”出力によって中間ノード７が“Ｌ”にな
った時点で、出力側インバータ４は、中間ノード７の
“Ｌ”を反転して出力ノード８に“Ｈ”を出力し、帰還
インバータ５は、出力ノード８の“Ｈ”を反転して
“Ｌ”を中間ノード７に出力することにより動作は安定
する。
“Ｈ”に変化して入力側インバータ３のしきい値を越え
ようとしている場合、入力側インバータ３は、その入力
ノード６からの“Ｌ”を反転して中間ノード７に“Ｈ”
を出力するが、その力は徐々に失われて、しきい値を越
えた所で初めは弱く“Ｌ”を出力し、さらに、次第に強
く“Ｌ”を出力する。一方、出力側インバータ４は、入
力側インバータ３が“Ｈ”を出力していた時点では、そ
の中間ノード７の“Ｈ”を反転して出力ノード８に
“Ｌ”を出力しているので、帰還インバータ５は、出力
ノード８の“Ｌ”を反転して弱い駆動能力で“Ｈ”を中
間ノード７に出力する。したがって、入力側インバータ
３は、中間ノード７に弱い“Ｈ”出力から、しきい値を
越えた所で初めは弱い“Ｌ”出力をするが、帰還インバ
ータ５は、出力側インバータ４が“Ｌ”出力している限
り、弱い駆動能力で“Ｈ”を中間ノード７に出力してい
るので、その中間ノード７は、入力ノード６が入力側イ
ンバータ３のしきい値を越えてもすぐには“Ｌ”にはな
らない。そしてその後、帰還インバータ５から弱い駆動
能力で“Ｈ”出力されてもなお、入力側インバータ３か
らの強い“Ｌ”出力によって中間ノード７が“Ｌ”にな
った時点で、出力側インバータ４は、中間ノード７の
“Ｌ”を反転して出力ノード８に“Ｈ”を出力し、帰還
インバータ５は、出力ノード８の“Ｈ”を反転して
“Ｌ”を中間ノード７に出力することにより動作は安定
する。
【０００６】
【発明が解決しようとする課題】従来のシュミット回路
は以上のように構成されているので、トランジスタなど
の性能のばらつきなどにより、電源のＶＣＣ３ａの電圧
が低くなってもヒステリシス幅があまり狭くならなかっ
た。あるいはむしろヒステリシス幅が広くなった。図２
はその測定結果を示すものであり、電源電圧＝５Ｖの従
来の技術では、Ｖ IH＝２．８９Ｖ、ＶIL＝２．１５Ｖ
で、ヒステリシス幅＝０．７４Ｖであるのに対して、そ
のシュミット回路の電源電圧を変化させた電源電圧＝２
Ｖの従来の技術では、ＶIH＝１．３１Ｖ、ＶIL＝０．５
１Ｖで、ヒステリシス幅＝０．８０Ｖであり、電源電圧
の変化の比率に応じて、ヒステリシス幅も変化して欲し
いにもかかわらず、ヒステリシス幅が変化しない。この
場合、低い電源電圧になるほどその電源電圧に対するヒ
ステリシス幅の割合が大きくなり、入力信号の所定の
“Ｈ”レベルとしきい値ＶIHとの幅、および所定の
“Ｌ”レベルとしきい値ＶILとの幅が狭くなるので、信
号供給側にとっては条件を満足することが困難になると
いう課題があった。また、同じ理由で、低い電源電圧時
に入力信号になまりがある場合に、出力に遅延が生じて
しまう課題があった。
は以上のように構成されているので、トランジスタなど
の性能のばらつきなどにより、電源のＶＣＣ３ａの電圧
が低くなってもヒステリシス幅があまり狭くならなかっ
た。あるいはむしろヒステリシス幅が広くなった。図２
はその測定結果を示すものであり、電源電圧＝５Ｖの従
来の技術では、Ｖ IH＝２．８９Ｖ、ＶIL＝２．１５Ｖ
で、ヒステリシス幅＝０．７４Ｖであるのに対して、そ
のシュミット回路の電源電圧を変化させた電源電圧＝２
Ｖの従来の技術では、ＶIH＝１．３１Ｖ、ＶIL＝０．５
１Ｖで、ヒステリシス幅＝０．８０Ｖであり、電源電圧
の変化の比率に応じて、ヒステリシス幅も変化して欲し
いにもかかわらず、ヒステリシス幅が変化しない。この
場合、低い電源電圧になるほどその電源電圧に対するヒ
ステリシス幅の割合が大きくなり、入力信号の所定の
“Ｈ”レベルとしきい値ＶIHとの幅、および所定の
“Ｌ”レベルとしきい値ＶILとの幅が狭くなるので、信
号供給側にとっては条件を満足することが困難になると
いう課題があった。また、同じ理由で、低い電源電圧時
に入力信号になまりがある場合に、出力に遅延が生じて
しまう課題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、ヒステリシス幅を狭くするシュミ
ット回路を得ることを目的とする。
めになされたもので、ヒステリシス幅を狭くするシュミ
ット回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るシュミッ
ト回路は、入力ノードからの信号に応じて中間ノードに
出力する信号の出力強度を制限して出力する帰還反転回
路を備えたものである。
ト回路は、入力ノードからの信号に応じて中間ノードに
出力する信号の出力強度を制限して出力する帰還反転回
路を備えたものである。
【０００９】この発明に係るシュミット回路は、制御信
号と入力ノードからの信号との否定論理和を中間ノード
に出力する否定論理和回路と、入力ノードからの信号に
応じて中間ノードに出力する信号の出力強度を制限して
出力する帰還反転回路とを備えたものである。
号と入力ノードからの信号との否定論理和を中間ノード
に出力する否定論理和回路と、入力ノードからの信号に
応じて中間ノードに出力する信号の出力強度を制限して
出力する帰還反転回路とを備えたものである。
【００１０】この発明に係るシュミット回路は、制御信
号と入力ノードからの信号との否定論理積を中間ノード
に出力する否定論理積回路と、入力ノードからの信号に
応じて中間ノードに出力する信号の出力強度を制限して
出力する帰還反転回路とを備えたものである。
号と入力ノードからの信号との否定論理積を中間ノード
に出力する否定論理積回路と、入力ノードからの信号に
応じて中間ノードに出力する信号の出力強度を制限して
出力する帰還反転回路とを備えたものである。
【００１１】この発明に係るシュミット回路は、ヒステ
リシス幅制御信号に応じて作動され、出力ノードからの
信号を反転して中間ノードに出力すると共に、入力ノー
ドからの信号に応じて中間ノードに出力する信号の出力
強度を制限して出力するヒステリシス幅制御回路を備え
たものである。
リシス幅制御信号に応じて作動され、出力ノードからの
信号を反転して中間ノードに出力すると共に、入力ノー
ドからの信号に応じて中間ノードに出力する信号の出力
強度を制限して出力するヒステリシス幅制御回路を備え
たものである。
【００１２】この発明に係るシュミット回路は、帰還反
転回路を、電源、第１のＰｃｈトランジスタ、第２のＰ
ｃｈトランジスタ、第１のＮｃｈトランジスタ、第２の
Ｎｃｈトランジスタ、および低電源の順で直列接続され
ると共に第２のＰｃｈトランジスタと第１のＮｃｈトラ
ンジスタとの接続点と中間ノードとが接続され、第１の
Ｐｃｈトランジスタおよび第２のＮｃｈトランジスタの
ゲートと出力ノードとが接続されると共に第２のＰｃｈ
トランジスタおよび第１のＮｃｈトランジスタのゲート
と入力ノードとが接続されるか、または、第２のＰｃｈ
トランジスタおよび第１のＮｃｈトランジスタのゲート
と出力ノードとが接続されると共に第１のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと入力
ノードとが接続されるようにしたものである。
転回路を、電源、第１のＰｃｈトランジスタ、第２のＰ
ｃｈトランジスタ、第１のＮｃｈトランジスタ、第２の
Ｎｃｈトランジスタ、および低電源の順で直列接続され
ると共に第２のＰｃｈトランジスタと第１のＮｃｈトラ
ンジスタとの接続点と中間ノードとが接続され、第１の
Ｐｃｈトランジスタおよび第２のＮｃｈトランジスタの
ゲートと出力ノードとが接続されると共に第２のＰｃｈ
トランジスタおよび第１のＮｃｈトランジスタのゲート
と入力ノードとが接続されるか、または、第２のＰｃｈ
トランジスタおよび第１のＮｃｈトランジスタのゲート
と出力ノードとが接続されると共に第１のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと入力
ノードとが接続されるようにしたものである。
【００１３】この発明に係るシュミット回路は、帰還反
転回路を、第１のＮｃｈトランジスタ、第２のＮｃｈト
ランジスタ、および低電源の順で直列接続されると共に
第１のＮｃｈトランジスタの第１のＮｃｈトランジスタ
と第２のＮｃｈトランジスタとの否接続点と中間ノード
とが接続され、第２のＮｃｈトランジスタのゲートと出
力ノードとが接続されると共に第１のＮｃｈトランジス
タのゲートと入力ノードとが接続されるか、または、第
１のＮｃｈトランジスタのゲートと出力ノードとが接続
されると共に第２のＮｃｈトランジスタのゲートと入力
ノードとが接続されるようにしたものである。
転回路を、第１のＮｃｈトランジスタ、第２のＮｃｈト
ランジスタ、および低電源の順で直列接続されると共に
第１のＮｃｈトランジスタの第１のＮｃｈトランジスタ
と第２のＮｃｈトランジスタとの否接続点と中間ノード
とが接続され、第２のＮｃｈトランジスタのゲートと出
力ノードとが接続されると共に第１のＮｃｈトランジス
タのゲートと入力ノードとが接続されるか、または、第
１のＮｃｈトランジスタのゲートと出力ノードとが接続
されると共に第２のＮｃｈトランジスタのゲートと入力
ノードとが接続されるようにしたものである。
【００１４】この発明に係るシュミット回路は、帰還反
転回路を、電源、第１のＰｃｈトランジスタ、および第
２のＰｃｈトランジスタの順で直列接続されると共に第
２のＰｃｈトランジスタの第１のＰｃｈトランジスタと
第２のＰｃｈトランジスタとの否接続点と中間ノードと
が接続され、第１のＰｃｈトランジスタのゲートと出力
ノードとが接続されると共に第２のＰｃｈトランジスタ
のゲートと入力ノードとが接続されるか、または、第２
のＰｃｈトランジスタのゲートと出力ノードとが接続さ
れると共に第１のＰｃｈトランジスタのゲートと入力ノ
ードとが接続されるようにしたものである。
転回路を、電源、第１のＰｃｈトランジスタ、および第
２のＰｃｈトランジスタの順で直列接続されると共に第
２のＰｃｈトランジスタの第１のＰｃｈトランジスタと
第２のＰｃｈトランジスタとの否接続点と中間ノードと
が接続され、第１のＰｃｈトランジスタのゲートと出力
ノードとが接続されると共に第２のＰｃｈトランジスタ
のゲートと入力ノードとが接続されるか、または、第２
のＰｃｈトランジスタのゲートと出力ノードとが接続さ
れると共に第１のＰｃｈトランジスタのゲートと入力ノ
ードとが接続されるようにしたものである。
【００１５】この発明に係るシュミット回路は、帰還反
転回路を、電源、第１のＰｃｈトランジスタ、第１のＮ
ｃｈトランジスタ、および低電源の順で直列接続される
と共に第１のＰｃｈトランジスタおよび第１のＮｃｈト
ランジスタのゲートと出力ノードとが接続された反転回
路と、第２のＰｃｈトランジスタおよび第２のＮｃｈト
ランジスタが対向接続されると共に第２のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと入力
ノードとが接続され、反転回路の第１のＰｃｈトランジ
スタと第１のＮｃｈトランジスタとの接続点から中間ノ
ードに出力する信号の出力強度を制限する切替回路とを
備えたものである。
転回路を、電源、第１のＰｃｈトランジスタ、第１のＮ
ｃｈトランジスタ、および低電源の順で直列接続される
と共に第１のＰｃｈトランジスタおよび第１のＮｃｈト
ランジスタのゲートと出力ノードとが接続された反転回
路と、第２のＰｃｈトランジスタおよび第２のＮｃｈト
ランジスタが対向接続されると共に第２のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと入力
ノードとが接続され、反転回路の第１のＰｃｈトランジ
スタと第１のＮｃｈトランジスタとの接続点から中間ノ
ードに出力する信号の出力強度を制限する切替回路とを
備えたものである。
【００１６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ュミット回路を示す回路図であり、図において、１はＣ
ＭＯＳ半導体集積回路装置、１２はそのＣＭＯＳ半導体
集積回路装置１内に設けられたシュミット回路、３は入
力ノード６からの信号を反転して中間ノード７に出力す
る入力側インバータ（入力側反転回路）、４は中間ノー
ド７からの信号を反転して出力ノード８に出力する出力
側インバータ（出力側反転回路）、１５は出力ノード８
からの信号を反転して中間ノード７に出力すると共に、
入力ノード６からの信号に応じて中間ノード７に出力す
る信号の出力強度を制限して出力する帰還インバータ
（帰還反転回路）である。また、さらに詳細を説明すれ
ば、入力側インバータ３において、３ａは電源のＶＣ
Ｃ、３ｂはＰチャネルＭＯＳトランジスタ（以下、Ｐｃ
ｈＴｒと言う）、３ｃはＮチャネルＭＯＳトランジスタ
（以下、ＮｃｈＴｒと言う）、３ｄはグランドレベルの
低電源のＶＳＳである。また、出力側インバータ４にお
いて、４ａはＰｃｈＴｒ、４ｂはＮｃｈＴｒである。さ
らに、帰還インバータ１５において、５ａはＰｃｈＴｒ
（第１のＰｃｈトランジスタ）、５ｂはＮｃｈＴｒ（第
２のＮｃｈトランジスタ）、１５ａはＰｃｈＴｒ（第２
のＰｃｈトランジスタ）、１５ｂはＮｃｈＴｒ（第１の
Ｎｃｈトランジスタ）であり、それらＶＣＣ３ａ、Ｐｃ
ｈＴｒ５ａ，１５ａ、ＮｃｈＴｒ１５ｂ，５ｂ、および
ＶＳＳ３ｄの順で直列接続されると共に、ＰｃｈＴｒ１
５ａとＮｃｈＴｒ１５ｂとの接続点と中間ノード７とが
接続され、ＰｃｈＴｒ５ａおよびＮｃｈＴｒ５ｂのゲー
トと出力ノード８とが接続されると共に、ＰｃｈＴｒ１
５ａおよびＮｃｈＴｒ１５ｂのゲートと入力ノード６と
が接続されたものである。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるシ
ュミット回路を示す回路図であり、図において、１はＣ
ＭＯＳ半導体集積回路装置、１２はそのＣＭＯＳ半導体
集積回路装置１内に設けられたシュミット回路、３は入
力ノード６からの信号を反転して中間ノード７に出力す
る入力側インバータ（入力側反転回路）、４は中間ノー
ド７からの信号を反転して出力ノード８に出力する出力
側インバータ（出力側反転回路）、１５は出力ノード８
からの信号を反転して中間ノード７に出力すると共に、
入力ノード６からの信号に応じて中間ノード７に出力す
る信号の出力強度を制限して出力する帰還インバータ
（帰還反転回路）である。また、さらに詳細を説明すれ
ば、入力側インバータ３において、３ａは電源のＶＣ
Ｃ、３ｂはＰチャネルＭＯＳトランジスタ（以下、Ｐｃ
ｈＴｒと言う）、３ｃはＮチャネルＭＯＳトランジスタ
（以下、ＮｃｈＴｒと言う）、３ｄはグランドレベルの
低電源のＶＳＳである。また、出力側インバータ４にお
いて、４ａはＰｃｈＴｒ、４ｂはＮｃｈＴｒである。さ
らに、帰還インバータ１５において、５ａはＰｃｈＴｒ
（第１のＰｃｈトランジスタ）、５ｂはＮｃｈＴｒ（第
２のＮｃｈトランジスタ）、１５ａはＰｃｈＴｒ（第２
のＰｃｈトランジスタ）、１５ｂはＮｃｈＴｒ（第１の
Ｎｃｈトランジスタ）であり、それらＶＣＣ３ａ、Ｐｃ
ｈＴｒ５ａ，１５ａ、ＮｃｈＴｒ１５ｂ，５ｂ、および
ＶＳＳ３ｄの順で直列接続されると共に、ＰｃｈＴｒ１
５ａとＮｃｈＴｒ１５ｂとの接続点と中間ノード７とが
接続され、ＰｃｈＴｒ５ａおよびＮｃｈＴｒ５ｂのゲー
トと出力ノード８とが接続されると共に、ＰｃｈＴｒ１
５ａおよびＮｃｈＴｒ１５ｂのゲートと入力ノード６と
が接続されたものである。
【００１７】次に動作について説明する。図２はこの発
明の実施の形態１および従来のシュミット回路の特性を
示す特性図であり、図に示すように、シュミット回路は
入力信号に対して“Ｈ”側のしきい値ＶIHと、しきい値
ＶIHよりも低い“Ｌ”側のしきい値ＶILとを有し、これ
らしきい値ＶIHとしきい値ＶILとの差をヒステリシス幅
と言うものである。シュミット回路１２において、入力
信号が“Ｌ”から“Ｈ”に変化した場合には、しきい値
ＶIH以上で“Ｈ”出力し、入力信号が“Ｈ”から“Ｌ”
に変化した場合には、しきい値ＶIL以下で“Ｌ”出力す
る。このことにより、入力信号の波形に歪みがあった場
合でも、その歪みの振幅がヒステリシス幅以内であれ
ば、その歪みに影響を受けることなく出力することがで
きるものである。
明の実施の形態１および従来のシュミット回路の特性を
示す特性図であり、図に示すように、シュミット回路は
入力信号に対して“Ｈ”側のしきい値ＶIHと、しきい値
ＶIHよりも低い“Ｌ”側のしきい値ＶILとを有し、これ
らしきい値ＶIHとしきい値ＶILとの差をヒステリシス幅
と言うものである。シュミット回路１２において、入力
信号が“Ｌ”から“Ｈ”に変化した場合には、しきい値
ＶIH以上で“Ｈ”出力し、入力信号が“Ｈ”から“Ｌ”
に変化した場合には、しきい値ＶIL以下で“Ｌ”出力す
る。このことにより、入力信号の波形に歪みがあった場
合でも、その歪みの振幅がヒステリシス幅以内であれ
ば、その歪みに影響を受けることなく出力することがで
きるものである。
【００１８】図１において動作を説明すれば、入力側イ
ンバータ３は、強い駆動能力を有するＰｃｈＴｒ３ｂお
よびＮｃｈＴｒ３ｃから構成されており、入力ノード６
からの信号を反転して強い駆動能力で中間ノード７に出
力する。また、出力側インバータ４は、中間ノード７か
らの信号を反転して出力ノード８に出力する。さらに、
帰還インバータ１５は、入力側インバータ３に比較して
弱い駆動能力を有するＰｃｈＴｒ５ａ，１５ａ、および
ＮｃｈＴｒ５ｂ，１５ｂから構成されており、出力ノー
ド８からの信号を反転して弱い駆動能力で中間ノード７
に出力する。この結果、入力ノード６が“Ｌ”ならば、
中間ノード７は“Ｈ”、出力ノード８は“Ｌ”となり、
また、入力ノード６が“Ｈ”ならば、中間ノード７は
“Ｌ”、出力ノード８は“Ｈ”となる。
ンバータ３は、強い駆動能力を有するＰｃｈＴｒ３ｂお
よびＮｃｈＴｒ３ｃから構成されており、入力ノード６
からの信号を反転して強い駆動能力で中間ノード７に出
力する。また、出力側インバータ４は、中間ノード７か
らの信号を反転して出力ノード８に出力する。さらに、
帰還インバータ１５は、入力側インバータ３に比較して
弱い駆動能力を有するＰｃｈＴｒ５ａ，１５ａ、および
ＮｃｈＴｒ５ｂ，１５ｂから構成されており、出力ノー
ド８からの信号を反転して弱い駆動能力で中間ノード７
に出力する。この結果、入力ノード６が“Ｌ”ならば、
中間ノード７は“Ｈ”、出力ノード８は“Ｌ”となり、
また、入力ノード６が“Ｈ”ならば、中間ノード７は
“Ｌ”、出力ノード８は“Ｈ”となる。
【００１９】ここで、入力ノード６が“Ｌ”から次第に
“Ｈ”に変化して入力側インバータ３のしきい値を越え
ようとしている場合、入力側インバータ３は、その入力
ノード６からの“Ｌ”を反転して中間ノード７に“Ｈ”
を出力するが、その力は徐々に失われて、しきい値を越
えた所で初めは弱く“Ｌ”を出力し、さらに、次第に強
く“Ｌ”を出力する。一方、出力側インバータ４は、入
力側インバータ３が“Ｈ”を出力していた時点では、そ
の中間ノード７の“Ｈ”を反転して出力ノード８に
“Ｌ”を出力しているので、帰還インバータ１５は、出
力ノード８の“Ｌ”を反転して弱い駆動能力で“Ｈ”を
中間ノード７に出力する。但し、帰還インバータ１５の
ＰｃｈＴｒ１５ａのゲートには、入力ノード６の信号が
入力されているので、そのＰｃｈＴｒ１５ａは、入力ノ
ード６が“Ｌ”から次第に“Ｈ”に変化するにしたがい
オフして、帰還インバータ１５から中間ノード７への
“Ｈ”出力を制限する。
“Ｈ”に変化して入力側インバータ３のしきい値を越え
ようとしている場合、入力側インバータ３は、その入力
ノード６からの“Ｌ”を反転して中間ノード７に“Ｈ”
を出力するが、その力は徐々に失われて、しきい値を越
えた所で初めは弱く“Ｌ”を出力し、さらに、次第に強
く“Ｌ”を出力する。一方、出力側インバータ４は、入
力側インバータ３が“Ｈ”を出力していた時点では、そ
の中間ノード７の“Ｈ”を反転して出力ノード８に
“Ｌ”を出力しているので、帰還インバータ１５は、出
力ノード８の“Ｌ”を反転して弱い駆動能力で“Ｈ”を
中間ノード７に出力する。但し、帰還インバータ１５の
ＰｃｈＴｒ１５ａのゲートには、入力ノード６の信号が
入力されているので、そのＰｃｈＴｒ１５ａは、入力ノ
ード６が“Ｌ”から次第に“Ｈ”に変化するにしたがい
オフして、帰還インバータ１５から中間ノード７への
“Ｈ”出力を制限する。
【００２０】したがって、入力側インバータ３は、中間
ノード７に弱い“Ｈ”出力から、しきい値を越えた所で
初めは弱い“Ｌ”出力をするが、帰還インバータ１５
は、出力側インバータ４が“Ｌ”出力し、帰還インバー
タ１５のＰｃｈＴｒ１５ａがオフするまでの間は、弱い
駆動能力で“Ｈ”を中間ノード７に出力しているので、
その中間ノード７は、入力ノード６が入力側インバータ
３のしきい値を越えてもすぐには“Ｌ”にはならない。
そしてその後、帰還インバータ１５から弱い駆動能力で
“Ｈ”出力されてもなお、入力側インバータ３からの強
い“Ｌ”出力によって中間ノード７が“Ｌ”になった時
点で、出力側インバータ４は、中間ノード７の“Ｌ”を
反転して出力ノード８に“Ｈ”を出力し、帰還インバー
タ１５は、出力ノード８の“Ｈ”を反転して“Ｌ”を中
間ノード７に出力することにより動作は安定する。な
お、このＮｃｈＴｒ５ｂをオンして、帰還インバータ１
５から中間ノード７に“Ｌ”を出力する時には、帰還イ
ンバータ１５のＮｃｈＴｒ１５ｂのゲートには、既に入
力ノード６の信号“Ｈ”が入力されているので、そのＮ
ｃｈＴｒ１５ｂはオンしており、帰還インバータ１５か
ら中間ノード７への“Ｌ”出力を制限することはない。
ノード７に弱い“Ｈ”出力から、しきい値を越えた所で
初めは弱い“Ｌ”出力をするが、帰還インバータ１５
は、出力側インバータ４が“Ｌ”出力し、帰還インバー
タ１５のＰｃｈＴｒ１５ａがオフするまでの間は、弱い
駆動能力で“Ｈ”を中間ノード７に出力しているので、
その中間ノード７は、入力ノード６が入力側インバータ
３のしきい値を越えてもすぐには“Ｌ”にはならない。
そしてその後、帰還インバータ１５から弱い駆動能力で
“Ｈ”出力されてもなお、入力側インバータ３からの強
い“Ｌ”出力によって中間ノード７が“Ｌ”になった時
点で、出力側インバータ４は、中間ノード７の“Ｌ”を
反転して出力ノード８に“Ｈ”を出力し、帰還インバー
タ１５は、出力ノード８の“Ｈ”を反転して“Ｌ”を中
間ノード７に出力することにより動作は安定する。な
お、このＮｃｈＴｒ５ｂをオンして、帰還インバータ１
５から中間ノード７に“Ｌ”を出力する時には、帰還イ
ンバータ１５のＮｃｈＴｒ１５ｂのゲートには、既に入
力ノード６の信号“Ｈ”が入力されているので、そのＮ
ｃｈＴｒ１５ｂはオンしており、帰還インバータ１５か
ら中間ノード７への“Ｌ”出力を制限することはない。
【００２１】また、逆に入力ノード６が“Ｈ”から次第
に“Ｌ”に変化して入力側インバータ３のしきい値を越
えようとしている場合、入力側インバータ３は、その入
力ノード６からの“Ｈ”を反転して中間ノード７に
“Ｌ”を出力するが、その力は徐々に失われて、しきい
値を越えた所で初めは弱く“Ｈ”を出力し、さらに、次
第に強く“Ｈ”を出力する。一方、出力側インバータ４
は、入力側インバータ３が“Ｌ”を出力していた時点で
は、その中間ノード７の“Ｌ”を反転して出力ノード８
に“Ｈ”を出力しているので、帰還インバータ１５は、
出力ノード８の“Ｈ”を反転して弱い駆動能力で“Ｌ”
を中間ノード７に出力する。但し、帰還インバータ１５
のＮｃｈＴｒ１５ｂのゲートには、入力ノード６の信号
が入力されているので、そのＮｃｈＴｒ１５ｂは、入力
ノード６が“Ｈ”から次第に“Ｌ”に変化するにしたが
いオフして、帰還インバータ１５から中間ノード７への
“Ｌ”出力を制限する。
に“Ｌ”に変化して入力側インバータ３のしきい値を越
えようとしている場合、入力側インバータ３は、その入
力ノード６からの“Ｈ”を反転して中間ノード７に
“Ｌ”を出力するが、その力は徐々に失われて、しきい
値を越えた所で初めは弱く“Ｈ”を出力し、さらに、次
第に強く“Ｈ”を出力する。一方、出力側インバータ４
は、入力側インバータ３が“Ｌ”を出力していた時点で
は、その中間ノード７の“Ｌ”を反転して出力ノード８
に“Ｈ”を出力しているので、帰還インバータ１５は、
出力ノード８の“Ｈ”を反転して弱い駆動能力で“Ｌ”
を中間ノード７に出力する。但し、帰還インバータ１５
のＮｃｈＴｒ１５ｂのゲートには、入力ノード６の信号
が入力されているので、そのＮｃｈＴｒ１５ｂは、入力
ノード６が“Ｈ”から次第に“Ｌ”に変化するにしたが
いオフして、帰還インバータ１５から中間ノード７への
“Ｌ”出力を制限する。
【００２２】したがって、入力側インバータ３は、中間
ノード７に弱い“Ｌ”出力から、しきい値を越えた所で
初めは弱い“Ｈ”出力をするが、帰還インバータ１５
は、出力側インバータ４が“Ｈ”出力し、帰還インバー
タ１５のＮｃｈＴｒ１５ｂがオフするまでの間は、弱い
駆動能力で“Ｌ”を中間ノード７に出力しているので、
その中間ノード７は、入力ノード６が入力側インバータ
３のしきい値を越えてもすぐには“Ｈ”にはならない。
そしてその後、帰還インバータ１５から弱い駆動能力で
“Ｌ”出力されてもなお、入力側インバータ３からの強
い“Ｈ”出力によって中間ノード７が“Ｈ”になった時
点で、出力側インバータ４は、中間ノード７の“Ｈ”を
反転して出力ノード８に“Ｌ”を出力し、帰還インバー
タ１５は、出力ノード８の“Ｌ”を反転して“Ｈ”を中
間ノード７に出力することにより動作は安定する。な
お、このＰｃｈＴｒ５ａをオンして、帰還インバータ１
５から中間ノード７に“Ｈ”を出力する時には、帰還イ
ンバータ１５のＰｃｈＴｒ１５ａのゲートには、既に入
力ノード６の信号“Ｌ”が入力されているので、そのＰ
ｃｈＴｒ１５ａはオンしており、帰還インバータ１５か
ら中間ノード７への“Ｈ”出力を制限することはない。
ノード７に弱い“Ｌ”出力から、しきい値を越えた所で
初めは弱い“Ｈ”出力をするが、帰還インバータ１５
は、出力側インバータ４が“Ｈ”出力し、帰還インバー
タ１５のＮｃｈＴｒ１５ｂがオフするまでの間は、弱い
駆動能力で“Ｌ”を中間ノード７に出力しているので、
その中間ノード７は、入力ノード６が入力側インバータ
３のしきい値を越えてもすぐには“Ｈ”にはならない。
そしてその後、帰還インバータ１５から弱い駆動能力で
“Ｌ”出力されてもなお、入力側インバータ３からの強
い“Ｈ”出力によって中間ノード７が“Ｈ”になった時
点で、出力側インバータ４は、中間ノード７の“Ｈ”を
反転して出力ノード８に“Ｌ”を出力し、帰還インバー
タ１５は、出力ノード８の“Ｌ”を反転して“Ｈ”を中
間ノード７に出力することにより動作は安定する。な
お、このＰｃｈＴｒ５ａをオンして、帰還インバータ１
５から中間ノード７に“Ｈ”を出力する時には、帰還イ
ンバータ１５のＰｃｈＴｒ１５ａのゲートには、既に入
力ノード６の信号“Ｌ”が入力されているので、そのＰ
ｃｈＴｒ１５ａはオンしており、帰還インバータ１５か
ら中間ノード７への“Ｈ”出力を制限することはない。
【００２３】次に、この実施の形態１の構成が電源電圧
が低い場合のしきい値ＶIHとしきい値ＶILに及ぼす影響
について説明する。電源電圧がＰｃｈＴｒのしきい値Ｖ
ｔｐとＮｃｈＴｒのしきい値Ｖｔｎの和程度の場合につ
いて述べる。ＰｃｈＴｒ３ｂとＮｃｈＴｒ３ｃにより構
成される入力側インバータ３のしきい値は、ＰｃｈＴｒ
３ｂとＮｃｈＴｒ３ｃのβの比にあまり影響されず、入
力信号のレベルＶｔｎ付近となる。これは入力レベルが
Ｖｔｎより高い場合（すなわち、電源電圧−入力レベル
が｜Ｖｔｐ｜未満の場合）は、ＰｃｈＴｒ３ｂがオフで
あり、反対に入力レベルがＶｔｎ未満になるとＮｃｈＴ
ｒ３ｃが急激にオフになるためである。帰還インバータ
１５のＰｃｈＴｒ１５ａとＮｃｈＴｒ１５ｂについても
しきい値は同様の傾向になる。
が低い場合のしきい値ＶIHとしきい値ＶILに及ぼす影響
について説明する。電源電圧がＰｃｈＴｒのしきい値Ｖ
ｔｐとＮｃｈＴｒのしきい値Ｖｔｎの和程度の場合につ
いて述べる。ＰｃｈＴｒ３ｂとＮｃｈＴｒ３ｃにより構
成される入力側インバータ３のしきい値は、ＰｃｈＴｒ
３ｂとＮｃｈＴｒ３ｃのβの比にあまり影響されず、入
力信号のレベルＶｔｎ付近となる。これは入力レベルが
Ｖｔｎより高い場合（すなわち、電源電圧−入力レベル
が｜Ｖｔｐ｜未満の場合）は、ＰｃｈＴｒ３ｂがオフで
あり、反対に入力レベルがＶｔｎ未満になるとＮｃｈＴ
ｒ３ｃが急激にオフになるためである。帰還インバータ
１５のＰｃｈＴｒ１５ａとＮｃｈＴｒ１５ｂについても
しきい値は同様の傾向になる。
【００２４】入力ノード６の入力レベルが“Ｌ”から
“Ｈ”に変化する場合、始め入力ノード６の入力レベル
が“Ｌ”の時、入力側インバータ３のＰｃｈＴｒ３ｂが
オンしているため中間ノード７は“Ｈ”であり、出力側
インバータ４のＮｃｈＴｒ４ｂがオンするので、出力側
インバータ４は出力ノード８に“Ｌ”出力する。帰還イ
ンバータ１５は、ＰｃｈＴｒ５ａ，１５ａがオンなの
で、中間ノード７に“Ｈ”出力している。次に、入力ノ
ード６の入力レベルが次第に高くなり、ＮｃｈＴｒ３ｃ
のしきい値Ｖｔｎを越えつつある時、入力側インバータ
３のＰｃｈＴｒ３ｂがオフに向かい、代わってＮｃｈＴ
ｒ３ｃがオンに向かう。また、入力側インバータ３のＰ
ｃｈＴｒ３ｂがオフに向かうのに合わせて、帰還インバ
ータ１５のＰｃｈＴｒ１５ａもオフに向かう。したがっ
て、入力ノード６の入力レベルがしきい値Ｖｔｎを越え
ると程なく、中間ノード７は“Ｌ”となり、出力ノード
８は“Ｈ”となる。帰還インバータ１５は、ＰｃｈＴｒ
５ａに代わってＮｃｈＴｒ５ｂがオンし、ＮｃｈＴｒ１
５ｂも入力ノード６の入力レベルが次第に高くなるにし
たがってより強く“Ｌ”に引くようになる。逆に、入力
ノード６の入力レベルが“Ｈ”から“Ｌ”に変化する場
合も、入力レベルがしきい値Ｖｔｎ未満になるのに合わ
せて、入力側インバータ３のＰｃｈＴｒ３ｂがオンに向
かい、ＮｃｈＴｒ３ｃがオフに向かうと共に、帰還イン
バータ１５のＮｃｈＴｒ１５ｂもオフに向かう。したが
って、入力ノード６の入力レベルがしきい値Ｖｔｎを割
り込むと程なく、中間ノード７は“Ｈ”となり、出力ノ
ード８は“Ｌ”となる。
“Ｈ”に変化する場合、始め入力ノード６の入力レベル
が“Ｌ”の時、入力側インバータ３のＰｃｈＴｒ３ｂが
オンしているため中間ノード７は“Ｈ”であり、出力側
インバータ４のＮｃｈＴｒ４ｂがオンするので、出力側
インバータ４は出力ノード８に“Ｌ”出力する。帰還イ
ンバータ１５は、ＰｃｈＴｒ５ａ，１５ａがオンなの
で、中間ノード７に“Ｈ”出力している。次に、入力ノ
ード６の入力レベルが次第に高くなり、ＮｃｈＴｒ３ｃ
のしきい値Ｖｔｎを越えつつある時、入力側インバータ
３のＰｃｈＴｒ３ｂがオフに向かい、代わってＮｃｈＴ
ｒ３ｃがオンに向かう。また、入力側インバータ３のＰ
ｃｈＴｒ３ｂがオフに向かうのに合わせて、帰還インバ
ータ１５のＰｃｈＴｒ１５ａもオフに向かう。したがっ
て、入力ノード６の入力レベルがしきい値Ｖｔｎを越え
ると程なく、中間ノード７は“Ｌ”となり、出力ノード
８は“Ｈ”となる。帰還インバータ１５は、ＰｃｈＴｒ
５ａに代わってＮｃｈＴｒ５ｂがオンし、ＮｃｈＴｒ１
５ｂも入力ノード６の入力レベルが次第に高くなるにし
たがってより強く“Ｌ”に引くようになる。逆に、入力
ノード６の入力レベルが“Ｈ”から“Ｌ”に変化する場
合も、入力レベルがしきい値Ｖｔｎ未満になるのに合わ
せて、入力側インバータ３のＰｃｈＴｒ３ｂがオンに向
かい、ＮｃｈＴｒ３ｃがオフに向かうと共に、帰還イン
バータ１５のＮｃｈＴｒ１５ｂもオフに向かう。したが
って、入力ノード６の入力レベルがしきい値Ｖｔｎを割
り込むと程なく、中間ノード７は“Ｈ”となり、出力ノ
ード８は“Ｌ”となる。
【００２５】図２はこの実施の形態１の測定結果であ
る。電源電圧＝５Ｖの実施の形態１では、ＶIH＝２．９
５Ｖ、ＶIL＝２．１５Ｖで、ヒステリシス幅＝０．８０
Ｖであるのに対して、そのシュミット回路の電源電圧を
変化させた電源電圧＝２Ｖの実施の形態１では、ＶIH＝
１．０５Ｖ、ＶIL＝０．９０Ｖで、ヒステリシス幅＝
０．１５Ｖであり、電源電圧が小さくなったのに対し
て、ヒステリシス幅も小さくなっている。
る。電源電圧＝５Ｖの実施の形態１では、ＶIH＝２．９
５Ｖ、ＶIL＝２．１５Ｖで、ヒステリシス幅＝０．８０
Ｖであるのに対して、そのシュミット回路の電源電圧を
変化させた電源電圧＝２Ｖの実施の形態１では、ＶIH＝
１．０５Ｖ、ＶIL＝０．９０Ｖで、ヒステリシス幅＝
０．１５Ｖであり、電源電圧が小さくなったのに対し
て、ヒステリシス幅も小さくなっている。
【００２６】以上のように、この実施の形態１によれ
ば、入力ノード６からの信号に応じて中間ノード７に出
力する信号の出力強度を制限して出力する帰還インバー
タ１５を設け、その帰還インバータ１５のＰｃｈＴｒ１
５ａによって、入力ノード６が“Ｌ”から次第に“Ｈ”
に変化するにしたがいオフして、帰還インバータ１５か
ら中間ノード７への“Ｈ”出力を制限したり、また、そ
の帰還インバータ１５のＮｃｈＴｒ１５ｂによって、入
力ノード６が“Ｈ”から次第に“Ｌ”に変化するにした
がいオフして、帰還インバータ１５から中間ノード７へ
の“Ｌ”出力を制限するので、ヒステリシス幅を広げる
作用をする帰還インバータ１５から中間ノード７への出
力を制限することにより、ヒステリシス幅を狭くするこ
とができる効果が得られる。
ば、入力ノード６からの信号に応じて中間ノード７に出
力する信号の出力強度を制限して出力する帰還インバー
タ１５を設け、その帰還インバータ１５のＰｃｈＴｒ１
５ａによって、入力ノード６が“Ｌ”から次第に“Ｈ”
に変化するにしたがいオフして、帰還インバータ１５か
ら中間ノード７への“Ｈ”出力を制限したり、また、そ
の帰還インバータ１５のＮｃｈＴｒ１５ｂによって、入
力ノード６が“Ｈ”から次第に“Ｌ”に変化するにした
がいオフして、帰還インバータ１５から中間ノード７へ
の“Ｌ”出力を制限するので、ヒステリシス幅を広げる
作用をする帰還インバータ１５から中間ノード７への出
力を制限することにより、ヒステリシス幅を狭くするこ
とができる効果が得られる。
【００２７】実施の形態２．図３はこの発明の実施の形
態２によるシュミット回路を示す回路図であり、図３
（ａ）において、１６は制御信号と入力ノード６からの
信号との否定論理和を中間ノード７に出力するＮＯＲ回
路（否定論理和回路）である。また、図３（ｂ）はＮＯ
Ｒ回路１６の詳細を示す回路図であり、図３（ｂ）にお
いて、１６ａは制御信号がゲートに接続されたＰｃｈＴ
ｒ、１６ｂはそのＰｃｈＴｒ１６ａに直列接続され、入
力ノード６からの外部信号入力がゲートに接続されたＰ
ｃｈＴｒ、１６ｃはそのＰｃｈＴｒ１６ｂに直列接続さ
れ、制御信号がゲートに接続されたＮｃｈＴｒ、１６ｄ
は中間ノード７に接続され、入力ノード６からの外部信
号入力がゲートに接続されたＮｃｈＴｒである。その他
の構成は、実施の形態１と同一なのでその重複する説明
を省略する。
態２によるシュミット回路を示す回路図であり、図３
（ａ）において、１６は制御信号と入力ノード６からの
信号との否定論理和を中間ノード７に出力するＮＯＲ回
路（否定論理和回路）である。また、図３（ｂ）はＮＯ
Ｒ回路１６の詳細を示す回路図であり、図３（ｂ）にお
いて、１６ａは制御信号がゲートに接続されたＰｃｈＴ
ｒ、１６ｂはそのＰｃｈＴｒ１６ａに直列接続され、入
力ノード６からの外部信号入力がゲートに接続されたＰ
ｃｈＴｒ、１６ｃはそのＰｃｈＴｒ１６ｂに直列接続さ
れ、制御信号がゲートに接続されたＮｃｈＴｒ、１６ｄ
は中間ノード７に接続され、入力ノード６からの外部信
号入力がゲートに接続されたＮｃｈＴｒである。その他
の構成は、実施の形態１と同一なのでその重複する説明
を省略する。
【００２８】次に動作について説明する。この実施の形
態２の構成は、図３に示したように、入力側インバータ
３の代わりに制御信号と入力ノード６からの信号との否
定論理和を中間ノード７に出力するＮＯＲ回路１６を設
けたものである。制御信号として“Ｈ”を入力すれば、
ＮＯＲ回路１６の中間ノード７への出力は“Ｌ”に固定
されるので、出力ノード８を“Ｈ”に固定することがで
きる。また、制御信号として“Ｌ”を入力すれば、ＮＯ
Ｒ回路１６の中間ノード７への出力は、入力ノード６か
らの外部信号入力に依存するので、これは実施の形態１
と同様な動作を行うことができる。
態２の構成は、図３に示したように、入力側インバータ
３の代わりに制御信号と入力ノード６からの信号との否
定論理和を中間ノード７に出力するＮＯＲ回路１６を設
けたものである。制御信号として“Ｈ”を入力すれば、
ＮＯＲ回路１６の中間ノード７への出力は“Ｌ”に固定
されるので、出力ノード８を“Ｈ”に固定することがで
きる。また、制御信号として“Ｌ”を入力すれば、ＮＯ
Ｒ回路１６の中間ノード７への出力は、入力ノード６か
らの外部信号入力に依存するので、これは実施の形態１
と同様な動作を行うことができる。
【００２９】以上のように、この実施の形態２によれ
ば、入力側インバータ３の代わりに制御信号と入力ノー
ド６からの信号との否定論理和を中間ノード７に出力す
るＮＯＲ回路１６を設けたので、実施の形態１の効果に
加えて、外部信号入力が半導体集積回路装置の他の機
能、例えば、オープンドレイン出力、アナログ／デジタ
ル変換入力、またはデジタル／アナログ変換出力などと
共用になっていて、シュミット入力機能を必要しない
時、制御信号で出力ノード８を“Ｈ”に固定する、すな
わち、シュミット出力を固定にすることにより、端子電
圧が中間的な電位になっていてもシュミット回路部の無
駄な貫通電流を無くす効果が得られる。
ば、入力側インバータ３の代わりに制御信号と入力ノー
ド６からの信号との否定論理和を中間ノード７に出力す
るＮＯＲ回路１６を設けたので、実施の形態１の効果に
加えて、外部信号入力が半導体集積回路装置の他の機
能、例えば、オープンドレイン出力、アナログ／デジタ
ル変換入力、またはデジタル／アナログ変換出力などと
共用になっていて、シュミット入力機能を必要しない
時、制御信号で出力ノード８を“Ｈ”に固定する、すな
わち、シュミット出力を固定にすることにより、端子電
圧が中間的な電位になっていてもシュミット回路部の無
駄な貫通電流を無くす効果が得られる。
【００３０】実施の形態３．図４はこの発明の実施の形
態３によるシュミット回路を示す回路図であり、図４
（ａ）において、１７は制御信号と入力ノード６からの
信号との否定論理積を中間ノード７に出力するＮＡＮＤ
回路（否定論理積回路）である。また、図４（ｂ）はＮ
ＡＮＤ回路１７の詳細を示す回路図であり、図４（ｂ）
において、１７ａは制御信号がゲートに接続されたＰｃ
ｈＴｒ、１７ｂはそのＰｃｈＴｒ１７ａに直列接続さ
れ、入力ノード６からの外部信号入力がゲートに接続さ
れたＮｃｈＴｒ、１７ｃはそのＮｃｈＴｒ１７ｂに直列
接続され、制御信号がゲートに接続されたＮｃｈＴｒ、
１７ｄは中間ノード７に接続され、入力ノード６からの
外部信号入力がゲートに接続されたＰｃｈＴｒである。
その他の構成は、実施の形態１と同一なのでその重複す
る説明を省略する。
態３によるシュミット回路を示す回路図であり、図４
（ａ）において、１７は制御信号と入力ノード６からの
信号との否定論理積を中間ノード７に出力するＮＡＮＤ
回路（否定論理積回路）である。また、図４（ｂ）はＮ
ＡＮＤ回路１７の詳細を示す回路図であり、図４（ｂ）
において、１７ａは制御信号がゲートに接続されたＰｃ
ｈＴｒ、１７ｂはそのＰｃｈＴｒ１７ａに直列接続さ
れ、入力ノード６からの外部信号入力がゲートに接続さ
れたＮｃｈＴｒ、１７ｃはそのＮｃｈＴｒ１７ｂに直列
接続され、制御信号がゲートに接続されたＮｃｈＴｒ、
１７ｄは中間ノード７に接続され、入力ノード６からの
外部信号入力がゲートに接続されたＰｃｈＴｒである。
その他の構成は、実施の形態１と同一なのでその重複す
る説明を省略する。
【００３１】次に動作について説明する。この実施の形
態３の構成は、図４に示したように、入力側インバータ
３の代わりに制御信号と入力ノード６からの信号との否
定論理積を中間ノード７に出力するＮＡＮＤ回路１７を
設けたものである。制御信号として“Ｌ”を入力すれ
ば、ＮＡＮＤ回路１７の中間ノード７への出力は“Ｈ”
に固定されるので、出力ノード８を“Ｌ”に固定するこ
とができる。また、制御信号として“Ｈ”を入力すれ
ば、ＮＡＮＤ回路１７の中間ノード７への出力は、入力
ノード６からの外部信号入力に依存するので、これは実
施の形態１と同様な動作を行うことができる。
態３の構成は、図４に示したように、入力側インバータ
３の代わりに制御信号と入力ノード６からの信号との否
定論理積を中間ノード７に出力するＮＡＮＤ回路１７を
設けたものである。制御信号として“Ｌ”を入力すれ
ば、ＮＡＮＤ回路１７の中間ノード７への出力は“Ｈ”
に固定されるので、出力ノード８を“Ｌ”に固定するこ
とができる。また、制御信号として“Ｈ”を入力すれ
ば、ＮＡＮＤ回路１７の中間ノード７への出力は、入力
ノード６からの外部信号入力に依存するので、これは実
施の形態１と同様な動作を行うことができる。
【００３２】以上のように、この実施の形態３によれ
ば、入力側インバータ３の代わりに制御信号と入力ノー
ド６からの信号との否定論理積を中間ノード７に出力す
るＮＡＮＤ回路１７を設けたので、実施の形態１の効果
に加えて、外部信号入力が半導体集積回路装置の他の機
能、例えば、オープンドレイン出力、アナログ／デジタ
ル変換入力、またはデジタル／アナログ変換入力などと
共用になっていて、シュミット入力機能を必要しない
時、制御信号で出力ノード８を“Ｌ”に固定する、すな
わち、シュミット出力を固定にすることにより、端子電
圧が中間的な電位になっていてもシュミット回路部の無
駄な貫通電流を無くす効果が得られる。
ば、入力側インバータ３の代わりに制御信号と入力ノー
ド６からの信号との否定論理積を中間ノード７に出力す
るＮＡＮＤ回路１７を設けたので、実施の形態１の効果
に加えて、外部信号入力が半導体集積回路装置の他の機
能、例えば、オープンドレイン出力、アナログ／デジタ
ル変換入力、またはデジタル／アナログ変換入力などと
共用になっていて、シュミット入力機能を必要しない
時、制御信号で出力ノード８を“Ｌ”に固定する、すな
わち、シュミット出力を固定にすることにより、端子電
圧が中間的な電位になっていてもシュミット回路部の無
駄な貫通電流を無くす効果が得られる。
【００３３】実施の形態４．図５はこの発明の実施の形
態４によるシュミット回路を示す回路図であり、図にお
いて、１８はヒステリシス幅制御信号に応じて作動さ
れ、出力ノード８からの信号を反転して中間ノード７に
出力すると共に、入力ノード６からの信号に応じて中間
ノード７に出力する信号の出力強度を制限して出力する
ヒステリシス幅制御回路である。また、そのヒステリシ
ス幅制御回路１８の詳細を説明すれば、１８ａ〜１８ｃ
はＰｃｈＴｒ、１８ｄ〜１８ｆはＮｃｈＴｒであり、Ｖ
ＣＣ３ａおよびＶＳＳ３ｄ間に直列接続されている。１
８ｇはヒステリシス幅制御信号を反転し、ＰｃｈＴｒ１
８ａのゲートに出力するインバータである。なお、Ｐｃ
ｈＴｒ１８ｂおよびＮｃｈＴｒ１８ｅのゲートには出力
ノード８が接続され、ＰｃｈＴｒ１８ｃおよびＮｃｈＴ
ｒ１８ｄのゲートには入力ノード６が接続され、さら
に、ＮｃｈＴｒ１８ｆのゲートにはヒステリシス幅制御
信号が接続されている。その他の構成は、実施の形態１
と同一なのでその重複する説明を省略する。
態４によるシュミット回路を示す回路図であり、図にお
いて、１８はヒステリシス幅制御信号に応じて作動さ
れ、出力ノード８からの信号を反転して中間ノード７に
出力すると共に、入力ノード６からの信号に応じて中間
ノード７に出力する信号の出力強度を制限して出力する
ヒステリシス幅制御回路である。また、そのヒステリシ
ス幅制御回路１８の詳細を説明すれば、１８ａ〜１８ｃ
はＰｃｈＴｒ、１８ｄ〜１８ｆはＮｃｈＴｒであり、Ｖ
ＣＣ３ａおよびＶＳＳ３ｄ間に直列接続されている。１
８ｇはヒステリシス幅制御信号を反転し、ＰｃｈＴｒ１
８ａのゲートに出力するインバータである。なお、Ｐｃ
ｈＴｒ１８ｂおよびＮｃｈＴｒ１８ｅのゲートには出力
ノード８が接続され、ＰｃｈＴｒ１８ｃおよびＮｃｈＴ
ｒ１８ｄのゲートには入力ノード６が接続され、さら
に、ＮｃｈＴｒ１８ｆのゲートにはヒステリシス幅制御
信号が接続されている。その他の構成は、実施の形態１
と同一なのでその重複する説明を省略する。
【００３４】次に動作について説明する。図５に示した
ヒステリシス幅制御回路１８のＶＣＣ３ａおよびＶＳＳ
３ｄ間に接続されたＰｃｈＴｒ１８ｂ，１８ｃおよびＮ
ｃｈＴｒ１８ｄ，１８ｅからなる直列回路は、帰還イン
バータ１５内のＰｃｈＴｒ５ａ，１５ａおよびＮｃｈＴ
ｒ５ｂ，１５ｂからなる直列回路と同一構成のものであ
り、出力ノード８からの信号を反転して中間ノード７に
出力すると共に、入力ノード６からの信号に応じて中間
ノード７に出力する信号の出力強度を制限して出力する
ものである。この直列回路を、ヒステリシス幅制御信号
に応じてＰｃｈＴｒ１８ａおよびＮｃｈＴｒ１８ｆをオ
ンさせて作動することにより、中間ノード７には、帰還
インバータ１５と共に並列に出力強度が制限された信号
が出力されるので、中間ノード７に出力される帰還信号
が大きくなる。したがって、その分、ヒステリシス幅を
大きくすることができる。
ヒステリシス幅制御回路１８のＶＣＣ３ａおよびＶＳＳ
３ｄ間に接続されたＰｃｈＴｒ１８ｂ，１８ｃおよびＮ
ｃｈＴｒ１８ｄ，１８ｅからなる直列回路は、帰還イン
バータ１５内のＰｃｈＴｒ５ａ，１５ａおよびＮｃｈＴ
ｒ５ｂ，１５ｂからなる直列回路と同一構成のものであ
り、出力ノード８からの信号を反転して中間ノード７に
出力すると共に、入力ノード６からの信号に応じて中間
ノード７に出力する信号の出力強度を制限して出力する
ものである。この直列回路を、ヒステリシス幅制御信号
に応じてＰｃｈＴｒ１８ａおよびＮｃｈＴｒ１８ｆをオ
ンさせて作動することにより、中間ノード７には、帰還
インバータ１５と共に並列に出力強度が制限された信号
が出力されるので、中間ノード７に出力される帰還信号
が大きくなる。したがって、その分、ヒステリシス幅を
大きくすることができる。
【００３５】なお、上記実施の形態４では、ヒステリシ
ス幅制御回路１８を１つ設けたものを示したが、ヒステ
リシス幅制御回路１８を複数設けて、それぞれ異なるヒ
ステリシス幅制御信号に応じて作動させるように構成し
ても良く、この場合は、ヒステリシス幅制御回路１８を
１つ設けたものに比べて、さらに、ヒステリシス幅を広
範囲で制御することができる。また、上記実施の形態４
では、ヒステリシス幅制御回路１８を図１の構成に組み
合わせたものを示したが、ヒステリシス幅制御回路１８
を図３および図４の構成に組み合わせても良い。
ス幅制御回路１８を１つ設けたものを示したが、ヒステ
リシス幅制御回路１８を複数設けて、それぞれ異なるヒ
ステリシス幅制御信号に応じて作動させるように構成し
ても良く、この場合は、ヒステリシス幅制御回路１８を
１つ設けたものに比べて、さらに、ヒステリシス幅を広
範囲で制御することができる。また、上記実施の形態４
では、ヒステリシス幅制御回路１８を図１の構成に組み
合わせたものを示したが、ヒステリシス幅制御回路１８
を図３および図４の構成に組み合わせても良い。
【００３６】以上のように、この実施の形態４によれ
ば、ヒステリシス幅制御信号に応じて作動され、出力ノ
ード８からの信号を反転して中間ノード７に出力すると
共に、入力ノード６からの信号に応じて中間ノード７に
出力する信号の出力強度を制限して出力するヒステリシ
ス幅制御回路１８を設けたので、ヒステリシス幅制御信
号に応じてヒステリシス幅制御回路１８を作動すること
により、中間ノード７には、帰還インバータ１５と共に
並列に出力強度が制限された信号が出力されるので、中
間ノード７に出力される帰還信号が大きくなり、その
分、ヒステリシス幅を大きくすることができる効果が得
られる。
ば、ヒステリシス幅制御信号に応じて作動され、出力ノ
ード８からの信号を反転して中間ノード７に出力すると
共に、入力ノード６からの信号に応じて中間ノード７に
出力する信号の出力強度を制限して出力するヒステリシ
ス幅制御回路１８を設けたので、ヒステリシス幅制御信
号に応じてヒステリシス幅制御回路１８を作動すること
により、中間ノード７には、帰還インバータ１５と共に
並列に出力強度が制限された信号が出力されるので、中
間ノード７に出力される帰還信号が大きくなり、その
分、ヒステリシス幅を大きくすることができる効果が得
られる。
【００３７】実施の形態５．図６はこの発明の実施の形
態５によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図１と接続順序が異なっ
ている。その接続順序は、ＶＣＣ３ａ、ＰｃｈＴｒ（第
１のＰｃｈトランジスタ）１５ａ、ＰｃｈＴｒ（第２の
Ｐｃｈトランジスタ）５ａ、ＮｃｈＴｒ（第１のＮｃｈ
トランジスタ）５ｂ、ＮｃｈＴｒ（第２のＮｃｈトラン
ジスタ）１５ｂ、およびＶＳＳ３ｄの順である。その他
の構成は、実施の形態１と同一なのでその重複する説明
を省略する。
態５によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図１と接続順序が異なっ
ている。その接続順序は、ＶＣＣ３ａ、ＰｃｈＴｒ（第
１のＰｃｈトランジスタ）１５ａ、ＰｃｈＴｒ（第２の
Ｐｃｈトランジスタ）５ａ、ＮｃｈＴｒ（第１のＮｃｈ
トランジスタ）５ｂ、ＮｃｈＴｒ（第２のＮｃｈトラン
ジスタ）１５ｂ、およびＶＳＳ３ｄの順である。その他
の構成は、実施の形態１と同一なのでその重複する説明
を省略する。
【００３８】次に動作について説明する。図６に示した
構成では、図１に示した構成に比較して、それらトラン
ジスタのサイズの決定方法が異なるものの動作および効
果は実施の形態１と同一のものが得られる。なお、この
実施の形態５では、実施の形態１の帰還インバータ１５
の変形例を示したが、この実施の形態５で示した帰還イ
ンバータ１５は、図３〜図５に示した帰還インバータ、
および図５に示したヒステリシス幅制御回路１８に任意
に適用しても良い。
構成では、図１に示した構成に比較して、それらトラン
ジスタのサイズの決定方法が異なるものの動作および効
果は実施の形態１と同一のものが得られる。なお、この
実施の形態５では、実施の形態１の帰還インバータ１５
の変形例を示したが、この実施の形態５で示した帰還イ
ンバータ１５は、図３〜図５に示した帰還インバータ、
および図５に示したヒステリシス幅制御回路１８に任意
に適用しても良い。
【００３９】実施の形態６．図７はこの発明の実施の形
態６によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図１と比較して、ＶＣＣ
３ａ、ＰｃｈＴｒ５ａ，１５ａを除いた構成になってい
る。接続順序は、ＮｃｈＴｒ（第１のＮｃｈトランジス
タ）１５ｂ、ＮｃｈＴｒ（第２のＮｃｈトランジスタ）
５ｂ、およびＶＳＳ３ｄの順である。その他の構成は、
実施の形態１と同一なのでその重複する説明を省略す
る。
態６によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図１と比較して、ＶＣＣ
３ａ、ＰｃｈＴｒ５ａ，１５ａを除いた構成になってい
る。接続順序は、ＮｃｈＴｒ（第１のＮｃｈトランジス
タ）１５ｂ、ＮｃｈＴｒ（第２のＮｃｈトランジスタ）
５ｂ、およびＶＳＳ３ｄの順である。その他の構成は、
実施の形態１と同一なのでその重複する説明を省略す
る。
【００４０】次に動作について説明する。図７におい
て、入力ノード６が“Ｌ”から“Ｈ”に変化する場合
は、入力ノード６が“Ｌ”、中間ノード７が“Ｈ”、出
力ノード８が“Ｌ”であり、その出力ノード８に接続さ
れた帰還インバータ１５は、ＮｃｈＴｒ５ｂだけなの
で、そのＮｃｈＴｒ５ｂは、出力ノード８の“Ｌ”では
オンすることなく、したがって、入力ノード６が“Ｌ”
から“Ｈ”に変化する場合は、しきい値ＶＩＨは初段イ
ンバータ単独のしきい値に等しい。また、逆に入力ノー
ド６が“Ｈ”から次第に“Ｌ”に変化して入力側インバ
ータ３のしきい値を越えようとしている場合、帰還イン
バータ１５は、出力ノード８の“Ｈ”を反転して弱い駆
動能力で“Ｌ”を中間ノード７に出力すると共に、帰還
インバータ１５のＮｃｈＴｒ１５ｂのゲートには、入力
ノード６の信号が入力されているので、そのＮｃｈＴｒ
１５ｂは、入力ノード６が“Ｈ”から次第に“Ｌ”に変
化するにしたがいオフして、帰還インバータ１５から中
間ノード７への“Ｌ”出力を制限する。
て、入力ノード６が“Ｌ”から“Ｈ”に変化する場合
は、入力ノード６が“Ｌ”、中間ノード７が“Ｈ”、出
力ノード８が“Ｌ”であり、その出力ノード８に接続さ
れた帰還インバータ１５は、ＮｃｈＴｒ５ｂだけなの
で、そのＮｃｈＴｒ５ｂは、出力ノード８の“Ｌ”では
オンすることなく、したがって、入力ノード６が“Ｌ”
から“Ｈ”に変化する場合は、しきい値ＶＩＨは初段イ
ンバータ単独のしきい値に等しい。また、逆に入力ノー
ド６が“Ｈ”から次第に“Ｌ”に変化して入力側インバ
ータ３のしきい値を越えようとしている場合、帰還イン
バータ１５は、出力ノード８の“Ｈ”を反転して弱い駆
動能力で“Ｌ”を中間ノード７に出力すると共に、帰還
インバータ１５のＮｃｈＴｒ１５ｂのゲートには、入力
ノード６の信号が入力されているので、そのＮｃｈＴｒ
１５ｂは、入力ノード６が“Ｈ”から次第に“Ｌ”に変
化するにしたがいオフして、帰還インバータ１５から中
間ノード７への“Ｌ”出力を制限する。
【００４１】なお、この実施の形態６では、実施の形態
１の帰還インバータ１５の変形例を示したが、この実施
の形態６で示した帰還インバータ１５は、図３〜図５に
示した帰還インバータ、および図５に示したヒステリシ
ス幅制御回路１８に任意に適用しても良い。
１の帰還インバータ１５の変形例を示したが、この実施
の形態６で示した帰還インバータ１５は、図３〜図５に
示した帰還インバータ、および図５に示したヒステリシ
ス幅制御回路１８に任意に適用しても良い。
【００４２】以上のように、この実施の形態６によれ
ば、帰還インバータ１５をＮｃｈＴｒ１５ｂ、ＮｃｈＴ
ｒ５ｂ、およびＶＳＳ３ｄの順で接続した構成にしたの
で、入力ノード６のＶＩＨが初段インバータ単独のしき
い値で決まり、ＶＩＬが帰還回路との組み合わせで決ま
ることにより、本発明の特徴的な特性をＶＩＬ側にのみ
持たせる効果が得られる。
ば、帰還インバータ１５をＮｃｈＴｒ１５ｂ、ＮｃｈＴ
ｒ５ｂ、およびＶＳＳ３ｄの順で接続した構成にしたの
で、入力ノード６のＶＩＨが初段インバータ単独のしき
い値で決まり、ＶＩＬが帰還回路との組み合わせで決ま
ることにより、本発明の特徴的な特性をＶＩＬ側にのみ
持たせる効果が得られる。
【００４３】実施の形態７．図８はこの発明の実施の形
態７によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図６と比較して、ＶＣＣ
３ａ、ＰｃｈＴｒ１５ａ，５ａを除いた構成になってい
る。接続順序は、ＮｃｈＴｒ（第１のＮｃｈトランジス
タ）５ｂ、ＮｃｈＴｒ（第２のＮｃｈトランジスタ）１
５ｂ、およびＶＳＳ３ｄの順である。その他の構成は、
実施の形態５と同一なのでその重複する説明を省略す
る。
態７によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図６と比較して、ＶＣＣ
３ａ、ＰｃｈＴｒ１５ａ，５ａを除いた構成になってい
る。接続順序は、ＮｃｈＴｒ（第１のＮｃｈトランジス
タ）５ｂ、ＮｃｈＴｒ（第２のＮｃｈトランジスタ）１
５ｂ、およびＶＳＳ３ｄの順である。その他の構成は、
実施の形態５と同一なのでその重複する説明を省略す
る。
【００４４】次に動作について説明する。図８に示した
構成では、図７に示した構成に比較して、それらトラン
ジスタのサイズの決定方法が異なるものの動作および効
果は実施の形態６と同一のものが得られる。なお、この
実施の形態７では、実施の形態６の帰還インバータ１５
の変形例を示したが、この実施の形態７で示した帰還イ
ンバータ１５は、図３〜図５に示した帰還インバータ、
および図５に示したヒステリシス幅制御回路１８に任意
に適用しても良い。
構成では、図７に示した構成に比較して、それらトラン
ジスタのサイズの決定方法が異なるものの動作および効
果は実施の形態６と同一のものが得られる。なお、この
実施の形態７では、実施の形態６の帰還インバータ１５
の変形例を示したが、この実施の形態７で示した帰還イ
ンバータ１５は、図３〜図５に示した帰還インバータ、
および図５に示したヒステリシス幅制御回路１８に任意
に適用しても良い。
【００４５】実施の形態８．図９はこの発明の実施の形
態８によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図１と比較して、Ｎｃｈ
Ｔｒ１５ｂ，５ｂ、ＶＳＳ３ｄを除いた構成になってい
る。接続順序は、ＶＣＣ３ａ、ＰｃｈＴｒ（第１のＰｃ
ｈトランジスタ）５ａ、およびＰｃｈＴｒ（第２のＰｃ
ｈトランジスタ）１５ａの順である。その他の構成は、
実施の形態１と同一なのでその重複する説明を省略す
る。
態８によるシュミット回路を示す回路図であり、図にお
いて、帰還インバータ１５は、図１と比較して、Ｎｃｈ
Ｔｒ１５ｂ，５ｂ、ＶＳＳ３ｄを除いた構成になってい
る。接続順序は、ＶＣＣ３ａ、ＰｃｈＴｒ（第１のＰｃ
ｈトランジスタ）５ａ、およびＰｃｈＴｒ（第２のＰｃ
ｈトランジスタ）１５ａの順である。その他の構成は、
実施の形態１と同一なのでその重複する説明を省略す
る。
【００４６】次に動作について説明する。図９におい
て、入力ノード６が“Ｌ”から次第に“Ｈ”に変化して
入力側インバータ３のしきい値を越えようとしている場
合、帰還インバータ１５は、出力ノード８の“Ｌ”を反
転して弱い駆動能力で“Ｈ”を中間ノード７に出力する
と共に、帰還インバータ１５のＰｃｈＴｒ１５ａのゲー
トには、入力ノード６の信号が入力されているので、そ
のＰｃｈＴｒ１５ａは、入力ノード６が“Ｌ”から次第
に“Ｈ”に変化するにしたがいオフして、帰還インバー
タ１５から中間ノード７への“Ｈ”出力を制限する。ま
た、逆に入力ノード６が“Ｈ”から“Ｌ”に変化する場
合は、入力ノード６が“Ｈ”、中間ノード７が“Ｌ”、
出力ノード８が“Ｈ”であり、その出力ノード８に接続
された帰還インバータ１５は、ＰｃｈＴｒ５ａだけなの
で、そのＰｃｈＴｒ５ａは、出力ノード８の“Ｈ”では
オンすることなく、したがって、入力ノード６が“Ｈ”
から“Ｌ”に変化する場合は、ヒステリシスが生じるこ
とはない。
て、入力ノード６が“Ｌ”から次第に“Ｈ”に変化して
入力側インバータ３のしきい値を越えようとしている場
合、帰還インバータ１５は、出力ノード８の“Ｌ”を反
転して弱い駆動能力で“Ｈ”を中間ノード７に出力する
と共に、帰還インバータ１５のＰｃｈＴｒ１５ａのゲー
トには、入力ノード６の信号が入力されているので、そ
のＰｃｈＴｒ１５ａは、入力ノード６が“Ｌ”から次第
に“Ｈ”に変化するにしたがいオフして、帰還インバー
タ１５から中間ノード７への“Ｈ”出力を制限する。ま
た、逆に入力ノード６が“Ｈ”から“Ｌ”に変化する場
合は、入力ノード６が“Ｈ”、中間ノード７が“Ｌ”、
出力ノード８が“Ｈ”であり、その出力ノード８に接続
された帰還インバータ１５は、ＰｃｈＴｒ５ａだけなの
で、そのＰｃｈＴｒ５ａは、出力ノード８の“Ｈ”では
オンすることなく、したがって、入力ノード６が“Ｈ”
から“Ｌ”に変化する場合は、ヒステリシスが生じるこ
とはない。
【００４７】なお、この実施の形態８では、実施の形態
１の帰還インバータ１５の変形例を示したが、この実施
の形態８で示した帰還インバータ１５は、図３〜図５に
示した帰還インバータ、および図５に示したヒステリシ
ス幅制御回路１８に任意に適用しても良い。
１の帰還インバータ１５の変形例を示したが、この実施
の形態８で示した帰還インバータ１５は、図３〜図５に
示した帰還インバータ、および図５に示したヒステリシ
ス幅制御回路１８に任意に適用しても良い。
【００４８】以上のように、この実施の形態８によれ
ば、帰還インバータ１５をＶＣＣ３ａ、ＰｃｈＴｒ５
ａ、およびＰｃｈＴｒ１５ａの順で接続した構成にした
ので、入力ノード６が“Ｈ”から“Ｌ”に変化した場合
にヒステリシスを与えることなく、また、入力ノード６
が“Ｌ”から“Ｈ”に変化した場合に、ヒステリシス幅
を広げる作用をする帰還インバータ１５から中間ノード
７への出力を制限することにより、ヒステリシス幅を狭
くすることができる効果が得られる。また、入力ノード
６が“Ｌ”から“Ｈ”に変化した場合にのみヒステリシ
スが必要な回路に適用すれば、実施の形態１に比較して
簡単に構成することができる効果が得られる。
ば、帰還インバータ１５をＶＣＣ３ａ、ＰｃｈＴｒ５
ａ、およびＰｃｈＴｒ１５ａの順で接続した構成にした
ので、入力ノード６が“Ｈ”から“Ｌ”に変化した場合
にヒステリシスを与えることなく、また、入力ノード６
が“Ｌ”から“Ｈ”に変化した場合に、ヒステリシス幅
を広げる作用をする帰還インバータ１５から中間ノード
７への出力を制限することにより、ヒステリシス幅を狭
くすることができる効果が得られる。また、入力ノード
６が“Ｌ”から“Ｈ”に変化した場合にのみヒステリシ
スが必要な回路に適用すれば、実施の形態１に比較して
簡単に構成することができる効果が得られる。
【００４９】実施の形態９．図１０はこの発明の実施の
形態９によるシュミット回路を示す回路図であり、図に
おいて、帰還インバータ１５は、図６と比較して、Ｎｃ
ｈＴｒ１５ｂ，５ｂ、ＶＳＳ３ｄを除いた構成になって
いる。接続順序は、ＶＣＣ３ａ、ＰｃｈＴｒ（第１のＰ
ｃｈトランジスタ）１５ａ、およびＰｃｈＴｒ（第２の
Ｐｃｈトランジスタ）５ａの順である。その他の構成
は、実施の形態５と同一なのでその重複する説明を省略
する。
形態９によるシュミット回路を示す回路図であり、図に
おいて、帰還インバータ１５は、図６と比較して、Ｎｃ
ｈＴｒ１５ｂ，５ｂ、ＶＳＳ３ｄを除いた構成になって
いる。接続順序は、ＶＣＣ３ａ、ＰｃｈＴｒ（第１のＰ
ｃｈトランジスタ）１５ａ、およびＰｃｈＴｒ（第２の
Ｐｃｈトランジスタ）５ａの順である。その他の構成
は、実施の形態５と同一なのでその重複する説明を省略
する。
【００５０】次に動作について説明する。図１０に示し
た構成では、図９に示した構成に比較して、それらトラ
ンジスタのサイズの決定方法が異なるものの動作および
効果は実施の形態８と同一のものが得られる。なお、こ
の実施の形態９では、実施の形態８の帰還インバータ１
５の変形例を示したが、この実施の形態９で示した帰還
インバータ１５は、図３〜図５に示した帰還インバー
タ、および図５に示したヒステリシス幅制御回路１８に
任意に適用しても良い。
た構成では、図９に示した構成に比較して、それらトラ
ンジスタのサイズの決定方法が異なるものの動作および
効果は実施の形態８と同一のものが得られる。なお、こ
の実施の形態９では、実施の形態８の帰還インバータ１
５の変形例を示したが、この実施の形態９で示した帰還
インバータ１５は、図３〜図５に示した帰還インバー
タ、および図５に示したヒステリシス幅制御回路１８に
任意に適用しても良い。
【００５１】実施の形態１０．図１１はこの発明の実施
の形態１０によるシュミット回路を示す回路図であり、
図において、帰還インバータ１５は、従来技術に示した
帰還インバータ５と同一構成の反転回路１９と、その反
転回路１９のＰｃｈＴｒ５ａとＮｃｈＴｒ５ｂとの接続
点から中間ノード６に出力する信号の出力強度を制限す
るトランスミッションゲート（切替回路）２０とによっ
て構成したものである。また、さらに詳細を説明すれ
ば、反転回路１９において、ＶＣＣ３ａ、ＰｃｈＴｒ５
ａ、ＮｃｈＴｒ５ｂ、およびＶＳＳ３ｄの順で直列接続
されると共に、ＰｃｈＴｒ５ａおよびＮｃｈＴｒ５ｂの
ゲートと出力ノード８とが接続されたものである。ま
た、トランスミッションゲート２０において、ＰｃｈＴ
ｒ１５ａおよびＮｃｈＴｒ１５ｂが対向接続されると共
に、それらＰｃｈＴｒ１５ａおよびＮｃｈＴｒ１５ｂの
ゲートと入力ノード６とが接続されたものである。その
他の構成は、実施の形態１と同一なのでその重複する説
明を省略する。
の形態１０によるシュミット回路を示す回路図であり、
図において、帰還インバータ１５は、従来技術に示した
帰還インバータ５と同一構成の反転回路１９と、その反
転回路１９のＰｃｈＴｒ５ａとＮｃｈＴｒ５ｂとの接続
点から中間ノード６に出力する信号の出力強度を制限す
るトランスミッションゲート（切替回路）２０とによっ
て構成したものである。また、さらに詳細を説明すれ
ば、反転回路１９において、ＶＣＣ３ａ、ＰｃｈＴｒ５
ａ、ＮｃｈＴｒ５ｂ、およびＶＳＳ３ｄの順で直列接続
されると共に、ＰｃｈＴｒ５ａおよびＮｃｈＴｒ５ｂの
ゲートと出力ノード８とが接続されたものである。ま
た、トランスミッションゲート２０において、ＰｃｈＴ
ｒ１５ａおよびＮｃｈＴｒ１５ｂが対向接続されると共
に、それらＰｃｈＴｒ１５ａおよびＮｃｈＴｒ１５ｂの
ゲートと入力ノード６とが接続されたものである。その
他の構成は、実施の形態１と同一なのでその重複する説
明を省略する。
【００５２】次に動作について説明する。上記実施の形
態１から実施の形態４では、ＰｃｈＴｒ５ａおよびＮｃ
ｈＴｒ５ｂに、ＰｃｈＴｒ１５ａおよびＮｃｈＴｒ１５
ｂを直列接続して、帰還インバータ１５から中間ノード
７への出力を制限したが、この実施の形態１０では、Ｐ
ｃｈＴｒ５ａおよびＮｃｈＴｒ５ｂからなる反転回路１
９の出力にトランスミッションゲート２０を接続し、そ
のトランスミッションゲート２０を入力ノード６の信号
に応じて制御することにより、反転回路１９から中間ノ
ード７への出力を制限する。したがって、ほぼ実施の形
態１と同様な効果が得られる。
態１から実施の形態４では、ＰｃｈＴｒ５ａおよびＮｃ
ｈＴｒ５ｂに、ＰｃｈＴｒ１５ａおよびＮｃｈＴｒ１５
ｂを直列接続して、帰還インバータ１５から中間ノード
７への出力を制限したが、この実施の形態１０では、Ｐ
ｃｈＴｒ５ａおよびＮｃｈＴｒ５ｂからなる反転回路１
９の出力にトランスミッションゲート２０を接続し、そ
のトランスミッションゲート２０を入力ノード６の信号
に応じて制御することにより、反転回路１９から中間ノ
ード７への出力を制限する。したがって、ほぼ実施の形
態１と同様な効果が得られる。
【００５３】なお、この実施の形態１０では、実施の形
態１の帰還インバータ１５の変形例を示したが、この実
施の形態１０で示した帰還インバータ１５は、図３〜図
５に示した帰還インバータ、および図５に示したヒステ
リシス幅制御回路１８に任意に適用しても良い。
態１の帰還インバータ１５の変形例を示したが、この実
施の形態１０で示した帰還インバータ１５は、図３〜図
５に示した帰還インバータ、および図５に示したヒステ
リシス幅制御回路１８に任意に適用しても良い。
【００５４】
【発明の効果】以上のように、この発明によれば、入力
ノードからの信号に応じて中間ノードに出力する信号の
出力強度を制限して出力する帰還反転回路を備えるよう
に構成したので、ヒステリシス幅を広げる作用をする帰
還反転回路から中間ノードへの出力を制限することによ
り、ヒステリシス幅を狭くすることができる効果が得ら
れる。
ノードからの信号に応じて中間ノードに出力する信号の
出力強度を制限して出力する帰還反転回路を備えるよう
に構成したので、ヒステリシス幅を広げる作用をする帰
還反転回路から中間ノードへの出力を制限することによ
り、ヒステリシス幅を狭くすることができる効果が得ら
れる。
【００５５】この発明によれば、制御信号と入力ノード
からの信号との否定論理和を中間ノードに出力する否定
論理和回路と、入力ノードからの信号に応じて中間ノー
ドに出力する信号の出力強度を制限して出力する帰還反
転回路とを備えるように構成したので、入力ノードから
の信号がシュミット入力機能を必要しない時、制御信号
で出力ノードを“Ｈ”に固定することにより、端子電圧
が中間的な電位になっていてもシュミット回路部の無駄
な貫通電流を無くす効果が得られる。
からの信号との否定論理和を中間ノードに出力する否定
論理和回路と、入力ノードからの信号に応じて中間ノー
ドに出力する信号の出力強度を制限して出力する帰還反
転回路とを備えるように構成したので、入力ノードから
の信号がシュミット入力機能を必要しない時、制御信号
で出力ノードを“Ｈ”に固定することにより、端子電圧
が中間的な電位になっていてもシュミット回路部の無駄
な貫通電流を無くす効果が得られる。
【００５６】この発明によれば、制御信号と入力ノード
からの信号との否定論理積を中間ノードに出力する否定
論理積回路と、入力ノードからの信号に応じて中間ノー
ドに出力する信号の出力強度を制限して出力する帰還反
転回路とを備えるように構成したので、入力ノードから
の信号がシュミット入力機能を必要しない時、制御信号
で出力ノードを“Ｌ”に固定することにより、端子電圧
が中間的な電位になっていてもシュミット回路部の無駄
な貫通電流を無くす効果が得られる。
からの信号との否定論理積を中間ノードに出力する否定
論理積回路と、入力ノードからの信号に応じて中間ノー
ドに出力する信号の出力強度を制限して出力する帰還反
転回路とを備えるように構成したので、入力ノードから
の信号がシュミット入力機能を必要しない時、制御信号
で出力ノードを“Ｌ”に固定することにより、端子電圧
が中間的な電位になっていてもシュミット回路部の無駄
な貫通電流を無くす効果が得られる。
【００５７】この発明によれば、ヒステリシス幅制御信
号に応じて作動され、出力ノードからの信号を反転して
中間ノードに出力すると共に、入力ノードからの信号に
応じて中間ノードに出力する信号の出力強度を制限して
出力するヒステリシス幅制御回路を備えるように構成し
たので、ヒステリシス幅制御信号に応じてヒステリシス
幅制御回路を作動することにより、中間ノードには、帰
還反転回路と共に並列に出力強度が制限された信号が出
力されるので、中間ノードに出力される帰還信号が大き
くなり、その分、ヒステリシス幅を大きくすることがで
きる効果が得られる。
号に応じて作動され、出力ノードからの信号を反転して
中間ノードに出力すると共に、入力ノードからの信号に
応じて中間ノードに出力する信号の出力強度を制限して
出力するヒステリシス幅制御回路を備えるように構成し
たので、ヒステリシス幅制御信号に応じてヒステリシス
幅制御回路を作動することにより、中間ノードには、帰
還反転回路と共に並列に出力強度が制限された信号が出
力されるので、中間ノードに出力される帰還信号が大き
くなり、その分、ヒステリシス幅を大きくすることがで
きる効果が得られる。
【００５８】この発明によれば、帰還反転回路を、電
源、第１のＰｃｈトランジスタ、第２のＰｃｈトランジ
スタ、第１のＮｃｈトランジスタ、第２のＮｃｈトラン
ジスタ、および低電源の順で直列接続されると共に第２
のＰｃｈトランジスタと第１のＮｃｈトランジスタとの
接続点と中間ノードとが接続され、第１のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと出力
ノードとが接続されると共に第２のＰｃｈトランジスタ
および第１のＮｃｈトランジスタのゲートと入力ノード
とが接続されるか、または、第２のＰｃｈトランジスタ
および第１のＮｃｈトランジスタのゲートと出力ノード
とが接続されると共に第１のＰｃｈトランジスタおよび
第２のＮｃｈトランジスタのゲートと入力ノードとが接
続されるように構成したので、ヒステリシス幅を広げる
作用をする帰還反転回路から中間ノードへの出力を制限
することにより、ヒステリシス幅を狭くすることができ
ると共に、ＰｃｈトランジスタおよびＮｃｈトランジス
タの直列接続によって容易に構成することができる効果
が得られる。
源、第１のＰｃｈトランジスタ、第２のＰｃｈトランジ
スタ、第１のＮｃｈトランジスタ、第２のＮｃｈトラン
ジスタ、および低電源の順で直列接続されると共に第２
のＰｃｈトランジスタと第１のＮｃｈトランジスタとの
接続点と中間ノードとが接続され、第１のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと出力
ノードとが接続されると共に第２のＰｃｈトランジスタ
および第１のＮｃｈトランジスタのゲートと入力ノード
とが接続されるか、または、第２のＰｃｈトランジスタ
および第１のＮｃｈトランジスタのゲートと出力ノード
とが接続されると共に第１のＰｃｈトランジスタおよび
第２のＮｃｈトランジスタのゲートと入力ノードとが接
続されるように構成したので、ヒステリシス幅を広げる
作用をする帰還反転回路から中間ノードへの出力を制限
することにより、ヒステリシス幅を狭くすることができ
ると共に、ＰｃｈトランジスタおよびＮｃｈトランジス
タの直列接続によって容易に構成することができる効果
が得られる。
【００５９】この発明によれば、帰還反転回路を、第１
のＮｃｈトランジスタ、第２のＮｃｈトランジスタ、お
よび低電源の順で直列接続されると共に第１のＮｃｈト
ランジスタの第１のＮｃｈトランジスタと第２のＮｃｈ
トランジスタとの否接続点と中間ノードとが接続され、
第２のＮｃｈトランジスタのゲートと出力ノードとが接
続されると共に第１のＮｃｈトランジスタのゲートと入
力ノードとが接続されるか、または、第１のＮｃｈトラ
ンジスタのゲートと出力ノードとが接続されると共に第
２のＮｃｈトランジスタのゲートと入力ノードとが接続
されるように構成したので、入力ノードが“Ｌ”から
“Ｈ”に変化した場合にヒステリシスを与えることな
く、また、入力ノードが“Ｈ”から“Ｌ”に変化した場
合に、ヒステリシス幅を広げる作用をする帰還反転回路
から中間ノードへの出力を制限することにより、ヒステ
リシス幅を狭くすることができると共に、第１および第
２のＮｃｈトランジスタの直列接続によって容易に構成
することができる効果が得られる。
のＮｃｈトランジスタ、第２のＮｃｈトランジスタ、お
よび低電源の順で直列接続されると共に第１のＮｃｈト
ランジスタの第１のＮｃｈトランジスタと第２のＮｃｈ
トランジスタとの否接続点と中間ノードとが接続され、
第２のＮｃｈトランジスタのゲートと出力ノードとが接
続されると共に第１のＮｃｈトランジスタのゲートと入
力ノードとが接続されるか、または、第１のＮｃｈトラ
ンジスタのゲートと出力ノードとが接続されると共に第
２のＮｃｈトランジスタのゲートと入力ノードとが接続
されるように構成したので、入力ノードが“Ｌ”から
“Ｈ”に変化した場合にヒステリシスを与えることな
く、また、入力ノードが“Ｈ”から“Ｌ”に変化した場
合に、ヒステリシス幅を広げる作用をする帰還反転回路
から中間ノードへの出力を制限することにより、ヒステ
リシス幅を狭くすることができると共に、第１および第
２のＮｃｈトランジスタの直列接続によって容易に構成
することができる効果が得られる。
【００６０】この発明によれば、帰還反転回路を、電
源、第１のＰｃｈトランジスタ、および第２のＰｃｈト
ランジスタの順で直列接続されると共に第２のＰｃｈト
ランジスタの第１のＰｃｈトランジスタと第２のＰｃｈ
トランジスタとの否接続点と中間ノードとが接続され、
第１のＰｃｈトランジスタのゲートと出力ノードとが接
続されると共に第２のＰｃｈトランジスタのゲートと入
力ノードとが接続されるか、または、第２のＰｃｈトラ
ンジスタのゲートと出力ノードとが接続されると共に第
１のＰｃｈトランジスタのゲートと入力ノードとが接続
されるように構成したので、入力ノードが“Ｈ”から
“Ｌ”に変化した場合にヒステリシスを与えることな
く、また、入力ノードが“Ｌ”から“Ｈ”に変化した場
合に、ヒステリシス幅を広げる作用をする帰還反転回路
から中間ノードへの出力を制限することにより、ヒステ
リシス幅を狭くすることができると共に、第１および第
２のＰｃｈトランジスタの直列接続によって容易に構成
することができる効果が得られる。
源、第１のＰｃｈトランジスタ、および第２のＰｃｈト
ランジスタの順で直列接続されると共に第２のＰｃｈト
ランジスタの第１のＰｃｈトランジスタと第２のＰｃｈ
トランジスタとの否接続点と中間ノードとが接続され、
第１のＰｃｈトランジスタのゲートと出力ノードとが接
続されると共に第２のＰｃｈトランジスタのゲートと入
力ノードとが接続されるか、または、第２のＰｃｈトラ
ンジスタのゲートと出力ノードとが接続されると共に第
１のＰｃｈトランジスタのゲートと入力ノードとが接続
されるように構成したので、入力ノードが“Ｈ”から
“Ｌ”に変化した場合にヒステリシスを与えることな
く、また、入力ノードが“Ｌ”から“Ｈ”に変化した場
合に、ヒステリシス幅を広げる作用をする帰還反転回路
から中間ノードへの出力を制限することにより、ヒステ
リシス幅を狭くすることができると共に、第１および第
２のＰｃｈトランジスタの直列接続によって容易に構成
することができる効果が得られる。
【００６１】この発明によれば、帰還反転回路を、電
源、第１のＰｃｈトランジスタ、第１のＮｃｈトランジ
スタ、および低電源の順で直列接続されると共に第１の
Ｐｃｈトランジスタおよび第１のＮｃｈトランジスタの
ゲートと出力ノードとが接続された反転回路と、第２の
Ｐｃｈトランジスタおよび第２のＮｃｈトランジスタが
対向接続されると共に第２のＰｃｈトランジスタおよび
第２のＮｃｈトランジスタのゲートと入力ノードとが接
続され、反転回路の第１のＰｃｈトランジスタと第１の
Ｎｃｈトランジスタとの接続点から中間ノードに出力す
る信号の出力強度を制限する切替回路とを備えるように
構成したので、切替回路を加えるだけでヒステリシス幅
を狭くすることができ、容易に構成することができる効
果が得られる。
源、第１のＰｃｈトランジスタ、第１のＮｃｈトランジ
スタ、および低電源の順で直列接続されると共に第１の
Ｐｃｈトランジスタおよび第１のＮｃｈトランジスタの
ゲートと出力ノードとが接続された反転回路と、第２の
Ｐｃｈトランジスタおよび第２のＮｃｈトランジスタが
対向接続されると共に第２のＰｃｈトランジスタおよび
第２のＮｃｈトランジスタのゲートと入力ノードとが接
続され、反転回路の第１のＰｃｈトランジスタと第１の
Ｎｃｈトランジスタとの接続点から中間ノードに出力す
る信号の出力強度を制限する切替回路とを備えるように
構成したので、切替回路を加えるだけでヒステリシス幅
を狭くすることができ、容易に構成することができる効
果が得られる。
【図１】 この発明の実施の形態１によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図２】 この発明の実施の形態１および従来のシュミ
ット回路の特性を示す特性図である。
ット回路の特性を示す特性図である。
【図３】 この発明の実施の形態２によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図４】 この発明の実施の形態３によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図５】 この発明の実施の形態４によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図６】 この発明の実施の形態５によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図７】 この発明の実施の形態６によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図８】 この発明の実施の形態７によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図９】 この発明の実施の形態８によるシュミット回
路を示す回路図である。
路を示す回路図である。
【図１０】 この発明の実施の形態９によるシュミット
回路を示す回路図である。
回路を示す回路図である。
【図１１】 この発明の実施の形態１０によるシュミッ
ト回路を示す回路図である。
ト回路を示す回路図である。
【図１２】 従来のシュミット回路を示す回路図であ
る。
る。
３ 入力側インバータ（入力側反転回路）、３ａ ＶＣ
Ｃ（電源）、３ｄ ＶＳＳ（低電源）、４ 出力側イン
バータ（出力側反転回路）、５ａ ＰｃｈＴｒ（第１の
Ｐｃｈトランジスタ，第２のＰｃｈトランジスタ）、５
ｂ ＮｃｈＴｒ（第１のＮｃｈトランジスタ，第２のＮ
ｃｈトランジスタ）、６ 入力ノード、７ 中間ノー
ド、８ 出力ノード、１２ シュミット回路、１５ 帰
還インバータ（帰還反転回路）、１５ａ ＰｃｈＴｒ
（第１のＰｃｈトランジスタ，第２のＰｃｈトランジス
タ）、１５ｂ ＮｃｈＴｒ（第１のＮｃｈトランジス
タ，第２のＮｃｈトランジスタ）、１６ ＮＯＲ回路
（否定論理和回路）、１７ ＮＡＮＤ回路（否定論理積
回路）、１８ ヒステリシス幅制御回路、１９ 反転回
路、２０ トランスミッションゲート（切替回路）。
Ｃ（電源）、３ｄ ＶＳＳ（低電源）、４ 出力側イン
バータ（出力側反転回路）、５ａ ＰｃｈＴｒ（第１の
Ｐｃｈトランジスタ，第２のＰｃｈトランジスタ）、５
ｂ ＮｃｈＴｒ（第１のＮｃｈトランジスタ，第２のＮ
ｃｈトランジスタ）、６ 入力ノード、７ 中間ノー
ド、８ 出力ノード、１２ シュミット回路、１５ 帰
還インバータ（帰還反転回路）、１５ａ ＰｃｈＴｒ
（第１のＰｃｈトランジスタ，第２のＰｃｈトランジス
タ）、１５ｂ ＮｃｈＴｒ（第１のＮｃｈトランジス
タ，第２のＮｃｈトランジスタ）、１６ ＮＯＲ回路
（否定論理和回路）、１７ ＮＡＮＤ回路（否定論理積
回路）、１８ ヒステリシス幅制御回路、１９ 反転回
路、２０ トランスミッションゲート（切替回路）。
Claims (8)
- 【請求項１】 入力ノードからの信号を反転して中間ノ
ードに出力する入力側反転回路と、上記中間ノードから
の信号を反転して出力ノードに出力する出力側反転回路
と、上記出力ノードからの信号を反転して上記中間ノー
ドに出力すると共に、上記入力ノードからの信号に応じ
てその中間ノードに出力する信号の出力強度を制限して
出力する帰還反転回路とを備えたシュミット回路。 - 【請求項２】 制御信号と入力ノードからの信号との否
定論理和を中間ノードに出力する否定論理和回路と、上
記中間ノードからの信号を反転して出力ノードに出力す
る出力側反転回路と、上記出力ノードからの信号を反転
して上記中間ノードに出力すると共に、上記入力ノード
からの信号に応じてその中間ノードに出力する信号の出
力強度を制限して出力する帰還反転回路とを備えたシュ
ミット回路。 - 【請求項３】 制御信号と入力ノードからの信号との否
定論理積を中間ノードに出力する否定論理積回路と、上
記中間ノードからの信号を反転して出力ノードに出力す
る出力側反転回路と、上記出力ノードからの信号を反転
して上記中間ノードに出力すると共に、上記入力ノード
からの信号に応じてその中間ノードに出力する信号の出
力強度を制限して出力する帰還反転回路とを備えたシュ
ミット回路。 - 【請求項４】 ヒステリシス幅制御信号に応じて作動さ
れ、出力ノードからの信号を反転して中間ノードに出力
すると共に、入力ノードからの信号に応じてその中間ノ
ードに出力する信号の出力強度を制限して出力するヒス
テリシス幅制御回路を備えたことを特徴とする請求項１
から請求項３のうちのいずれか１項記載のシュミット回
路。 - 【請求項５】 帰還反転回路は、電源、第１のＰｃｈト
ランジスタ、第２のＰｃｈトランジスタ、第１のＮｃｈ
トランジスタ、第２のＮｃｈトランジスタ、および低電
源の順で直列接続されると共にそれら第２のＰｃｈトラ
ンジスタと第１のＮｃｈトランジスタとの接続点と中間
ノードとが接続され、それら第１のＰｃｈトランジスタ
および第２のＮｃｈトランジスタのゲートと出力ノード
とが接続されると共にそれら第２のＰｃｈトランジスタ
および第１のＮｃｈトランジスタのゲートと入力ノード
とが接続されるか、または、それら第２のＰｃｈトラン
ジスタおよび第１のＮｃｈトランジスタのゲートと出力
ノードとが接続されると共にそれら第１のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタのゲートと入力
ノードとが接続されたことを特徴とする請求項１から請
求項３のうちのいずれか１項記載のシュミット回路。 - 【請求項６】 帰還反転回路は、第１のＮｃｈトランジ
スタ、第２のＮｃｈトランジスタ、および低電源の順で
直列接続されると共にその第１のＮｃｈトランジスタの
それら第１のＮｃｈトランジスタと第２のＮｃｈトラン
ジスタとの否接続点と中間ノードとが接続され、その第
２のＮｃｈトランジスタのゲートと出力ノードとが接続
されると共にその第１のＮｃｈトランジスタのゲートと
入力ノードとが接続されるか、または、その第１のＮｃ
ｈトランジスタのゲートと出力ノードとが接続されると
共にその第２のＮｃｈトランジスタのゲートと入力ノー
ドとが接続されたことを特徴とする請求項１から請求項
３のうちのいずれか１項記載のシュミット回路。 - 【請求項７】 帰還反転回路は、電源、第１のＰｃｈト
ランジスタ、および第２のＰｃｈトランジスタの順で直
列接続されると共にその第２のＰｃｈトランジスタのそ
れら第１のＰｃｈトランジスタと第２のＰｃｈトランジ
スタとの否接続点と中間ノードとが接続され、その第１
のＰｃｈトランジスタのゲートと出力ノードとが接続さ
れると共にその第２のＰｃｈトランジスタのゲートと入
力ノードとが接続されるか、または、その第２のＰｃｈ
トランジスタのゲートと出力ノードとが接続されると共
にその第１のＰｃｈトランジスタのゲートと入力ノード
とが接続されたことを特徴とする請求項１から請求項３
のうちのいずれか１項記載のシュミット回路。 - 【請求項８】 帰還反転回路は、電源、第１のＰｃｈト
ランジスタ、第１のＮｃｈトランジスタ、および低電源
の順で直列接続されると共にそれら第１のＰｃｈトラン
ジスタおよび第１のＮｃｈトランジスタのゲートと出力
ノードとが接続された反転回路と、第２のＰｃｈトラン
ジスタおよび第２のＮｃｈトランジスタが対向接続され
ると共にそれら第２のＰｃｈトランジスタおよび第２の
Ｎｃｈトランジスタのゲートと入力ノードとが接続さ
れ、上記反転回路の上記第１のＰｃｈトランジスタと上
記第１のＮｃｈトランジスタとの接続点から中間ノード
に出力する信号の出力強度を制限する切替回路とを備え
たことを特徴とする請求項１から請求項３のうちのいず
れか１項記載のシュミット回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158595A JP2000349601A (ja) | 1999-06-04 | 1999-06-04 | シュミット回路 |
| US09/576,765 US6388487B1 (en) | 1999-06-04 | 2000-05-24 | Schmitt circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158595A JP2000349601A (ja) | 1999-06-04 | 1999-06-04 | シュミット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349601A true JP2000349601A (ja) | 2000-12-15 |
Family
ID=15675128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11158595A Pending JP2000349601A (ja) | 1999-06-04 | 1999-06-04 | シュミット回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6388487B1 (ja) |
| JP (1) | JP2000349601A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429553B1 (ko) * | 2002-03-28 | 2004-05-03 | 주식회사 하이닉스반도체 | 와이드 전압에서 일정한 히스테리시스를 갖는 슈미트트리거 회로 |
| KR100889596B1 (ko) * | 2002-12-28 | 2009-03-20 | 어보브반도체 주식회사 | 다중 슈미트 트리거 회로 |
| JP2013066052A (ja) * | 2011-09-16 | 2013-04-11 | Lapis Semiconductor Co Ltd | シュミットインバータ回路及び半導体装置 |
| US11533051B2 (en) | 2020-11-24 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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