JPH04158626A - セレクタ回路 - Google Patents
セレクタ回路Info
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- JPH04158626A JPH04158626A JP28490790A JP28490790A JPH04158626A JP H04158626 A JPH04158626 A JP H04158626A JP 28490790 A JP28490790 A JP 28490790A JP 28490790 A JP28490790 A JP 28490790A JP H04158626 A JPH04158626 A JP H04158626A
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- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000000694 effects Effects 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセレクタ回路に関し、特に半導体集積回路で実
現され、入力データを選択出力するセレクタ回路に間す
る。
現され、入力データを選択出力するセレクタ回路に間す
る。
従来の半導体集積回路におけるセレクタ回路の回路図を
第3図に示す。第3図に示すように2入力NAND回路
1の第1の入力を入力端子8に、第2の入力を制御端子
10に接続し、2入力NAND回路2の第1の入力を入
力端子9に、第2の入力をインバータ回路3の出力に接
続し、インバータ回路3の入力を制御端子10に接続し
、2入力NAND回路13の第1の入力を2入力NAN
D回路1の出力に、第2の入力を2入力NAND回路2
の出力に接続し、2入力NAND回Ni3の出力を出力
端子12に接続し、制御端子10を制御することにより
入力端子8及び9のデータを選択することができる回路
構成となっていた。
第3図に示す。第3図に示すように2入力NAND回路
1の第1の入力を入力端子8に、第2の入力を制御端子
10に接続し、2入力NAND回路2の第1の入力を入
力端子9に、第2の入力をインバータ回路3の出力に接
続し、インバータ回路3の入力を制御端子10に接続し
、2入力NAND回路13の第1の入力を2入力NAN
D回路1の出力に、第2の入力を2入力NAND回路2
の出力に接続し、2入力NAND回Ni3の出力を出力
端子12に接続し、制御端子10を制御することにより
入力端子8及び9のデータを選択することができる回路
構成となっていた。
すなわち、制御端子10が論理値“1″のとき2入力N
AND回路1の出力は入力端子8のデータの反転となり
、2入力NAND回路2の出力は論理値“1”となる、
よって2入力NAD回路13の出力は2入力NAND回
路1の出力の反転となり、出力端子12には入力端子8
のデータが得られる。制御端子10が論理値“0”のと
きは出力端子12に入力端子9のデータが得られる。
AND回路1の出力は入力端子8のデータの反転となり
、2入力NAND回路2の出力は論理値“1”となる、
よって2入力NAD回路13の出力は2入力NAND回
路1の出力の反転となり、出力端子12には入力端子8
のデータが得られる。制御端子10が論理値“0”のと
きは出力端子12に入力端子9のデータが得られる。
第4図は第3図のセレクタ回路の動作を示す波形図で、
第4図において(A)、(B)はそれぞれ入力信号(a
)、(b)を示し、入力信号(a)、(b)が共に論理
値“]”で、制御信号(c)が論理値゛1′から″0″
に変化すると第3図のNAND回路2の出力は、NAN
D回路]よりインバータ回路3の遅延分だけ遅れて変化
する。このためNAND回路13はこの遅延時間に論理
が成立して第4図の出力信号dに示すように論理値“0
゛となる。このように、2つの入力信号が共に論理値“
1″で変化していないのにもかかわらず、制御信号の変
化によってセレクタ回路の出力が変化することになる。
第4図において(A)、(B)はそれぞれ入力信号(a
)、(b)を示し、入力信号(a)、(b)が共に論理
値“]”で、制御信号(c)が論理値゛1′から″0″
に変化すると第3図のNAND回路2の出力は、NAN
D回路]よりインバータ回路3の遅延分だけ遅れて変化
する。このためNAND回路13はこの遅延時間に論理
が成立して第4図の出力信号dに示すように論理値“0
゛となる。このように、2つの入力信号が共に論理値“
1″で変化していないのにもかかわらず、制御信号の変
化によってセレクタ回路の出力が変化することになる。
これをグリッチノイズという。
従来、グリッチノイズを防止する方法として第5図に示
す回路図が知られている。(ASIC論理回路設計法P
、58.58参照) 入力端子8と9が共に論理値°゛1”のときは制御信号
のいかんによらず出力端子12が論理値“1”となって
いればよい、第5図において、2入力NAND回路14
を追加して入力端子8と9から入力し、出力側の2入力
NANDDolを3入力NAND回路】5に変更し、2
入力NAND回路】、2.14の出力を入力する。
す回路図が知られている。(ASIC論理回路設計法P
、58.58参照) 入力端子8と9が共に論理値°゛1”のときは制御信号
のいかんによらず出力端子12が論理値“1”となって
いればよい、第5図において、2入力NAND回路14
を追加して入力端子8と9から入力し、出力側の2入力
NANDDolを3入力NAND回路】5に変更し、2
入力NAND回路】、2.14の出力を入力する。
いま、入力端子8と9が共に論理値゛1”のとき2入力
NAND回路14の出力は論理値” o ”であるから
、3入力NAND回路15の出力は論理値”1”°とな
りグリッチノイズが妨げる。
NAND回路14の出力は論理値” o ”であるから
、3入力NAND回路15の出力は論理値”1”°とな
りグリッチノイズが妨げる。
上述した従来のセレクタ回路は、制御信号の切り替え時
にグリッチノイズが出て誤動作するという欠点がある。
にグリッチノイズが出て誤動作するという欠点がある。
また、このグリッチノイズを防止を図った従来の回路は
素子数が大きくなるという欠点がある。本発明の目的は
このような欠点を除去するもので、極めて簡易な構成で
グリッチノイズを防止するセレクタ回路を提供すること
にある。
素子数が大きくなるという欠点がある。本発明の目的は
このような欠点を除去するもので、極めて簡易な構成で
グリッチノイズを防止するセレクタ回路を提供すること
にある。
本発明の回路は、第1および第2の入力端子を介して受
ける入力信号をそれぞれ第1の入力とし第3の入力端子
を介して受ける第1の制御信号とこの第1の制御信号の
極性を反転したものをそれぞれ第2の入力とする第1お
よび第2の2入力NAND回路と、前記第1の制御信号
の極性を反転するインバータ回路と、2つのPチャネル
型MOSトランジスタのゲート電極をそれぞれ前記第1
および第2の2入力NAND回路の出力と接続しソース
電極をそれぞれ正電源と接続しかつドレイン電極をそれ
ぞれ出力端子に接続した第1および第2のPチャネル型
MoSトランジスタと、2つのNチャネル型MO3)ラ
ンジスタのゲート電極をそれぞれ前記第1および第2の
2入力NAND回路の出力を接続し基板電極をそれぞれ
第2の制御信号を受ける第4の入力端子に接続しかつ1
組のソース電極とドレイン電極を接続したうえ他の1組
のソース電極とドレイン電極をそれぞれ負電源と前記出
力端子に接続した第1および第2のNチャネル型MOS
トランジスタとを備えて前記第1および第2の制御信号
により前記第1および第2の入力端子を介して受ける入
力信号のいずれかを選択して前記出力端子に出力する構
成を有する。
ける入力信号をそれぞれ第1の入力とし第3の入力端子
を介して受ける第1の制御信号とこの第1の制御信号の
極性を反転したものをそれぞれ第2の入力とする第1お
よび第2の2入力NAND回路と、前記第1の制御信号
の極性を反転するインバータ回路と、2つのPチャネル
型MOSトランジスタのゲート電極をそれぞれ前記第1
および第2の2入力NAND回路の出力と接続しソース
電極をそれぞれ正電源と接続しかつドレイン電極をそれ
ぞれ出力端子に接続した第1および第2のPチャネル型
MoSトランジスタと、2つのNチャネル型MO3)ラ
ンジスタのゲート電極をそれぞれ前記第1および第2の
2入力NAND回路の出力を接続し基板電極をそれぞれ
第2の制御信号を受ける第4の入力端子に接続しかつ1
組のソース電極とドレイン電極を接続したうえ他の1組
のソース電極とドレイン電極をそれぞれ負電源と前記出
力端子に接続した第1および第2のNチャネル型MOS
トランジスタとを備えて前記第1および第2の制御信号
により前記第1および第2の入力端子を介して受ける入
力信号のいずれかを選択して前記出力端子に出力する構
成を有する。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例の構成図である。第1図に示
す実施例は、第1の入力端子8からの入力信号aと第3
の入力端子10からの制御信号Cを2入力とする第1の
2入力NAND回路1と、第2の入力端子9からの入力
信号6と第3の入力端子10からの制御信号Cを極性反
転したものを2入力とする第2の2入力NAND回路2
と、インバータ回路3と、ソース電極をそれぞれ正電源
VDDに接続し、ゲート電極をそれぞれ2入力NAND
回路1.2の出力に接続し、ドレイン電源をそれぞれ出
力端子12に接続した第1のPチャネル型MOSトラン
ジスタ4および第2のPチャネル型MOSトランジスタ
5と、ゲート電極を第1の2入力NAND回路1の出力
に接続し、トレイン電極を第1および第2のPチャネル
MOSトランジスタ4および5のドレインに接続し、基
板電極を第4の入力端子8と接続した第1のNチャネル
型MOS)ランジスタロと、ゲート電極を第2の2入力
NAND回路2の出力と接続し、ドレイン電極を第1の
Nチャネル型MOSトランジスタ6のソース電極に、ま
たソース電極は負電源VSSに、さらに基板電極を第4
の入力端子1.]と接続した第2のNチャネル型MOS
トランジスタ7とを備えて成る。
す実施例は、第1の入力端子8からの入力信号aと第3
の入力端子10からの制御信号Cを2入力とする第1の
2入力NAND回路1と、第2の入力端子9からの入力
信号6と第3の入力端子10からの制御信号Cを極性反
転したものを2入力とする第2の2入力NAND回路2
と、インバータ回路3と、ソース電極をそれぞれ正電源
VDDに接続し、ゲート電極をそれぞれ2入力NAND
回路1.2の出力に接続し、ドレイン電源をそれぞれ出
力端子12に接続した第1のPチャネル型MOSトラン
ジスタ4および第2のPチャネル型MOSトランジスタ
5と、ゲート電極を第1の2入力NAND回路1の出力
に接続し、トレイン電極を第1および第2のPチャネル
MOSトランジスタ4および5のドレインに接続し、基
板電極を第4の入力端子8と接続した第1のNチャネル
型MOS)ランジスタロと、ゲート電極を第2の2入力
NAND回路2の出力と接続し、ドレイン電極を第1の
Nチャネル型MOSトランジスタ6のソース電極に、ま
たソース電極は負電源VSSに、さらに基板電極を第4
の入力端子1.]と接続した第2のNチャネル型MOS
トランジスタ7とを備えて成る。
次に、第1図の実施例の動作の説明に先立ち、実施例の
基本的特徴について説明する。いま、MOS)ランジス
タのドレイン電流をID、トレイン電圧をVD、ケート
電圧■。、しきい値電圧をVTとすると、ドレイン電流
Ir)は(1)式により表される。
基本的特徴について説明する。いま、MOS)ランジス
タのドレイン電流をID、トレイン電圧をVD、ケート
電圧■。、しきい値電圧をVTとすると、ドレイン電流
Ir)は(1)式により表される。
In−β[(VG VT ) Vo vo2/ 2
]ここでβは定数である。
]ここでβは定数である。
また、基盤電極に印加する電圧をVBGとすると、VT
とVBGの関係は(2)式により表される。
とVBGの関係は(2)式により表される。
VT = K o + K 1 (2φ
F + VBG) ”” −(2)従って(2
)式を(1)式に代入することにより、IoとVBGの
関係は(3)式のようになる。
F + VBG) ”” −(2)従って(2
)式を(1)式に代入することにより、IoとVBGの
関係は(3)式のようになる。
ID−β[(VG −KO−Kl (2φF+V、、)
’1V o V o”/ 2 コ
− 〈3)(3)式はMOS)
ランジスタの基盤電位を制御することにより、Inを変
化させることができることを示している。また、MOS
トランジスタのスイッチング速度はトレイン電流とは比
例関係にあるので、VBGが増加するとIDは減少しス
イッチング速度は遅くなり、VBGが減少するとよりは
増加しスイッチング速度は速くなる。この効果を基盤バ
イアス効果(バックゲート効果)という。
’1V o V o”/ 2 コ
− 〈3)(3)式はMOS)
ランジスタの基盤電位を制御することにより、Inを変
化させることができることを示している。また、MOS
トランジスタのスイッチング速度はトレイン電流とは比
例関係にあるので、VBGが増加するとIDは減少しス
イッチング速度は遅くなり、VBGが減少するとよりは
増加しスイッチング速度は速くなる。この効果を基盤バ
イアス効果(バックゲート効果)という。
Nチャネル型MOSトランジスタの基盤電極は、通常ア
ース電位に固定されているが、本実施例では基盤バイア
ス効果を利用し、第1および第2のNチャネル型MOS
トランジスタ6および7の基盤電位を制御することによ
り、スイッチング速度を変化させグリッチノイズを防ぐ
ことをその基本的特徴としている。
ース電位に固定されているが、本実施例では基盤バイア
ス効果を利用し、第1および第2のNチャネル型MOS
トランジスタ6および7の基盤電位を制御することによ
り、スイッチング速度を変化させグリッチノイズを防ぐ
ことをその基本的特徴としている。
次に、本実施例の動作について第2図を併用しつつ説明
する。
する。
入力端子8を介して入力する入力信号aを2入力NAN
D回路1の第1の入力に接続し、入力端子9を介して入
力する入力信号すを2入力NAND回路2の第1の入力
に接続し、入力端子10を介して入力する第1の制御信
号を2入力NAND回路1の第2の入力とインバータ回
路3の入力に接続し、インバータ回路3の出力を2入力
NAND回H2の第2の入力に接続し、Pチャネル型M
O8)−ランジスタ4.5のソース電極を正電源■DD
に接続する。ここで、正電源VDDの電位を論理値で“
1”、負電源VSSの電位を論理値で“0”とする、い
ま、第2図(A>、(B)に示すように、入力信号a、
bが論理値で共に“1”で、制御信号Cが第2図に見る
如く論理値で“1”から“0”に変化したとき、2入力
NAND回路1の出力は論理値で0゛から1“となり、
これより遅れて2入力NAND回路2の出力は論理値で
“1”から“0”に変化する。
D回路1の第1の入力に接続し、入力端子9を介して入
力する入力信号すを2入力NAND回路2の第1の入力
に接続し、入力端子10を介して入力する第1の制御信
号を2入力NAND回路1の第2の入力とインバータ回
路3の入力に接続し、インバータ回路3の出力を2入力
NAND回H2の第2の入力に接続し、Pチャネル型M
O8)−ランジスタ4.5のソース電極を正電源■DD
に接続する。ここで、正電源VDDの電位を論理値で“
1”、負電源VSSの電位を論理値で“0”とする、い
ま、第2図(A>、(B)に示すように、入力信号a、
bが論理値で共に“1”で、制御信号Cが第2図に見る
如く論理値で“1”から“0”に変化したとき、2入力
NAND回路1の出力は論理値で0゛から1“となり、
これより遅れて2入力NAND回路2の出力は論理値で
“1”から“0”に変化する。
これに伴いNAND回路1が論理値で“0”から]”に
なる時からN A N D回路2が論理値“1パから“
0°“になるまでの間、Pチャネル型MO8)ランジス
タ4および5は共にオフ状態に、Nチャネル型MOSト
ランジスタ6および7は共にオン状態となり、出力端子
】2から負電源V55へ電流か流れ込む。しかし、入力
端子1−1によりNチャネル型M OS トランジスタ
6及び7の基盤電位を第2の制御信号たる一定の正電位
にバイアスすれば基盤バイアス効果が生り、Nチャネル
型M OS トランジスタ6および7のドしイン電流が
減少し、出力端子12から負電源Vssへ流れ込む電流
も減少する。従ってNチャネル型MOSトラ〉ジスタロ
および7が共にオン状態となる時間が、Nチャネル型M
OSトランジスタ6および7のスイッチング速度に比べ
て短い場合は出力端子12の電位はゲート電極に対する
印加入力によって殆ど左右されることなく保持される。
なる時からN A N D回路2が論理値“1パから“
0°“になるまでの間、Pチャネル型MO8)ランジス
タ4および5は共にオフ状態に、Nチャネル型MOSト
ランジスタ6および7は共にオン状態となり、出力端子
】2から負電源V55へ電流か流れ込む。しかし、入力
端子1−1によりNチャネル型M OS トランジスタ
6及び7の基盤電位を第2の制御信号たる一定の正電位
にバイアスすれば基盤バイアス効果が生り、Nチャネル
型M OS トランジスタ6および7のドしイン電流が
減少し、出力端子12から負電源Vssへ流れ込む電流
も減少する。従ってNチャネル型MOSトラ〉ジスタロ
および7が共にオン状態となる時間が、Nチャネル型M
OSトランジスタ6および7のスイッチング速度に比べ
て短い場合は出力端子12の電位はゲート電極に対する
印加入力によって殆ど左右されることなく保持される。
このようにして、2つのNチャネル型MOSトランジス
タロ。
タロ。
7のスイッチング速度を基盤電極に印加する第2の制御
信号によって制御し8基盤バイアス効果を利用して遅く
してグリッチノイズを抑圧することができる。
信号によって制御し8基盤バイアス効果を利用して遅く
してグリッチノイズを抑圧することができる。
以上説明したように本発明は、出力側の2入力NAND
回路のNチャネル型MOSトランジスタのスイッチング
速度を基盤バイアス効果を利用して遅くすることにより
2つの入力信号か論理値”1”の時に発生するグリッチ
ノイズを防ぐことができる効果がある。
回路のNチャネル型MOSトランジスタのスイッチング
速度を基盤バイアス効果を利用して遅くすることにより
2つの入力信号か論理値”1”の時に発生するグリッチ
ノイズを防ぐことができる効果がある。
【図面の簡単な説明】
第1図は本発明のセレクタ回路の一実施例を示す回路図
、第2図は第1図の実施例における主要波形図、第3図
は従来のセレクタ回路の第1の例を示す回路図、第4図
は第3図のセレクタ回路における主要波形図、第5図は
従来のセレクタ回路の第2の例を示す回路図である。 1.2,13.14・・・2入力NAND回路、3・・
・インバータ回路、4,5・・・Pチャネル型M OS
トランジスタ、6.7・・・Nチャネル型MO3)ラシ
ジスタ、8.9.1.0.11・・入力端子512出幻
端子、15・・・3入力NAND回路。
、第2図は第1図の実施例における主要波形図、第3図
は従来のセレクタ回路の第1の例を示す回路図、第4図
は第3図のセレクタ回路における主要波形図、第5図は
従来のセレクタ回路の第2の例を示す回路図である。 1.2,13.14・・・2入力NAND回路、3・・
・インバータ回路、4,5・・・Pチャネル型M OS
トランジスタ、6.7・・・Nチャネル型MO3)ラシ
ジスタ、8.9.1.0.11・・入力端子512出幻
端子、15・・・3入力NAND回路。
Claims (1)
- 第1および第2の入力端子を介して受ける入力信号をそ
れぞれ第1の入力とし第3の入力端子を介して受ける第
1の制御信号とこの第1の制御信号の極性を反転したも
のをそれぞれ第2の入力とする第1および第2の2入力
NAND回路と、前記第1の制御信号の極性を反転する
インバータ回路と、2つのPチャネル型MOSトランジ
スタのゲート電極をそれぞれ前記第1および第2の2入
力NAND回路の出力と接続しソース電極をそれぞれ正
電源と接続しかつドレイン電極をそれぞれ出力端子に接
続した第1および第2のPチャネル型MOSトランジス
タと、2つのNチャネル型MOSトランジスタのゲート
電極をそれぞれ前記第1および第2の2入力NAND回
路の出力を接続し基板電極をそれぞれ第2の制御信号を
受ける第4の入力端子に接続しかつ1組のソース電極と
ドレイン電極を接続したうえ他の1組のソース電極とド
レイン電極をそれぞれ負電源と前記出力端子に接続した
第1および第2のNチャネル型MOSトランジスタとを
備えて前記第1および第2の制御信号により前記第1お
よび第2の入力端子を介して受ける入力信号のいずれか
を選択して前記出力端子に出力することを特徴とするセ
レクタ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28490790A JPH04158626A (ja) | 1990-10-23 | 1990-10-23 | セレクタ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28490790A JPH04158626A (ja) | 1990-10-23 | 1990-10-23 | セレクタ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04158626A true JPH04158626A (ja) | 1992-06-01 |
Family
ID=17684594
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28490790A Pending JPH04158626A (ja) | 1990-10-23 | 1990-10-23 | セレクタ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04158626A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0876976A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | Xor回路と反転セレクタ回路及びこれらを用いた加算回路 |
JP2012244627A (ja) * | 2011-05-13 | 2012-12-10 | Intel Mobile Communications GmbH | ミキサーセル、変調器および方法 |
US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
-
1990
- 1990-10-23 JP JP28490790A patent/JPH04158626A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0876976A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | Xor回路と反転セレクタ回路及びこれらを用いた加算回路 |
JP2012244627A (ja) * | 2011-05-13 | 2012-12-10 | Intel Mobile Communications GmbH | ミキサーセル、変調器および方法 |
US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
US9143155B2 (en) | 2011-05-13 | 2015-09-22 | Intel Deutschland Gmbh | RF DAC with configurable DAC mixer interface and configurable mixer |
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