JPH04158626A - セレクタ回路 - Google Patents
セレクタ回路Info
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- JPH04158626A JPH04158626A JP28490790A JP28490790A JPH04158626A JP H04158626 A JPH04158626 A JP H04158626A JP 28490790 A JP28490790 A JP 28490790A JP 28490790 A JP28490790 A JP 28490790A JP H04158626 A JPH04158626 A JP H04158626A
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- Japan
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- circuit
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- control signal
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- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000000694 effects Effects 0.000 abstract description 10
- 230000003247 decreasing effect Effects 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はセレクタ回路に関し、特に半導体集積回路で実
現され、入力データを選択出力するセレクタ回路に間す
る。
現され、入力データを選択出力するセレクタ回路に間す
る。
従来の半導体集積回路におけるセレクタ回路の回路図を
第３図に示す。第３図に示すように２入力ＮＡＮＤ回路
１の第１の入力を入力端子８に、第２の入力を制御端子
１０に接続し、２入力ＮＡＮＤ回路２の第１の入力を入
力端子９に、第２の入力をインバータ回路３の出力に接
続し、インバータ回路３の入力を制御端子１０に接続し
、２入力ＮＡＮＤ回路１３の第１の入力を２入力ＮＡＮ
Ｄ回路１の出力に、第２の入力を２入力ＮＡＮＤ回路２
の出力に接続し、２入力ＮＡＮＤ回Ｎｉ３の出力を出力
端子１２に接続し、制御端子１０を制御することにより
入力端子８及び９のデータを選択することができる回路
構成となっていた。
第３図に示す。第３図に示すように２入力ＮＡＮＤ回路
１の第１の入力を入力端子８に、第２の入力を制御端子
１０に接続し、２入力ＮＡＮＤ回路２の第１の入力を入
力端子９に、第２の入力をインバータ回路３の出力に接
続し、インバータ回路３の入力を制御端子１０に接続し
、２入力ＮＡＮＤ回路１３の第１の入力を２入力ＮＡＮ
Ｄ回路１の出力に、第２の入力を２入力ＮＡＮＤ回路２
の出力に接続し、２入力ＮＡＮＤ回Ｎｉ３の出力を出力
端子１２に接続し、制御端子１０を制御することにより
入力端子８及び９のデータを選択することができる回路
構成となっていた。
すなわち、制御端子１０が論理値“１″のとき２入力Ｎ
ＡＮＤ回路１の出力は入力端子８のデータの反転となり
、２入力ＮＡＮＤ回路２の出力は論理値“１”となる、
よって２入力ＮＡＤ回路１３の出力は２入力ＮＡＮＤ回
路１の出力の反転となり、出力端子１２には入力端子８
のデータが得られる。制御端子１０が論理値“０”のと
きは出力端子１２に入力端子９のデータが得られる。
ＡＮＤ回路１の出力は入力端子８のデータの反転となり
、２入力ＮＡＮＤ回路２の出力は論理値“１”となる、
よって２入力ＮＡＤ回路１３の出力は２入力ＮＡＮＤ回
路１の出力の反転となり、出力端子１２には入力端子８
のデータが得られる。制御端子１０が論理値“０”のと
きは出力端子１２に入力端子９のデータが得られる。
第４図は第３図のセレクタ回路の動作を示す波形図で、
第４図において（Ａ）、（Ｂ）はそれぞれ入力信号（ａ
）、（ｂ）を示し、入力信号（ａ）、（ｂ）が共に論理
値“］”で、制御信号（ｃ）が論理値゛１′から″０″
に変化すると第３図のＮＡＮＤ回路２の出力は、ＮＡＮ
Ｄ回路］よりインバータ回路３の遅延分だけ遅れて変化
する。このためＮＡＮＤ回路１３はこの遅延時間に論理
が成立して第４図の出力信号ｄに示すように論理値“０
゛となる。このように、２つの入力信号が共に論理値“
１″で変化していないのにもかかわらず、制御信号の変
化によってセレクタ回路の出力が変化することになる。
第４図において（Ａ）、（Ｂ）はそれぞれ入力信号（ａ
）、（ｂ）を示し、入力信号（ａ）、（ｂ）が共に論理
値“］”で、制御信号（ｃ）が論理値゛１′から″０″
に変化すると第３図のＮＡＮＤ回路２の出力は、ＮＡＮ
Ｄ回路］よりインバータ回路３の遅延分だけ遅れて変化
する。このためＮＡＮＤ回路１３はこの遅延時間に論理
が成立して第４図の出力信号ｄに示すように論理値“０
゛となる。このように、２つの入力信号が共に論理値“
１″で変化していないのにもかかわらず、制御信号の変
化によってセレクタ回路の出力が変化することになる。
これをグリッチノイズという。
従来、グリッチノイズを防止する方法として第５図に示
す回路図が知られている。（ＡＳＩＣ論理回路設計法Ｐ
、５８．５８参照） 入力端子８と９が共に論理値°゛１”のときは制御信号
のいかんによらず出力端子１２が論理値“１”となって
いればよい、第５図において、２入力ＮＡＮＤ回路１４
を追加して入力端子８と９から入力し、出力側の２入力
ＮＡＮＤＤｏｌを３入力ＮＡＮＤ回路】５に変更し、２
入力ＮＡＮＤ回路】、２．１４の出力を入力する。
す回路図が知られている。（ＡＳＩＣ論理回路設計法Ｐ
、５８．５８参照） 入力端子８と９が共に論理値°゛１”のときは制御信号
のいかんによらず出力端子１２が論理値“１”となって
いればよい、第５図において、２入力ＮＡＮＤ回路１４
を追加して入力端子８と９から入力し、出力側の２入力
ＮＡＮＤＤｏｌを３入力ＮＡＮＤ回路】５に変更し、２
入力ＮＡＮＤ回路】、２．１４の出力を入力する。
いま、入力端子８と９が共に論理値゛１”のとき２入力
ＮＡＮＤ回路１４の出力は論理値” ｏ ”であるから
、３入力ＮＡＮＤ回路１５の出力は論理値”１”°とな
りグリッチノイズが妨げる。
ＮＡＮＤ回路１４の出力は論理値” ｏ ”であるから
、３入力ＮＡＮＤ回路１５の出力は論理値”１”°とな
りグリッチノイズが妨げる。
上述した従来のセレクタ回路は、制御信号の切り替え時
にグリッチノイズが出て誤動作するという欠点がある。
にグリッチノイズが出て誤動作するという欠点がある。
また、このグリッチノイズを防止を図った従来の回路は
素子数が大きくなるという欠点がある。本発明の目的は
このような欠点を除去するもので、極めて簡易な構成で
グリッチノイズを防止するセレクタ回路を提供すること
にある。
素子数が大きくなるという欠点がある。本発明の目的は
このような欠点を除去するもので、極めて簡易な構成で
グリッチノイズを防止するセレクタ回路を提供すること
にある。
本発明の回路は、第１および第２の入力端子を介して受
ける入力信号をそれぞれ第１の入力とし第３の入力端子
を介して受ける第１の制御信号とこの第１の制御信号の
極性を反転したものをそれぞれ第２の入力とする第１お
よび第２の２入力ＮＡＮＤ回路と、前記第１の制御信号
の極性を反転するインバータ回路と、２つのＰチャネル
型ＭＯＳトランジスタのゲート電極をそれぞれ前記第１
および第２の２入力ＮＡＮＤ回路の出力と接続しソース
電極をそれぞれ正電源と接続しかつドレイン電極をそれ
ぞれ出力端子に接続した第１および第２のＰチャネル型
ＭｏＳトランジスタと、２つのＮチャネル型ＭＯ３）ラ
ンジスタのゲート電極をそれぞれ前記第１および第２の
２入力ＮＡＮＤ回路の出力を接続し基板電極をそれぞれ
第２の制御信号を受ける第４の入力端子に接続しかつ１
組のソース電極とドレイン電極を接続したうえ他の１組
のソース電極とドレイン電極をそれぞれ負電源と前記出
力端子に接続した第１および第２のＮチャネル型ＭＯＳ
トランジスタとを備えて前記第１および第２の制御信号
により前記第１および第２の入力端子を介して受ける入
力信号のいずれかを選択して前記出力端子に出力する構
成を有する。
ける入力信号をそれぞれ第１の入力とし第３の入力端子
を介して受ける第１の制御信号とこの第１の制御信号の
極性を反転したものをそれぞれ第２の入力とする第１お
よび第２の２入力ＮＡＮＤ回路と、前記第１の制御信号
の極性を反転するインバータ回路と、２つのＰチャネル
型ＭＯＳトランジスタのゲート電極をそれぞれ前記第１
および第２の２入力ＮＡＮＤ回路の出力と接続しソース
電極をそれぞれ正電源と接続しかつドレイン電極をそれ
ぞれ出力端子に接続した第１および第２のＰチャネル型
ＭｏＳトランジスタと、２つのＮチャネル型ＭＯ３）ラ
ンジスタのゲート電極をそれぞれ前記第１および第２の
２入力ＮＡＮＤ回路の出力を接続し基板電極をそれぞれ
第２の制御信号を受ける第４の入力端子に接続しかつ１
組のソース電極とドレイン電極を接続したうえ他の１組
のソース電極とドレイン電極をそれぞれ負電源と前記出
力端子に接続した第１および第２のＮチャネル型ＭＯＳ
トランジスタとを備えて前記第１および第２の制御信号
により前記第１および第２の入力端子を介して受ける入
力信号のいずれかを選択して前記出力端子に出力する構
成を有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。第１図に示
す実施例は、第１の入力端子８からの入力信号ａと第３
の入力端子１０からの制御信号Ｃを２入力とする第１の
２入力ＮＡＮＤ回路１と、第２の入力端子９からの入力
信号６と第３の入力端子１０からの制御信号Ｃを極性反
転したものを２入力とする第２の２入力ＮＡＮＤ回路２
と、インバータ回路３と、ソース電極をそれぞれ正電源
ＶＤＤに接続し、ゲート電極をそれぞれ２入力ＮＡＮＤ
回路１．２の出力に接続し、ドレイン電源をそれぞれ出
力端子１２に接続した第１のＰチャネル型ＭＯＳトラン
ジスタ４および第２のＰチャネル型ＭＯＳトランジスタ
５と、ゲート電極を第１の２入力ＮＡＮＤ回路１の出力
に接続し、トレイン電極を第１および第２のＰチャネル
ＭＯＳトランジスタ４および５のドレインに接続し、基
板電極を第４の入力端子８と接続した第１のＮチャネル
型ＭＯＳ）ランジスタロと、ゲート電極を第２の２入力
ＮＡＮＤ回路２の出力と接続し、ドレイン電極を第１の
Ｎチャネル型ＭＯＳトランジスタ６のソース電極に、ま
たソース電極は負電源ＶＳＳに、さらに基板電極を第４
の入力端子１．］と接続した第２のＮチャネル型ＭＯＳ
トランジスタ７とを備えて成る。
す実施例は、第１の入力端子８からの入力信号ａと第３
の入力端子１０からの制御信号Ｃを２入力とする第１の
２入力ＮＡＮＤ回路１と、第２の入力端子９からの入力
信号６と第３の入力端子１０からの制御信号Ｃを極性反
転したものを２入力とする第２の２入力ＮＡＮＤ回路２
と、インバータ回路３と、ソース電極をそれぞれ正電源
ＶＤＤに接続し、ゲート電極をそれぞれ２入力ＮＡＮＤ
回路１．２の出力に接続し、ドレイン電源をそれぞれ出
力端子１２に接続した第１のＰチャネル型ＭＯＳトラン
ジスタ４および第２のＰチャネル型ＭＯＳトランジスタ
５と、ゲート電極を第１の２入力ＮＡＮＤ回路１の出力
に接続し、トレイン電極を第１および第２のＰチャネル
ＭＯＳトランジスタ４および５のドレインに接続し、基
板電極を第４の入力端子８と接続した第１のＮチャネル
型ＭＯＳ）ランジスタロと、ゲート電極を第２の２入力
ＮＡＮＤ回路２の出力と接続し、ドレイン電極を第１の
Ｎチャネル型ＭＯＳトランジスタ６のソース電極に、ま
たソース電極は負電源ＶＳＳに、さらに基板電極を第４
の入力端子１．］と接続した第２のＮチャネル型ＭＯＳ
トランジスタ７とを備えて成る。
次に、第１図の実施例の動作の説明に先立ち、実施例の
基本的特徴について説明する。いま、ＭＯＳ）ランジス
タのドレイン電流をＩＤ、トレイン電圧をＶＤ、ケート
電圧■。、しきい値電圧をＶＴとすると、ドレイン電流
Ｉｒ）は（１）式により表される。
基本的特徴について説明する。いま、ＭＯＳ）ランジス
タのドレイン電流をＩＤ、トレイン電圧をＶＤ、ケート
電圧■。、しきい値電圧をＶＴとすると、ドレイン電流
Ｉｒ）は（１）式により表される。
Ｉｎ−β［（ＶＧ ＶＴ ） Ｖｏ ｖｏ２／ ２
］ここでβは定数である。
］ここでβは定数である。
また、基盤電極に印加する電圧をＶＢＧとすると、ＶＴ
とＶＢＧの関係は（２）式により表される。
とＶＢＧの関係は（２）式により表される。
ＶＴ ＝ Ｋ ｏ ＋ Ｋ １ （２φ
Ｆ ＋ ＶＢＧ） ”” −（２）従って（２
）式を（１）式に代入することにより、ＩｏとＶＢＧの
関係は（３）式のようになる。
Ｆ ＋ ＶＢＧ） ”” −（２）従って（２
）式を（１）式に代入することにより、ＩｏとＶＢＧの
関係は（３）式のようになる。
ＩＤ−β［（ＶＧ −ＫＯ−Ｋｌ （２φＦ＋Ｖ、、）
’１Ｖ ｏ Ｖ ｏ”／ ２ コ
− 〈３）（３）式はＭＯＳ）
ランジスタの基盤電位を制御することにより、Ｉｎを変
化させることができることを示している。また、ＭＯＳ
トランジスタのスイッチング速度はトレイン電流とは比
例関係にあるので、ＶＢＧが増加するとＩＤは減少しス
イッチング速度は遅くなり、ＶＢＧが減少するとよりは
増加しスイッチング速度は速くなる。この効果を基盤バ
イアス効果（バックゲート効果）という。
’１Ｖ ｏ Ｖ ｏ”／ ２ コ
− 〈３）（３）式はＭＯＳ）
ランジスタの基盤電位を制御することにより、Ｉｎを変
化させることができることを示している。また、ＭＯＳ
トランジスタのスイッチング速度はトレイン電流とは比
例関係にあるので、ＶＢＧが増加するとＩＤは減少しス
イッチング速度は遅くなり、ＶＢＧが減少するとよりは
増加しスイッチング速度は速くなる。この効果を基盤バ
イアス効果（バックゲート効果）という。
Ｎチャネル型ＭＯＳトランジスタの基盤電極は、通常ア
ース電位に固定されているが、本実施例では基盤バイア
ス効果を利用し、第１および第２のＮチャネル型ＭＯＳ
トランジスタ６および７の基盤電位を制御することによ
り、スイッチング速度を変化させグリッチノイズを防ぐ
ことをその基本的特徴としている。
ース電位に固定されているが、本実施例では基盤バイア
ス効果を利用し、第１および第２のＮチャネル型ＭＯＳ
トランジスタ６および７の基盤電位を制御することによ
り、スイッチング速度を変化させグリッチノイズを防ぐ
ことをその基本的特徴としている。
次に、本実施例の動作について第２図を併用しつつ説明
する。
する。
入力端子８を介して入力する入力信号ａを２入力ＮＡＮ
Ｄ回路１の第１の入力に接続し、入力端子９を介して入
力する入力信号すを２入力ＮＡＮＤ回路２の第１の入力
に接続し、入力端子１０を介して入力する第１の制御信
号を２入力ＮＡＮＤ回路１の第２の入力とインバータ回
路３の入力に接続し、インバータ回路３の出力を２入力
ＮＡＮＤ回Ｈ２の第２の入力に接続し、Ｐチャネル型Ｍ
Ｏ８）−ランジスタ４．５のソース電極を正電源■ＤＤ
に接続する。ここで、正電源ＶＤＤの電位を論理値で“
１”、負電源ＶＳＳの電位を論理値で“０”とする、い
ま、第２図（Ａ＞、（Ｂ）に示すように、入力信号ａ、
ｂが論理値で共に“１”で、制御信号Ｃが第２図に見る
如く論理値で“１”から“０”に変化したとき、２入力
ＮＡＮＤ回路１の出力は論理値で０゛から１“となり、
これより遅れて２入力ＮＡＮＤ回路２の出力は論理値で
“１”から“０”に変化する。
Ｄ回路１の第１の入力に接続し、入力端子９を介して入
力する入力信号すを２入力ＮＡＮＤ回路２の第１の入力
に接続し、入力端子１０を介して入力する第１の制御信
号を２入力ＮＡＮＤ回路１の第２の入力とインバータ回
路３の入力に接続し、インバータ回路３の出力を２入力
ＮＡＮＤ回Ｈ２の第２の入力に接続し、Ｐチャネル型Ｍ
Ｏ８）−ランジスタ４．５のソース電極を正電源■ＤＤ
に接続する。ここで、正電源ＶＤＤの電位を論理値で“
１”、負電源ＶＳＳの電位を論理値で“０”とする、い
ま、第２図（Ａ＞、（Ｂ）に示すように、入力信号ａ、
ｂが論理値で共に“１”で、制御信号Ｃが第２図に見る
如く論理値で“１”から“０”に変化したとき、２入力
ＮＡＮＤ回路１の出力は論理値で０゛から１“となり、
これより遅れて２入力ＮＡＮＤ回路２の出力は論理値で
“１”から“０”に変化する。
これに伴いＮＡＮＤ回路１が論理値で“０”から］”に
なる時からＮ Ａ Ｎ Ｄ回路２が論理値“１パから“
０°“になるまでの間、Ｐチャネル型ＭＯ８）ランジス
タ４および５は共にオフ状態に、Ｎチャネル型ＭＯＳト
ランジスタ６および７は共にオン状態となり、出力端子
】２から負電源Ｖ５５へ電流か流れ込む。しかし、入力
端子１−１によりＮチャネル型Ｍ ＯＳ トランジスタ
６及び７の基盤電位を第２の制御信号たる一定の正電位
にバイアスすれば基盤バイアス効果が生り、Ｎチャネル
型Ｍ ＯＳ トランジスタ６および７のドしイン電流が
減少し、出力端子１２から負電源Ｖｓｓへ流れ込む電流
も減少する。従ってＮチャネル型ＭＯＳトラ〉ジスタロ
および７が共にオン状態となる時間が、Ｎチャネル型Ｍ
ＯＳトランジスタ６および７のスイッチング速度に比べ
て短い場合は出力端子１２の電位はゲート電極に対する
印加入力によって殆ど左右されることなく保持される。
なる時からＮ Ａ Ｎ Ｄ回路２が論理値“１パから“
０°“になるまでの間、Ｐチャネル型ＭＯ８）ランジス
タ４および５は共にオフ状態に、Ｎチャネル型ＭＯＳト
ランジスタ６および７は共にオン状態となり、出力端子
】２から負電源Ｖ５５へ電流か流れ込む。しかし、入力
端子１−１によりＮチャネル型Ｍ ＯＳ トランジスタ
６及び７の基盤電位を第２の制御信号たる一定の正電位
にバイアスすれば基盤バイアス効果が生り、Ｎチャネル
型Ｍ ＯＳ トランジスタ６および７のドしイン電流が
減少し、出力端子１２から負電源Ｖｓｓへ流れ込む電流
も減少する。従ってＮチャネル型ＭＯＳトラ〉ジスタロ
および７が共にオン状態となる時間が、Ｎチャネル型Ｍ
ＯＳトランジスタ６および７のスイッチング速度に比べ
て短い場合は出力端子１２の電位はゲート電極に対する
印加入力によって殆ど左右されることなく保持される。
このようにして、２つのＮチャネル型ＭＯＳトランジス
タロ。
タロ。
７のスイッチング速度を基盤電極に印加する第２の制御
信号によって制御し８基盤バイアス効果を利用して遅く
してグリッチノイズを抑圧することができる。
信号によって制御し８基盤バイアス効果を利用して遅く
してグリッチノイズを抑圧することができる。
以上説明したように本発明は、出力側の２入力ＮＡＮＤ
回路のＮチャネル型ＭＯＳトランジスタのスイッチング
速度を基盤バイアス効果を利用して遅くすることにより
２つの入力信号か論理値”１”の時に発生するグリッチ
ノイズを防ぐことができる効果がある。
回路のＮチャネル型ＭＯＳトランジスタのスイッチング
速度を基盤バイアス効果を利用して遅くすることにより
２つの入力信号か論理値”１”の時に発生するグリッチ
ノイズを防ぐことができる効果がある。
【図面の簡単な説明】
第１図は本発明のセレクタ回路の一実施例を示す回路図
、第２図は第１図の実施例における主要波形図、第３図
は従来のセレクタ回路の第１の例を示す回路図、第４図
は第３図のセレクタ回路における主要波形図、第５図は
従来のセレクタ回路の第２の例を示す回路図である。 １．２，１３．１４・・・２入力ＮＡＮＤ回路、３・・
・インバータ回路、４，５・・・Ｐチャネル型Ｍ ＯＳ
トランジスタ、６．７・・・Ｎチャネル型ＭＯ３）ラシ
ジスタ、８．９．１．０．１１・・入力端子５１２出幻
端子、１５・・・３入力ＮＡＮＤ回路。
、第２図は第１図の実施例における主要波形図、第３図
は従来のセレクタ回路の第１の例を示す回路図、第４図
は第３図のセレクタ回路における主要波形図、第５図は
従来のセレクタ回路の第２の例を示す回路図である。 １．２，１３．１４・・・２入力ＮＡＮＤ回路、３・・
・インバータ回路、４，５・・・Ｐチャネル型Ｍ ＯＳ
トランジスタ、６．７・・・Ｎチャネル型ＭＯ３）ラシ
ジスタ、８．９．１．０．１１・・入力端子５１２出幻
端子、１５・・・３入力ＮＡＮＤ回路。
Claims (1)
- 第１および第２の入力端子を介して受ける入力信号をそ
れぞれ第１の入力とし第３の入力端子を介して受ける第
１の制御信号とこの第１の制御信号の極性を反転したも
のをそれぞれ第２の入力とする第１および第２の２入力
ＮＡＮＤ回路と、前記第１の制御信号の極性を反転する
インバータ回路と、２つのＰチャネル型ＭＯＳトランジ
スタのゲート電極をそれぞれ前記第１および第２の２入
力ＮＡＮＤ回路の出力と接続しソース電極をそれぞれ正
電源と接続しかつドレイン電極をそれぞれ出力端子に接
続した第１および第２のＰチャネル型ＭＯＳトランジス
タと、２つのＮチャネル型ＭＯＳトランジスタのゲート
電極をそれぞれ前記第１および第２の２入力ＮＡＮＤ回
路の出力を接続し基板電極をそれぞれ第２の制御信号を
受ける第４の入力端子に接続しかつ１組のソース電極と
ドレイン電極を接続したうえ他の１組のソース電極とド
レイン電極をそれぞれ負電源と前記出力端子に接続した
第１および第２のＮチャネル型ＭＯＳトランジスタとを
備えて前記第１および第２の制御信号により前記第１お
よび第２の入力端子を介して受ける入力信号のいずれか
を選択して前記出力端子に出力することを特徴とするセ
レクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28490790A JPH04158626A (ja) | 1990-10-23 | 1990-10-23 | セレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28490790A JPH04158626A (ja) | 1990-10-23 | 1990-10-23 | セレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04158626A true JPH04158626A (ja) | 1992-06-01 |
Family
ID=17684594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28490790A Pending JPH04158626A (ja) | 1990-10-23 | 1990-10-23 | セレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04158626A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0876976A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
| JP2012244627A (ja) * | 2011-05-13 | 2012-12-10 | Intel Mobile Communications GmbH | ミキサーセル、変調器および方法 |
| US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
-
1990
- 1990-10-23 JP JP28490790A patent/JPH04158626A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0876976A (ja) * | 1994-09-08 | 1996-03-22 | Nec Corp | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 |
| JP2012244627A (ja) * | 2011-05-13 | 2012-12-10 | Intel Mobile Communications GmbH | ミキサーセル、変調器および方法 |
| US8604958B2 (en) | 2011-05-13 | 2013-12-10 | Intel Mobile Communications GmbH | RF DAC with configurable DAC mixer interface and configurable mixer |
| US9143155B2 (en) | 2011-05-13 | 2015-09-22 | Intel Deutschland Gmbh | RF DAC with configurable DAC mixer interface and configurable mixer |
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