JP2817550B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2817550B2 JP2817550B2 JP4297523A JP29752392A JP2817550B2 JP 2817550 B2 JP2817550 B2 JP 2817550B2 JP 4297523 A JP4297523 A JP 4297523A JP 29752392 A JP29752392 A JP 29752392A JP 2817550 B2 JP2817550 B2 JP 2817550B2
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型電界効果トラン
ジスタによって構成される半導体集積回路に関し、特に
入力初段回路の制御部に関する。
ジスタによって構成される半導体集積回路に関し、特に
入力初段回路の制御部に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型電界効果トランジスタに
より構成される半導体集積回路は、微細化あるいは高速
アクセス化の進展によりＭＯＳ電界効果トランジスタ単
体の高性能化も進んでいる。このトランジスタ単体の能
力を上げるためには、トランジスタのゲート酸化膜を薄
くする必要があるが、ゲート酸化膜が薄くなると、トラ
ンジスタのゲートレベルとソース・ドレインレベルとの
間の電位差に対する耐性は弱くなる。そこで、この問題
を解決するために、外部電源電圧を下げたり、あるいは
外部電源電圧は同じにし内部降圧回路を用いてＩＣを動
作させる内部電源を下げるという手段が用いられてい
る。
より構成される半導体集積回路は、微細化あるいは高速
アクセス化の進展によりＭＯＳ電界効果トランジスタ単
体の高性能化も進んでいる。このトランジスタ単体の能
力を上げるためには、トランジスタのゲート酸化膜を薄
くする必要があるが、ゲート酸化膜が薄くなると、トラ
ンジスタのゲートレベルとソース・ドレインレベルとの
間の電位差に対する耐性は弱くなる。そこで、この問題
を解決するために、外部電源電圧を下げたり、あるいは
外部電源電圧は同じにし内部降圧回路を用いてＩＣを動
作させる内部電源を下げるという手段が用いられてい
る。
【０００３】しかし、内部電源を下げても外部入力レベ
ルは変わらないので、外部入力レベルが高くなった時
に、外部入力レベルが直接ゲートレベルとなる入力初段
回路のＮチャンネルトランジスタを破壊する可能性が出
てきた。また、テストモードに入る時に特定の入力ピン
に高電圧（スーパーボルテージ）をかける場合などはよ
り深刻な問題となる。このような問題を防ぐために、従
来の半導体集積回路における入力初段回路は、以下のよ
うに構成されている。
ルは変わらないので、外部入力レベルが高くなった時
に、外部入力レベルが直接ゲートレベルとなる入力初段
回路のＮチャンネルトランジスタを破壊する可能性が出
てきた。また、テストモードに入る時に特定の入力ピン
に高電圧（スーパーボルテージ）をかける場合などはよ
り深刻な問題となる。このような問題を防ぐために、従
来の半導体集積回路における入力初段回路は、以下のよ
うに構成されている。
【０００４】図５は従来の一例を説明するための半導体
集積回路における入力初段回路の構成図である。図５に
おいて、入力初段回路はＶｃｃ，ＧＮＤ間に直列接続さ
れたＰチャンネルトランジスタＱＰ１およびＮチャンネ
ルトランジスタＱＮ６からなるインバータを備えてい
る。このＮチャンネルトランジスタＱＮ６は、外部入力
（入力端子）ＩＮより駆動され且つゲートにＶｃｃを供
給されるＮチャンネルトランジスタＱＮ５を接続してい
る。また、Ｎ５Ａは節点を表わし、Ｖｃｃは内部降圧さ
れたときのレベルを表わす。
集積回路における入力初段回路の構成図である。図５に
おいて、入力初段回路はＶｃｃ，ＧＮＤ間に直列接続さ
れたＰチャンネルトランジスタＱＰ１およびＮチャンネ
ルトランジスタＱＮ６からなるインバータを備えてい
る。このＮチャンネルトランジスタＱＮ６は、外部入力
（入力端子）ＩＮより駆動され且つゲートにＶｃｃを供
給されるＮチャンネルトランジスタＱＮ５を接続してい
る。また、Ｎ５Ａは節点を表わし、Ｖｃｃは内部降圧さ
れたときのレベルを表わす。
【０００５】図６は図５における入出力電位特性図であ
る。図６に示すように、外部入力ＩＮがロウレベルのＶ
ＩＬレベルからハイレベルのＶＩＨレベルに変っていく
と、接点Ｎ５Ａの電位はＮチャンネルトランジスタＱＮ
５のＯＮ抵抗により少し遅れ、外部入力ＩＮのレベルに
追従していく。この節点Ｎ５Ａの電位がある一定レベル
以上になると、トランジスタＱＰ１とＱＮ６の能力差が
逆転し、出力ＯＵＴ３がＶｃｃレベル（ハイレベル）か
らＧＮＤレベル（ロウレベル）に近づく。
る。図６に示すように、外部入力ＩＮがロウレベルのＶ
ＩＬレベルからハイレベルのＶＩＨレベルに変っていく
と、接点Ｎ５Ａの電位はＮチャンネルトランジスタＱＮ
５のＯＮ抵抗により少し遅れ、外部入力ＩＮのレベルに
追従していく。この節点Ｎ５Ａの電位がある一定レベル
以上になると、トランジスタＱＰ１とＱＮ６の能力差が
逆転し、出力ＯＵＴ３がＶｃｃレベル（ハイレベル）か
らＧＮＤレベル（ロウレベル）に近づく。
【０００６】逆に、外部入力ＩＮがＶＩＨレベルから、
ＶＩＬレベルになると、節点Ｎ５Ａの電位は同様に少し
おくれて追従し、ある一定レベル以下になると、出力Ｏ
ＵＴ３はＧＮＤレベルからＶｃｃレベルとなる。この
時、外部入力ＩＮが、〔Ｖｃｃ−ＶＴＮ（Ｎチャンネル
トランジスタの閾値）〕レベル以上になっても、節点Ｎ
５Ａの電位は、〔Ｖｃｃ−ＶＴＮ〕レベル以上とはなら
ない。従って、スーパーボルテージのような高電圧レベ
ルを外部入力ＩＮに入力しても、Ｎチャンネルトランジ
スタＱＮ６は保護される。
ＶＩＬレベルになると、節点Ｎ５Ａの電位は同様に少し
おくれて追従し、ある一定レベル以下になると、出力Ｏ
ＵＴ３はＧＮＤレベルからＶｃｃレベルとなる。この
時、外部入力ＩＮが、〔Ｖｃｃ−ＶＴＮ（Ｎチャンネル
トランジスタの閾値）〕レベル以上になっても、節点Ｎ
５Ａの電位は、〔Ｖｃｃ−ＶＴＮ〕レベル以上とはなら
ない。従って、スーパーボルテージのような高電圧レベ
ルを外部入力ＩＮに入力しても、Ｎチャンネルトランジ
スタＱＮ６は保護される。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
集積回路における入力初段回路は、外部入力を供給され
るＮチャンネルトランジスタのゲートレベルが電源電圧
Ｖｃｃレベルであるため、動作電源電圧が下がってくる
と、かかるＮチャンネルトランジスタの閾値（ＶＴＮ）
が見えてくる。従って、節点Ｎ５Ａの動きは外部入力Ｉ
Ｎに対しての遅れ方が大きくなり、出力ＯＵＴ３の動作
も遅れるという欠点がある。
集積回路における入力初段回路は、外部入力を供給され
るＮチャンネルトランジスタのゲートレベルが電源電圧
Ｖｃｃレベルであるため、動作電源電圧が下がってくる
と、かかるＮチャンネルトランジスタの閾値（ＶＴＮ）
が見えてくる。従って、節点Ｎ５Ａの動きは外部入力Ｉ
Ｎに対しての遅れ方が大きくなり、出力ＯＵＴ３の動作
も遅れるという欠点がある。
【０００８】本発明の目的は、かかる外部入力が入って
きたときの節点、すなわち入力初段回路を形成するＮチ
ャンネルトランジスタＱＮ５あるいはＰチャンネルトラ
ンジスタＱＰ１のゲートにおける追従性を早くして出力
の反応性を早くするとともに、小型化し且つ消費電力も
抑えることのできる半導体集積回路を提供することにあ
る。
きたときの節点、すなわち入力初段回路を形成するＮチ
ャンネルトランジスタＱＮ５あるいはＰチャンネルトラ
ンジスタＱＰ１のゲートにおける追従性を早くして出力
の反応性を早くするとともに、小型化し且つ消費電力も
抑えることのできる半導体集積回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、入力信号をソースに入力される第１のＮチャンネル
トランジスタと、電源およびＧＮＤ間に直列接続された
Ｐチャンネルトランジスタおよび第２のＮチャンネルト
ランジスタからなる入力初段回路とを設け、前記第２の
Ｎチャンネルトランジスタのゲートには前記第１のＮチ
ャンネルトランジスタのドレインを接続するとともに、
前記Ｐチャンネルトランジスタのゲートには、入力端子
を直接接続するか、もしくは前記第１のＮチャンネルト
ランジスタのドレインを接続し、前記Ｐチャンネルトラ
ンジスタおよび前記第２のＮチャンネルトランジスタの
接続点を出力端子とする半導体集積回路において、基板
電位発生回路用オシレータの出力を電源電位以上にチャ
ージアップし、その出力をブースト節点としての前記第
１のＮチャンネルトランジスタのゲートに供給するチャ
ージポンプ回路と、前記電源および前記ブースト節点間
に接続して前記ブースト節点の過電位を防止する節点過
電位防止回路とを有し、前記ブースト節点の電位を前記
電源電位よりも高い所定の電位に設定することにより、
前記入力信号の変化に対する前記第２のＮチャンネルト
ランジスタのゲートレベルの立ち上がりの追従性を早く
するように構成される。また、本発明における前記チャ
ージポンプ回路は、前記基板電位発生回路用オシレータ
の出力に一端が接続されたコンデンサと、前記電源およ
び前記第１のＮチャンネルトランジスタのゲート間に直
列に接続され且つゲート，ドレイン間を短絡される第３
および第４のＮチャンネルトランジスタとを備えるとと
もに、前記コンデンサの他端を前記第４のＮチャンネル
トランジスタのゲート接続して構成され、また前記節点
過電位防止回路は、前記電源および前記第１のＮチャン
ネルトランジスタのゲート間に直列に接続され且つゲー
ト，ソース間を短絡される第５および第６のＮチャンネ
ルトランジスタとから構成される。
は、入力信号をソースに入力される第１のＮチャンネル
トランジスタと、電源およびＧＮＤ間に直列接続された
Ｐチャンネルトランジスタおよび第２のＮチャンネルト
ランジスタからなる入力初段回路とを設け、前記第２の
Ｎチャンネルトランジスタのゲートには前記第１のＮチ
ャンネルトランジスタのドレインを接続するとともに、
前記Ｐチャンネルトランジスタのゲートには、入力端子
を直接接続するか、もしくは前記第１のＮチャンネルト
ランジスタのドレインを接続し、前記Ｐチャンネルトラ
ンジスタおよび前記第２のＮチャンネルトランジスタの
接続点を出力端子とする半導体集積回路において、基板
電位発生回路用オシレータの出力を電源電位以上にチャ
ージアップし、その出力をブースト節点としての前記第
１のＮチャンネルトランジスタのゲートに供給するチャ
ージポンプ回路と、前記電源および前記ブースト節点間
に接続して前記ブースト節点の過電位を防止する節点過
電位防止回路とを有し、前記ブースト節点の電位を前記
電源電位よりも高い所定の電位に設定することにより、
前記入力信号の変化に対する前記第２のＮチャンネルト
ランジスタのゲートレベルの立ち上がりの追従性を早く
するように構成される。また、本発明における前記チャ
ージポンプ回路は、前記基板電位発生回路用オシレータ
の出力に一端が接続されたコンデンサと、前記電源およ
び前記第１のＮチャンネルトランジスタのゲート間に直
列に接続され且つゲート，ドレイン間を短絡される第３
および第４のＮチャンネルトランジスタとを備えるとと
もに、前記コンデンサの他端を前記第４のＮチャンネル
トランジスタのゲート接続して構成され、また前記節点
過電位防止回路は、前記電源および前記第１のＮチャン
ネルトランジスタのゲート間に直列に接続され且つゲー
ト，ソース間を短絡される第５および第６のＮチャンネ
ルトランジスタとから構成される。
【００１０】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第１の実施例を示す半導体
集積回路図である。図１に示すように、本実施例は基板
電位発生回路２と、この基板電位発生回路２にクロック
を供給するオシレータ１と、このオシレータ１からのク
ロックを受けて昇圧するチャージポンプ回路３と、この
チャージポンプ回路３に接続されブースト節点Ｎ３の電
位の上り過ぎを防止する節点過電位防止回路４と、外部
入力ＩＮを供給されるＮチャンネルトランジスタＱＮ５
および入力段初段回路を形成するＰチャンネルトランジ
スタＱＰ１，ＮチャンネルトランジスタＱＮ６からなる
インバータとを備えている。このうち、Ｎチャンネルト
ランジスタＱＮ５のゲート電圧を供給するチャージポン
プ回路３はＶｃｃ，ブースト節点Ｎ３間に直列接続され
且つそれぞれゲート，ドレインを短絡されたＮチャンネ
ルトランジスタＱＮ１，ＱＮ２と、オシレータ１の出力
（節点Ｎ１），ＮチャンネルトランジスタＱＮ２のゲー
ト（節点Ｎ２）間に接続された昇圧用のコンデンサＣ１
とから構成される。また、節点過電位防止回路４はＶｃ
ｃ，ブースト節点Ｎ３間に直列接続され且つそれぞれゲ
ート，ソースを短絡されたＮチャンネルトランジスタＱ
Ｎ３，ＱＮ４から構成される。尚、Ｎ１〜Ｎ５はそれぞ
れ節点であり、ＯＵＴ１は出力を表わす。本実施例で
は、ＮチャンネルトランジスタＱＮ５のゲートレベルを
基板電位発生回路用オシレータ１を利用してＶｃｃ＋Ｖ
ＴＮレベル以上になるよう常にブーストしておく。これ
により、電源電圧Ｖｃｃが下がっても、しきい値ＶＴＮ
依存性が出て来ないので、出力ＯＵＴ１の動作、特に立
ち下がり動作が遅れなくなる。
集積回路図である。図１に示すように、本実施例は基板
電位発生回路２と、この基板電位発生回路２にクロック
を供給するオシレータ１と、このオシレータ１からのク
ロックを受けて昇圧するチャージポンプ回路３と、この
チャージポンプ回路３に接続されブースト節点Ｎ３の電
位の上り過ぎを防止する節点過電位防止回路４と、外部
入力ＩＮを供給されるＮチャンネルトランジスタＱＮ５
および入力段初段回路を形成するＰチャンネルトランジ
スタＱＰ１，ＮチャンネルトランジスタＱＮ６からなる
インバータとを備えている。このうち、Ｎチャンネルト
ランジスタＱＮ５のゲート電圧を供給するチャージポン
プ回路３はＶｃｃ，ブースト節点Ｎ３間に直列接続され
且つそれぞれゲート，ドレインを短絡されたＮチャンネ
ルトランジスタＱＮ１，ＱＮ２と、オシレータ１の出力
（節点Ｎ１），ＮチャンネルトランジスタＱＮ２のゲー
ト（節点Ｎ２）間に接続された昇圧用のコンデンサＣ１
とから構成される。また、節点過電位防止回路４はＶｃ
ｃ，ブースト節点Ｎ３間に直列接続され且つそれぞれゲ
ート，ソースを短絡されたＮチャンネルトランジスタＱ
Ｎ３，ＱＮ４から構成される。尚、Ｎ１〜Ｎ５はそれぞ
れ節点であり、ＯＵＴ１は出力を表わす。本実施例で
は、ＮチャンネルトランジスタＱＮ５のゲートレベルを
基板電位発生回路用オシレータ１を利用してＶｃｃ＋Ｖ
ＴＮレベル以上になるよう常にブーストしておく。これ
により、電源電圧Ｖｃｃが下がっても、しきい値ＶＴＮ
依存性が出て来ないので、出力ＯＵＴ１の動作、特に立
ち下がり動作が遅れなくなる。
【００１２】図２は図１におけるＮ１〜Ｎ３の電位特性
図である。図２に示すように、節点Ｎ１はオシレータ１
の出力であり、ＧＮＤレベルからＶｃｃレベルへ、また
ＶｃｃレベレからＧＮＤレベルへと常に変化している。
この節点Ｎ１の電位がＧＮＤレベルの時、節点Ｎ２の電
位はＮチャンネルトランジスタＱＮ１により、Ｖｃｃ−
ＶＴＮレベルにプリチャージされる。次に、節点Ｎ１の
電位がＶｃｃレベルに変化すると、節点Ｎ２の電位はコ
ンデンサＣ１により持ちあげられる。この時、Ｎチャン
ネルトランジスタＱＮ１はＯＦＦ状態になり、Ｎチャン
ネルトランジスタＱＮ２がＯＮ状態になるので、節点Ｎ
３にチャージが供給される。従って、節点Ｎ３はＶｃｃ
レベル以上にブーストアップされる。この節点Ｎ３のレ
ベルはＮチャンネルトランジスタＱＮ３，ＱＮ４によっ
て構成された節点過電位防止回路４により、Ｖｃｃ＋２
ＶＴＮより高くはならない。このため、節点Ｎ２のレベ
ルもＶｃｃ＋３ＶＴＮレベルにとどまる。このように、
節点Ｎ３のレベルがＶｃｃ＋２ＶＴＮに保たれるので、
ＮチャンネルトランジスタＱＮ５のゲートレベルもＶｃ
ｃ＋２ＶＴＮレベルになる。
図である。図２に示すように、節点Ｎ１はオシレータ１
の出力であり、ＧＮＤレベルからＶｃｃレベルへ、また
ＶｃｃレベレからＧＮＤレベルへと常に変化している。
この節点Ｎ１の電位がＧＮＤレベルの時、節点Ｎ２の電
位はＮチャンネルトランジスタＱＮ１により、Ｖｃｃ−
ＶＴＮレベルにプリチャージされる。次に、節点Ｎ１の
電位がＶｃｃレベルに変化すると、節点Ｎ２の電位はコ
ンデンサＣ１により持ちあげられる。この時、Ｎチャン
ネルトランジスタＱＮ１はＯＦＦ状態になり、Ｎチャン
ネルトランジスタＱＮ２がＯＮ状態になるので、節点Ｎ
３にチャージが供給される。従って、節点Ｎ３はＶｃｃ
レベル以上にブーストアップされる。この節点Ｎ３のレ
ベルはＮチャンネルトランジスタＱＮ３，ＱＮ４によっ
て構成された節点過電位防止回路４により、Ｖｃｃ＋２
ＶＴＮより高くはならない。このため、節点Ｎ２のレベ
ルもＶｃｃ＋３ＶＴＮレベルにとどまる。このように、
節点Ｎ３のレベルがＶｃｃ＋２ＶＴＮに保たれるので、
ＮチャンネルトランジスタＱＮ５のゲートレベルもＶｃ
ｃ＋２ＶＴＮレベルになる。
【００１３】図３は図１における入出力電位の特性図で
ある。図３に示すように、Ｖｃｃレベルが低くなって
も、ＶＴＮが見えてこないので、外部入力ＩＮの動きに
対して節点Ｎ５の動きはスムーズである。また、外部入
力ＩＮにスーパーボルテージ等の高電圧をかけても、節
点Ｎ５のレベルはＶｃｃ＋ＶＴＮレベルにとどまるの
で、入力初段回路を形成するトランジスタＱＮ６は保護
される。この入力初段回路の出力ＯＵＴ１は、従来例の
ＯＵＴ３と同様に、外部入力ＩＮに追随して、逆相信号
となる。尚、外部入力ＩＮがＶＩＨからＶＩＬへと変化
するときの出力ＯＵＴ１は従来例の出力ＯＵＴ３と大差
ない。
ある。図３に示すように、Ｖｃｃレベルが低くなって
も、ＶＴＮが見えてこないので、外部入力ＩＮの動きに
対して節点Ｎ５の動きはスムーズである。また、外部入
力ＩＮにスーパーボルテージ等の高電圧をかけても、節
点Ｎ５のレベルはＶｃｃ＋ＶＴＮレベルにとどまるの
で、入力初段回路を形成するトランジスタＱＮ６は保護
される。この入力初段回路の出力ＯＵＴ１は、従来例の
ＯＵＴ３と同様に、外部入力ＩＮに追随して、逆相信号
となる。尚、外部入力ＩＮがＶＩＨからＶＩＬへと変化
するときの出力ＯＵＴ１は従来例の出力ＯＵＴ３と大差
ない。
【００１４】図４は本発明の第二の実施例を示す半導体
集積回路図である。図４に示すように、本実施例は前述
した第一の実施例と比較すると、外部入力ＩＮと、Ｐチ
ャンネルトランジスタＱＰ１およびＮチャンネルトラン
ジスタＱＮ６の共通ゲートとの間にＮチャンネルトラン
ジスタＱＮ５を設ける点が異っており、その他は同様で
ある。本実施例によれば、外部入力ＩＮにスーパーボル
テージをかけた時、ＰチャンネルトランジスタＱＰ１も
保護することができる。また、Ｎチャンネルトランジス
タＱＮ５のゲートレベルはＶｃｃ＋２ＶＴＮレベルにブ
ーストアップされているので、動作上も前述した第一の
実施例と同様の動作を行う。
集積回路図である。図４に示すように、本実施例は前述
した第一の実施例と比較すると、外部入力ＩＮと、Ｐチ
ャンネルトランジスタＱＰ１およびＮチャンネルトラン
ジスタＱＮ６の共通ゲートとの間にＮチャンネルトラン
ジスタＱＮ５を設ける点が異っており、その他は同様で
ある。本実施例によれば、外部入力ＩＮにスーパーボル
テージをかけた時、ＰチャンネルトランジスタＱＰ１も
保護することができる。また、Ｎチャンネルトランジス
タＱＮ５のゲートレベルはＶｃｃ＋２ＶＴＮレベルにブ
ーストアップされているので、動作上も前述した第一の
実施例と同様の動作を行う。
【００１５】このように、ＮチャンネルトランジスタＱ
Ｎ５のゲートレベルをブーストアップするにあたり、基
板電位発生回路用オシレータ１を兼用するので、回路面
積も小さくて済み、またスタンバイ状態での消費電流も
小さく抑えて作ることが可能である。
Ｎ５のゲートレベルをブーストアップするにあたり、基
板電位発生回路用オシレータ１を兼用するので、回路面
積も小さくて済み、またスタンバイ状態での消費電流も
小さく抑えて作ることが可能である。
【００１６】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、外部入力を供給されるＮチャンネルトランジ
スタのゲートレベルをＶｃｃ＋２ＶＴＮレベルにブース
トアップすることにより、節点（Ｎ５）における追従性
を早めることができるので、ＯＵＴ１の方がＯＵＴ３よ
り出力における反応性をはやくすることができるという
効果がある。また、本発明はオシレータを兼用するの
で、回路面積が小さくなり、スタンバイ状態での消費電
力も小さく抑制できるという効果がある。
積回路は、外部入力を供給されるＮチャンネルトランジ
スタのゲートレベルをＶｃｃ＋２ＶＴＮレベルにブース
トアップすることにより、節点（Ｎ５）における追従性
を早めることができるので、ＯＵＴ１の方がＯＵＴ３よ
り出力における反応性をはやくすることができるという
効果がある。また、本発明はオシレータを兼用するの
で、回路面積が小さくなり、スタンバイ状態での消費電
力も小さく抑制できるという効果がある。
【図１】本発明の第１の実施例を示す半導体集積回路の
構成図である。
構成図である。
【図２】図１におけるＮ１〜Ｎ３点の電位特性図であ
る。
る。
【図３】図１における入出力電位の特性図である。
【図４】本発明の第２の実施例を示す半導体集積回路の
構成図である。
構成図である。
【図５】従来の一例を示す半導体集積回路における入力
初段回路の構成図である。
初段回路の構成図である。
【図６】図５における入出力電位特性図である。
１ オシレータ ２ 基板電位発生回路 ３ チャージポンプ回路 ４ 節点過電位防止回路 ＱＰ１ Ｐチャンネル型トランジスタ ＱＮ１〜ＱＮ６ Ｎチャンネル型トランジスタ Ｎ１〜Ｎ５ 節点 Ｃ１ 容量素子 ＩＮ 入力端子 ＯＵＴ１，ＯＵＴ２ 出力端子
Claims (2)
- 【請求項１】 入力信号をソースに入力される第１のＮ
チャンネルトランジスタと、電源およびＧＮＤ間に直列
接続されたＰチャンネルトランジスタおよび第２のＮチ
ャンネルトランジスタからなる入力初段回路とを設け、
前記第２のＮチャンネルトランジスタのゲートには前記
第１のＮチャンネルトランジスタのドレインを接続する
とともに、前記Ｐチャンネルトランジスタのゲートに
は、入力端子を直接接続するか、もしくは前記第１のＮ
チャンネルトランジスタのドレインを接続し、前記Ｐチ
ャンネルトランジスタおよび前記第２のＮチャンネルト
ランジスタの接続点を出力端子とする半導体集積回路に
おいて、基板電位発生回路用オシレータの出力を電源電
位以上にチャージアップし、その出力をブースト節点と
しての前記第１のＮチャンネルトランジスタのゲートに
供給するチャージポンプ回路と、前記電源および前記ブ
ースト節点間に接続して前記ブースト節点の過電位を防
止する節点過電位防止回路とを有し、前記ブースト節点
の電位を前記電源電位よりも高い所定の電位に設定する
ことにより、前記入力信号の変化に対する前記第２のＮ
チャンネルトランジスタのゲートレベルの立ち上がりの
追従性を早くすることを特徴とする半導体集積回路。 - 【請求項２】 前記チャージポンプ回路は、前記基板電
位発生回路用オシレータの出力に一端が接続されたコン
デンサと、前記電源および前記第１のＮチャンネルトラ
ンジスタのゲート間に直列に接続され且つゲート，ドレ
イン間を短絡される第３および第４のＮチャンネルトラ
ンジスタとを備えるとともに、前記コンデンサの他端を
前記第４のＮチャンネルトランジスタのゲート接続して
構成され、また前記節点過電位防止回路は、前記電源お
よび前記第１のＮチャンネルトランジスタのゲート間に
直列に接続され且つゲート，ソース間を短絡される第５
および第６のＮチャンネルトランジスタとからなる請求
項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297523A JP2817550B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297523A JP2817550B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152369A JPH06152369A (ja) | 1994-05-31 |
| JP2817550B2 true JP2817550B2 (ja) | 1998-10-30 |
Family
ID=17847631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297523A Expired - Lifetime JP2817550B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817550B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
-
1992
- 1992-11-09 JP JP4297523A patent/JP2817550B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06152369A (ja) | 1994-05-31 |
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