KR100287876B1 - 지연회로 - Google Patents

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    • H03K2005/00195—Layout of the delay element using FET's

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Abstract

전압입력단(Input)의 노이즈에 의한 영향을 줄일 수 있는 지연회로를 제공하기 위한 것으로써, 전원전압단과 출력노드 사이에 형성되고 입련단의 신호를 받아 동작하는 제 1 피모스트랜지스터, 상기 출력노드와 제 1 노드 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 1 앤모스트랜지스터, 상기 제 1 노드와 제 2 노드 사이에 형성되어 상기 제 1 앤모스트랜지스터의 입력레벨을 결정하기 위한 저항, 상기 제 2 노드와 접지전압단의 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 2 앤모스트랜지스터, 상기 전원전압단과 상기 제 1 노드 사이에 형성되고 상기 출력노드의 전압을 인가받아 상기 제 1 앤모스트랜지스터의 턴온전압을 높이기 위한 제 3 앤모스트랜지스터, 상기 출력노드와 출력전압단 사이에 병렬연결된 앤모스캐패시터를 포함하여 구성됨을 특징으로 한다.

Description

지연회로
본 발명은 지연회로에 대한 것으로, 특히 입력 노이즈에 덜 민감한 지연회로에 관한 것이다.
첨부 도면을 참조하여 종래 지연회로에 대하여 설명하면 다음과 같다.
도 1은 종래 지연회로를 나타낸 회로도이다.
종래 지연회로는 도 1에 도시한 바와 같이 전원전압단(Vcc)과 접지전압단(Vss)의 사이에 피모스트랜지스터(PM)와 저항(R)과 앤모스트랜지스터(NM)가 순차적으로 배열되어 있다. 그리고 상기 피모스트랜지스터(PM)와 저항(R)사이의 노드(N)에 전압출력단(Output)이 연결되어있다. 그리고 상기 피모스트랜지스터(PM)와 앤모스트랜지스터(NM)의 게이트는 전압입력단(Input)을 통해 공통연결된다. 그리고 상기 피모스트랜지스터(PM)와 저항(R)사이의 노드(N)와 상기 전압출력단(Output)의 사이에 앤모스캐패시터(NMC)가 병렬연결되어 있다.
상기와 같은 구성을 갖는 종래 지연회로의 동작에 대하여 설명하면 다음과 같다.
먼저 Input으로 로우(Low)레벨의 전압이 가해지면 피모스트랜지스터(PM)가 턴온되어 노드(N)에는 Vcc레벨의 전압이 걸리고, 따라서 Output으로 Vcc레벨 즉, 하이(High)레벨의 전압이 출력된다. 이때 앤모스트랜지스터(NM)는 턴오프된 상태이다.
다음에 Input으로 앤모스트랜지스터(NM)의 문턱전압보다 큰 전압이 가해지면 Output은 저항(R)과 앤모스캐패시터(NMC)의 캐패시턴스에 의해 결정되는 RC지연시간을 가지면서 Vcc레벨에서 Vss레벨로 떨어지게 된다.
상기와 같이 종래 지연회로는 다음과 같은 문제가 있다.
입력레벨이 노이즈에 의해서 앤모스 트랜지스터의 문턱전압 레벨 근처에서 변화하면 출력전압도 변화하게 되므로 출력레벨의 정확한 지연시간을 맞추기가 어렵다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 전압입력단(Input)의 노이즈에 의한 영향을 줄일 수 있는 지연회로를 제공하는 데 그 목적이 있다.
도 1은 종래 지연회로를 나타낸 회로도
도 2는 본 발명 제 1 실시예에 따른 지연회로를 나타낸 회로도
도 3은 본 발명 제 2 실시예에 따른 지연회로를 나타낸 회로도
상기와 같은 목적을 달성하기 위한 본 발명 지연회로는 전원전압단과 출력노드 사이에 형성되고 입련단의 신호를 받아 동작하는 제 1 피모스트랜지스터, 상기 출력노드와 제 1 노드 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 1 앤모스트랜지스터, 상기 제 1 노드와 제 2 노드 사이에 형성되어 상기 제 1 앤모스트랜지스터의 입력레벨을 결정하기 위한 저항, 상기 제 2 노드와 접지전압단의 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 2 앤모스트랜지스터, 상기 전원전압단과 상기 제 1 노드 사이에 형성되고 상기 출력노드의 전압을 인가받아 상기 제 1 앤모스트랜지스터의 턴온전압을 높이기 위한 제 3 앤모스트랜지스터, 상기 출력노드와 출력전압단 사이에 병렬연결된 앤모스캐패시터를 포함하여 구성됨을 특징으로 한다.
첨부 도면을 참조하여 본 발명 지연회로에 대하여 설명하면 다음과 같다.
도 2는 본 발명 제 1 실시예에 따른 지연회로를 나타낸 회로도이고, 도 3은 본 발명 제 2 실시예에 따른 지연회로를 나타낸 회로도이다.
본 발명 제 1 실시예에 따른 지연회로는 입력전압단의 입력레벨이 로우(Low)에서 하이(High)로 입력될 때의 출력레벨이 지연되는 회로를 나타낸 것이고, 본 발명 제 2 실시예에 따른 지연회로는 입력레벨이 하이(High)에서 로우(Low)로 입력될 때의 출력레벨이 지연되는 회로를 나타낸 것이다.
본 발명 제 1 실시예에 따른 지연회로는 도 2에 도시한 바와 같이 전원전압단(Vcc)과 접지전압단(Vss)의 사이에 제 1 피모스트랜지스터(PM1)와 제 1 앤모스트랜지스터(NM1)와 제 1 저항(R1)과 제 2 앤모스트랜지스터(NM2)가 순차적으로 연결되어 있다. 그리고 제 1 피모스트랜지스터(PM1)와 제 1, 제 2 앤모스트랜지스터(NM1,NM2)의 게이트단은 전압입력단(Input)과 공통연결되어 있다. 그리고 NM1과 R1사이에 제 1 노드(N1)가 위치하고, R1과 NM2 사이에 제 2 노드(N2)가 위치하며, PM1과 NM1의 사이의 제 3 노드(N3)가 위치하고, N3에 전압출력단(Output)이 연결되어 있다.
그리고 상기 제 3 노드(N3)의 신호를 받아서 동작하며 N1과 전원전압단(Vcc)의 사이에 제 3 앤모스트랜지스터(NM3)가 형성되어있다.
그리고 N3와 전압출력단(Output)의 사이에 앤모스캐패시터(NMC)가 병렬연결되어 있다.
그리고 상기와 같은 구성을 갖는 본 발명 제 1 실시예의 동작을 설명하면 다음과 같다.
전압입력단(Input)으로 Vss(로우(Low))레벨이 입력되면 제 1 피모스트랜지스터(PM1)는 턴온되어 출력전압단으로 Vcc(하이(high))레벨이 출력된다. 그리고 제 3 앤모스트랜지스터(NM3)는 턴온되므로 제 1 노드(N1)와 제 2 노드(N2)의 전압(V(N1),V(N2))은 Vcc-Vth(NM3)이다. 이때 제 1, 제 2 앤모스트랜지스터(NM1,NM2)는 턴오프되어 있다.
다음에 전압입력단(Input)의 입력전압이 증가하여 제 2 앤모스트랜지스터(NM2)의 전압보다 커지면 제 2 노드의 전압(V(N2))은 Vss레벨로 떨어지고, 제 1 노드(N1)의 전압(V(N1))은제 1 저항(R1)과 제 2 앤모스트랜지스터(NM2)의 턴온저항에 의해 전압레벨이 결정되어 진다.
그리고 전압입력단(Input)의 입력레벨이 증가하여 V(N1)+Vth(NM1)보다 커지면 전압출력단(Output)으로의 출력레벨은앤모스캐패시터(NMC)와 제 1 저항(R1)에 의해 결정되는 지연시간을가지면서 Vss레벨로 떨어지게 된다.
다시말해서 입력레벨이 V(N1)+Vth(NM1)보다 커지기 전에는 출력레벨의 변화가 생기지 않는다. 따라서 입력 노이즈에 대한 출력레벨의 변화가 종래보다 적다.
다음에 본 발명 제 2 실시예에 따른 지연회로는 도 3에 도시한 바와 같이 전원전압단(Vcc)과 접지전압단(Vss)의 사이에 제 2 피모스트랜지스터(PM2)와 제 2 저항(R2)과 제 3 피모스트랜지스터(PM3)와 제 4 앤모스트랜지스터(NM4)가 순차적으로 연결되어 있다. 그리고 제 2, 제 3 피모스트랜지스터(PM2,PM3)와 제 4 앤모스트랜지스터(NM4)의 게이트단은 전압입력단(Input)과 공통 연결되어 있다. 그리고 R2와 PM3의 사이에 제 5 노드(N5)가 위치하며, PM3와 NM4 사이에 제 4 노드(N4)가 위치하고, N4에 전압출력단(Output)이 연결되어 있다.
그리고 제 4 노드(N4)의 신호를 받아서 동작하며 제 5 노드(N5)와 접지전압단(Vss)의 사이에 제 4 피모스트랜지스터(PM4)가 형성되어 있다. 그리고 N4와 출력전압단(Output)의 사이에 피모스캐패시터(PMC)가 병렬연결되어 있다.
상기와 같이 구성된 본 발명 제 2 실시예의 동작에 대하여 설명하면 다음과 같다.
먼저 Input이 Vcc(하이(High))레벨이 되면 NM4가 턴온되어 N4를 통하여 출력전압단으로 Vss레벨의 전압이 출력된다. 이때 PM4는 턴온되어 N5의 전압은 이다.
그리고 Input이 감소하여 PM2을 턴온시킬 만큼 작아지면 N6는 Vcc레벨로 올라가고 N5는 PM2의 턴온저항과 제 2 저항(R2)에 의해서 레벨이 결정된다.
그리고 Input 레벨이 감소하여 보다 작아지면 출력전압은 제 2 저항(R3)와 피모스캐패시턴스(PMC)에 의해 결정되는 지연시간을 가지면서 Vcc레벨로 올라간다.
다시 말해서 입력레벨이 보다 작아지기 전에는 출력레벨의 변화가 없다.
상기와 같은 본 발명 지연회로는 다음과 같은 효과가 있다.
첫째, 입력레벨의 노이즈에 대한 출력레벨의 변화가 종래의 지연회로에 비해서 적다.
둘째, RC지연시간을 결정하는 저항을 출력레벨을 변화시킬 수 있는 입력레벨을 결정하는데도 사용하므로써 같은 지연시간을 구성할 때 기존에 비해 더 작은 저항과 캐패시턴스로 구현가능하다. 따라서 회로의 설계면적을 적게할 수 있다.

Claims (2)

  1. 전원전압단과 출력노드 사이에 형성되고 입련단의 신호를 받아 동작하는 제 1 피모스트랜지스터,
    상기 출력노드와 제 1 노드 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 1 앤모스트랜지스터,
    상기 제 1 노드와 제 2 노드 사이에 형성되어 상기 제 1 앤모스트랜지스터의 입력레벨을 결정하기 위한 저항,
    상기 제 2 노드와 접지전압단의 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 2 앤모스트랜지스터,
    상기 전원전압단과 상기 제 1 노드 사이에 형성되고 상기 출력노드의 전압을 인가받아 상기 제 1 앤모스트랜지스터의 턴온전압을 높이기 위한 제 3 앤모스트랜지스터,
    상기 출력노드와 출력전압단 사이에 병렬연결된 앤모스캐패시터를 포함하여 구성됨을 특징으로 하는 지연회로.
  2. 접지전압단과 출력노드 사이에 형성된 제 4 앤모스트랜지스터,
    상기 출력노드와 제 3 노드 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 2 피모스트랜지스터,
    상기 제 3 노드와 제 4 노드 사이에 형성되고 상기 제 2 피모스트랜지스터의 입력레벨을 결정하기 위한 저항,
    상기 제 4 노드와 전원전압단의 사이에 형성되고 상기 입력단의 신호를 받아 동작하는 제 3 피모스트랜지스터,
    상기 접지전압단과 상기 제 3 노드 사이에 형성되고 상기 출력노드의 전압을 인가받아 상기 제 2 앤모스트랜지스터의 턴온전압을 낮춰주기 위한 제 4 피모스트랜지스터,
    상기 출력노드와 출력전압단 사이에 병렬연결된 피모스캐패시터를 포함하여 구성됨을 특징으로 하는 지연회로.
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