JP2001229676A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JP2001229676A JP2001229676A JP2001004181A JP2001004181A JP2001229676A JP 2001229676 A JP2001229676 A JP 2001229676A JP 2001004181 A JP2001004181 A JP 2001004181A JP 2001004181 A JP2001004181 A JP 2001004181A JP 2001229676 A JP2001229676 A JP 2001229676A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current source
- connection terminal
- input
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
Abstract
(57)【要約】
【課題】 差動増幅器１は２つの入力トランジスタＴ
１，Ｔ２、負荷エレメント２、ＮチャネルＭＯＳトラン
ジスタＴ３を有している電流源３を有し、該トランジス
タの被制御区間は入力トランジスタ、電流源給電接続端
子３１に接続され、制御接続端子Ｇは基準電位ＧＮＤに
対して正である電位Ｖ３の接続端子に接続されている集
積回路を、ＭＯＳトランジスタの選定および安定した給
電電圧に関して改良されるようにする。 【解決手段】 集積回路は集積されたダイナミックメモ
リの回路装置に含まれており、電流源の給電接続端子は
集積されたダイナミックメモリのアレイパネルトランジ
スタを遮断するための電圧源４に接続されており、該電
圧源は基準電位に対して負の電位Ｖ２を有している。
１，Ｔ２、負荷エレメント２、ＮチャネルＭＯＳトラン
ジスタＴ３を有している電流源３を有し、該トランジス
タの被制御区間は入力トランジスタ、電流源給電接続端
子３１に接続され、制御接続端子Ｇは基準電位ＧＮＤに
対して正である電位Ｖ３の接続端子に接続されている集
積回路を、ＭＯＳトランジスタの選定および安定した給
電電圧に関して改良されるようにする。 【解決手段】 集積回路は集積されたダイナミックメモ
リの回路装置に含まれており、電流源の給電接続端子は
集積されたダイナミックメモリのアレイパネルトランジ
スタを遮断するための電圧源４に接続されており、該電
圧源は基準電位に対して負の電位Ｖ２を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、基準電位に接続さ
れている差動増幅器を有する集積回路であって、該差動
増幅器は、２つの入力トランジスタと、負荷エレメント
と、電流源とを有しており、入力トランジスタは、負荷
エレメントと電流源との間に並列に接続されており、電
流源はＮチャネルＭＯＳトランジスタを有しており、該
トランジスタの被制御区間は入力トランジスタと、電流
源の給電接続端子とに接続されており、トランジスタの
制御接続端子は基準電位に対して正である電位に対する
接続端子に接続されている形式の集積回路に関する。
れている差動増幅器を有する集積回路であって、該差動
増幅器は、２つの入力トランジスタと、負荷エレメント
と、電流源とを有しており、入力トランジスタは、負荷
エレメントと電流源との間に並列に接続されており、電
流源はＮチャネルＭＯＳトランジスタを有しており、該
トランジスタの被制御区間は入力トランジスタと、電流
源の給電接続端子とに接続されており、トランジスタの
制御接続端子は基準電位に対して正である電位に対する
接続端子に接続されている形式の集積回路に関する。
【０００２】
【従来の技術】集積回路において、差動増幅器は大抵、
種々様々な用途において使用される。半導体メモリの殊
に最新の世代は最新のテクノロジーの結果として比較的
低い内部給電電圧を有している。この形式の集積回路に
おいて、差動増幅器は殊に、インプット・レシーバとも
称される入力信号増幅器としての作動のために使用され
る。というのは、これらは、内部給電電圧が比較的低い
場合にも規定通り動作するからである。
種々様々な用途において使用される。半導体メモリの殊
に最新の世代は最新のテクノロジーの結果として比較的
低い内部給電電圧を有している。この形式の集積回路に
おいて、差動増幅器は殊に、インプット・レシーバとも
称される入力信号増幅器としての作動のために使用され
る。というのは、これらは、内部給電電圧が比較的低い
場合にも規定通り動作するからである。
【０００３】インプット・レシーバの機能は一般に、可
変の入力信号を検出しかつ場合に応じて増幅することに
ある。これに関して差動増幅器は、インバータが高い入
力抵抗を有しているのと類似した形式の基本構成を有し
ている。差動増幅器はとりわけ、いわゆるＳＳＴＬ（St
ub-Serial-Terminated-Logic）インタフェースを有して
いる比較的最新の用途、殊に比較的最新のＤＲＡＭ世代
において使用される。そこでは差動増幅器はとりわけ、
いわゆるハイスピード・レシーバとして使用される。
変の入力信号を検出しかつ場合に応じて増幅することに
ある。これに関して差動増幅器は、インバータが高い入
力抵抗を有しているのと類似した形式の基本構成を有し
ている。差動増幅器はとりわけ、いわゆるＳＳＴＬ（St
ub-Serial-Terminated-Logic）インタフェースを有して
いる比較的最新の用途、殊に比較的最新のＤＲＡＭ世代
において使用される。そこでは差動増幅器はとりわけ、
いわゆるハイスピード・レシーバとして使用される。
【０００４】差動増幅器の種々の形式の構成は基本的
に、公知の形式の同じ基本回路を有している。これは２
つの入力トランジスタ、１つの電流源および能動または
受動負荷を含んでいる。入力トランジスタに加わる入力
信号の電位差が、差動増幅器の出力側における電位の変
化を引き起こす。入力トランジスタは通例、ＮＭＯＳ技
術において実現されている。
に、公知の形式の同じ基本回路を有している。これは２
つの入力トランジスタ、１つの電流源および能動または
受動負荷を含んでいる。入力トランジスタに加わる入力
信号の電位差が、差動増幅器の出力側における電位の変
化を引き起こす。入力トランジスタは通例、ＮＭＯＳ技
術において実現されている。
【０００５】差動増幅器の電流源は、２つの入力トラン
ジスタを流れる電流全体が常に一定にとどまるように作
用するものである。電流源として、一般に、Ｎチャネル
のＮＭＯＳトランジスタが使用され、そのドレイン−ソ
ース区間は入力トランジスタおよび電流源の給電接続端
子に接続されている。差動増幅器の電流源はとりわけ、
定電流源の作用をするので、電流源のトランジスタはそ
の飽和領域において作動することができる。２つの入力
トランジスタの一方における入力信号の出力制御領域が
著しく制限されることがないように、ドレイン−ソース
区間で降下する、トランジスタの電圧は、できるだけ低
く抑えられるようにすべきである。
ジスタを流れる電流全体が常に一定にとどまるように作
用するものである。電流源として、一般に、Ｎチャネル
のＮＭＯＳトランジスタが使用され、そのドレイン−ソ
ース区間は入力トランジスタおよび電流源の給電接続端
子に接続されている。差動増幅器の電流源はとりわけ、
定電流源の作用をするので、電流源のトランジスタはそ
の飽和領域において作動することができる。２つの入力
トランジスタの一方における入力信号の出力制御領域が
著しく制限されることがないように、ドレイン−ソース
区間で降下する、トランジスタの電圧は、できるだけ低
く抑えられるようにすべきである。
【０００６】トランジスタを飽和領域で作動することが
できるようにするために、周知のように、電圧に対する
次の条件 ＶＤＳ≧ＶＧＳ−ＶＴＨ が充足されなければならない。ここで“Ｄ”はドレイ
ン、“Ｓ”はソースおよび“Ｇ”はゲートを表してい
る。これまでの用途において、電流源の給電接続端子は
大抵、集積回路の基準電位に対する接続端子に接続され
ている。既述のように、ＶＤＳは比較的小さいので、Ｖ
ＧＳは、この電圧がターンオン電圧ＶＴＨよりさほど大
きくないように選択される。これにより、殊に、電流源
を流れる電流が前以て決められておりかつゲート−ソー
ス電圧が比較的小さい場合、トランジスタの幅対長さ比
を比較的大きく選択しなければならないという問題が生
じる。更に、ドレイン−ソース電圧は常に、集積回路の
基準電圧より大きいので、入力トランジスタにおける入
力信号領域はいずれの場合にも制限されている。電流源
のトランジスタはそのターンオン電圧の近傍で作動され
るので、ゲート−ソース電圧は注意深く選択されなけれ
ばならない。ゲート−ソース電圧が例えばあまりに小さ
く選択されると、差動増幅器回路は殊に、入力信号およ
び給電電圧（「ノイズ」）の電位変動の影響を受けやす
い。
できるようにするために、周知のように、電圧に対する
次の条件 ＶＤＳ≧ＶＧＳ−ＶＴＨ が充足されなければならない。ここで“Ｄ”はドレイ
ン、“Ｓ”はソースおよび“Ｇ”はゲートを表してい
る。これまでの用途において、電流源の給電接続端子は
大抵、集積回路の基準電位に対する接続端子に接続され
ている。既述のように、ＶＤＳは比較的小さいので、Ｖ
ＧＳは、この電圧がターンオン電圧ＶＴＨよりさほど大
きくないように選択される。これにより、殊に、電流源
を流れる電流が前以て決められておりかつゲート−ソー
ス電圧が比較的小さい場合、トランジスタの幅対長さ比
を比較的大きく選択しなければならないという問題が生
じる。更に、ドレイン−ソース電圧は常に、集積回路の
基準電圧より大きいので、入力トランジスタにおける入
力信号領域はいずれの場合にも制限されている。電流源
のトランジスタはそのターンオン電圧の近傍で作動され
るので、ゲート−ソース電圧は注意深く選択されなけれ
ばならない。ゲート−ソース電圧が例えばあまりに小さ
く選択されると、差動増幅器回路は殊に、入力信号およ
び給電電圧（「ノイズ」）の電位変動の影響を受けやす
い。
【０００７】Tietze, Schenk：Halbleiter-Schaltungst
echnik, 11. Auflage（版）, Berlin u.a,：Springer,
1999, Seiten（頁） 361, 362, 40, 402, 419 には、差
動増幅器の種々の基本回路が記載されている。これらは
それぞれ、２つの入力トランジスタ、１つの負荷エレメ
ントおよび１つの電流源を有しており、その際入力トラ
ンジスタは負荷エレメントと電流源との間に並列に接続
されている。更に、差動増幅器に対する電流源として使
用することができる、トランジスタを備えたカレントミ
ラーが記載されている。ここに記載の差動増幅器は正お
よび負の給電電圧によって作動することができる。
echnik, 11. Auflage（版）, Berlin u.a,：Springer,
1999, Seiten（頁） 361, 362, 40, 402, 419 には、差
動増幅器の種々の基本回路が記載されている。これらは
それぞれ、２つの入力トランジスタ、１つの負荷エレメ
ントおよび１つの電流源を有しており、その際入力トラ
ンジスタは負荷エレメントと電流源との間に並列に接続
されている。更に、差動増幅器に対する電流源として使
用することができる、トランジスタを備えたカレントミ
ラーが記載されている。ここに記載の差動増幅器は正お
よび負の給電電圧によって作動することができる。
【０００８】
【発明が解決しようとする課題】本発明の課題は、説明
した基本回路から出発して、電流源のＮチャネルＭＯＳ
トランジスタの設計仕様および差動増幅器の作動に関す
る上述した欠点が生じずかつＤＲＡＭメモリ回路への使
用の際に比較的安定した給電電圧を使用することができ
るようにした、差動増幅器を有する集積回路を提供する
ことである。
した基本回路から出発して、電流源のＮチャネルＭＯＳ
トランジスタの設計仕様および差動増幅器の作動に関す
る上述した欠点が生じずかつＤＲＡＭメモリ回路への使
用の際に比較的安定した給電電圧を使用することができ
るようにした、差動増幅器を有する集積回路を提供する
ことである。
【０００９】
【課題を解決するための手段】この課題は、基準電位に
接続されている差動増幅器を有する集積回路であって、
該差動増幅器は、２つの入力トランジスタと、負荷エレ
メントと、電流源とを有しており、入力トランジスタ
は、負荷エレメントと電流源との間に並列に接続されて
おり、電流源はＮチャネルＭＯＳトランジスタを有して
おり、該トランジスタの被制御区間は入力トランジスタ
と、電流源の給電接続端子とに接続されており、トラン
ジスタの制御接続端子は基準電位に対して正である電位
に対する接続端子に接続されている形式の集積回路にお
いて、集積回路は集積されたダイナミックメモリの回路
装置に含まれておりかつ電流源の給電接続端子は集積さ
れたダイナミックメモリのアレイパネルトランジスタを
遮断するための電圧源に接続されており、該電圧源は基
準電位に対して負の電位を有している集積回路によって
解決される。
接続されている差動増幅器を有する集積回路であって、
該差動増幅器は、２つの入力トランジスタと、負荷エレ
メントと、電流源とを有しており、入力トランジスタ
は、負荷エレメントと電流源との間に並列に接続されて
おり、電流源はＮチャネルＭＯＳトランジスタを有して
おり、該トランジスタの被制御区間は入力トランジスタ
と、電流源の給電接続端子とに接続されており、トラン
ジスタの制御接続端子は基準電位に対して正である電位
に対する接続端子に接続されている形式の集積回路にお
いて、集積回路は集積されたダイナミックメモリの回路
装置に含まれておりかつ電流源の給電接続端子は集積さ
れたダイナミックメモリのアレイパネルトランジスタを
遮断するための電圧源に接続されており、該電圧源は基
準電位に対して負の電位を有している集積回路によって
解決される。
【００１０】
【発明の実施の形態および発明の効果】有利な実施形態
および発展形態は従属請求項に記載されている。
および発展形態は従属請求項に記載されている。
【００１１】すなわち、電流源のトランジスタのソース
接続端子は、基準電位に対して負の電位に接続されてい
る。これにより、給電電位および入力および制御信号の
電位がその他の点で変化しないとすれば、ゲート−ソー
ス電圧が拡大されることになる。これにより、電流源を
流れる電流が決まっているとすれば、トランジスタの幅
対長さ比を比較的小さく抑えることができる。トランジ
スタは更にもはやそのターンオン電圧の比較的近傍で作
動されないので、「ノイズ」に対する感度が低減される
ことになる。
接続端子は、基準電位に対して負の電位に接続されてい
る。これにより、給電電位および入力および制御信号の
電位がその他の点で変化しないとすれば、ゲート−ソー
ス電圧が拡大されることになる。これにより、電流源を
流れる電流が決まっているとすれば、トランジスタの幅
対長さ比を比較的小さく抑えることができる。トランジ
スタは更にもはやそのターンオン電圧の比較的近傍で作
動されないので、「ノイズ」に対する感度が低減される
ことになる。
【００１２】本発明の集積回路は、集積されたダイナミ
ックメモリ（ＤＲＡＭ）の回路装置に使用可能である。
今日のＤＲＡＭ回路において、時々、アレイパネルトラ
ンジスタを遮断するために、基準電位に対して負である
電位が必要とされる。このいわゆる「負のワード線低電
圧」（＝Negative Wordline Low Voltage, Ｖｎｖｌ）
は一般に、高度に安定した負の電圧として半導体チップ
上に形成されなければならない。この有利な特性は殊
に、電流源の給電接続端子を集積メモリのアレイパネル
トランジスタの遮断のための電圧源に接続することによ
って、差動増幅器に対しても利用可能である。
ックメモリ（ＤＲＡＭ）の回路装置に使用可能である。
今日のＤＲＡＭ回路において、時々、アレイパネルトラ
ンジスタを遮断するために、基準電位に対して負である
電位が必要とされる。このいわゆる「負のワード線低電
圧」（＝Negative Wordline Low Voltage, Ｖｎｖｌ）
は一般に、高度に安定した負の電圧として半導体チップ
上に形成されなければならない。この有利な特性は殊
に、電流源の給電接続端子を集積メモリのアレイパネル
トランジスタの遮断のための電圧源に接続することによ
って、差動増幅器に対しても利用可能である。
【００１３】本発明の差動増幅器の有利な特性は殊に、
集積回路のインプット・レシーバの回路装置に使用可能
である。このために、入力トランジスタの１つのゲート
接続端子はインプット・レシーバの入力信号に対する接
続端子に接続されている。
集積回路のインプット・レシーバの回路装置に使用可能
である。このために、入力トランジスタの１つのゲート
接続端子はインプット・レシーバの入力信号に対する接
続端子に接続されている。
【００１４】
【実施例】次に本発明を図示の実施例につき図面を用い
て詳細に説明する。
て詳細に説明する。
【００１５】図１には、差動増幅器１の基本回路が示さ
れている。差動増幅器は入力トランジスタＴ１およびＴ
２並びに電流源３および負荷エレメント２を有してい
る。差動増幅器１は負荷エレメント２が内部給電電位Ｖ
１に節ｚくされておりかつ電流源３が集積回路の基準電
位ＧＮＤに接続されている。差動増幅器１の入力信号１
０は入力トランジスタＴ１のゲート接続端子１１に接続
されている。入力トランジスタＴ２のゲート接続端子に
は例えば基準電位２０が印加されるようになっている。
入力トランジスタＴ１およびＴ２は、負荷エレメント２
と電流源３との間に並列に接続されている。
れている。差動増幅器は入力トランジスタＴ１およびＴ
２並びに電流源３および負荷エレメント２を有してい
る。差動増幅器１は負荷エレメント２が内部給電電位Ｖ
１に節ｚくされておりかつ電流源３が集積回路の基準電
位ＧＮＤに接続されている。差動増幅器１の入力信号１
０は入力トランジスタＴ１のゲート接続端子１１に接続
されている。入力トランジスタＴ２のゲート接続端子に
は例えば基準電位２０が印加されるようになっている。
入力トランジスタＴ１およびＴ２は、負荷エレメント２
と電流源３との間に並列に接続されている。
【００１６】電流源３はＮＭＯＳ形のトランジスタＴ３
を有している。このトランジスタのドレイン−ソース間
は入力トランジスタＴ１ないしＴ２および電流源３の給
電接続端子３１に接続されている。トランジスタＴ３の
制御接続端子Ｇは、基準電位ＧＮＤに対して正の電位Ｖ
３に対する接続端子に接続されている。電流源３の給電
接続端子３１は基準電位ＧＮＤに対する接続端子に接続
されている。
を有している。このトランジスタのドレイン−ソース間
は入力トランジスタＴ１ないしＴ２および電流源３の給
電接続端子３１に接続されている。トランジスタＴ３の
制御接続端子Ｇは、基準電位ＧＮＤに対して正の電位Ｖ
３に対する接続端子に接続されている。電流源３の給電
接続端子３１は基準電位ＧＮＤに対する接続端子に接続
されている。
【００１７】図２には、図１の差動増幅器に基本構成に
おいて相応している差動増幅器１が示されている。図１
の差動増幅器とは異なって、電流源３の給電接続端子３
１は、基準電位ＧＮＤに対して負である電位Ｖ２に対す
る接続端子に接続されている。電位Ｖ２およびＧＮＤは
例えばＶ２＝−０．５ＶないしＧＮＤ＝０Ｖである。電
圧ＶＧＳは図１に比べて大きいので、電流源３に規定の
電流Ｉが流れると、図１に比べてトランジスタＴ３の一
層小さな幅対長さ比が生じる。更にトランジスタＴ３が
図１に比べて、もはや、そのターン電圧ＶＴＨ近傍で作
動されない。従って電位変動に対する感度は図２の回路
では図１の回路に比べて低減されている。
おいて相応している差動増幅器１が示されている。図１
の差動増幅器とは異なって、電流源３の給電接続端子３
１は、基準電位ＧＮＤに対して負である電位Ｖ２に対す
る接続端子に接続されている。電位Ｖ２およびＧＮＤは
例えばＶ２＝−０．５ＶないしＧＮＤ＝０Ｖである。電
圧ＶＧＳは図１に比べて大きいので、電流源３に規定の
電流Ｉが流れると、図１に比べてトランジスタＴ３の一
層小さな幅対長さ比が生じる。更にトランジスタＴ３が
図１に比べて、もはや、そのターン電圧ＶＴＨ近傍で作
動されない。従って電位変動に対する感度は図２の回路
では図１の回路に比べて低減されている。
【００１８】電流源３の給電接続端子３１は、集積され
たダイナミックメモリのアレイパネルトランジスタの遮
断のための電圧源４に接続されている。
たダイナミックメモリのアレイパネルトランジスタの遮
断のための電圧源４に接続されている。
【図面の簡単な説明】
【図１】差動増幅器の基本回路図である。
【図２】差動増幅器の本発明の回路装置の略図である。
１ 差動増幅器、 ２ 負荷エレメント、 ３ 電流
源、 ４ アレイパネルトランジスタを遮断するための
電圧源、 １０ 入力信号、 ３１ 給電接続端子、
Ｔ１，Ｔ２ 入力トランジスタ、 Ｔ３ ＮチャネルＭ
ＯＳトランジスタ、 Ｖ２ 基準電圧に対して負の電位
源、 ４ アレイパネルトランジスタを遮断するための
電圧源、 １０ 入力信号、 ３１ 給電接続端子、
Ｔ１，Ｔ２ 入力トランジスタ、 Ｔ３ ＮチャネルＭ
ＯＳトランジスタ、 Ｖ２ 基準電圧に対して負の電位
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トアイ−タイ ル ドイツ連邦共和国 ミュンヘン オットー ブルンナーシュトラーセ 43
Claims (2)
- 【請求項１】 基準電位（ＧＮＤ）に接続されている差
動増幅器を有する集積回路であって、該差動増幅器
（１）は、２つの入力トランジスタ（Ｔ１，Ｔ２）と、
負荷エレメント（２）と、電流源（３）とを有してお
り、入力トランジスタ（Ｔ１，Ｔ２）は、負荷エレメン
ト（２）と電流源（３）との間に並列に接続されてお
り、電流源（３）はＮチャネルＭＯＳトランジスタ（Ｔ
３）を有しており、該トランジスタの被制御区間は入力
トランジスタ（Ｔ１，Ｔ２）と、電流源（３）の給電接
続端子（３１）とに接続されており、トランジスタ（Ｔ
３）の制御接続端子（Ｇ）は基準電位（ＧＮＤ）に対し
て正である電位（Ｖ３）に対する接続端子に接続されて
いる形式の集積回路において、集積回路は集積されたダ
イナミックメモリの回路装置に含まれておりかつ電流源
（３）の給電接続端子（３１）は集積されたダイナミッ
クメモリのアレイパネルトランジスタを遮断するための
電圧源（４）に接続されており、該電圧源は基準電位
（ＧＮＤ）に対して負の電位（Ｖ２）を有していること
を特徴とする集積回路。 - 【請求項２】 差動増幅器（１）は集積回路のインプッ
ト・レシーバの回路装置に含まれておりかつ入力トラン
ジスタ（Ｔ１，Ｔ２）の１つのゲート接続端子（１１）
はインプット・レシーバの入力信号（１０）に対する接
続端子に接続されている請求項１記載の集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10001371.6 | 2000-01-14 | ||
| DE10001371A DE10001371B4 (de) | 2000-01-14 | 2000-01-14 | Integrierte Schaltung mit einem Differenzverstärker |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001229676A true JP2001229676A (ja) | 2001-08-24 |
Family
ID=7627537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001004181A Withdrawn JP2001229676A (ja) | 2000-01-14 | 2001-01-11 | 集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6477099B2 (ja) |
| JP (1) | JP2001229676A (ja) |
| KR (1) | KR100744229B1 (ja) |
| DE (1) | DE10001371B4 (ja) |
| TW (1) | TW573395B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100541811B1 (ko) * | 2003-07-05 | 2006-01-11 | 삼성전자주식회사 | 반도체 메모리장치의 컬럼 디코더회로 |
| KR100745989B1 (ko) | 2005-09-26 | 2007-08-06 | 삼성전자주식회사 | 차동 증폭기 |
| JP5419635B2 (ja) * | 2009-10-26 | 2014-02-19 | キヤノン株式会社 | 全差動増幅器、全差動増幅器を用いた光電変換装置、および撮像システム |
| EP2378053B1 (de) | 2010-04-16 | 2019-08-28 | BAUER Maschinen GmbH | Tiefbaumaschine mit Rechnereinheit zum Ermitteln eines Verstellbereichs |
| JP2017200173A (ja) * | 2016-04-22 | 2017-11-02 | パナソニックＩｐマネジメント株式会社 | 差動増幅回路及びレーダー装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5621340A (en) | 1995-08-02 | 1997-04-15 | Rambus Inc. | Differential comparator for amplifying small swing signals to a full swing output |
| US5953276A (en) | 1997-12-18 | 1999-09-14 | Micron Technology, Inc. | Fully-differential amplifier |
-
2000
- 2000-01-14 DE DE10001371A patent/DE10001371B4/de not_active Expired - Fee Related
-
2001
- 2001-01-11 JP JP2001004181A patent/JP2001229676A/ja not_active Withdrawn
- 2001-01-12 TW TW90100684A patent/TW573395B/zh not_active IP Right Cessation
- 2001-01-12 KR KR1020010001805A patent/KR100744229B1/ko not_active IP Right Cessation
- 2001-01-16 US US09/761,815 patent/US6477099B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE10001371B4 (de) | 2005-09-15 |
| US20010028585A1 (en) | 2001-10-11 |
| KR100744229B1 (ko) | 2007-07-30 |
| DE10001371A1 (de) | 2001-08-02 |
| US6477099B2 (en) | 2002-11-05 |
| KR20010086324A (ko) | 2001-09-10 |
| TW573395B (en) | 2004-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6515461B2 (en) | Voltage downconverter circuit capable of reducing current consumption while keeping response rate | |
| JP2607309B2 (ja) | 半導体メモリーのセンスアンプ駆動回路 | |
| US20040238875A1 (en) | Semiconductor device less susceptible to viariation in threshold voltage | |
| US5585747A (en) | High speed low power sense amplifier | |
| KR19980018962A (ko) | 낮은 동작전압에서 유효한 전압변환회로를 구비한 반도체 집적회로 | |
| US5834974A (en) | Differential amplifier with reduced current consumption | |
| US6327190B1 (en) | Complementary differential input buffer for a semiconductor memory device | |
| JPH08203270A (ja) | 半導体集積回路 | |
| US7262638B2 (en) | Current sense amplifier | |
| US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
| US7750723B2 (en) | Voltage generation circuit provided in a semiconductor integrated device | |
| JP2001229676A (ja) | 集積回路 | |
| US5710516A (en) | Input logic signal buffer circuits | |
| JP4015319B2 (ja) | 定電流発生回路および差動増幅回路 | |
| US6009032A (en) | High-speed cell-sensing unit for a semiconductor memory device | |
| KR100728557B1 (ko) | 반도체 메모리 장치의 입력 버퍼 | |
| US7652530B2 (en) | Amplifier circuit and method of generating bias voltage in amplifier circuit | |
| US20020113627A1 (en) | Input buffer circuit capable of suppressing fluctuation in output signal and reducing power consumption | |
| US6285602B1 (en) | Semiconductor memory device provided with I/O clamp circuit | |
| US10581420B2 (en) | Semiconductor device | |
| JP4032448B2 (ja) | データ判定回路 | |
| KR100543909B1 (ko) | 반도체 메모리 장치의 위들러형 기준전압 발생 장치 | |
| KR100280436B1 (ko) | 입력레벨에대한허용한계를갖는출력버퍼 | |
| JPH03222195A (ja) | センス増幅回路 | |
| CN115309231A (zh) | 比较电路与负电压生成系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |