JP5419635B2 - 全差動増幅器、全差動増幅器を用いた光電変換装置、および撮像システム - Google Patents

全差動増幅器、全差動増幅器を用いた光電変換装置、および撮像システム Download PDF

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Description

本発明は、全差動増幅器に関する。より詳しくは、光電変換装置の出力回路に用いる全差動増幅器に関する。
固体撮像装置においては、解像度を向上させることが求められており、画素数を増大させることが重要な課題となっている。画素数を増大させる際には画素サイズの縮小化を余儀なくされ、これに伴って固体撮像装置を構成する素子が微細化される。そして、素子の微細化に起因する素子耐圧の低下と、画素数を増大させたことに起因する消費電力の増加に対処するため、電源の低電圧化が進んでいる。
また、固体撮像装置からの出力信号を処理する信号処理部とのインターフェースを差動形式で構成するものが、特許文献１に記載されている。図８は特許文献１の図３である。図８を参照しながら、特許文献１に記載の固体撮像装置で用いられている全差動型の増幅器について説明する。
図８の構成において、反転入力端子Ｖｉｎ１および非反転入力端子Ｖｉｎ２に差動信号が入力されると、抵抗値Ｒ１を係数にもつ差動電流が、抵抗６４ａおよび６４ｂを流れる。つまり、電圧入力が抵抗６４ａと６４ｂとによって電流に変換される。
そして、前述の差動電流が抵抗６５ａおよび６５ｂを流れるので、抵抗６５ａおよび６５ｂによる電圧降下によって、全差動増幅器の出力は電圧信号として得られる。すなわち、電流信号が電圧信号に変換される。この全差動増幅器によれば、出力電圧が抵抗６４ａおよび６４ｂの抵抗値Ｒ１と６５ａおよび６５ｂの抵抗値Ｒ２との比によって入力信号に対するゲインが決定されるので、製造ばらつきにより抵抗値Ｒ１、Ｒ２が変化しても、増幅率は影響を受けないとしている。
特開２００８−０６７０６４号公報
図８に示した全差動増幅器の構成に着目すると、電圧−電流変換部６１に含まれる抵抗６４ａと６４ｂは、それぞれ電流−電圧変換部に含まれる抵抗６５ａと６５ｂに対して直列の関係にある。電源電圧ＶＤＤから接地電圧までの経路に対して複数の抵抗が直列に接続されているため、これらの抵抗によって生じる電圧降下が出力端子Ｖｏｕｔ１、Ｖｏｕｔ２の電圧範囲を制限することになる。従って、特許文献１に開示された構成では、信号振幅を維持しながら電源電圧ＶＤＤを低く設定することが困難であった。また、電源電圧ＶＤＤを高くすることなく出力信号の振幅を拡大することが困難であった。
本発明は、上述の問題を鑑みて、電源電圧ＶＤＤを低く設定すること、あるいは出力信号の振幅を拡大することを容易に実現できる全差動増幅器を提供することを目的とする。
また、上記課題を解決する本発明は、正相入力端子と逆相入力端子および正相出力端子と逆相出力端子を備える全差動増幅器であって、ゲート端子が前記正相入力端子と接続された正相入力トランジスタと、ゲート端子が前記逆相入力端子と接続された逆相入力トランジスタと、前記正相および逆相入力トランジスタのソース端子間を接続する、互いに直列に設けられた第１および第２の抵抗素子と、前記正相入力トランジスタのソース端子と前記正相出力端子とを接続する第３の抵抗素子と、前記逆相入力トランジスタのソース端子と前記逆相出力端子とを接続する第４の抵抗素子と、を含み、前記第１の抵抗素子と前記第３の抵抗素子とは、前記正相入力トランジスタのソース端子と電源端子との間に互いに並列に接続され、さらに、前記第２の抵抗素子と前記第４の抵抗素子とは、前記逆相入力トランジスタのソース端子と電源端子との間に互いに並列に接続され、前記正相入力トランジスタのドレイン端子は、第１の定電流源と接続され、前記逆相入力トランジスタのドレイン端子は、第２の定電流源と接続され、前記第１および第２の抵抗素子が接続されたノードは、第３の定電流源と接続されたことを特徴とする全差動増幅器である。
本発明によれば、全差動増幅器に与えられる電源電圧ＶＤＤを低く設定すること、あるいは全差動増幅器の出力信号の振幅を拡大することが容易に実現できる。
本発明の第１の実施例に係る全差動増幅器の構成を示す図。 本発明の第２の実施例に係る全差動増幅器の構成を示す図。 本発明の第３の実施例に係る全差動増幅器の構成を示す図。 本発明の第４の実施例に係る全差動増幅器の構成を示す図。 本発明の第５の実施例に係る光電変換装置の構成を示す図。 本発明の第５の実施例に係る光電変換装置の動作を説明するタイミングチャートである。 本発明の第６の実施例に係る撮像システムの構成例を示す図。 特許文献１の図３である。
図面を参照しながら、本発明に係る実施例を説明する。
（実施例１）
図１は、本発明の実施例１に係る全差動増幅器の構成を示す図である。全差動増幅器ＦＤＡ１（Ｆｕｌｌｙ−Ｄｉｆｆｅｒｅｎｔｉａｌ Ａｍｐｌｉｆｉｅｒ）は、電圧−電流変換部Ｃ１００、第１の電流−電圧変換部Ｃ１０１および第２の電流−電圧変換部Ｃ１０２を含む。
電圧−電流変換部Ｃ１００は、正相入力トランジスタＰ１００、逆相入力トランジスタＰ１０１、定電流源Ｉ１００、Ｉ１０１、Ｉ１０２、および抵抗素子Ｒ１００、Ｒ１０１を含む。正相入力トランジスタＰ１００および逆相入力トランジスタＰ１０１は互いに特性が等しいものとする。また、定電流源Ｉ１００、Ｉ１０１、Ｉ１０２の電流値はそれぞれ２Ｉ０、Ｉ０、Ｉ０とする。定電流源Ｉ１０３、Ｉ１０４を流れる電流値は、任意に設定して良い。正相入力トランジスタＰ１００および逆相入力トランジスタＰ１０１のゲート端子（制御電極）はそれぞれ、全差動増幅器ＦＤＡ１の正相入力端子および逆相入力端子と接続されている。正相入力端子には正相入力電圧が与えられ、逆相入力端子には逆相入力電圧が与えられる。正相入力トランジスタＰ１００のドレイン端子（一方の主電極）は定電流源Ｉ１０１の一方の端子と接続され、ソース端子（他方の主電極）は、抵抗素子Ｒ１００の一方の端子と接続される。定電流源Ｉ１０１の他方の端子は、接地電圧ＧＮＤと接続される。また、逆相入力トランジスタのドレイン端子（一方の主電極）は、定電流源Ｉ１０２の一方の端子と接続され、ソース端子（他方の主電極）は、抵抗素子Ｒ１０１の一方の端子と接続される。定電流源Ｉ１０２の他方の端子は、接地電圧ＧＮＤと接続される。抵抗素子Ｒ１００の他方の端子は、抵抗素子Ｒ１０１の他方の端子と接続されるとともに、定電流源Ｉ１００の一方の端子と接続される。定電流源Ｉ１００の他方の端子は、電源端子を介して電源電圧ＶＤＤと接続される。抵抗素子Ｒ１００およびＲ１０１は、ともにＲ１の抵抗値を持ち、正相及び逆相入力トランジスタのソース端子間を接続する。
第１の電流−電圧変換部Ｃ１０１は、定電流源Ｉ１０３、抵抗素子Ｒ１０２、およびＮＭＯＳトランジスタＮ１００を含む。ＮＭＯＳトランジスタＮ１００のソース端子（一方の主電極）は接地電圧ＧＮＤに接続され、ドレイン端子（他方の主電極）は定電流源Ｉ１０３の一方の端子と接続されるとともに、抵抗素子Ｒ１０２の一方の端子と接続される。定電流源Ｉ１０３の他方の端子は電源端子を介して電源電圧ＶＤＤと接続される。抵抗素子Ｒ１０２の他方の端子は、抵抗素子Ｒ１００の一方の端子および正相入力トランジスタＰ１００のソース端子と接続される。さらに、ＮＭＯＳトランジスタＮ１００のゲート端子（制御電極）は、正相入力トランジスタＰ１００のドレイン端子および定電流源Ｉ１０１の一方の端子と接続される。抵抗素子Ｒ１０２の一方の端子、定電流源Ｉ１０３の一方の端子、およびＮＭＯＳトランジスタＮ１００のドレイン端子が共通に接続されたノードは、全差動増幅器ＦＤＡ１の正相出力端子として機能する。ここでは、抵抗素子Ｒ１０２の抵抗値がＲ２であるとする。
第２の電流−電圧変換部Ｃ１０２は、定電流源Ｉ１０４、抵抗素子Ｒ１０３、およびＮＭＯＳトランジスタＮ１０１を含む。ＮＭＯＳトランジスタＮ１０１は、ＮＭＯＳトランジスタＮ１００と等しい特性を持つものとする。ＮＭＯＳトランジスタＮ１０１のソース端子（一方の主電極）は接地電圧ＧＮＤに接続され、ドレイン端子（他方の主電極）は定電流源Ｉ１０４の一方の端子と接続されるとともに、抵抗素子Ｒ１０３の一方の端子と接続される。定電流源Ｉ１０４の他方の端子は電源端子を介して電源電圧ＶＤＤと接続される。抵抗素子Ｒ１０３の他方の端子は、抵抗素子Ｒ１０１の一方の端子および逆相入力トランジスタＰ１０１のソース端子と接続される。さらに、ＮＭＯＳトランジスタＮ１０１のゲート端子（制御電極）は、逆相入力トランジスタＰ１０１のドレイン端子および定電流源Ｉ１０２の一方の端子と接続される。抵抗素子Ｒ１０３の一方の端子、定電流源Ｉ１０４の一方の端子、およびＮＭＯＳトランジスタＮ１０１のドレイン端子が共通に接続されたノードは、全差動増幅器ＦＤＡ１の逆相出力端子として機能する。ここでは、抵抗素子Ｒ１０３の抵抗値がＲ２であるとする。
ところで、上述の接地電圧ＧＮＤは、必ずしも０Ｖである必要はなく、基準となる電圧であればその大きさは問わない。
次に、本実施例に係る全差動増幅器ＦＤＡ１の動作を説明する。
正相入力端子、逆相入力端子、正相出力端子、および逆相出力端子の電位をそれぞれＶｉｎｐ、Ｖｉｎｍ、Ｖｏｕｔｐ、およびＶｏｕｔｍとする。同相入力の電位をＶｃｍとし、同相入力の電位ＶｃｍからのＶｉｎｐおよびＶｉｎｍの変化分をそれぞれΔＶｉｎｐおよびΔＶｉｎｍとすると、ＶｉｎｐおよびＶｉｎｍはそれぞれ
Ｖｉｎｐ＝Ｖｃｍ＋ΔＶｉｎｐ （１）
Ｖｉｎｐ＝Ｖｃｍ＋ΔＶｉｎｍ （２）
となる。
正相入力トランジスタＰ１００のソース電位をＶｉｎｐ１、逆相入力トランジスタＰ１０１のソース電位をＶｉｎｍ１とすると、Ｇをゲインとして、
Ｖｉｎｐ１＝Ｖｃｍ＋Ｇ×ΔＶｉｎｐ （３）
Ｖｉｎｍ１＝Ｖｃｍ＋Ｇ×ΔＶｉｎｍ （４）
として表せる。ゲインＧは、入力トランジスタＰ１００とＰ１０１とのそれぞれによって決まる値で、本実施例では入力トランジスタＰ１００とＰ１０１とは互いに等しい特性を持っているものとしているので、同じ値となる。ゲインＧは１未満の値である。
次に、抵抗素子Ｒ１００の他方の端子と抵抗素子Ｒ１０１の他方の端子とが共通に接続されるノードの電位をＶ０とすると、抵抗素子Ｒ１００および抵抗素子Ｒ１０１を流れる電流の総和は２Ｉ０であるので、
（Ｖ０−Ｖｉｎｐ１）／Ｒ１＋（Ｖ０−Ｖｉｎｍ１）／Ｒ１＝２Ｉ０ （５）
となり、
Ｖ０＝Ｉ０×Ｒ１＋（Ｖｉｎｐ１＋Ｖｉｎｍ１）／２ （６）
となる。
抵抗素子Ｒ１００と抵抗素子Ｒ１０１の各々を流れる電流の電流値をそれぞれＩｐとＩｍとすると、
Ｉｐ＝（Ｖ０−Ｖｉｎｐ１）／Ｒ１＝Ｉ０−（Ｖｉｎｐ１−Ｖｉｎｍ１）／（２×Ｒ１） （７）
Ｉｍ＝（Ｖ０−Ｖｉｎｍ１）／Ｒ１＝Ｉ０−（Ｖｉｎｐ１−Ｖｉｎｍ１）／（２×Ｒ１） （８）
と表される。
ここで、抵抗素子Ｒ１００は正相入力トランジスタＰ１００を介して定電流源Ｉ１０１と接続されているので、電流値ＩｐとＩ０との差分である第１の中間電流は、抵抗素子Ｒ１０２に注入される。また、抵抗素子Ｒ１０１は逆相入力トランジスタＰ１０１を介して定電流源Ｉ１０２と接続されているので、電流値ＩｍとＩ０との差分である第２の中間電流は、抵抗素子Ｒ１０３に注入される。従って、正相出力電圧Ｖｏｕｔｐと逆相出力電圧Ｖｏｕｔｍとはそれぞれ、
Ｖｏｕｔｐ＝Ｖｉｎｐ１−（Ｉｐ−Ｉ０）×Ｒ２
＝Ｖｉｎｐ１＋（Ｖｉｎｐ１−Ｖｉｎｍ１）×Ｒ２／（２×Ｒ１） （９）
Ｖｏｕｔｍ＝Ｖｉｎｍ１−（Ｉｍ−Ｉ０）×Ｒ２
＝Ｖｉｎｍ１−（Ｖｉｎｐ１−Ｖｉｎｍ１）×Ｒ２／（２×Ｒ１）（１０）
となる。従って、正相入力端子と逆相入力端子の電位変化ΔＶｉｎｐとΔＶｉｎｍとの差電圧（入力差電圧）をΔＶｉｎ、正相出力端子と逆相出力端子の電位変化ΔＶｏｕｔｐとΔＶｏｕｔｍとの差電圧（出力差電圧）をΔＶｏｕｔとすると、
ΔＶｏｕｔ＝Ｖｏｕｔｐ−Ｖｏｕｔｍ
＝（１＋Ｒ２／Ｒ１）×（Ｖｉｎｐ１−Ｖｉｎｍ１）
＝（１＋Ｒ２／Ｒ１）×Ｇ×（ΔＶｉｎｐ１−ΔＶｉｎｍ１）
＝（１＋Ｒ２／Ｒ１）×Ｇ×ΔＶｉｎ （１１）
となる。つまり、出力電圧差ΔＶｏｕｔは、入力差電圧ΔＶｉｎに対して、（１＋Ｒ２／Ｒ１）×Ｇの増幅率で増幅された信号として表される。
本実施例に係る全差動増幅器ＦＤＡ１によれば、第１の抵抗素子と第３の抵抗素子とは、正相入力トランジスタＰ１００のソース端子と電源端子との間に互いに並列に接続されるとともに、第２の抵抗素子と第４の抵抗素子とは、逆相入力トランジスタＰ１０１のソース端子と電源端子との間に互いに並列に接続される。つまり、電圧−電流変換部Ｃ１００における電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。また、第１および第２の電流−電圧変換部Ｃ１０１およびＣ１０２における電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。この構成によって、信号振幅を維持しながら電源電圧ＶＤＤを低く設定すること、あるいは、電源電圧ＶＤＤを高くすることなく出力信号の振幅を拡大することが容易に実現できる。
（実施例２）
図２は、本発明の第２の実施例に係る全差動増幅器の構成を示す図である。全差動増幅器ＦＤＡ２は、電圧−電流変換部Ｃ２００、第１の電流−電圧変換部Ｃ２０１および第２の電流−電圧変換部Ｃ２０２を含む。以下では、実施例１と異なる点を中心に説明する。
電圧−電流変換部Ｃ２００は、正相入力トランジスタＰ２００、逆相入力トランジスタＰ２０１、定電流源Ｉ２００−１、Ｉ２００−２、Ｉ２０１、Ｉ２０２および抵抗素子Ｒ２００を含む。ここで、抵抗素子Ｒ２００の抵抗値はＲ１であるとする。第１の実施例に係るＦＤＡ１と大きく異なるのは、第１および第２の抵抗素子が同一の抵抗素子Ｒ２００になっている点である。
電圧−電流変換部Ｃ２００において、正相入力トランジスタＰ２００および逆相入力トランジスタＰ２０１は互いに特性が等しいものとする。また、定電流源Ｉ２００−１、Ｉ２００−２、Ｉ２０１、Ｉ２０２の電流値はいずれもＩ０とする。正相入力トランジスタＰ２００および逆相入力トランジスタＰ２０１のゲート端子（制御電極）はそれぞれ、全差動増幅器ＦＤＡ２の正相入力端子および逆相入力端子として機能する。
正相入力トランジスタＰ２００のドレイン端子（一方の主電極）は定電流源Ｉ２０１の一方の端子と接続され、ソース端子（他方の主電極）は、抵抗素子Ｒ２００の一方の端子と接続される。定電流源Ｉ２０１の他方の端子は、接地電圧ＧＮＤと接続される。また、逆相入力トランジスタのドレイン端子（一方の主電極）は、定電流源Ｉ２０２の一方の端子と接続され、ソース端子（他方の主電極）は、抵抗素子Ｒ２００の他方の端子と接続される。定電流源Ｉ２０２の他方の端子は、接地電圧ＧＮＤと接続される。抵抗素子Ｒ２００の一方の端子は、正相入力トランジスタＰ２００のソース端子と接続されるとともに、定電流源Ｉ２００−１の一方の端子と接続される。また、抵抗素子Ｒ２００の他方の端子は、逆相入力トランジスタＰ２０１のソース端子と接続されるとともに、定電流源Ｉ２００−２と接続される。定電流源Ｉ２００−１およびＩ２００−２の他方の端子は、ともに電源端子を介して電源電圧ＶＤＤと接続される。
第１の電流−電圧変換部Ｃ２０１は、定電流源Ｉ２０３、抵抗素子Ｒ２０２、およびＮＭＯＳトランジスタＮ２００を含む。ＮＭＯＳトランジスタＮ２００のソース端子（一方の主電極）は接地電圧ＧＮＤに接続され、ドレイン端子（他方の主電極）は定電流源Ｉ２０３の一方の端子と接続されるとともに、抵抗素子Ｒ２０２の一方の端子と接続される。定電流源Ｉ２０３の他方の端子は電源端子を介して電源電圧ＶＤＤと接続される。抵抗素子Ｒ２０２の他方の端子は、抵抗素子Ｒ２００の一方の端子および正相入力トランジスタＰ２００のソース端子と接続される。さらに、ＮＭＯＳトランジスタＮ２００のゲート端子（制御電極）は、正相入力トランジスタＰ２００のドレイン端子および定電流源Ｉ２０１の一方の端子と接続される。抵抗素子Ｒ２０２の一方の端子、定電流源Ｉ２０３の一方の端子、およびＮＭＯＳトランジスタＮ２００のドレイン端子が共通に接続されたノードは、全差動増幅器ＦＤＡ２の正相出力端子として機能する。ここで、抵抗素子Ｒ２０２の抵抗値をＲ２とする。
第２の電流−電圧変換部Ｃ２０２は、定電流源Ｉ２０４、抵抗素子Ｒ２０３、およびＮＭＯＳトランジスタＮ２０１を含む。ＮＭＯＳトランジスタＮ２０１は、ＮＭＯＳトランジスタＮ２００と等しい特性を持つものとする。ＮＭＯＳトランジスタＮ２０１のソース端子（一方の主電極）は接地電圧ＧＮＤに接続され、ドレイン端子（他方の主電極）は定電流源Ｉ２０４の一方の端子と接続されるとともに、抵抗素子Ｒ２０３の一方の端子と接続される。定電流源Ｉ２０４の他方の端子は電源端子を介して電源電圧ＶＤＤと接続される。抵抗素子Ｒ２０３の他方の端子は、抵抗素子Ｒ２００の他方の端子および逆相入力トランジスタＰ２０１のソース端子と接続される。さらに、ＮＭＯＳトランジスタＮ２０１のゲート端子（制御電極）は、逆相入力トランジスタＰ２０１のドレイン端子および定電流源Ｉ２０４の一方の端子と接続される。抵抗素子Ｒ２０３の一方の端子、定電流源Ｉ２０４の一方の端子、およびＮＭＯＳトランジスタＮ２０１のドレイン端子が共通に接続されたノードは、全差動増幅器ＦＤＡ２の逆相出力端子として機能する。ここで、抵抗素子Ｒ２０３の抵抗値をＲ２とする。
次に、本実施例に係る全差動増幅器ＦＤＡ２の動作を説明する。
実施例１と同様に、正相入力端子の電位をＶｉｎｐ、逆相入力端子の電位をＶｉｎｍ、同相の入力電位をＶｃｍ、正相入力端子の同相の入力電位Ｖｃｍからの電位変化をΔＶｉｎｐ、逆相入力端子の同相の入力電位Ｖｃｍからの電位変化をΔＶｉｎｍとする。さらに、実施例１と同様に正相入力トランジスタＰ２００のソース端子の電位をＶｉｎｐ１、逆相入力トランジスタＰ２０１のソース端子の電位をＶｉｎｍ１とすると、
Ｖｉｎｐ＝Ｖｃｍ＋ΔＶｉｎｐ （１）
Ｖｉｎｐ＝Ｖｃｍ＋ΔＶｉｎｍ （２）
Ｖｉｎｐ１＝Ｖｃｍ＋Ｇ×ΔＶｉｎｐ （３）
Ｖｉｎｍ１＝Ｖｃｍ＋Ｇ×ΔＶｉｎｍ （４）
となる。ゲインＧは、入力トランジスタＰ２００とＰ２０１とのそれぞれによって決まる値で、本実施例では入力トランジスタＰ２００とＰ２０１とは互いに等しい特性を持っているものとしているので、同じ値となる。ゲインＧは実施例１と同様に１未満の値である。
次に、抵抗素子Ｒ２００を流れる電流Ｉ１は、抵抗素子Ｒ２００の一方の端子から他方の端子に向かう向きを正として、
Ｉ１＝（Ｖｉｎｐ１−Ｖｉｎｍ１）／Ｒ１＝（ΔＶｉｎｐ−ΔＶｉｎｍ）／Ｒ１（１２）
と表される。
ここで、抵抗素子Ｒ２００の一方の端子は正相入力トランジスタＰ２００を介して定電流源Ｉ２０１と接続されるとともに、抵抗素子Ｒ２００の他方の端子は逆相入力トランジスタＰ２０１を介して定電流源Ｉ２０２と接続されている。そのため、抵抗素子Ｒ２００を流れる電流Ｉ１は、抵抗素子Ｒ２０２から供給され、Ｒ２０３に注入される。
従って、正相出力電圧Ｖｏｕｔｐと逆相出力電圧Ｖｏｕｔｍとはそれぞれ、
Ｖｏｕｔｐ＝Ｖｉｎｐ１＋Ｉ１×Ｒ２
＝Ｖｉｎｐ１＋（Ｖｉｎｐ１−Ｖｉｎｍ１）×Ｒ２／Ｒ１ （１３）
Ｖｏｕｔｍ＝Ｖｉｎｍ１−Ｉ１×Ｒ２
＝Ｖｉｎｍ１−（Ｖｉｎｐ１−Ｖｉｎｍ１）×Ｒ２／Ｒ１ （１４）
となる。従って、正相入力端子と逆相入力端子の電位変化ΔＶｉｎｐとΔＶｉｎｍとの差電圧（入力差電圧）をΔＶｉｎ、正相出力端子と逆相出力端子の電位変化ΔＶｏｕｔｐとΔＶｏｕｔｍとの差電圧（出力差電圧）をΔＶｏｕｔとすると、
ΔＶｏｕｔ＝Ｖｏｕｔｐ−Ｖｏｕｔｍ
＝（１＋２×Ｒ２／Ｒ１）×（Ｖｉｎｐ１−Ｖｉｎｍ１）
＝（１＋２×Ｒ２／Ｒ１）×Ｇ×（ΔＶｉｎｐ１−ΔＶｉｎｍ１）
＝（１＋２×Ｒ２／Ｒ１）×Ｇ×ΔＶｉｎ （１５）
となる。つまり、出力電圧差ΔＶｏｕｔは、入力差電圧ΔＶｉｎに対して、（１＋２×Ｒ２／Ｒ１）×Ｇの増幅率で増幅された信号として表される。
本実施例に係る全差動増幅器ＦＤＡ２によれば、第１および第２の抵抗素子を兼ねる抵抗素子Ｒ２００と第３の抵抗素子Ｒ２０２とは、正相入力トランジスタＰ２００のソース端子と電源端子との間に互いに並列に接続される。さらに、第１および第２の抵抗素子を兼ねる抵抗素子Ｒ２００と第４の抵抗素子Ｒ２０２とは、逆相入力トランジスタＰ２０１のソース端子と電源端子との間に互いに並列に接続される。したがって、電圧−電流変換部Ｃ２００における電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。また、第１および第２の電流−電圧変換部Ｃ２０１およびＣ２０２における電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。この構成によって、信号振幅を維持しながら電源電圧ＶＤＤを低く設定すること、あるいは、電源電圧ＶＤＤを高くすることなく出力信号の振幅を拡大することが容易に実現できる。
さらに、式（１５）から明らかなように実施例１よりも高いゲインをかけることができるので、実施例１で説明した全差動増幅器ＦＤＡ１よりも有利である。
（実施例３）
図３は、本発明の第３の実施例に係る全差動増幅器の構成を示す図である。
図２に示した全差動増幅器ＦＤＡ２との違いは、電圧−電流変換部Ｃ３００の入力部である。具体的には、本実施例に係る全差動増幅器ＦＤＡ３では、正相入力端子が演算増幅器Ｏ３００の非反転入力端子と接続されており、演算増幅器Ｏ３００は正相入力トランジスタＰ３００とともにボルテージフォロワＢ３００を構成している。さらに、本実施例に係る全差動増幅器ＦＤＡ３では、逆相入力端子が演算増幅器Ｏ３０１の非反転入力端子と接続されており、演算増幅器Ｏ３０１は逆相入力トランジスタＰ３０１とともにボルテージフォロワＢ３０１を構成している。ここで、演算増幅器Ｏ３００を第１の演算増幅器、演算増幅器Ｏ３０１を第２の演算増幅器と称する。
この構成によれば、正相入力トランジスタＰ３００のソース電位Ｖｉｎｐ１は、ボルテージフォロワＢ３００により正相入力Ｖｉｎｐと実質的に等しくなる。同様に、逆相入力トランジスタＰ３０１のソース電位Ｖｉｎｍ１は、ボルテージフォロワＢ３０１により逆相入力Ｖｉｎｍと実質的に等しくなる。このため、出力差電圧ΔＶｏｕｔは、式（１５）においてＧ＝１とできるので、
ΔＶｏｕｔ＝（１＋２×Ｒ２／Ｒ１）×Ｇ×ΔＶｉｎ
＝（１＋２×Ｒ２／Ｒ１）×ΔＶｉｎ （１６）
となる。つまり、Ｇが１未満の値であった実施例２の構成に対して、信号振幅の低下を抑制することができる。
本実施例に係る全差動増幅器ＦＤＡ３によれば、実施例２で示した全差動増幅器と同様に、電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。この構成によって、信号振幅を維持しながら電源電圧ＶＤＤを低く設定すること、あるいは、電源電圧ＶＤＤを高くすることなく出力信号の振幅を拡大することが容易に実現できる。
加えて、実施例２で示した構成と比較して信号振幅の低下を抑制することが可能である。
（実施例４）
図４は、本発明の第４の実施例に係る全差動増幅器の構成を示す図である。
図２に示した全差動増幅器ＦＤＡ２との第一の違いは、正相入力トランジスタＰ４００のソース端子と逆相入力トランジスタＰ４０１のソース端子との間に複数の抵抗素子（Ｒ４００−１、Ｒ４００−２）が互いに並列に設けられた点である。全差動増幅器ＦＤＡ２との第二の違いは、正相入力トランジスタＰ４００のソース端子と正相出力端子Ｖｏｕｔｐとの間に複数の抵抗素子（Ｒ４０２−１、Ｒ４０２−２）が互いに並列に設けられた点である。全差動増幅器ＦＤＡ２との第三の違いは、逆相入力トランジスタＰ４０１のソース端子と逆相出力端子Ｖｏｕｔｍとの間に複数の抵抗素子（Ｒ４０３−１、Ｒ４０３−２）が互いに並列に設けられた点である。つまり、第１および第２の抵抗素子を兼ねる抵抗素子Ｒ４００−１とＲ４００−２とが、正相及び逆相入力トランジスタのソース端子間の経路に対して互いに並列に設けられている。また、第３の抵抗素子としてＲ４０２−１とＲ４０２−２とが、正相入力トランジスタＰ４００のソース端子と正相出力端子との間の経路に対して互いに並列に設けられている。また、第４の抵抗素子としてＲ４０３−１とＲ４０３−２とが、逆相入力トランジスタＰ４０１のソース端子と逆相出力端子との間の経路に対して互いに並列に設けられている。
スイッチＳ４００〜Ｓ４０５を不図示の制御手段によって制御することで、抵抗素子Ｒ４００−１、Ｒ４００−２、Ｒ４０２−１、Ｒ４０２−２、Ｒ４０３−１、Ｒ４０３−２の接続関係を変更することができる。換言すると、式（１５）におけるＲ１をＲ１、Ｒ３、Ｒ１‖Ｒ３のいずれかに、また、Ｒ２をＲ２、Ｒ４、Ｒ２‖Ｒ４のいずれかに設定することができるので、入力差電圧ΔＶｉｎに対する増幅率を可変にすることができる。
本実施例においては、式（１５）におけるＲ１とＲ２の値をそれぞれ３通りに設定できる場合を説明したが、それぞれ４通り以上でも良いし、Ｒ１とＲ２のいずれか一方のみが可変に設定できても良い。なお、第１ないし第４の抵抗素子の抵抗値を可変とする具体的な手法は、ここで説明したものに限定されない。
本実施例によれば、電圧−電流変換部Ｃ４００における電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。また、第１および第２の電流−電圧変換部Ｃ４０１およびＣ４０２における電源電圧ＶＤＤから接地電圧ＧＮＤまでの経路に直列に挿入される抵抗素子を少なくすることができる。この構成によって、信号振幅を維持しながら電源電圧ＶＤＤを低く設定すること、あるいは、電源電圧ＶＤＤを高くすることなく出力信号の振幅を拡大することが容易に実現できる。
加えて、本実施例によれば、実施例２で示した構成に対して、増幅率を可変にすることができるので、用途に応じて使いやすくなるという効果が得られる。
以上で説明した各全差動増幅器では、入力トランジスタとしてＰＭＯＳトランジスタを用い、電流−電圧変換部にはＮＭＯＳトランジスタを用いた。しかしながら、本発明はこの構成に限定されず、各トランジスタの導電型を逆転させても良い。その場合には、各全差動増幅器における電源電圧ＶＤＤと接地電圧ＧＮＤの関係を逆転させる。
（実施例５）
図５は、本発明の第５の実施例に係る光電変換装置の構成を示す図である。
半導体基板上に形成された光電変換装置５００は、複数の単位画素５０１が行列状に配列された画素アレイＰＡを含む。ここでは、説明を簡単にするために、画素アレイＰＡのｎ行目とｎ＋１行目に含まれる４画素のみを抜き出しているが、単位画素５０１の数はこれに限られず、例えば１次元に配列されたものであっても良い。
単位画素５０１は、光電変換部５０２、光電変換部５０２で光電変換によって発生した電荷を浮遊拡散部５０４に転送する転送トランジスタ５０３、浮遊拡散部５０４の電圧を増幅して出力する増幅トランジスタ５０５、および浮遊拡散部の電位をリセットするためのリセットトランジスタ５０６を含む。増幅トランジスタ５０５のドレインおよびリセットトランジスタ５０６のドレインは、共通の信号線ＶＤと接続される。また、増幅トランジスタ５０５は定電流源５０９とともにソースフォロワ回路を構成し、そのソース端子がソースフォロワ回路の出力端子として機能する。
増幅トランジスタ５０５のソース端子から出力された単位画素５０１の出力は、垂直信号線ＶＬを介して列増幅部５１１に伝達される。本実施例においては、列増幅部５１１を画素の１列毎に画素アレイＰＡの上下に互い違いに設けている。図の簡略化のために、ここでは上側に設けられた列増幅部とそれ以降の回路は省略している。列増幅部５１１は、演算増幅器５１２、入力容量５１３、帰還容量５１４、およびクランプ制御スイッチ５１５を含む。入力容量５１３の一方の端子は列増幅部５１１の入力端子として、垂直信号線ＶＬと接続される。入力容量５１３の他方の端子は、演算増幅器５１２の反転入力端子と接続されるとともに、互いに並列な帰還容量５１４およびクランプ制御スイッチ５１５を介して演算増幅器５１２の出力端子と接続される。また、演算増幅器５１２の非反転入力端子には、参照電圧ＶＲＥＦが与えられる。
列増幅部５１１の出力端子である演算増幅器５１２の出力端子は、列アンプ出力転送スイッチ５１６ｓを介してメモリ５１７ｓと、また、列アンプ出力転送スイッチ５１６ｎを介してメモリ５１７ｎと接続される。メモリ５１７ｓは水平転送スイッチ５１８ｓを介して全差動増幅器５２０の正相入力端子と接続される。また、メモリ５１７ｎは水平転送スイッチ５１８ｎを介して全差動増幅器５２０の逆相入力端子と接続される。
全差動増幅器５２０は、第１から第４の実施例で説明したいずれの全差動増幅器であってもよい。
光電変換装置５００において、ＶＤ、ＰＲＥＳ（ｎ）、ＰＲＥＳ（ｎ＋１）、ＰＴＸ（ｎ）、ＰＴＸ（ｎ＋１）は垂直走査回路５１０から供給される。信号ＰＣＬＭＰ、ＰＴＳ、ＰＴＮは、例えば後述するタイミング発生部のような不図示の制御部から供給される。また、信号ＰＨは水平走査回路５１９から供給されるように構成されている。
次に、図６をさらに参照しながら光電変換装置５００の動作を説明する。
光電変換装置５００においては、１行の単位画素が同時に選択される。単位画素５０１の選択は、増幅用トランジスタ５０５のゲート電圧の差によって行われる。具体的には、選択する行（以下、選択行）、すなわち単位画素５０１から信号を読み出す行では、信号ＶＤがハイレベルの状態でリセットトランジスタ５０６を導通させることで、増幅トランジスタ５０５のゲート電位を高くする。一方で、選択しない行（以下、非選択行）では、信号ＶＤがローレベルの状態でリセットトランジスタ５０６を導通させることで、増幅トランジスタ５０５のゲート電位を低く設定する。これにより、選択行の増幅用トランジスタ５０５のみが定電流源５０９とともにソースフォロワ回路として動作する。
まず、画素読み出し期間（ｎ）の画素非選択動作期間（ｎ）においては、信号ＶＤがローレベルの状態で、信号ＰＲＥＳ（ｎ）とＰＲＥＳ（ｎ＋１）とがハイレベルになる。そして、画素非選択動作期間（ｎ）の終わりに信号ＰＲＥＳ（ｎ＋１）のみがローレベルになる。これにより、ｎ＋１行目の増幅トランジスタ５０５のゲート電位がローレベルの信号ＶＤに応じた電位となるので、ｎ＋１行目の画素は非選択状態となる。
その後、画素選択動作期間（ｎ）では信号ＶＤがハイレベルに遷移し、この状態で信号ＰＲＥＳ（ｎ）がローレベルになる。これにより、ｎ行目の増幅トランジスタ５０５のゲート電位がハイレベルの信号ＶＤに応じた電位となるので、ｎ行目の画素は選択状態となる。
画素選択動作期間（ｎ）の動作によって、ｎ行目の単位画素が選択状態となるとともに、ｎ行目の浮遊拡散部５０４、つまり、増幅トランジスタ５０５のゲートと接続されたノードはリセットされる。従って、画素選択動作期間（ｎ）の終了後に垂直信号線ＶＬに現れるのは、ｎ行目の単位画素５０１をリセットしたことに対応する信号である。この信号には、増幅トランジスタ５０５自身が持つオフセットや、増幅トランジスタ５０５のゲートをリセットしたことによって生じるランダムノイズが含まれる。
画素選択動作期間（ｎ）に引き続いて、信号ＰＣ０Ｒがパルス状にハイレベルになると、これに応じてクランプ制御スイッチ５１５が一時的に導通する。クランプ制御スイッチ５１５が導通すると、演算増幅器５１２の反転入力端子と出力端子とが短絡されるので、演算増幅器５１２は電圧フォロワとして動作する。これによって、演算増幅器５１２の反転入力端子と接続される入力容量の端子は、ＶＲＥＦに演算増幅器５１２のオフセットが重畳された電位となる。そして、信号ＰＣ０Ｒがローレベルになると入力容量５１３の両端子間には、ｎ行目の単位画素５０１をリセットしたことによる電位と、ＶＲＥＦに演算増幅器５１２のオフセットが重畳された電位との電位差が保持される。
次に信号ＰＴＮがパルス状にハイレベルになることで、このときの列増幅部５１１の出力がメモリ５１７ｎに保持される。メモリ５１７ｎに保持される信号には、演算増幅器５１２のオフセットが含まれる。
次に、信号ＰＴＸ（ｎ）がパルス状にハイレベルになると、ｎ行目の単位画素５０１に含まれる転送トランジスタ５０３が一時的に導通するので、光電変換部５０２に蓄積された電荷が浮遊拡散部５０４に転送される。これによって、垂直信号線ＶＬに現れる信号が変化する。このとき、信号ＰＣ０Ｒがローレベルであるために、入力容量５１３の両端子間の電位差は保持されるので、演算増幅器５１２には、垂直信号線ＶＬの電位変化分のみが伝達される。つまり、先述した増幅トランジスタ５０５自身が持つオフセットや、増幅トランジスタ５０５のゲートをリセットしたことによって生じるランダムノイズは演算増幅器５１２には伝達されない。
その後、信号ＰＴＳがパルス状にハイレベルになることで、このときの信号がメモリ５１７ｓに保持される。メモリ５１７ｓに保持される信号には、垂直信号線ＶＬの電位変化分に加えて、演算増幅器５１２のオフセットが含まれる。
水平走査期間（ｎ）において、信号ＰＨがハイレベルになると、メモリ５１７ｓおよび５１７ｎに保持された信号が全差動増幅器５２０に入力され、両者の差分に応じた信号が出力端子ｏｕｔｐ、ｏｕｔｎから出力される。メモリ５１７ｓおよび５１７ｎに保持された信号にはともに、演算増幅器５１２のオフセットが含まれるので、出力端子ｏｕｔｐ、ｏｕｔｎから出力される信号には、演算増幅器５１２のオフセットが含まれない。
その後、画素読み出し期間（ｎ＋１）、水平走査期間（ｎ＋１）が続くが、これらの期間における動作は画素読み出し期間（ｎ）、水平走査期間（ｎ）における動作と同様のものなので、説明を省略する。
本実施例では、第１から第４の実施例で説明したいずれかの全差動増幅器を用いているので、第１から第４の実施例と同様に、電源電圧を低く設定する、あるいは、信号振幅を拡大することが容易になる。従って、光電変換装置５００としての消費電力を抑制することが容易に実現できる。
（実施例６）
本発明に係る全差動増幅器を含む光電変換装置を撮像装置として撮像システムに適用した場合の一実施例について詳述する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図７に、撮像システムの例としてデジタルスチルカメラに光電変換装置を適用した場合のブロック図を示す。
図７において、１はレンズの保護のためのバリア、２は被写体の光学像を撮像装置４に結像させるレンズ、３はレンズ２を通った光量を可変するための絞りである。６は撮像装置４より出力される撮像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図７において、８は撮像装置４、撮像信号処理回路５、Ａ／Ｄ変換器６、信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部である。１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置４と、撮像装置から出力された撮像信号を処理する信号処理部７とを有すればよい。以上のように、本発明の光電変換装置を撮像システムに適用することが可能である。本発明に係る全差動増幅器を含む光電変換装置を撮像システムに適用することにより、撮像システムの電源電圧を低下させること、あるいは撮像装置から出力される信号の信号振幅を拡大することが容易に実現できる。
ＣＸ００ 電圧−電流変換部
ＣＸ０１ 第１の電流−電圧変換部
ＣＸ０２ 第２の電流−電圧変換部
ＦＤＡＸ 全差動増幅器
ＰＸ００ 正相入力トランジスタ
ＰＸ０１ 逆相入力トランジスタ
ＩＸ００、ＩＸ０１、ＩＸ０２、ＩＸ０３、ＩＸ０４、ＩＸ００−１、ＩＸ００−２ 定電流源（Ｘは整数）

Claims (7)

  1. 正相入力端子と逆相入力端子および正相出力端子と逆相出力端子を備える全差動増幅器であって、
    ゲート端子が前記正相入力端子と接続された正相入力トランジスタと、
    ゲート端子が前記逆相入力端子と接続された逆相入力トランジスタと、
    前記正相および逆相入力トランジスタのソース端子間を接続する、互いに直列に設けられた第１および第２の抵抗素子と、
    前記正相入力トランジスタのソース端子と前記正相出力端子とを接続する第３の抵抗素子と、
    前記逆相入力トランジスタのソース端子と前記逆相出力端子とを接続する第４の抵抗素子と、を含み、
    前記第１の抵抗素子と前記第３の抵抗素子とは、前記正相入力トランジスタのソース端子と電源端子との間に互いに並列に接続され、
    さらに、前記第２の抵抗素子と前記第４の抵抗素子とは、前記逆相入力トランジスタのソース端子と電源端子との間に互いに並列に接続され、
    前記正相入力トランジスタのドレイン端子は、第１の定電流源と接続され、
    前記逆相入力トランジスタのドレイン端子は、第２の定電流源と接続され、
    前記第１および第２の抵抗素子が接続されたノードは、第３の定電流源と接続されたことを特徴とする全差動増幅器。
  2. 正相入力端子と逆相入力端子および正相出力端子と逆相出力端子を備える全差動増幅器であって、
    ゲート端子が前記正相入力端子と接続された正相入力トランジスタと、
    ゲート端子が前記逆相入力端子と接続された逆相入力トランジスタと、
    前記正相および逆相入力トランジスタのソース端子間を接続する、第１の抵抗素子と、前記正相入力トランジスタのソース端子と前記正相出力端子とを接続する第３の抵抗素子と、
    前記逆相入力トランジスタのソース端子と前記逆相出力端子とを接続する第４の抵抗素子と、を含み、
    前記第１の抵抗素子と前記第３の抵抗素子とは、前記正相入力トランジスタのソース端子と電源端子との間に互いに並列に接続され、
    さらに、前記第１の抵抗素子と前記第４の抵抗素子とは、前記逆相入力トランジスタのソース端子と電源端子との間に互いに並列に接続され、
    前記正相入力トランジスタのドレイン端子は、第１の定電流源と接続され、
    前記逆相入力トランジスタのドレイン端子は、第２の定電流源と接続され、
    前記正相入力トランジスタのソース端子は、第３の定電流源と接続され、
    前記逆相入力トランジスタのソース端子は、第４の定電流源と接続された
    ことを特徴とする全差動増幅器。
  3. 前記正相入力トランジスタのソース端子と前記逆相入力トランジスタのソース端子との間に、前記第１の抵抗素子と並列に設けられた第２の抵抗素子を有することを特徴とする請求項２に記載の全差動増幅器。
  4. 前記第３の抵抗素子は、互いに並列な複数の抵抗素子を含むとともに、
    前記第４の抵抗素子は、互いに並列な複数の抵抗素子を含むこと、
    を特徴とする請求項３に記載の全差動増幅器。
  5. 第１の演算増幅器と、第２の演算増幅器と、をさらに備え、
    前記第１の演算増幅器は、非反転入力端子が前記正相入力端子と接続され、反転入力端子が前記正相入力トランジスタのソース端子と接続され、さらに、出力端子が前記正相入力トランジスタのゲート端子と接続され、
    前記第２の演算増幅器は、非反転入力端子は前記逆相入力端子と接続され、反転入力端子が前記逆相入力トランジスタのソース端子と接続され、さらに、出力端子が前記逆相入力トランジスタのゲート端子と接続されること、
    を特徴とする請求項１乃至４のいずれかに記載の全差動増幅器。
  6. 請求項１乃至５のいずれかに記載の全差動増幅器を備えたことを特徴とする光電変換装置。
  7. 請求項６に記載の光電変換装置と、
    前記光電変換装置から出力された撮像信号を処理する信号処理部と、を有する撮像システム。
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