JP6820175B2

JP6820175B2 - 差動増幅器およびボルテージフォロア回路

Info

Publication number: JP6820175B2
Application number: JP2016189728A
Authority: JP
Inventors: 貴俊真鍋; 野村　尚弘; 尚弘野村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2016-09-28
Filing date: 2016-09-28
Publication date: 2021-01-27
Anticipated expiration: 2036-09-28
Also published as: JP2018056760A

Description

本発明は、差動増幅器に関する。

多くの電子回路において、差動増幅器（演算増幅器）が利用される。差動増幅器は、２つの入力電圧の差を増幅する回路である。図１（ａ）は、差動増幅器の用途のひとつであるバッファ回路（ボルテージフォロア、ボルテージトラッカー）の回路図である。ボルテージフォロア回路２００は、出力と反転入力が結線された差動増幅器１００Ｒを含む。ボルテージフォロア回路２００の入力（差動増幅器１００Ｒの非反転入力）には、電圧源２０４からの入力電圧Ｖ_ＩＮが入力され、その出力には平滑キャパシタ２０２が接続されており、たとえば電源回路として利用される。

図１（ｂ）は、差動増幅器の構成例を示す回路図である。差動増幅器１００Ｒは、主として、入力差動対１０２、テイル電流源１０４、定電流回路１０６、出力段１１０を含む。

入力差動対１０２は、第１入力トランジスタＭ_１および第２入力トランジスタＭ_２を含む。第１入力トランジスタＭ_１のゲートは差動増幅器１００Ｒの反転入力（ＩＮ−）と接続され、第２入力トランジスタＭ_２のゲートは差動増幅器１００Ｒの非反転入力（ＩＮ＋）と接続される。

テイル電流源１０４は、入力差動対１０２にテイル電流Ｉを供給する。テイル電流源１０４は、ゲートに第１バイアス端子（ｂｉａｓ１）端子が接続されるＰチャンネルＭＯＳトランジスタＭ_３を含み、ｂｉａｓ１端子の電圧に応じて、テイル電流Ｉが規定される。

定電流回路１０６は、入力差動対１０２に接続されるいわゆる能動負荷であり、トランジスタＭ_１と接続されるトランジスタＭ_４、トランジスタＭ_２と接続されるトランジスタＭ_５を含む。トランジスタＭ_４，Ｍ_５はｂｉａｓ１端子の電圧に応じた定電流を発生する。

出力段１１０は、入力差動対１０２を構成するトランジスタＭ_１，Ｍ_２それぞれに流れる電流Ｉ_Ｍ１，Ｉ_Ｍ２の差分を、出力電圧Ｖ_ＯＵＴに変換し、ＯＵＴ端子から出力する。

図１（ａ）のボルテージフォロア回路２００のように、差動増幅器１００Ｒの出力端子ＯＵＴに大容量のキャパシタ（容量性負荷）が接続される場合、入力差動対１０２のドレイン側に位相補償のために、抵抗Ｒ_１，Ｒ_２およびキャパシタＣ_３が挿入される。

特願２０１５−０２４２９１号公報

本発明者らは、図１（ｂ）の差動増幅器１００Ｒについて検討した結果、以下の課題を認識するに至った。

位相補償用の抵抗Ｒ_１，Ｒ_２は同じ抵抗値Ｒを有するよう設計され、理想状態では差動増幅器１００Ｒの入力オフセット電圧Ｖ_ＯＳはゼロとなる。しかしながら現実的には、抵抗Ｒ_１，Ｒ_２の抵抗値Ｒにミスマッチが発生し、これが入力オフセット電圧Ｖ_ＯＳの原因となる。

抵抗のミスマッチの影響について検討する。簡単のため、トランジスタにミスマッチは発生しておらず、抵抗Ｒ_２の抵抗値が設計値ＲよりもΔＲ増加しているとする。この増加した抵抗成分ΔＲによって、第２入力トランジスタＭ_２のソース電圧Ｖ_Ｓ２は、第１入力トランジスタＭ_１のソース電圧Ｖ_Ｓ１よりも低くなる。この電位差Ｖ_Ｓ２−Ｖ_Ｓ１が、入力オフセット電圧Ｖ_ＯＳとなる。ボルテージフォロア回路２００においては、オフセット電圧Ｖ_ＯＳは、入力電圧Ｖ_ＩＮと出力電圧Ｖ_ＯＵＴの差分として現れ、式（１）で定義することができる。
Ｖ_ＩＮ−Ｖ_ＯＵＴ＝Ｖ_ＯＳ …（１）

また差動対のトランジスタＭ_１，Ｍ_２のソース電圧Ｖ_Ｓ１，Ｖ_Ｓ２と、入力電圧Ｖ_ＩＮ、出力電圧Ｖ_ＯＵＴの関係式は以下の通りである。
Ｖ_ＩＮ＋Ｖ_ＧＳ２＝Ｖ_Ｓ２
Ｖ_ＯＵＴ＋Ｖ_ＧＳ１＝Ｖ_Ｓ１
ここで、Ｖ_ＧＳ１＝Ｖ_ＧＳ２として式を整理すると、式（２）を得る。
Ｖ_ＩＮ−Ｖ_ＯＵＴ＝Ｖ_ＯＳ＝Ｖ_Ｓ２−Ｖ_Ｓ１ …（２）
次に、コモン端子ＶＣの電圧Ｖ_Ｃとソース電圧Ｖ_Ｓ１，Ｖ_Ｓ２の関係は、式（３），（４）で表される。
Ｖ_Ｃ−Ｖ_Ｓ２＝（Ｉ／２＋ΔＩ）×（Ｒ＋ΔＲ） …（３）
Ｖ_Ｃ−Ｖ_Ｓ１＝（Ｉ／２−ΔＩ）×Ｒ …（４）
式（２）〜（４）を整理すると、抵抗のミスマッチによって発生する入力オフセット電圧Ｖ_ＯＳは式（５）として得られる。
Ｖ_ＯＳ＝Ｖ_Ｓ２−Ｖ_Ｓ１＝（Ｉ／２＋ΔＩ）×（Ｒ＋ΔＲ）−（Ｉ／２−ΔＩ）×Ｒ
＝２ΔＩ・Ｒ＋１／２・ΔＲ＋ΔＩ・ΔＲ …（５）

式（５）から明らかなように、入力オフセット電圧Ｖ_ＯＳは、抵抗のミスマッチ量ΔＲに応じて発生する。

一般的に位相補償用の抵抗Ｒ_１，Ｒ_２は半導体チップ（ダイ）上にペア性を有するように近接配置される。これによりプロセスばらつきや温度変動に対して、抵抗Ｒ_１，Ｒ_２の抵抗値のミスマッチΔＲが小さくなるよう配慮される。しかしながら、ミスマッチΔＲを完全にゼロとすることは難しい。

従来では、抵抗Ｒ_１，Ｒ_２の抵抗値をトリミング（調節）可能に構成し、半導体チップの出荷前の検査工程において、入力オフセット電圧Ｖ_ＯＳがゼロに近づくように抵抗Ｒ_１，Ｒ_２の抵抗値が調節される。

ところがトリミングが完了した後に、差動増幅器１００の半導体チップをパッケージに収容する際、あるいはパッケージを、プリント基板に実装する際に、半導体チップに応力が発生し、抵抗Ｒ_１，Ｒ_２の抵抗値に、後発的なミスマッチが生ずる場合がある。

本発明は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、入力オフセット電圧を改善した差動増幅器の提供にある。

本発明のある態様は差動増幅器に関する。差動増幅器は、第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、入力差動対にテイル電流を供給するテイル電流源と、第１入力トランジスタの第１端子とテイル電流源の間に設けられる第１抵抗と、第２入力トランジスタの第１端子とテイル電流源の間に設けられる第２抵抗と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、出力電圧を生成する出力段と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、第１入力トランジスタの第１端子と第２入力トランジスタの第１端子の電位差に応じた差動の補正電流を発生する補正回路と、を備える。

この態様によると、第１抵抗および第２抵抗のミスマッチを補正できる。

補正回路は、第１補正トランジスタおよび第２補正トランジスタを含み、第１入力トランジスタの第１端子および第２入力トランジスタの第１端子それぞれの電圧に応じた差動の補正電流を生成する補正差動対と、補正差動対に電流を供給する補正電流源と、を含んでもよい。

第１補正トランジスタ、第２補正トランジスタは、第１入力トランジスタ、第２入力トランジスタと同一極性であってもよい。同一極性とは、トランジスタが同型で、かつ極性（導電型）が同一である場合のほか、トランジスタが別型で、かつ極性（導電型）が同一である場合を含む。

第１補正トランジスタ、第２補正トランジスタは、第１入力トランジスタ、第２入力トランジスタと逆極性（異極性）であり、補正回路は、第１補正トランジスタ、第２補正トランジスタに流れる電流を折り返し、差動の補正電流を生成するカレントミラー回路をさらに含んでもよい。逆極性とは、トランジスタが同型で、かつ極性（導電型）が異なる場合のほか、トランジスタが別型で、かつ極性（導電型）が異なる場合を含む。

入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＰＮＰ型バイポーラトランジスタであってもよい。

入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＮＰＮ型バイポーラトランジスタであってもよい。

入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＮＰＮ型バイポーラトランジスタであってもよい。

入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、第１補正トランジスタ、第２補正トランジスタはＰＮＰ型バイポーラトランジスタであってもよい。

本発明の別の態様もまた、差動増幅器である。この差動増幅器は、反転入力端子および非反転入力端子と、制御端子が反転入力端子と接続される第１入力トランジスタと、制御端子が非反転入力端子と接続される第２入力トランジスタと、テイル電流を供給するテイル電流源と、テイル電流源と第１入力トランジスタの第１端子の間に設けられる第１抵抗と、テイル電流源と第２入力トランジスタの第１端子の間に設けられる第２抵抗と、制御端子が第１入力トランジスタの第１端子と接続され、第１入力トランジスタと同極性の第１補正トランジスタと、制御端子が第２入力トランジスタの第１端子と接続され、第２入力トランジスタと同極性の第２補正トランジスタと、第１補正トランジスタの第１端子および第２補正トランジスタの第１端子と接続される補正電流源と、第１入力トランジスタの第２端子および第１補正トランジスタの第２端子と接続される第１電流源と、第２入力トランジスタの第２端子および第２補正トランジスタの第２端子と接続される第２電流源と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、出力電圧を生成する出力段と、を備える。

本発明のさらに別の態様もまた、差動増幅器である。この差動増幅器は、反転入力端子および非反転入力端子と、制御端子が反転入力端子と接続される第１入力トランジスタと、制御端子が非反転入力端子と接続される第２入力トランジスタと、テイル電流を供給するテイル電流源と、テイル電流源と第１入力トランジスタの第１端子の間に設けられる第１抵抗と、テイル電流源と第２入力トランジスタの第１端子の間に設けられる第２抵抗と、制御端子が第１入力トランジスタの第１端子と接続され、第１入力トランジスタと逆極性の第１補正トランジスタと、制御端子が第２入力トランジスタの第１端子と接続され、第２入力トランジスタと逆極性の第２補正トランジスタと、第１補正トランジスタの第１端子および第２補正トランジスタの第１端子と接続される補正電流源と、第１補正トランジスタに流れる電流を折り返す第１カレントミラー回路と、第２補正トランジスタに流れる電流を折り返す第２カレントミラー回路と、第１入力トランジスタの第２端子および第１カレントミラー回路の出力端子と接続される第１電流源と、第２入力トランジスタの第２端子および第２カレントミラー回路の出力端子と接続される第２電流源と、第１入力トランジスタの第２端子および第２入力トランジスタの第２端子と接続され、出力電圧を生成する出力段と、を備える。

差動増幅器は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、差動増幅器の特性を改善できる。

図１（ａ）は、差動増幅器の用途のひとつであるバッファ回路の回路図であり、図１（ｂ）は、差動増幅器の構成例を示す回路図である。実施の形態に係る差動増幅器の回路図である。差動増幅器の構成例の回路図である。図４（ａ）、（ｂ）は、図３の差動増幅器における入力オフセット電圧Ｖ_ＯＳの補正効果を示す図である。差動増幅器の別の構成例を示す回路図である。第２変形例に係る差動増幅器の回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係る差動増幅器１００の回路図である。差動増幅器１００は主として、入力差動対１０２、テイル電流源１０４、定電流回路１０６、位相補償回路１０８、出力段１１０および補正回路１２０を備え、ひとつの半導体基板に一体集積化されている。差動増幅器１００は、反転入力端子（ＩＮ−）と非反転入力端子（ＩＮ＋）の電位差を増幅し、出力端子ＯＵＴから出力電圧Ｖ_ＯＵＴを出力する。

入力差動対１０２は、ＰチャンネルＭＯＳＦＥＴである第１入力トランジスタＭ_１、第２入力トランジスタＭ_２を含む。第１入力トランジスタＭ_１の制御端子（ゲート）は反転入力端子ＩＮ−と接続され、第２入力トランジスタＭ_２の制御端子は非反転入力端子ＩＮ＋と接続される。入力差動対１０２は、反転入力端子ＩＮ−、非反転入力端子ＩＮ＋それぞれの電圧Ｖ_ＩＮ＋，Ｖ_ＩＮ−に応じた差動電流Ｉ_Ｍ１，Ｉ_Ｍ２を生成する。

テイル電流源１０４は、入力差動対１０２にテイル電流Ｉを供給する。たとえばテイル電流源１０４は、制御端子（ゲート）がバイアス端子ｂｉａｓ１と接続されるＰチャンネルＭＯＳＦＥＴであるトランジスタＭ_３を含む。

位相補償回路１０８は、入力差動対１０２とテイル電流源１０４の間に挿入されている。位相補償回路１０８は、第１抵抗Ｒ_１、第２抵抗Ｒ_２およびキャパシタＣ_１を含む。第１抵抗Ｒ_１は、第１入力トランジスタＭ_１の第１端子（ソース）とテイル電流源１０４の間に設けられ、第２抵抗Ｒ_２は第２入力トランジスタＭ_２の第１端子（ソース）とテイル電流源１０４の間に設けられる。キャパシタＣ_１は、第１入力トランジスタＭ_１のソースと第２入力トランジスタＭ_２のソースの間に接続される。

定電流回路１０６は、第１入力トランジスタＭ_１の第２端子（ドレイン）および第２入力トランジスタＭ_２の第２端子（ドレイン）と接続され、定電流Ｉ_Ｍ４，Ｉ_Ｍ５を発生する。たとえば定電流回路１０６は、制御端子（ゲート）が共通に接続されたＮチャンネルＭＯＳＦＥＴであるトランジスタＭ_４，Ｍ_５を含む。トランジスタＭ_４，Ｍ_５は、テイル電流源１０４が生成するテイル電流Ｉに比例した電流Ｉ_Ｍ４，Ｉ_Ｍ５が流れるように、ｂｉａｓ１端子の電圧Ｖ_{ｂｉａｓ１}に応じた電圧によってバイアスされる。具体的にはトランジスタＭ_１１は、トランジスタＭ_４，Ｍ_５とともにカレントミラー回路を形成している。トランジスタＭ_１２のゲートはｂｉａｓ１端子と接続され、トランジスタＭ_１２には、テイル電流Ｉに比例した電流Ｉ_Ｍ１２が流れ、したがって定電流回路１０６が生成する電流Ｉ_Ｍ４，Ｉ_Ｍ５と電流Ｉとは比例関係にある。

出力段１１０は、第１入力トランジスタＭ_１の第２端子（ドレイン）および第２入力トランジスタＭ_２の第２端子（ドレイン）と接続され、出力電圧Ｖ_ＯＵＴを生成する。たとえば出力段１１０は、トランジスタＭ_６，Ｍ_７，Ｍ_８，Ｍ_９を含む。トランジスタＭ_６，Ｍ_７はＮチャンネルＭＯＳＦＥＴであり、それらの制御端子（ゲート）はｂｉａｓ２端子と接続され、所定のバイアス電圧が供給されている。トランジスタＭ_８，Ｍ_９はカレントミラー回路を構成している。トランジスタＭ_６のドレインは出力端子ＯＵＴと接続されている。

なお、定電流回路１０６および出力段１１０の回路構成は特に限定されず、公知のさまざまな回路形式を採用することができる。たとえばカレントミラー回路としてカスコード型を用いてもよい。

補正回路１２０は、第１入力トランジスタＭ_１の第１端子の電圧（ソース電圧）Ｖ_Ｓ１および第２入力トランジスタＭ_２の第１端子（ソース電圧）Ｖ_Ｓ２を受ける。補正回路１２０の２つの出力は、第１入力トランジスタＭ_１の第２端子（ドレイン）および第２入力トランジスタＭ_２の第２端子（ドレイン）と接続されており、第１入力トランジスタＩ_Ｍ１のソース電圧Ｖ_Ｓ１と第２入力トランジスタＭ_２のソース電圧Ｖ_Ｓ２の電位差に応じた差動の補正電流Ｉ_ＣＭＰ１，Ｉ_ＣＭＰ２を発生する。

本発明は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

図３は、差動増幅器１００の構成例の回路図である。図３には差動増幅器１００を用いて構成される。補正回路１２０は、補正差動対１２２、補正電流源１２４を含む。補正差動対１２２は、第１入力トランジスタＭ_１の第１端子（ソース）の電圧Ｖ_Ｓ１および第２入力トランジスタＭ_２の第１端子（ソース）の電圧Ｖ_Ｓ２に応じた差動の補正電流Ｉ_ＣＭＰ１，Ｉ_ＣＭＰ２を生成する。補正電流源１２４は、補正差動対１２２に定電流Ｉ_２を供給する。

より具体的には補正差動対１２２は、ＰＮＰ型の第１補正トランジスタＱ_１および第２補正トランジスタＱ_２を含む。ＰＮＰ型のバイポーラトランジスタは、入力差動対１０２を構成するＰチャンネルＭＯＳＦＥＴと同極性である。第１補正トランジスタＱ_１、第２補正トランジスタＱ_２それぞれの制御端子（ベース）には、第１入力トランジスタＭ_１、第２入力トランジスタＭ_２のソースの電圧Ｖ_Ｓ１，Ｖ_Ｓ２が入力される。補正電流源１２４はＰチャンネルＭＯＳＦＥＴであるトランジスタＭ_１０を含む。トランジスタＭ_１０のゲートはｂｉａｓ１端子と接続され、トランジスタＭ_１２、Ｍ_３とともにカレントミラー回路を形成しており、補正電流源１２４が生成する定電流Ｉ_２は、テイル電流源１０４が生成するテイル電流Ｉと比例関係にある。

以上が差動増幅器１００の構成例である。続いてその動作を説明する。
いま、抵抗Ｒ_１とＲ_２の抵抗値にミスマッチが発生し、Ｒ_１＝Ｒ，Ｒ_２＝Ｒ＋ΔＲとなったとする。このとき、トランジスタＭ_１の電流Ｉ_Ｍ１はΔＩ増加し、トランジスタＭ_２の電流Ｉ_Ｍ２はΔＩ減少する。
Ｉ_Ｍ１＝Ｉ／２＋ΔＩ
Ｉ_Ｍ２＝Ｉ／２−ΔＩ

第２入力トランジスタＭ_２のソース電圧Ｖ_Ｓ２は、第１入力トランジスタＭ_１のソース電圧Ｖ_Ｓ１より低くなる。そうすると、補正差動対１２２のトランジスタＱ_２に流れる補正電流Ｉ_ＣＭＰ２が増加し、トランジスタＱ_１に流れる補正電流Ｉ_ＣＭＰ１は減少する。
Ｉ_ＣＭＰ１＝Ｉ_２／２−ΔＩ’
Ｉ_ＣＭＰ２＝Ｉ_２／２＋ΔＩ’

入力差動対１０２から定電流回路１０６に流れ込む差動電流には、補正回路１２０が生成する補正電流が重畳される。したがって、補正後の差動電流はＩ_Ｍ１＋Ｉ_ＣＭＰ１およびＩ_Ｍ２＋Ｉ_ＣＭＰ２となる。つまりトランジスタＭ_１の電流Ｉ_Ｍ１の増加分ΔＩが、トランジスタＱ_１の電流Ｉ_Ｍ１の減少分ΔＩ’と打ち消しあい、トランジスタＭ_２の電流Ｉ_Ｍ２の減少分ΔＩが、トランジスタＱ_２の電流Ｉ_Ｍ１の増加分ΔＩ’と打ち消しあう。

補正回路１２０は、抵抗Ｒ_１，Ｒ_２のミスマッチに起因するソース電圧Ｖ_Ｓ１，Ｖ_Ｓ２の差分、言い換えれば差動増幅器１００の入力オフセット電圧Ｖ_ＯＳを、差動の補正電流Ｉ_ＣＭＰ１，Ｉ_ＣＭＰ２に変換し、定電流回路１０６に流れ込むドレイン電流Ｉ_Ｍ１＋Ｉ_ＣＭＰ１，Ｉ_Ｍ２＋Ｉ_ＣＭＰ２が一定となるようにフィードバックがかかる。

図３に示すようにボルテージフォロア回路２００を構成すると、Ｖ_ＩＮ＝Ｖ_ＯＵＴが成り立つようにフィードバックがかかる。したがって、第１入力トランジスタＭ_１、第２入力トランジスタＭ_２それぞれのソース電圧Ｖ_Ｓ１，Ｖ_Ｓ２は等しくなり、入力オフセット電圧Ｖ_ＯＳをゼロに近づけることができる。

以上が差動増幅器１００の動作である。この差動増幅器１００によれば、補正回路１２０による補正効果によって、入力オフセット電圧Ｖ_ＯＳをゼロに近づけることができる。この補正効果は、プロセスばらつき、温度変動、応力などさまざまな要因に起因する抵抗のミスマッチΔＲに対して有効である。

図４（ａ）、（ｂ）は、図３の差動増幅器１００における入力オフセット電圧Ｖ_ＯＳの補正効果を示す図である。図４（ａ）は、入力オフセット電圧Ｖ_ＯＳの入力電圧Ｖ_ＩＮに対する依存性を示す。抵抗Ｒ_１，Ｒ_２の設計値は１００ｋΩであり、（i）は、Ｒ_１が設計値よりも４ｋΩ増加した場合の特性を、（ii）は、Ｒ_２が設計値よりも４ｋΩ増加した場合の特性を示す。また比較のために、図１（ｂ）の従来の差動増幅器１００Ｒの特性（iii）、（iv）が示される。（v）は抵抗のミスマッチΔＲがゼロのときの特性を示す。

補正回路１２０を設けない従来回路では、４ｋΩのミスマッチに対して、±７ｍＶの入力オフセット電圧Ｖ_ＯＳが発生するのに対して、補正回路１２０を備える差動増幅器１００によれば、入力オフセット電圧Ｖ_ＯＳを±１ｍＶ程度まで小さくできる。

図４（ｂ）は、入力オフセット電圧Ｖ_ＯＳの抵抗値の差分ΔＲに対する依存性を示す。（i）、（ii）はそれぞれ、図３の差動増幅器１００において、Ｒ_１，Ｒ_２が変動したときの特性を示す。（iii）、（iv）はそれぞれ、従来の差動増幅器１００Ｒにおいて、Ｒ_１，Ｒ_２が変動したときの特性を示す。（i）と（iii）の対比、あるいは（ii）と（iv）の対比から、補正回路１２０を設けることにより、入力オフセット電圧Ｖ_ＯＳが大幅に低減されることが分かる。

図５は、差動増幅器１００の別の構成例（１００Ａ）を示す回路図である。図５の差動増幅器１００Ａにおいて、補正回路１２０Ａは、補正差動対１２２Ａ、補正電流源１２４Ａに加えてカレントミラー回路１２６，１２８を備える。

補正差動対１２２Ａを構成する第１補正トランジスタＱ_１、第２補正トランジスタＱ_２は、ＮＰＮ型バイポーラトランジスタであり、Ｐチャンネルの第１入力トランジスタＭ_１、第２入力トランジスタＭ_２とは逆極性である。補正電流源１２４Ａは、トランジスタＱ_１，Ｑ_２の共通に接続されたエミッタに接続され、定電流Ｉ_２を生成する。補正電流源１２４Ａは、定電流回路１０６のトランジスタＭ_４，Ｍ_５と同様にバイアスされるトランジスタＭ_１１を含み、定電流Ｉ_２と、定電流回路１０６が生成する電流Ｉ_Ｍ４，Ｉ_Ｍ５とは比例関係にある。

カレントミラー回路１２６は、第１補正トランジスタＱ_１に流れる電流を折り返し、カレントミラー回路１２８は、第２補正トランジスタＱ_２に流れる電流を折り返す。カレントミラー回路１２６，１２８は、差動の補正電流Ｉ_ＣＭＰ１，Ｉ_ＣＭＰ２を生成する。

この構成によっても、図３の差動増幅器１００と同様の効果を得ることができる。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１変形例）
図２、図３、図５に示されるＭＯＳＦＥＴは、バイポーラトランジスタに置換してもよい。この場合、第１端子のソースをエミッタと読み替え、第２端子のドレインをコレクタと読み替えればよい。反対に図２、図３、図５に示されるバイポーラトランジスタを、ＭＯＳＦＥＴに置換してもよい。

（第２変形例）
図６は、第２変形例に係る差動増幅器１００Ｂの回路図である。この差動増幅器１００Ｂは、図２の差動増幅器１００を天地反転し、ＰチャンネルとＮチャンネルを置換し、ＮＰＮ型をＰＮＰ型に置換した構成と把握される。

（変形例３）
実施の形態では、差動増幅器１００をボルテージフォロア回路に利用したが、差動増幅器１００の用途はそれには限定されない。差動増幅器１００を用いて、非反転型あるいは反転入力端子のアンプを構成してもよい。

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…差動増幅器、１０２…入力差動対、１０４…テイル電流源、１０６…定電流回路、１０８…位相補償回路、１１０…出力段、１２０…補正回路、１２２…補正差動対、１２４…補正電流源、２００…ボルテージフォロア回路、２０２…平滑キャパシタ、２０４…電圧源、Ｍ_１…第１入力トランジスタ、Ｍ_２…第２入力トランジスタ、Ｑ_１…第１補正トランジスタ、Ｑ_２…第２補正トランジスタ。

Claims

第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、
前記入力差動対にテイル電流を供給するテイル電流源と、
前記第１入力トランジスタの第１端子と前記テイル電流源の間に設けられる第１抵抗と、
前記第２入力トランジスタの第１端子と前記テイル電流源の間に設けられる第２抵抗と、
前記第１入力トランジスタの第２端子および前記第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、前記第１入力トランジスタの前記第１端子と前記第２入力トランジスタの前記第１端子の電位差に応じた差動の補正電流を発生する補正回路と、
を備え、
前記補正回路は、
第１補正トランジスタおよび第２補正トランジスタを含み、前記第１入力トランジスタの前記第１端子および前記第２入力トランジスタの前記第１端子それぞれの電圧に応じた前記差動の補正電流を生成する補正差動対と、
前記補正差動対に電流を供給する補正電流源と、
を含み、
前記第１補正トランジスタ、前記第２補正トランジスタは、前記第１入力トランジスタ、前記第２入力トランジスタと逆極性であり、
前記補正回路は、前記第１補正トランジスタ、前記第２補正トランジスタに流れる電流を折り返し、前記差動の補正電流を生成するカレントミラー回路をさらに含むことを特徴とする差動増幅器。
第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、
前記入力差動対にテイル電流を供給するテイル電流源と、
前記第１入力トランジスタの第１端子と前記テイル電流源の間に設けられる第１抵抗と、
前記第２入力トランジスタの第１端子と前記テイル電流源の間に設けられる第２抵抗と、
前記第１入力トランジスタの第２端子および前記第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、前記第１入力トランジスタの前記第１端子と前記第２入力トランジスタの前記第１端子の電位差に応じた差動の補正電流を発生する補正回路と、
を備え、
前記補正回路は、
第１補正トランジスタおよび第２補正トランジスタを含み、前記第１入力トランジスタの前記第１端子および前記第２入力トランジスタの前記第１端子それぞれの電圧に応じた前記差動の補正電流を生成する補正差動対と、
前記補正差動対に電流を供給する補正電流源と、
を含み、
前記入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＰＮＰ型バイポーラトランジスタであることを特徴とする差動増幅器。
第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、
前記入力差動対にテイル電流を供給するテイル電流源と、
前記第１入力トランジスタの第１端子と前記テイル電流源の間に設けられる第１抵抗と、
前記第２入力トランジスタの第１端子と前記テイル電流源の間に設けられる第２抵抗と、
前記第１入力トランジスタの第２端子および前記第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、前記第１入力トランジスタの前記第１端子と前記第２入力トランジスタの前記第１端子の電位差に応じた差動の補正電流を発生する補正回路と、
を備え、
前記補正回路は、
第１補正トランジスタおよび第２補正トランジスタを含み、前記第１入力トランジスタの前記第１端子および前記第２入力トランジスタの前記第１端子それぞれの電圧に応じた前記差動の補正電流を生成する補正差動対と、
前記補正差動対に電流を供給する補正電流源と、
を含み、
前記入力差動対は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＮＰＮ型バイポーラトランジスタであることを特徴とする差動増幅器。
第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、
前記入力差動対にテイル電流を供給するテイル電流源と、
前記第１入力トランジスタの第１端子と前記テイル電流源の間に設けられる第１抵抗と、
前記第２入力トランジスタの第１端子と前記テイル電流源の間に設けられる第２抵抗と、
前記第１入力トランジスタの第２端子および前記第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、前記第１入力トランジスタの前記第１端子と前記第２入力トランジスタの前記第１端子の電位差に応じた差動の補正電流を発生する補正回路と、
を備え、
前記補正回路は、
第１補正トランジスタおよび第２補正トランジスタを含み、前記第１入力トランジスタの前記第１端子および前記第２入力トランジスタの前記第１端子それぞれの電圧に応じた前記差動の補正電流を生成する補正差動対と、
前記補正差動対に電流を供給する補正電流源と、
を含み、
前記入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＮＰＮ型バイポーラトランジスタであることを特徴とする差動増幅器。
第１入力トランジスタおよび第２入力トランジスタを含み、反転入力端子、非反転入力端子それぞれの電圧に応じた差動電流を生成する入力差動対と、
前記入力差動対にテイル電流を供給するテイル電流源と、
前記第１入力トランジスタの第１端子と前記テイル電流源の間に設けられる第１抵抗と、
前記第２入力トランジスタの第１端子と前記テイル電流源の間に設けられる第２抵抗と、
前記第１入力トランジスタの第２端子および前記第２入力トランジスタの第２端子と接続され、定電流を発生する定電流回路と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、前記第１入力トランジスタの前記第１端子と前記第２入力トランジスタの前記第１端子の電位差に応じた差動の補正電流を発生する補正回路と、
を備え、
前記補正回路は、
第１補正トランジスタおよび第２補正トランジスタを含み、前記第１入力トランジスタの前記第１端子および前記第２入力トランジスタの前記第１端子それぞれの電圧に応じた前記差動の補正電流を生成する補正差動対と、
前記補正差動対に電流を供給する補正電流源と、
を含み、
前記入力差動対は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、
前記第１補正トランジスタ、前記第２補正トランジスタはＰＮＰ型バイポーラトランジスタであることを特徴とする差動増幅器。
反転入力端子および非反転入力端子と、
制御端子が前記反転入力端子と接続される第１入力トランジスタと、
制御端子が前記非反転入力端子と接続される第２入力トランジスタと、
テイル電流を供給するテイル電流源と、
前記テイル電流源と前記第１入力トランジスタの第１端子の間に設けられる第１抵抗と、
前記テイル電流源と前記第２入力トランジスタの第１端子の間に設けられる第２抵抗と、
制御端子が前記第１入力トランジスタの前記第１端子と接続され、前記第１入力トランジスタと同極性の第１補正トランジスタと、
制御端子が前記第２入力トランジスタの前記第１端子と接続され、前記第２入力トランジスタと同極性の第２補正トランジスタと、
前記第１補正トランジスタの第１端子および前記第２補正トランジスタの第１端子と接続される補正電流源と、
前記第１入力トランジスタの第２端子および前記第１補正トランジスタの第２端子と接続される第１電流源と、
前記第２入力トランジスタの第２端子および前記第２補正トランジスタの第２端子と接続される第２電流源と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
を備えることを特徴とする差動増幅器。
反転入力端子および非反転入力端子と、
制御端子が前記反転入力端子と接続される第１入力トランジスタと、
制御端子が前記非反転入力端子と接続される第２入力トランジスタと、
テイル電流を供給するテイル電流源と、
前記テイル電流源と前記第１入力トランジスタの第１端子の間に設けられる第１抵抗と、
前記テイル電流源と前記第２入力トランジスタの第１端子の間に設けられる第２抵抗と、
制御端子が前記第１入力トランジスタの前記第１端子と接続され、前記第１入力トランジスタと逆極性の第１補正トランジスタと、
制御端子が前記第２入力トランジスタの前記第１端子と接続され、前記第２入力トランジスタと逆極性の第２補正トランジスタと、
前記第１補正トランジスタの第１端子および前記第２補正トランジスタの第１端子と接続される補正電流源と、
前記第１補正トランジスタに流れる電流を折り返す第１カレントミラー回路と、
前記第２補正トランジスタに流れる電流を折り返す第２カレントミラー回路と、
前記第１入力トランジスタの第２端子および前記第１カレントミラー回路の出力端子と接続される第１電流源と、
前記第２入力トランジスタの第２端子および前記第２カレントミラー回路の出力端子と接続される第２電流源と、
前記第１入力トランジスタの前記第２端子および前記第２入力トランジスタの前記第２端子と接続され、出力電圧を生成する出力段と、
を備えることを特徴とする差動増幅器。
ひとつの半導体基板に一体集積化されることを特徴とする請求項１から７のいずれかに記載の差動増幅器。
請求項１から８のいずれかに記載の差動増幅器を備えることを特徴とするボルテージフォロア回路。