JP2017118196A - 固体撮像素子及び撮像システム - Google Patents

Abstract

【課題】固体撮像素子において列出力線からの画素信号の読み出しと、保持した画素信号を順次読み出す期間とが重なることにより発生するノイズを低減する。【解決手段】複数の画素１０１から複数の列アンプ１２０を介して出力される信号を第１の保持ブロックに保持される第１の処理と、第１の保持ブロックから出力される信号が第２の保持ブロックに保持される第２の処理と、第２の保持ブロックから列毎に信号が出力される第３の処理とが行われ、第１の処理を行う期間と第３の処理を行う期間とは一部が少なくとも重なる。第３の処理を行う第１の期間と第１の期間に続いて第３の処理を行う第２の期間との間の期間に、サンプルホールド回路１８０により制御信号をホールドし、ホールドされた制御信号により列アンプ１２０に供給する電流を制御する。【選択図】図２

Description

本発明は、固体撮像素子及び撮像システムに関するものである。

行列状に配置された画素からの信号を読み出すための列アンプや画素に配置された増幅トランジスタに電流を供給するための定電流源を備えた固体撮像素子がある。特許文献１には、定電流源の電流値を設定するための基準値が配線長に応じて変動することにより、固体撮像素子の出力信号が影響を受けるのを回避するために、基準値をサンプルホールドすることが開示されている。

特開２００２−１５２５６５号公報

固体撮像素子のフレームレートを上げるために、画素信号を列出力線から読み出す動作と列出力線から読み出した画素信号を保持してから出力する動作とを並行して行いブランキング期間を短縮することが行われている。この場合に、２つの読み出し回路の動作するタイミングが重なることにより列アンプや画素部へ供給される電流値が変動することに起因してノイズが発生することがある。本発明は、固体撮像素子において列出力線からの画素信号の読み出し期間と、列出力線から読み出した画素信号を保持して順次読み出す期間とが重なることにより発生するノイズを低減することを目的とする。

上記課題を解決するために、本発明の固体撮像素子は、複数の列及び複数の行を構成するように配置された複数の画素と、前記複数の列の夫々に対応して配置された複数の列出力線と、前記複数の列出力線に夫々接続された複数の列アンプと、前記複数の列アンプに夫々電流を供給する複数の第１の電流源と、前記複数の第１の電流源の電流値を制御する制御部と、前記複数の列アンプから出力される信号を保持する第１保持ブロック及び第２保持ブロックと、を備え、前記制御部は制御信号発生部とサンプルホールド回路とを有し、前記複数の列アンプから夫々出力される複数の信号が前記第１の保持ブロックに保持される第１の処理と、前記第１の保持ブロックから出力される複数の信号が前記第２の保持ブロックに保持される第２の処理と、前記第２の保持ブロックから列毎に信号が出力される第３の処理と、を行い、前記第１及び前記第３の処理は、前記第１の処理を行う期間と前記第３の処理を行う期間とが少なくとも部分的に重なるように行われ、前記制御部は、前記第３の処理を行う第１の期間と前記第１の期間に続いて前記第３の処理を行う第２の期間との間の期間に、前記制御信号発生部からの制御信号を前記サンプルホールド回路によりホールドし、前記ホールドした前記制御信号により前記第１の電流源の電流値を制御することを特徴とする。

固体撮像素子において列出力線からの画素信号の読み出し期間と、列出力線から読み出した画素信号を保持して順次読み出す期間とが重なることにより発生するノイズを低減することができる。

実施形態に係る固体撮像素子の全体構成図。 実施形態１に係る固体撮像素子の模式図。 実施形態に係るタイミングチャート。 実施形態２に係る固体撮像素子の模式図。 固体撮像素子を用いた撮像システムのブロック図。

（実施形態１）
図１は本発明における実施形態の固体撮像素子の全体構成図であり、ＣＭＯＳプロセス等によって基板100上に回路が形成されてIC化されている。画素101は複数の行及び複数の列を構成するようにアレイ状に配列されている。画素101からの信号は列毎に夫々配置された、列アンプ12及び転送回路13を備えた列回路20を介して出力される。アレイ状に配列された複数の画素101の駆動はパルス信号出力回路16によって制御される。パルス信号出力回路16は垂直デコーダ回路17の出力により行方向の読み出し順が制御されている。列回路20から出力された画素信号は保持ブロック14に保持されて水平走査回路15の制御によって順次読み出されて出力アンプ18を介して出力端子OUTから出力される。水平走査回路15と保持ブロック14は列出力線からの１行分の画素信号をいったん保持し、保持した画素の信号を読み出すための回路である。保持ブロック14は画素信号を保持するための容量を有する。信号を保持するための容量は配線の寄生容量として形成されてもよい。

また、本実施形態では、電流源19からの出力電流はI-V（電流−電圧）変換回路190で電圧変換された後、列アンプに供給されている。しかし列アンプの回路は電流源19からの電流に基づいて動作する形態であればどのような構成の回路でもよい。図１には列アンプ12への電流の供給のみ矢印で示しているが、電流源19は列アンプ12だけではなく、画素101の画素内の増幅部や出力アンプ18へ電流を供給してもよい。

図２は本実施形態に係る固体撮像素子の回路を模式的に示した図である。図１から１列分の列回路を抜き出して示している。また、説明のために各列毎に配置されている電流源であるNMOSトランジスタ155、156とNMOSトランジスタ155、156の電流値を設定する制御信号を発生する制御部180を図示している。画素101は行及び列方向にアレイ状に配列されているが、ここでは１画素分のみ図示している。転送制御線102及びリセット制御線103と選択制御線104とによって画素の駆動は行単位で制御される。増幅回路120、クランプ容量CO_121、フィードバック容量Cf_122からなる回路は列アンプ12に対応する。バッファアンプ130、140と周辺のスイッチ131、141から転送容量CTS2_135、CTN2_145に至る部分は図１の転送回路13に対応する。保持容量CHS_137及び保持容量CHN_147は図１の保持ブロック14に対応する部分である。出力アンプ138及び出力アンプ148は図１における出力アンプ18に対応する。これらの回路はＣＭＯＳプロセス等によって同一基板100の上に形成されている。

ここで画素101の構成を説明する。画素101はフォトダイオード110と転送トランジスタ111とリセットトランジスタ112と増幅トランジスタ113及び選択トランジスタ114を含んで構成されている。転送トランジスタ111のゲート電極には転送制御線102が接続され、リセットトランジスタ112のゲート電極にはリセット制御線103が接続され、選択トランジスタ114のゲート電極には選択制御線104が接続されている。転送トランジスタ111のゲート電圧がLoレベルのとき、フォトダイオード110に光電荷が蓄積されて、転送トランジスタ111のゲート電圧がHiレベルになることでフローティングディフュージョン領域（不図示）に光電荷が転送される。転送された光電荷に起因する画素信号は、増幅トランジスタ113において増幅され、選択トランジスタ114がオンすることによって選択された行の画素信号は列毎に配置された列出力線105へ出力される。増幅トランジスタ113と電流源106とはソースフォロワ回路を構成し、各画素からの信号を列出力線105へ出力する。列出力線105からの信号は増幅回路120で増幅されて転送回路13を介して保持ブロック14へ入力され、出力アンプ138、148から出力される。

本実施形態では、増幅回路120は差動増幅回路等で構成される演算増幅器を反転増幅回路として使っている。増幅回路120の一方の入力にはクランプ容量CO_121を介して画素信号が入力され、他方の入力（不図示）は基準電位に接続されている。クランプ容量C0_121は列出力線105の電圧をクランプする。フィードバック容量Cf_122は増幅回路120の出力信号を入力へフィードバックするための容量素子である。スイッチ123はクランプ容量C0_121をリセットするためのスイッチである。スイッチ123がオンしている状態で増幅回路120の入出力間が短絡されて増幅回路120の入力が所定の電圧にクランプされる。次にスイッチ123をオフすることにより、列出力線105に現れた画素信号は、クランプ容量C0_121の電圧変化として増幅回路120に入力される。増幅回路120に入力された画素信号は所定の利得で増幅される。

本実施形態では画素信号は画素をリセットしたときのノイズを含むＮ信号と撮像時の画像信号を含むＳ信号とに分かれて画素101から読み出される。増幅回路120で増幅されたＳ信号は、転送スイッチ131を介して転送回路13の転送容量CTS1_132へ入力される。他方の増幅回路120から出力されたＮ信号は、転送スイッチ141を介し転送容量CTN1 142へ入力される。転送回路13はＳ信号のための転送回路とＮ信号のための転送回路とから構成されている。Ｓ信号の経路には、バッファアンプ130、フィードバックスイッチ133、転送容量CTS1_132、転送容量CTS2_135、ショートスイッチ139及び転送スイッチ131、134が含まれる。Ｎ信号の経路には、バッファアンプ140、フィードバックスイッチ143、転送容量CTN1_142、転送容量CTN2_145、ショートスイッチ149及び転送スイッチ141、144が含まれる。

転送スイッチ134と転送スイッチ144は同じタイミングでオン・オフしてＳ信号とＮ信号を同時に第１の転送容量CT1から第２の転送容量CT2へ転送する。ここで第１の転送容量CT1は転送容量CTS1_132または転送容量CTN1_142を示し、各列に設けられている第１の転送容量CT1を総称して第１の保持ブロックと称する。第２の転送容量CT2は転送容量CTS2_135または転送容量CTN2_145を示し、各列に設けられている第２の転送容量CT2を総称して第２の保持ブロックと称する。

水平転送スイッチ136及び146は水平転送パルスφPHによりオン・オフ駆動される。転送容量CTS2_135に保持されたＳ信号は水平走査回路によって駆動される水平転送スイッチ136によって保持容量CHS_137へ転送された後、出力アンプ138によって出力端子OUTSから出力される。Ｎ信号に関しても同様に、転送容量CTN2_145に保持されたＮ信号は水平走査回路によって駆動される水平転送スイッチ146によって保持容量CHN_147へ転送された後、出力アンプ148によって出力端子OUTNから出力される。OUTSから出力されたＳ信号とOUTNから出力されたＮ信号とは相関２重サンプリングがされてＳ／Ｎ比の高い画素信号が得られる。出力アンプ18に対応する出力アンプ138、148はソースフォロワや差動増幅回路などの増幅回路で構成してもよい。

本実施形態では各列の信号を保持容量CHS_137、CHN_147で保持し、出力アンプ138、148を介して列毎の信号を水平転送している。しかし、水平転送スイッチ136、146で選択した列毎の信号を相関２重サンプリングしてもよい。この場合は保持容量CHS_137、CHN_147及び出力アンプ138、148は不要にできる。また、水平転送スイッチ136、146で選択した列毎のＳ信号とＮ信号を出力アンプ18に入力すれば出力アンプ数は列毎に設ける必要はなく、１台にすることができる。出力アンプ18を差動増幅回路にしてＳ信号とＮ信号に対する相関２重サンプリングを行ってもよい。また、相関２重サンプリング回路は基板100上に設けてもよい。本実施形態では第１の転送容量CT1、第２の転送容量CT2を用いた例を説明したが、画素信号に対する処理時間や他の処理工程を行う等の場合は第１の転送容量CT1と第２の転送容量CT2の間に更に１段以上の転送容量を設けてもよい。

制御部180は図１の電流源19に対応する。制御部180は、サンプルホールド回路170とサンプルホールド回路170に制御信号を与える制御信号発生部とを備える。制御信号発生部は、増幅回路150、参照抵抗160、MOSトランジスタ151〜154で構成されるカレントミラー回路を含む。増幅回路150は差動増幅回路などの演算増幅器であり、参照電圧Vrefと参照抵抗160を流れる電流により発生する電圧を基準としてNMOSトランジスタ151のゲート電圧を制御することにより所定の電流値を発生する。NMOSトランジスタ151に直列接続されたPMOSトランジスタ152はゲートとドレインが接続されている。PMOSトランジスタ152とゲートが接続されたPMOSトランジスタ153によりカレントミラー回路が形成される。本実施形態では、参照抵抗160は基板100上に形成されたP型またはN型の拡散抵抗もしくはポリシリコンで形成された抵抗である。更にNMOSトランジスタ154のゲート電圧を参照電圧とするNMOSトランジスタ155、156は列夫々に対応して設けられている。NMOSトランジスタ154、155、156はカレントミラー回路を形成し、画素の各列の回路へ電流を供給する。NMOSトランジスタ155は、例えば画素の増幅トランジスタに対する電流源106として作用し、NMOSトランジスタ156は増幅回路120の電流源として作用する。

サンプルホールド回路170のサンプリングスイッチ171はNMOSトランジスタ154のゲート電圧をサンプリングするためのスイッチであり、ホールド容量172はサンプリングしたゲート電圧をホールドする。サンプルホールド回路170は、第１の転送容量CT1から第２の転送容量CT2へ転送している期間中にNMOSトランジスタ154のゲート電圧をサンプリングする。そして、第２の転送容量CT2から保持容量CH（保持容量CHS_137、CHN_147の総称）へ水平転送している期間中に電圧をホールドする。ホールドしている間NMOSトランジスタ155、156のゲートに一定電圧の制御信号を供給することができるので、NMOSトランジスタ155、156は安定した電流を発生することができる。したがって、転送容量CTS2_135、CTN2_145の信号が水平転送されている期間に、増幅回路120が動作して転送容量CTS1_132、CTN1_142に信号が転送されるときも増幅回路120や画素101へ供給される電流を安定にできる。

次に画素信号読み出し時のタイミングチャートである図３により固体撮像素子の駆動について説明する。増幅回路120はスイッチ123の制御によりクランプ容量CO_121が接続された入力端子の電位が基準電位とされた後、スイッチ123がオープンされることにより利得を持つアンプとして動作しているものとする。

選択信号φPSELは時刻t1で選択制御線104をHiレベルにして画素の行を選択する。リセット信号φPRESは時刻t2でリセット制御線103をHiレベルからLoレベルにして画素のリセットを解除する。転送パルスφPTN1は時刻t3からt4の期間で転送スイッチ141をオンさせて増幅回路120から出力されているノイズレベルの信号をＮ信号として転送容量CTN1_142へ信号を書き込む。時刻t4で転送スイッチ141がオフになると、転送容量CTN1_142は入力された信号電圧を保持する。この時フィードバックスイッチ143はフィードバック制御信号φPFBNによって時刻t2からt8の期間オンになっており、バッファアンプ140の入出力端子間を短絡している。これにより転送容量CTN1_142のバッファアンプ140の入力側の電極は基準電位にクランプされている。

時刻t5から時刻t6の期間で転送信号φPTXは転送制御線102をHiレベルにしてフォトダイオードに蓄積された電荷信号をフローティングディフュージョン領域に転送する。フローティングディフュージョン領域で電圧に変換された画素信号は増幅トランジスタ113と電流源106で構成されるソースフォロワから列出力線105を介して増幅回路120に入力される。画素信号は増幅回路120により増幅されて転送スイッチへ出力される。転送パルスφPTS1は時刻t5からt7の期間で転送スイッチ131をオンさせて画素信号をＳ信号として転送容量CTS1_132へ信号を書き込む。時刻t7で転送スイッチ131がオフになると、転送容量CTS1_132は入力された信号電圧を保持する。時刻t2からt8の期間フィードバックスイッチ133はオンになっており、フィードバック制御信号φPFBSによってバッファアンプ130の入出力間を短絡している。これにより転送容量CTS1 132のバッファアンプ130の入力側の電極は基準電位にクランプされている。

時刻t8において再びリセット信号φPRESをHiレベルにして画素をリセットする。同時刻t8に、フィードバック制御信号φPFBS及びフィードバック制御信号φPFBNの反転パルスによって制御されるショートスイッチ139及びショートスイッチ149がオンする。この結果バッファアンプ130、140の出力端子に転送容量CTS1_132及びCTN1_142に保持されていた信号電圧が現れる。転送容量CTS1_132に保持されていた信号に基づく信号電圧はＳ信号、転送容量CTN1_142に保持されていた信号に基づく信号電圧はＮ信号である。時刻t9からt11の期間に転送パルスφPTS2は転送スイッチ134をオンさせてＳ信号を転送容量CTS2_135へ書き込む。転送パルスφPTN2は転送スイッチ144をオンさせてＮ信号を転送容量CTN2 145へ書き込む。

一方、サンプルホールドパルスφPSHは時刻t9でサンプリングスイッチ171をオンさせて制御部180のカレントミラー回路の電流に基づくNMOSトランジスタ154のゲート電圧をホールド容量172にサンプリングしホールドする。その後、時刻t11でサンプリングスイッチ171をオフして電圧をホールド容量172にホールドさせる。t11でサンプリングが終了した後、少なくとも次の行の列出力線からの画素信号の読み出しが終了するまでの期間、ホールド容量172はホールド状態を維持する。ホールドが維持される間、カレントミラー回路を形成しているトランジスタ155,156のゲート電極はホールドされた電圧により維持される。

転送容量CTS2_135及び転送容量CTS_145に書き込まれた第Ｎ行の画素の信号は時刻t12から水平走査回路の制御によって水平転送される。画素信号は、水平転送パルスφPHがHiレベルからLoレベルに遷移することに応じて水平転送スイッチ136、146をオン・オフさせて順次列毎の信号が保持容量CHS_137及びCHN_147へ水平転送される。保持容量CHS_137に保持されたＳ信号は出力アンプ138で増幅されて出力端子OUTSから基板100外部へ出力され、保持容量CHN_147に保持されたＮ信号は出力アンプ148で増幅されて出力端子OUTNから基板100外部へ出力される。本実施例では、時刻t12以降の水平転送を行っている期間に、並行して第Ｎ＋１行の光信号に相当するＳ信号と画素のリセットレベルの信号を含んだＮ信号の読み出しを行っている。図３に示す例ではt2からt8の期間に列出力線からの第Ｎ行の画素信号を読み出す期間と水平転送される第Ｎ−１行の期間が部分的に重なっている。本実施形態ではt2からt8までの第Ｎ−１行の画素信号の水平読み出しを行う期間中に列出力線からの第Ｎ行の画素信号の読み出しを行っている。そのため画素からの読み出し時間を短縮することができる。本実施形態ではこのように水平転送と信号読み出しを並行して行う。

本実施形態のようにサンプルホールド回路の動作タイミングを制御することにより、基準となるグランドの電位変動が少ない期間で電流源の制御用に安定した電圧をサンプリングできる。安定した一定電圧を水平転送期間中、ホールドすることによって増幅回路120等に安定した電流を供給することができる。本発明者の検討の結果、本発明を実施することによって、ホールドしない場合に比べて電流値の変動に起因する水平方向のスミア量は1/7に低減することができた。また、ホールド機能を制御部180に持たせて、各列の電流源を制御することにより、列毎にホールド容量を配置することができるのでICのチップ面積を縮小することができる。

（実施形態２）
図４は実施形態２における固体撮像素子の模式図である。画素部から増幅回路までの構成は第一の実施形態と同じため説明は省略する。また、画素信号読み出し時のタイミングも実施形態１と同じため説明は省略する。実施形態１と異なるのは制御部380における参照抵抗360である。本実施形態では参照抵抗360は基板300の外部に接続されたリード型もしくはチップ部品の抵抗である。一般にリード型もしくはチップ抵抗に用いられる金属抵抗は基板上に形成されるＰ型もしくはＮ型シリコンの拡散抵抗やポリシリコン抵抗よりも量産時のばらつきが小さい。基板の外部に精度の高い抵抗を接続して参照抵抗とすることにより、電流値のばらつきの小さいＩＣが実現できる。また外付けすることにより抵抗値を調整して電流値を揃えるのにも有利である。本実施形態でも、実施形態１と同様に回路を動作させることによりスミアの低減を実現することができた。また、電流源のばらつきを1/10以下に抑制する事が可能となった。

（実施形態３）
本発明による固体撮像素子を撮像システムに応用する場合の例について図５により説明する。光学系は、撮影レンズ１００１、シャッター１００２、絞り１００３を含み、被写体の像を固体撮像素子１００４に結像させる。固体撮像素子１００４からの出力信号は撮像信号処理回路１００５で処理される。この信号は、Ａ／Ｄ変換器１００６によりアナログ信号からディジタル信号に変換される。出力されたディジタル信号はさらに信号処理部１００７で演算処理される。以上の処理により画像信号を生成することができる。画像信号はメモリ部１０１０に蓄えられたり、外部Ｉ／Ｆ部１０１３を通してコンピュータ等の外部の機器に送られる。固体撮像素子１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６、信号処理部１００７はタイミング発生部１００８により制御される他、システム全体は全体制御部・演算部１００９で制御される。記録媒体１０１２に画像を記録するために、出力ディジタル信号は全体制御部・演算部１００９で制御される記録媒体制御Ｉ／Ｆ部１０１１を通して記録される。

100 基板、101 画素、102 転送制御線、103 リセット制御線、104 行選択制御線、105 画素信号読み出し線、106 電流源、110 フォトダイオード、111 転送トランジスタ、112 リセットトランジスタ、113 増幅トランジスタ、114 選択トランジスタ、120 増幅回路、121 クランプ容量、122 フィードバック容量、123 スイッチ、130、140 バッファアンプ、131、141 転送スイッチ、132 転送容量CTS1、133、143 フィードバックスイッチ、134、144 転送スイッチ、135 転送容量CTS2、136、146 水平転送スイッチ、137 保持容量CHS1、138、148 出力アンプ、139、149 ショートスイッチ、142 転送容量CTN1、145 転送容量CTN2、147 保持容量CHN1、150 増幅回路、151、154、155、156 NMOSトランジスタ、152、153 PMOSトランジスタ、160 参照抵抗、170 サンプルホールド回路、171 サンプリングスイッチ、172 ホールド容量、180 制御部、190 I-V変換回路

Claims (10)

1. 複数の列及び複数の行を構成するように配置された複数の画素と、前記複数の列の夫々に対応して配置された複数の列出力線と、前記複数の列出力線に夫々接続された複数の列アンプと、前記複数の列アンプに夫々電流を供給する複数の第１の電流源と、前記複数の第１の電流源の電流値を制御する制御部と、前記複数の列アンプから出力される信号を保持する第１保持ブロック及び第２保持ブロックと、を備え、前記制御部は制御信号発生部とサンプルホールド回路とを有しており、
   前記複数の列アンプから夫々出力される複数の信号が前記第１の保持ブロックに保持される第１の処理と、前記第１の保持ブロックから出力される複数の信号が前記第２の保持ブロックに保持される第２の処理と、前記第２の保持ブロックから列毎に信号が出力される第３の処理と、を行う固体撮像素子であって、
   前記第１及び前記第３の処理は、前記第１の処理を行う期間と前記第３の処理を行う期間とが少なくとも部分的に重なるように行われ、前記制御部は、前記第３の処理を行う第１の期間と前記第１の期間に続いて前記第３の処理を行う第２の期間との間の期間に、前記制御信号発生部からの制御信号を前記サンプルホールド回路によりホールドし、前記ホールドした前記制御信号により前記第１の電流源の電流値を制御する
   ことを特徴とする固体撮像素子。
2. 前記第１の処理は前記第３の処理を行う間に行われることを特徴とする請求項１に記載の固体撮像素子。
3. 前記第２の処理は前記第１の期間と前記第２の期間との間の期間に行われることを特徴とする請求項１又は２に記載の固体撮像素子。
4. 前記ホールドは前記第２の処理を行う間に行われることを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像素子。
5. 前記サンプルホールド回路は、前記第２の処理を行う期間が終了したのち少なくとも前記第２の処理に続く前記第１の処理を行う期間が終了するまでの期間、前記ホールドした制御信号により前記複数の第１の電流源の電流値を制御することを特徴とする請求項1乃至４のいずれか１項に記載の固体撮像素子。
6. 前記制御信号発生部は参照抵抗により設定される電流値に基づいて前記制御信号を発生することを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像素子。
7. 前記複数の第１の電流源の夫々はＭＯＳトランジスタを有し、前記ＭＯＳトランジスタのゲート電極の夫々は接続されてカレントミラー回路を構成していることを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像素子。
8. 前記ホールドされた制御信号は前記ゲート電極に供給されることを特徴とする請求項７に記載の固体撮像素子。
9. 前記複数の画素へ電流を供給する複数の第２の電流源を更に有し、前記複数の第２の電流源は前記複数の列の夫々に対応して設けられており、前記複数の第２の電流源の電流値は前記ホールドされた制御信号により制御されることを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像素子。
10. 請求項１〜９のいずれか１項に記載の固体撮像素子と、
    前記固体撮像素子から出力される信号を処理する信号処理部と、
    を有することを特徴とする撮像システム。

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