以下、本発明の好適な実施の形態について、図面を参照して詳細に説明する。なお、下記の説明において、各部の構成、配置、大きさ等は、特段の記載がない限り、本発明の範囲をそれのみに限定する趣旨のものではない。
(第1の実施形態)
図1は、本発明の好適な第1の実施形態に係る光電変換装置100の構成を示す図である。ここでは、CMOSイメージセンサを光電変換部として用いる場合を例に挙げて説明する。画素部103には、例えば、図2に示す周知の画素基本セル200が撮像面に水平方向(行方向)及び垂直方向(列方向)に複数配置されている。画素基本セル200に対して、行毎に行選択線SELが、列毎に垂直出力線105がそれぞれ配線されている。垂直走査回路101によって行選択線SELを順次Hiレベルにすることにより、1行分の画素信号を垂直出力線105に読み出す。なお、本実施形態では、nMOSを使って回路が構成され、nMOSのゲートに印加される信号がHiレベルとなるとnMOSがONし、nMOSのゲートに印加される信号がLowレベルとなるとnMOSがOFFするものとする。定電流源は各垂直出力線105に配されている。
図3は、図1における信号読み出し回路106、読み出し増幅部107、出力線108の回路図である。図3において、S信号とは、画像を得るための光信号であり、N信号とは、画素部103のソースフォロワSF及び信号読み出し回路の少なくとも一方の増幅部のリセット信号(いわゆるノイズ信号)であり、S信号に重畳した信号をいう。
画素部103から垂直出力線105に読み出されたS信号及びN信号は、容量300を介して増幅部(リセットスイッチ301、容量302及びプレアンプ303で構成される)で増幅される。そして、書き込みスイッチ304の各スイッチ306、307に所定のタイミングでHiレベルのPTSパルス及びPTNパルスを与えることによって、各々ラインメモリ305のCTN309及びCTS308に書き込まれる。ここで、本実施形態においては、容量300と増幅部によってクランプ回路が構成され、S信号から画素部103のソースフォロワSFのリセット信号は除去される。新たにS信号には増幅部のオフセットが重畳され、CTN309に書き込まれるN信号は増幅部のオフセットである。
ラインメモリ305に記憶されたS信号及びN信号は、読み出しスイッチ312の各スイッチ310、311に所定のタイミングでHiレベルの列選択パルスPCLMを順次与えることによって、各々共通信号線313、314へ出力される。すなわち、読み出しスイッチ312がONすると、1列分のS信号及びN信号が各々共通信号線313、314の寄生容量315(CHN316、CHS317)へ容量分割によって出力される。共通信号線313、314の寄生容量CHN316、CHS317へ出力されたS信号及びN信号は、読み出し増幅部107のアンプの非反転入力端子(+)及び反転入力端子(-)にそれぞれ入力される。そして、差分信号(S信号−N信号)として出力線108へ出力される。
各共通信号線313、314は、1列分の信号が出力された後、共通信号線リセットスイッチ320のリセットスイッチ318、319がそれぞれONして、リセットレベル電圧Vchrs、Vchrnにそれぞれリセットされる。すなわち、各共通信号線313、314は、リセットスイッチ318、319がOFFのときに、読み出しスイッチ312がONすることによって信号レベル電圧を保持する。そして、リセットスイッチ318、319がONのときに、読み出しスイッチ312がOFFすることによってリセットレベル電圧を保持され、リセットされる。ここで、各共通信号線313、314には、スイッチ310、311以外にも複数列分のスイッチが接続される(不図示)。
図4は、図3に示すCTS308及びCTN309から出力線108までの信号出力回路をより詳細に示した図である。なお、図4では、垂直方向に6個、水平方向に6個の画素基本セル200が画素部103に配列されたものを例として示し、図4の左側を1列目とする。また、参照符号中の括弧内の数字は、列番号を表している。
CTN(1)〜CTN(6)は、N信号を記憶するための容量素子(メモリ)である。CTS(1)〜CTS(6)は、S信号を記憶するための容量素子(メモリ)である。CTS及びCTNは各列に配置され、CTS(1)〜CTS(6)及びCTN(1)〜CTN(6)によって、S信号及びN信号のラインメモリ409として機能する。
図3に示すように、CTS308及びCTN309に記憶されたS信号及びN信号は、読み出し増幅部107の入力端子までの経路が同一であり、同一の列選択パルスのタイミングで各々の共通信号線313、314に出力される。すなわち、N信号が、ラインメモリ305から読み出し増幅部107に入力されるまでのタイミング及び回路構成は、S信号と同等である。そのため、図4の説明においてはN信号についての説明を省略し、S信号について説明する。
図4に示すように、本実施形態では、第3の読み出しスイッチ416を有する。この構成によって、第1の読み出しアンプ425を動作させて画素信号を出力線426に出力するモードと、第1及び第2の読み出しアンプ425、427の両方を動作させて、画素信号を出力線426、428に並列に出力するモードとを実行できる。また、第1の読み出しモード及び第2の読み出しモードは、任意に切り替えることができる。第1の読み出しモードにおいては、第2の読み出しアンプ427を停止させることによって消費電力を抑えることができる。また、第2の読み出しモードにおいては、第1及び第2の読み出しアンプ425、427の両方を動作させて、並列に読み出すことによって、高速読み出しを行うことができる。また、第1の読み出しアンプ426と第2の読み出しアンプ427とのオフセットを補正するために、第1の読み出しモードにおいて第2の読み出しアンプ427を動作させ、同一のメモリからの信号を読み出すことも可能である。
図4において、第1及び第2の読み出しスイッチ411、418は、水平走査回路102からの列選択パルスPCLM(1)、PCLM(2)によってON、OFFする。読み出しスイッチ410、411、418、419がONの場合を考える。この場合、ラインメモリ409のCTS(1)403、CTN(1)429、CTS(2)404、CTN(2)430に記憶された信号を第1及び第2の共通信号線401a、401b、402a、402bへ各々出力する。次いで、読み出しスイッチ410、411、418、419がOFFの場合を考える。この場合、ラインメモリ409のCTS(1)403、CTN(1)429、CTS(2)404、CTN(2)430と共通信号線401a、401b、402a、402bは電気的に絶縁状態となる。
第3の読み出しスイッチ416は、偶数列のCTS404、406、408の出力端、奇数列目の読み出しスイッチ410、412、413の出力端とを電気的に接続する。典型的には、第3の読み出しスイッチ416の入力端は、偶数列のCTS404、406、408の出力端と同列の読み出しスイッチ419、420、421の入力端とを結ぶ配線に接続される。また、第3の読み出しスイッチ416の出力端は、奇数列目の読み出しスイッチ410、412、413の出力端と第1の共通信号線401aとを結ぶ配線に接続される。なお、「配線」には、金属配線や拡散層配線などが含まれる。従って、第3の読み出しスイッチ416は、配線を介して電気的に接続されてもよく、半導体基板の活性領域を介して電気的に接続されてもよい。
第3の読み出しスイッチ416は、水平走査回路102から受けるPSWパルスがHiレベルのとき、上記の配線間を導通状態にする。また、水平走査回路102から受けるPSWパルスがLowレベルのとき、上記の配線間を電気的に絶縁状態にする。
第1及び第2の共通信号線のS信号線401a、402aは、それぞれ第1及び第2の読み出しアンプ425、427の非反転入力端子に入力される。また、第1及び第2の共通信号線のN信号線401b、402bは、それぞれ第1及び第2の読み出しアンプ425、427の反転入力端子に入力される。
本実施形態では、第1、第2及び第3の読み出しスイッチ411、416、418の電気的特性が同一であることが好ましい。例えば、第1〜第3の読み出しスイッチ411、416、418をnMOSトランジスタで構成し、それらのゲート長及びゲート幅を同一とする。これにより、第1の読み出しモードにて信号を読み出す場合においても、信号経路の電気的特性を同一とすることができる。第1及び第2の共通信号線401a、402aは、共通信号線リセットスイッチ424を介して、共通信号線リセット電圧源Vchrsに接続されている。
共通信号線リセットスイッチ424は、水平走査回路102からのPCHRパルスがHiレベルのときに、第1及び第2の共通信号線401a、402aをリセットレベル電圧にリセットする。また、共通信号線リセットスイッチ424は、PCHRパルスがLowレベルのときに、共通信号線リセット電圧源Vchrsと第1及び第2の共通信号線401a、402aとを電気的に絶縁状態にする。同様に、共通信号線リセットスイッチ423は、PCHRパルスがHiレベルのときに、第1及び第2の共通信号線401b、402bをリセットレベル電圧にリセットする。また、共通信号線リセットスイッチ423は、PCHRパルスがLowレベルのときに、共通信号線リセット電圧源Vchrnと第1及び第2の共通信号線401b、402bとを電気的に絶縁状態にする。
第1及び第2の読み出しアンプ425、427には、S信号とN信号とが並列してラインメモリ409から同等のタイミング及び回路構成で、非反転入力端子及び反転入力端子にそれぞれ入力される。第1及び第2の読み出しアンプ425、427は、入力されたS信号とN信号とを差分処理して、出力線426、428からセンサーチップの外部へ信号を出力する。この第1及び第2の読み出しアンプはS信号とN信号との差分をしないアンプでもよく、光電変換装置100の外部で差分を行っても良い。
次に、図5を用いて第1の読み出しモードの動作について詳細に説明する。図5は、第1の読み出しモードにおいて、図4に示す各スイッチを駆動するパルスのタイミングチャートと、第1及び第2の共通信号線(S信号)401a、402aの電位変動を示す図である。
第1の読み出しモードでは、図5に示すように、第2の読み出しスイッチ418を常時OFFするために、列選択パルスPCLM(2)、PCLM(4)及びPCLM(6)をLowレベルにする。また、タイミングt1の時点では、一行分のS信号とN信号が、PTSパルス及びPTNパルスの所定のタイミングによってラインメモリ409に書き込まれている。以下、図5に示すタイミングt1〜t14の動作について説明する。
タイミングt1では、共通信号線リセットスイッチ423、424をONするために、PCHRパルスをHiレベルにし、第1及び第2の共通信号線401a、401b、402a、402bを共通信号線リセット電圧Vchrs、Vchrnにリセットする。
タイミングt2では、PCHRパルスをLowレベルにし、第1及び第2の共通信号線401a、401b、402a、402bと共通信号線リセット電圧源Vchrs、Vchrnとを電気的に絶縁状態にする。また、1列目の列選択パルスPCLM(1)をHiレベルにすることによって、第1の記憶部としてのCTS(1)403と第1の共通信号線401aとを導通状態にし、CTS(1)403に記憶されている信号レベルを第1の共通信号線401aに出力する。
すなわち、第1の共通信号線401aは、共通信号線リセットレベル電圧Vchrsから、徐々にS信号レベルへ変化する。このとき、CTS(1)403から第1の共通信号線401にかかる抵抗成分は、第1の読み出しスイッチ410の抵抗成分とCTS(1)403から第1の読み出しアンプ425までの配線抵抗との和となる。同様に、N信号も同じタイミングでCTN(1)429から同等の回路構成を経て、第1の共通信号線(N信号)401bに出力され、N信号の第1の共通信号線(N信号)401bは、徐々にN信号レベルへ変化する。
以下、第1の読み出しアンプ425の出力電圧を所定のタイミングでホールドすることにより、1列目の画素信号を得ることができる。
タイミングt3では、第1の読み出しアンプ425の出力信号を得た後、1列目の列選択パルスPCLM(1)をLowレベルにする。また、t3のタイミングでは、第1の共通信号線401aの電圧は、1列目の信号レベルの電圧になっている。そのため、PCHRパルスをHiレベルにすることによって、第1の共通信号線401aを共通信号線リセット電圧Vchrsにリセットする。
タイミングt4では、第1の共通信号線401aが共通信号線リセットレベルVchrsに変化した後、PCHRパルスをLowレベルにし、再び第1の共通信号線401aと共通信号線リセット電圧源Vchrsとを電気的に絶縁状態にする。また、2列目の列選択パルスPSW(2)をHiレベルにすることによって、第2の記憶部としてのCTS(2)404と第1の共通信号線401aとを導通状態にし、CTS(2)404に記憶されている信号レベルを第1の共通信号線401aに出力する。すなわち、タイミングt2〜t3と同様に、第1の共通信号線401aは、共通信号線リセットレベル電圧Vchrsから、徐々にS信号レベルへ変化する。このとき、CTS(2)404から第1の共通信号線401aにかかる抵抗成分は、第3の読み出しスイッチ414の抵抗成分とCTS(2)404から第1の読み出しアンプ425までの配線抵抗との和となる。同様に、N信号も同じタイミングでCTN(2)430から同等の回路構成を経て、第1の共通信号線(N信号)401bに出力され、N信号の第1の共通信号線401bは、徐々にN信号レベルへ変化する。
以下、第1の読み出しアンプ425の出力電圧を所定のタイミングでホールドすることにより、2列目の画素信号を得ることができる。
t5のタイミングでは、第1の読み出しアンプ425の出力信号を得た後、2列目の列選択パルスPSW(2)をLowレベルにする。また、t5のタイミングでは、第1の共通信号線401aの電圧は、2列目の信号レベルの電圧になっている。そのため、PCHRパルスをHiレベルにすることによって、第1の共通信号線401aを再び共通信号線リセット電圧にリセットする。以下、同様に、タイミングt5〜t9の期間で、3列目及び4列目の画素信号を出力し、タイミングt9〜t13の期間で、5列目及び6列目の画素信号を出力する。このように、タイミングt1〜t13の期間で、垂直走査回路101で選択された1行分の画素信号を得ることができる。
本実施形態では、垂直方向に6行分の画素が配置されているため、全画素信号を読み出すためには、タイミングt1〜t13の動作を6回繰り返し行うことになる。
このように、第1の読み出しモードでは、ラインメモリ409から第1の読み出しアンプ425にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第1の読み出しスイッチ411の抵抗成分とラインメモリ409から第1の読み出しアンプ425までの配線抵抗との和となる。また、偶数列を読み出す場合、第3の読み出しスイッチ416の抵抗成分とラインメモリ409から第1の読み出しアンプ425までの配線抵抗との和となる。各スイッチのゲート長及びゲート幅等の電気的特性は全て等しい。そのため、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量とは同等となる。従って、奇数列と偶数列の信号のホールド時における信号遅延量が同等なため、奇数列と偶数列との間での信号のオフセットが低減できる。更に、共通信号線をリセットする場合のリセット電圧になるまでの遅延量も奇数列と偶数列とで同等とすることができるため、リセット時の共通信号線のオフセットを低減することが可能となる。そのため、奇数列と偶数列での信号のオフセットの低減が可能となる。
次に、図6を用いて第2の読み出しモードの動作について詳細に説明する。図6は、第2の読み出しモードにおいて、図4に示す各スイッチを駆動するパルスのタイミングチャートと、第1及び第2の共通信号線(S信号)401a、402aの電位変動を示す図である。
第2の読み出しモードでは、図6に示すように、第3の読み出しスイッチ416を常時OFFするために、列選択パルスPSW(2)、PSW(4)及びPSW(6)をLowレベルにする。また、タイミングt1の時点では、一行分のS信号とN信号が、PTSパルス及びPTNパルスの所定のタイミングによってラインメモリ409に書き込まれている。以下、図6に示すタイミングt1〜t8の動作について説明する。
タイミングt1では、共通信号線リセットスイッチ423、424をONするために、PCHRパルスをHiレベルにし、第1及び第2の共通信号線401a、401b、402a、402bを共通信号線リセット電圧Vchrs、Vchrnにリセットする。タイミングt2では、PCHRパルスをLowレベルにし、第1及び第2の共通信号線401a、401b、402a、402bと共通信号線リセット電圧源Vchrs、Vchrnとを電気的に絶縁状態にする。また、1列目の列選択パルスPCLM(1)と2列目の列選択パルスPCLM(2)とをHiレベルにする。これによって、CTS(1)403及びCTS(2)404と第1の共通信号線401a及び第2の共通信号線402aとを導通状態にする。そして、CTS(1)403に記憶されている信号レベルを第1の共通信号線401aに、CTS(2)404に記憶されている信号レベルを第2の共通信号線402aにそれぞれ出力する。
すなわち、第1及び第2の共通信号線401a、402aは、それぞれ共通信号線リセットレベル電圧Vchrsから、徐々にS信号レベルへ変化する。
このとき、CTS(1)403から第1の共通信号線401aにかかる抵抗成分は、第1の読み出しスイッチ410の抵抗成分とCTS(1)から第1の読み出しアンプ425までの配線抵抗との和となる。CTS(2)404から第2の共通信号線402aにかかる抵抗成分は、第2の読み出しスイッチ419の抵抗成分とCTS(2)から第2の読み出しアンプ427までの配線抵抗との和となる。
同様に、N信号も同じタイミングでCTN(1)429及びCTN(2)430からそれぞれ同等の回路構成を経て、第1の共通信号線(N信号)401bに出力される。そして、N信号の第1及び第2の共通信号線(N信号)401b、402bは、それぞれ徐々にN信号レベルへ変化する。
以下、第1及び第2の読み出しアンプ425、427の出力電圧をそれぞれ所定のタイミングでホールドすることにより、1列目と2列目の画素信号を同時に得ることができる。すなわち、同じ動作周波数で駆動する場合、第2の読み出しモードは、第1の読み出しモードに比べて、2倍のフレームレートで画素信号を得ることができる。
t3のタイミングでは、第1の読み出しアンプ425及び第2の読み出しアンプ427の出力信号をそれぞれ得た後、1列目の列選択パルスPCLM(1)及び2列目の列選択パルスPCLM(2)をLowレベルにする。また、t3のタイミングでは、第1の共通信号線401a及び第2の共通信号線402aは、それぞれ1列目の信号レベル電圧、2列目の信号レベル電圧になっている。そのため、PCHRパルスをHiレベルにすることによって、第1及び第2の共通信号線401a、402aを共通信号線リセット電圧Vchrsにそれぞれリセットする。
以下、同様に、タイミングt3〜t5の期間で、3列目及び4列目の画素信号を出力し、タイミングt5〜t7の期間で、5列目及び6列目の画素信号を出力する。これによって、垂直走査回路101で選択された1行分の画素信号を得ることができる。
本実施形態では、垂直方向に6行分の画素が配置されているため、全画素信号を読み出すためには、タイミングt1〜t8の動作を6回繰り返し行うことになる。
このように、第2の読み出しモードでは、ラインメモリ409から読み出しアンプ425にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第1の読み出しスイッチ410の抵抗成分とラインメモリ409から第1の読み出しアンプ425までの配線抵抗との和となる。また、偶数列を読み出す場合、第2の読み出しスイッチ419の抵抗成分とラインメモリ409から第2の読み出しアンプ427までの配線抵抗との和となる。各スイッチのゲート長及びゲート幅等の電気的特性は全て等しい。そのため、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量とは同等となる。その結果、第1の共通信号線に出力される信号と、第2の共通信号線に出力される信号とを読み出す場合に、両者の出力のオフセットが低減され、画像上の縦スジを低減することができる。以上、本実施形態の構成によれば、画素信号を単一の出力線に出力するモードと、画素信号を複数の出力線に並列に出力するモードとを切り替えることができる。これにより、出力線に接続される出力端子の個数の切り替えが可能でかつ画像の劣化を低減することが可能となる。
(第2の実施形態)
本実施形態は、図4において第1の共通信号線401a、401b及び第2の共通信号線402a、402bの信号遅延要因として、第3のスイッチによる寄生容量を考慮したものである。
図7を用いて本発明の好適な第2の実施形態を詳細に説明する。
図7において、各スイッチを駆動するパルスと回路構成は実施形態1の場合と同様であるため、詳細な説明は省略する。
本実施形態では、各垂直信号線や共通信号線の寄生容量が同等になるように実施形態1の構成にダミー回路を設けたものである。具体的には、第1、第2及び第3の読み出しスイッチ411、418、416と電気的特性が等しいダミースイッチ430、432等を配置している。
ダミースイッチ430は、奇数番目の列のCTS(1)403と同じ列の第1の読み出しスイッチ411とを結ぶ配線上に接続されている。ダミースイッチ432は、偶数番目の列の第2の読み出しスイッチ418と第2の共通信号線402を結ぶ配線上とに接続されている。
ダミースイッチ430、432のそれぞれゲート端子は、GNDによりショートされ、非動作の状態になっている。以下、このように構成された回路をダミー回路という。ダミー回路434、435、436、437についても、ダミー回路431、433と同様にして構成されている。
このようにして、ダミー回路431、433、434、435、436、437を配置する。これによって、第1の読み出しモードにおいて、奇数番目のCTSと第1の読み出しスイッチ411とを結ぶ配線上における寄生容量と、偶数番目のCTSと第3の読み出しスイッチ416とを結ぶ配線上における寄生容量が等しくなる。その結果、信号遅延量が同等になる。
また、第2の読み出しモードにおいて、奇数番目のCTSと第1の共通信号線401とを結ぶ配線上における寄生容量と、偶数番目のCTSと第2の共通信号線402とを結ぶ配線上における寄生容量とが等しくなる。その結果、信号遅延量が同等になり、画像上縦スジを低減することができる。
以上説明したように、第1の読み出しモードにおいて、ラインメモリ409から第1の読み出しアンプ425までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ409と第1の読み出しスイッチ411との間の第1のダミー回路431に配置された第1のダミースイッチ430の容量成分と、第3の読み出しスイッチ416(OFF)の容量成分との和となる。また、偶数列を読み出す場合、第1の読み出しスイッチ411(OFF)の容量成分と、第2のダミー回路433に配置された第2のダミースイッチ432(OFF)の容量成分との和となる。
また、第2の読み出しモードにおいて、ラインメモリ409から第1及び第2の読み出しアンプ425、427までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ409と第1の読み出しスイッチ411との間に配置されるダミースイッチ430の容量成分と、第3の読み出しスイッチ416(OFF)の容量成分との和となる。また、偶数列を読み出す場合、第3の読み出しスイッチ416(OFF)の容量成分と、第2の読み出しスイッチ418と第2の共通信号線402との間に配置されるダミースイッチ433の容量成分との和となる。各スイッチのゲート長、ゲート幅及び電気的特性は全て等しい。そのため、第1の読み出しモード及び第2の読み出しモードのいずれの場合でも、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量は同等となる。すなわち、第1の共通信号線401に出力される信号と、第2の共通信号線402に出力される信号を読み出す場合に、両者の出力のオフセットを低減することができるため、画像上縦スジを低減することができる。
(第3の実施形態)
図8は、特開2005−086260号公報に開示されているラインメモリをブロック化して読み出す技術を本発明に適用した場合の信号読み出し回路106の回路図である。
画素部103から垂直出力線105に読み出されたS信号及びN信号は、増幅部(プレアンプ)303で増幅され、PTSパルス及びPTNパルスを所定のタイミングでHiレベルにすることによって、各々ラインメモリ305に書き込まれる。
ラインメモリ305に記憶されたS信号及びN信号は、ブロック選択スイッチ800の各スイッチ803、804がONすると、列選択パルスPCLMを順次Hiレベルにして各々共通信号線805、806へ出力される。また、ブロック選択スイッチ800がOFFしている場合、ブロック共通信号線801、802と共通信号線805、806は電気的に絶縁状態となる。つまり、ブロック選択スイッチ800がONしている期間、読み出しスイッチ312が順次ONすると、1ブロック分のS信号及びN信号が各々共通信号線805、806へ同時に出力される。共通信号線805、806へ出力されたS信号及びN信号は、読み出し増幅部107の非反転入力端子(+)及び反転入力端子(-)に入力され、差分信号(S信号−N信号)として出力線108へ出力される。
各共通信号線805、806は、1列分の信号を出力した後、共通信号線リセットスイッチ320がONし、リセットレベル電圧Vchrs、Vchrnにリセットされる。
すなわち、各共通信号線805、806は、共通信号線リセットスイッチ320がOFFのとき、読み出しスイッチ312がONすることによって信号レベル電圧を保持する。また、読み出しスイッチ312がOFFし、リセットスイッチ320がONしている期間は、リセットレベル電圧を保持する。
図9を用いて第3の実施形態に信号読み出し回路106を詳細に説明する。
本実施形態の画素部103は、垂直方向に6個、水平方向に18個の画素基本セル200が配列されている。また、信号読み出し回路106のラインメモリ907は、1ブロック6列のブロックを複数備える。
図9は、図8に示すCTS308から読み出し増幅部107までの出力回路の1ブロックを表している。本実施形態では、図9に示す基本ブロック900が水平方向に3個配置されており、それぞれ第1のブロック選択スイッチ920及び第2のブロック選択スイッチ921を介して第1の共通信号線922及び第2の共通信号線923に接続されている(不図示)。
また、第1の共通信号線922と第2の共通信号線923の信号遅延要因として抵抗成分に加え、さらに寄生容量分を考慮している。図9に示すように、第1のダミー回路927のダミースイッチ926が、奇数列のCTSと同じ列の第1の読み出しスイッチ911とを結ぶ配線上に配置されている。また、第2のダミー回路929のダミースイッチ928が偶数列の第2の読み出しスイッチ919と第2のブロック共通信号線925とを結ぶ配線上とに配置されている。ダミースイッチ926、928は、第1、第2及び第3の読み出しスイッチ911、919、915と同じゲート長及びゲート幅を有し、電気的特性が等しい。また、ダミースイッチ926、928のそれぞれゲート端子は、GNDによりショートされ、非動作の状態となっている。
また、本実施形態では、図8に示す読み出し増幅部107に第1の読み出しアンプ937及び第2の読み出しアンプ938の2つのアンプ配置されている。このような構成により、第1の読み出しアンプ937を動作させて画素信号を出力線939へ出力する第1の読み出しモードと、第1及び第2の読み出しアンプ937、938の両方を動作させる。そして、画素信号を出力線939、940に並列に出力する第2の読み出しモードとを実行することができる。
図8に示すように、CTS308及びCTN309に記憶されたS信号及びN信号は、読み出し増幅部107の入力端子までの経路が同一である。そして、同一のブロック選択パルスBSEL及び列選択パルスPCLMのタイミングでブロック共通信号線801、802を介して各々の共通信号線805、806に出力される。すなわち、N信号が、ラインメモリ305から読み出し増幅部107に入力されるまでのタイミング及び回路構成は、S信号と同等である。そのため、本実施形態では、N信号についての説明を省略し、S信号について説明する。
図9において、第1及び第2の読み出しスイッチ911、919は、水平走査回路102からの列選択パルスPCLM(1)、(2)によってON、OFFする。読み出しスイッチ911、919がONのとき、ラインメモリ907に記憶された信号を第1及び第2のブロック共通信号線924、925へ各々出力して読み出す。また、スイッチ911、919がOFFのとき、ラインメモリ907とブロック共通信号線924、925は電気的に絶縁状態となる。
第3の読み出しスイッチ915は、偶数列のCTS902、904、906及び同列の第2の読み出しスイッチ919の間の配線上と、奇数列の読み出しスイッチ911及び第1のブロック共通信号線924の間の配線上とを、接続する。
第3の読み出しスイッチ915は、水平走査回路102から受けるPSWパルスがHiレベルのとき、上記の配線間を導通状態にする。一方、水平走査回路102から受けるPSWパルスがLowレベルのとき、上記の配線間を電気的に絶縁状態にする。
第1及び第2のブロック選択スイッチ920、921は、水平走査回路102から受けるブロック選択パルスBSELがHiレベルのとき、第1及び第2のブロック共通信号線924、925と第1及び第2の共通信号線922、923とを導通状態にする。一方、水平走査回路102から受けるブロック選択パルスBSELがLowレベルのとき、第1及び第2のブロック共通信号線924、925と第1及び第2の共通信号線922、923とを電気的に絶縁状態にする。
第1及び第2の共通信号線922、923は、それぞれ第1及び第2の読み出しアンプ937、938の非反転入力端子に入力(N信号は反転入力端子に入力される)されている。
本実施形態において、第1、第2及び第3の読み出しスイッチ911、919、915の電気的特性が同一であることが好ましい。例えば、第1、第2及び第3の読み出しスイッチ911、919、915をnMOSトランジスタで構成し、それらのゲート長及びゲート幅を同一とすることにより、電気的特性を同一とすることができる。
第1及び第2の共通信号線922、923は、共通信号線リセットスイッチ936を介して、共通信号線リセット電圧源Vchrsに接続されている。
共通信号線リセットスイッチ936は、水平走査回路102からのPCHRパルスがHiレベルのときに、第1及び第2の共通信号線922、923をリセットレベル電圧にリセットする。また、共通信号線リセットスイッチ936は、PCHRパルスがLowレベルのときに、共通信号線リセット電圧源Vchrsと第1及び第2の共通信号線922、923とを電気的に絶縁状態にする。
第1及び第2の読み出しアンプ937、938には、S信号とN信号とが並列してラインメモリ907から同等のタイミング及び回路構成で非反転入力端子及び反転入力端子にそれぞれ入力される。第1及び第2の読み出しアンプ937、938は、入力されたS信号とN信号とを差分処理して、出力線939、940からセンサーチップの外部へ信号を出力する。
図10を用いて第1の読み出しモードの動作について詳細に説明する。
図10は、第1の読み出しモードにおいて、図9に示す各スイッチを駆動するパルスのタイミングチャートと、第1及び第2の共通信号線(S信号)922、923の電位変動を示す図である。
第1の読み出しモードでは、図10に示すように、第2の読み出しスイッチ919を常時OFFするために、列選択パルスPCLM(2)、PCLM(4)及びPCLM(6)をLowレベルにする。
また、タイミングt1の時点では、一行分のS信号とN信号が、PTSパルス及びPTNパルスの所定のタイミングによってラインメモリ907に書き込まれている。
以下、図10に示すタイミングt1〜t14の動作について説明する。
タイミングt1では、共通信号線リセットスイッチ936をONするために、PCHRパルスをHiレベルにし、第1及び第2の共通信号線922、923を共通信号線リセット電圧Vchrs、Vchrnにリセットする。また、1ブロック目のブロック選択パルスBSEL(1)をHiレベルにし、1ブロック目のブロック共通信号線924、925と共通信号線922、923とを導通状態にする。
タイミングt2では、PCHRパルスをLowレベルにし、第1及び第2の共通信号線922、923と共通信号線リセット電圧源Vchrs、Vchrnとを電気的に絶縁状態にする。また、1列目の列選択パルスPCLM(1)をHiレベルにすることによって、CTS(1)901と第1の共通信号線922とを導通状態にし、CTS(1)901に記憶されている信号レベルを第1の共通信号線922に出力する。
すなわち、第1の共通信号線922は、共通信号線リセットレベル電圧Vchrsから、徐々にS信号レベルへ変化する。このとき、CTS(1)901から第1の共通信号線922にかかる抵抗成分は、第1の読み出しスイッチ911及び第1のブロック選択スイッチ920の抵抗成分と、CTS(1)901から第1の読み出しアンプ937までの配線抵抗との和となる。同様に、N信号も同じタイミングでCTN(1)901から同等の回路構成を経て、第1の共通信号線(N信号)に出力され、N信号の第1の共通信号線(N信号)は徐々にN信号レベルへ変化する。
以下、第1の読み出しアンプの出力電圧を所定のタイミングでホールドすることにより、1列目の画素信号を得ることができる。
タイミングt3では、第1の読み出しアンプの出力信号を得た後、1列目の列選択パルスPCLM(1)をLowレベルにする。また、t3のタイミングでは、第1の共通信号線922は、1列目の信号レベルの電圧になっている。そのため、PCHRパルスをHiレベルにすることによって、第1の共通信号線922を共通信号線リセット電圧Vchrsにリセットする。
タイミングt4では、第1の共通信号線922が共通信号線リセットレベルVchrsに変化した後、PCHRパルスをLowレベルにし、再び第1の共通信号線922と共通信号線リセット電圧源Vchrsとを電気的に絶縁状態にする。また、2列目の列選択パルスPSW(2)をHiレベルにすることによって、CTS(2)902と第1の共通信号線922とを導通状態にし、CTS(2)902に記憶されている信号レベルを第1の共通信号線922に出力する。
すなわち、タイミングt2〜t3と同様に、第1の共通信号線922は、共通信号線リセットレベル電圧Vchrsから、徐々にS信号レベルへ変化する。このとき、CTS(2)902から第1の共通信号線922にかかる抵抗成分は、第3の読み出しスイッチ912と第1のブロック選択スイッチ920の抵抗成分とCTS(2)902から第1の読み出しアンプ937までの配線抵抗との和となる。
同様に、N信号も同じタイミングでCTN(2)902から同等の回路構成を経て、第1の共通信号線(N信号)に出力され、N信号の第1の共通信号線は徐々にN信号レベルへ変化する。
以下、第1の読み出しアンプの出力電圧を所定のタイミングでホールドすることにより、2列目の画素信号を得ることができる。
t5のタイミングでは、第1の読み出しアンプの出力信号を得た後、2列目の列選択パルスPSW(2)をLowレベルにする。また、t5のタイミングでは、第1の共通信号線922の電圧は、2列目の信号レベルの電圧になっている。そのため、PCHRパルスをHiレベルにすることによって、第1の共通信号線922を再び共通信号線リセット電圧にリセットする。
以下、同様に、タイミングt5〜t9の期間で、3列目及び4列目の画素信号を出力し、タイミングt9〜t13の期間で、5列目及び6列目の画素信号を出力する。このように、タイミングt1〜t13の期間で、垂直走査回路101で選択された1行分のうち1ブロック分の画素信号を得ることができる。
タイミングt13では、1ブロック分の画素信号を出力した後、1ブロック目のブロック選択パルスBSEL(1)をLowレベルにし、1ブロック目のブロック共通信号線と共通信号線を電気的に絶縁状態にする。
以降、2ブロック目のブロック選択パルスBSEL(2)、3ブロック目のブロック選択パルスBSEL(3)を駆動することにより、垂直走査回路101で選択された1行分の画素信号を得ることができる。なお、図12のタイミングT1、T2、T3、T4のそれぞれのタイミングの間(例えば、T1〜T2の間)に図10のt1〜t13の動作が行われる。
本実施形態は、垂直方向に6行分の画素が配置されているので、全画素信号を読み出すために、図12に示すタイミングT1〜T4を6回繰り返し行うことになる。
以上説明したように、第1の読み出しモードにおいて、ラインメモリ907から読み出しアンプ937にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第1の読み出しスイッチ911と第1のブロック選択スイッチ920の抵抗成分とラインメモリ907から第1の読み出しアンプ937までの配線抵抗との和となる。また、偶数列を読み出す場合、第3の読み出しスイッチ915と第1のブロック選択スイッチ920の抵抗成分とラインメモリ907から第1の読み出しアンプ937までの配線抵抗との和となる。
また、ラインメモリ907から第1の読み出しアンプ937までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ907と第1の読み出しスイッチ911との間に配置される第1のダミー回路927のダミースイッチ926の容量成分と、第3の読み出しスイッチ(OFF)915の容量成分との和となる。また、偶数列を読み出す場合、第1の読み出しスイッチ(OFF)911の容量成分と、第2の読み出しスイッチ(OFF)919の容量成分との和となる。
各スイッチのゲート長、ゲート幅及び電気的特性は全て等しいので、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量は同等となる。
次に、図11及び図12を用いて第2の読み出しモードについて詳細に説明する。
図11は、第2の読み出しモードにおいて、図9に示す各スイッチを駆動するパルスのタイミングチャートと、第1及び第2の共通信号線(S信号)922、923の電位変動を示す図である。
第2の読み出しモードでは、図11に示すように、第3の読み出しスイッチ915を常時OFFするために、列選択パルスPSW(2)、PSW(4)及びPSW(6)をLowレベルにする。
また、タイミングt1の時点では、一行分のS信号とN信号が、PTSパルス及びPTNパルスの所定のタイミングによってラインメモリ907に書き込まれている。以下、図11に示すタイミングt1〜t8の動作について説明する。
タイミングt1では、共通信号線リセットスイッチ936をONするために、PCHRパルスをHiレベルにし、第1及び第2の共通信号線922、923を共通信号線リセット電圧Vchrs、Vchrnにリセットする。また、1ブロック目のブロック選択パルスBSEL(1)をHiレベルにし、1ブロック目のブロック共通信号線924、925と共通信号線とを導通状態にする。
タイミングt2では、PCHRパルスをLowレベルにし、第1及び第2の共通信号線922、923と共通信号線リセット電圧源Vchrs、Vchrnとを電気的に絶縁状態にする。
また、1列目の列選択パルスPCLM(1)と2列目の列選択パルスPCLM(2)とをHiレベルにする。これによって、CTS(1)901及びCTS(2)902と第1の共通信号線及び第2の共通信号線とを導通状態にする。また、CTS(1)901に記憶されている信号レベルを第1の共通信号線922に、CTS(2)902に記憶されている信号レベルを第2の共通信号線923にそれぞれ出力する。
すなわち、第1及び第2の共通信号線922、923は、それぞれ共通信号線リセットレベル電圧Vchrsから、徐々にS信号レベルへ変化する。このとき、CTS(1)901から第1の共通信号線922にかかる抵抗成分は、第1の読み出しスイッチ908及び第1のブロック選択スイッチ920の抵抗成分と、CTS(1)901から第1の読み出しアンプ937までの配線抵抗との和となる。また、CTS(2)902から第2の共通信号線923にかかる抵抗成分は、第2の読み出しスイッチ916及び第2のブロック選択スイッチ921の抵抗成分と、CTS(2)902から第2の読み出しアンプ938までの配線抵抗との和となる。
同様に、N信号も同じタイミングでCTN(1)及びCTN(2)からそれぞれ同等の回路構成を経て、第1の共通信号線(N信号)に出力され、N信号の第1及び第2の共通信号線(N信号)は、それぞれ徐々にN信号レベルへ変化する。
以下、第1及び第2の読み出しアンプの出力電圧をそれぞれ所定のタイミングでホールドすることにより、1列目と2列目の画素信号を同時に得ることができる。
すなわち、同じ動作周波数で駆動する場合、第2の読み出しモードは、第1の読み出しモードに比べて、2倍のフレームレートで画素信号を得ることができる。
t3のタイミングでは、第1及び第2の読み出しアンプの出力信号をそれぞれ得た後、1列目の列選択パルスPCLM(1)及び2列目の列選択パルスPCLM(2)をLowレベルにする。また、t3のタイミングでは、第1の共通信号線922及び第2の共通信号線923は、それぞれ1列目の信号レベル電圧、2列目の信号レベル電圧になっている。そのため、PCHRパルスをHiレベルにすることによって、第1及び第2の共通信号線922、923を共通信号線リセット電圧Vchrsにそれぞれリセットする。
以下、同様に、タイミングt3〜t5の期間で、3列目及び4列目の画素信号を出力し、タイミングt5〜t7の期間で、5列目及び6列目の画素信号を出力する。これによって、垂直走査回路101で選択された1行分のうち1ブロック分の画素信号を得ることができる。
タイミングt7では、1ブロック分の画素信号を出力した後、1ブロック目のブロック選択パルスBSEL(1)をLowレベルにし、1ブロック目のブロック共通信号線と共通信号線を電気的に絶縁状態にする。
以下、図12に示すタイミングで、2ブロック目のブロック選択パルスBSEL(2)、3ブロック目のブロック選択パルスBSEL(3)を駆動することにより、垂直走査回路101で選択された1行分の画素信号を得ることができる。なお、図12のタイミングT1、T2、T3、T4のそれぞれの間に図11のt1〜t8の動作が行われる。
本実施形態は、垂直方向に6行分の画素が配置されているので、全画素信号を読み出すために、図12に示すタイミングt1〜t4を6回繰り返し行うことになる。
以上説明したように、第2の読み出しモードにおいて、ラインメモリ907から読み出しアンプ937にかかる抵抗成分は、以下のようになる。奇数列を読み出す場合、第1の読み出しスイッチ911及び第1のブロック選択スイッチ920の抵抗成分と、ラインメモリ907から第1の読み出しアンプ937までの配線抵抗との和となる。また、偶数列を読み出す場合、第2の読み出しスイッチ919及び第2のブロック選択スイッチ921の抵抗成分と、ラインメモリ907から第2の読み出しアンプ938までの配線抵抗との和となる。
また、ラインメモリ907から第1及び第2の読み出しアンプ937、938までの配線上にかかる寄生容量は、以下のようになる。奇数列を読み出す場合、ラインメモリ907と第1の読み出しスイッチ911との間に配置されるダミースイッチの容量成分と、第3の読み出しスイッチ(OFF)915の容量成分との和となる。また、偶数列を読み出す場合、第3の読み出しスイッチ(OFF)915の容量成分と、第2の読み出しスイッチ919と第2のブロック共通信号線925との間に配置されるダミースイッチの容量成分との和となる。
各スイッチのゲート長及びゲート幅及び電気的特性は全て等しい。そのため、第1の読み出しモード及び第2の読み出しモードのいずれの場合でも、奇数列を読み出すときの信号遅延量と、偶数列を読み出すときの信号遅延量は同等となる。
従って、第1の共通信号線に出力される信号と、第2の共通信号線に出力される信号とを読み出す場合に、両者の出力のオフセットを低減することができるため、画像上縦スジを低減することができる。
(撮像装置)
次に、本発明の光電変換装置を適用した撮像装置の一例を図13に示す。
撮像装置90は、図13に示すように、主として、光学系、撮像装置86及び信号処理部を備える。光学系は、主として、シャッター91、撮影レンズ92及び絞り93を備える。撮像装置86は、本発明の好適な実施の形態に係る光電変換装置100を含む。信号処理部は、主として、撮像信号処理回路95、A/D変換器96、画像信号処理部97、メモリ部87、外部I/F部89、タイミング発生部98、全体制御・演算部99、記録媒体88及び記録媒体制御I/F部94を備える。なお、信号処理部は、記録媒体88を備えなくても良い。
シャッター91は、光路上において撮影レンズ92の手前に設けられ、露出を制御する。
撮影レンズ92は、入射した光を屈折させて、撮像装置86の撮像面に被写体の像を形成する。
絞り93は、光路上において撮影レンズ92と本発明の好適な実施の形態に係る光電変換装置との間に設けられ、撮影レンズ92を通過後に本発明の好適な実施の形態に係る光電変換装置へ導かれる光の量を調節する。
本発明の好適な実施の形態に係る光電変換装置は、撮像面に形成された被写体の像を画像信号に変換する。撮像装置86は、その画像信号を光電変換装置から読み出して出力する。
撮像信号処理回路95は、撮像装置86に接続されており、撮像装置86から出力された画像信号を処理する。
A/D変換器96は、撮像信号処理回路95に接続されており、撮像信号処理回路95から出力された処理後の画像信号(アナログ信号)をデジタル信号へ変換する。
画像信号処理部97は、A/D変換器96に接続されており、A/D変換器96から出力された画像信号(デジタル信号)に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部87、外部I/F部89、全体制御・演算部99及び記録媒体制御I/F部94などへ供給される。
メモリ部87は、画像信号処理部97に接続されており、画像信号処理部97から出力された画像データを記憶する。
外部I/F部89は、画像信号処理部97に接続されている。これにより、画像信号処理部97から出力された画像データを、外部I/F部89を介して外部の機器(パソコン等)へ転送する。
タイミング発生部98は、撮像装置86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97に接続されている。これにより、撮像装置86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97へタイミング信号を供給する。そして、撮像装置86、撮像信号処理回路95、A/D変換器96及び画像信号処理部97がタイミング信号に同期して動作する。
全体制御・演算部99は、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94に接続されており、タイミング発生部98、画像信号処理部97及び記録媒体制御I/F部94を全体的に制御する。
記録媒体88は、記録媒体制御I/F部94に取り外し可能に接続されている。これにより、画像信号処理部97から出力された画像データを、記録媒体制御I/F部94を介して記録媒体88へ記録する。
上述した実施形態においては、偶数列のS信号を奇数列のS信号の経路を用いて読み出す実施形態について説明してきたが、同一列のS信号とN信号とを同一の経路を用いて時系列的に読み出すなど、適宜変形が可能である。