JP5300292B2 - 光電変換装置の駆動方法 - Google Patents

Description

本発明は、光電変換装置の読み出し回路及びその駆動方法に関する。

光電変換装置は近年デジタルカメラなどに用いられている。この光電変換装置の代表的な種類として、ＣＣＤ型やＭＯＳ型光電変換装置が挙げられる。ＭＯＳ型光電変換装置は、フォトダイオード等の光電変換素子を含む基本セルである画素が２次元に配置された画素部と、画素部からの信号を保持する容量部と、容量部からの信号を外部へ出力するための共通信号線とを有する。

光電変換装置は、多画素化、大判化が進んでおり、これに伴ってスイッチ用トランジスタ数の増加や共通信号線が長くなることによって、共通信号線の容量が大きくなる傾向にある。特許文献１には、共通信号線の容量を低減するため、複数の画素部からの信号をブロック配線に読み出した後、共通信号線へ出力する構成を有する光電変換装置の開示がある。
特開２００３−２２４７７６号公報

特許文献１に記載の方法では、画素数によっては各ブロック配線に均等にスイッチを分配することが難しく、各ブロック配線を均等な長さにすることも難しい。更に、ブロック配線の長さが異なると、読み出した信号にゲイン差が生じてしまう。

そこで本発明においては、ブロック配線を有する光電変換装置において、チップ面積を削減しつつ、読み出し信号のゲイン差の発生を抑制する駆動方法を提供することを目的とする。

本発明は、複数の光電変換素子と、前記複数の光電変換素子からの信号を保持する複数の容量と、それぞれが、その一端が前記複数の容量のそれぞれに接続された、複数の第１のスイッチと、それぞれに、複数の前記第１のスイッチの他端が接続された、複数の第１の配線と、前記第１の配線とは異なる個数の第１のスイッチの他端が接続された、第２の配線と、第３の配線と、それぞれが、その一端が前記複数の第１の配線のそれぞれと接続され、他端が前記第３の配線と接続され、前記第１の配線と前記第３の配線との電気的接続を制御する、複数の第２のスイッチと、を有する光電変換装置の駆動方法であって前記第２のスイッチが導通して、前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号を読み出している期間に、前記第２の配線と前記第３の配線とが電気的に接続されており、前記容量から、前記第１のスイッチ、前記第２の配線を介して前記第３の配線へ信号を読み出している期間に、前記複数の第２のスイッチのうちの１つが導通することを特徴とする。

ブロック配線を有する光電変換装置において、チップ面積を削減しつつ、読み出し信号のゲイン差の発生を抑制することが可能となる。

容量と、容量からスイッチを介して信号を出力する第３の配線と、容量と第３の配線との間に複数の第１の配線を有する光電変換装置において、第１の配線とは異なる配線容量の第２の配線を設ける。そして、画素信号を第３の配線に出力している間に、第３の配線に電気的に接続する少なくとも１本の第１の配線と第２の配線とを有する。このような構成にすることで、チップ面積を削減しつつ、読み出し信号のゲイン差の発生を抑制することが可能となる。

ここで、第１の配線及び第２の配線はブロック配線とも称する。ブロック配線とは、容量に一方の端子が接続したスイッチの他方の端子が、共通に複数個接続したノードを示す。このようなブロック配線を有することで、第３の配線の容量を削減することが可能となり、読み出し信号のゲインの低下の抑制や読み出しスピードの向上が可能となる。

以下、図面を用いて詳細に説明する。

（第１の実施形態）
本実施形態は、異なる配線容量のブロック配線を有する構成とその場合の駆動方法について説明する。

図１は、本実施形態を説明する光電変換装置の簡単な回路図である。１００は画素領域である。画素領域１００には、光電変換素子を１つ含む画素１が配列している。本実施形態では、簡単のため２行８列の１６個の画素（１−１から１−１６）を配列したが、さらに多数の画素が配列していてもよい。各画素１については、図２を用いて後に詳述する。各画素からの信号を出力するための信号線３（３−１から３−８）が、各画素列に配されている。垂直走査回路９から各画素へ駆動信号を与えるための駆動配線１３（１３−１、１３−２）が各行に対して配されている。更に、各信号線３のそれぞれにスイッチ４（４−１から４−８）、容量２（２−１から２−８）が順に配されている。各信号線３に出力された画素１の信号は、スイッチ４によって容量２に保持される。更に、各容量２にそれぞれ第１のスイッチ５（５−１から５−８）が接続される。第１のスイッチ５は第１の配線１４（１４−１、１４−２）あるいは第２の配線１２に接続される。複数の第１の配線１４はそれぞれ第２のスイッチ７（７−１、７−２）を介して、また第２の配線１２は第３のスイッチ６を介して、１本の第３の配線８に接続される。第１の配線１４は２本のみ記載しているが、更に多数の第１の配線が設けられていてもよく、第２の配線１２も同様である。水平走査回路１０によって、容量２から第３の配線８までの駆動を制御する。つまり、水平走査回路１０はスイッチ等を制御する制御手段である。Ｔ１（１−１から１−８）およびＴ２（２−１から２−３）は、各スイッチを駆動するための駆動配線である。ここで、容量２、第１のスイッチ５、第１の配線１４、第２の配線１２、第２のスイッチ７、第３のスイッチ６、及び第３の配線８までを読み出し回路２００と称する。

ここで、第１のスイッチ５、第１の配線１４と第２の配線１２について詳細に説明する。第１のスイッチ５は複数のブロックに分けられる。各ブロックの第１のスイッチ５は、第１の配線１４（１４−１、１４−２）あるいは第２の配線１２に接続される。この状態は、複数の第１のスイッチ５の端子が共通接続されているともいえる。複数の第１の配線１４はそれぞれ、等しい数の第１のスイッチ５が接続され、長さが等しくなるように設計され、ほぼ等しい配線容量を有する。第２の配線１２は、第１の配線１４とは、異なる数の第１のスイッチ５が接続され、異なる長さを有し、異なる配線容量を有する。本実施形態では、第２の配線１２は第１の配線１４よりも少ない第１のスイッチ５が接続され、短い配線とする。この第１の配線１４及び第２の配線１２はブロック配線とも称する。

このような第２の配線１２を有することで、画素数に依存せずに第１の配線１４に含まれる第１のスイッチ５の数を定めることが可能となり、図１４（Ａ）のように余分なチップ面積を必要としないため、チップサイズを小さくすることが可能となる。また、第３の配線８の配線容量を低減することが出来るため、信号読み出し時のゲインの向上や信号読み出しの高速化が可能となる。

次に、図３を用いて図１の読み出し回路２００の駆動方法を説明する。まず、各画素の信号は、次のような２つの経路によって第３の配線に出力される。１つは容量２の信号が第１のスイッチ５と第１の配線と第２のスイッチとをこの順に伝達される経路であり、もう１つは容量２の信号が第１のスイッチ５と第２の配線と第３のスイッチとをこの順に伝達される経路である。図３では、各容量２から信号を第３の配線８に順次出力する場合における、各駆動配線に与えられる駆動パルスが示されている。駆動パルスは２値でＨｉｇｈ（Ｈ）レベルの時にスイッチが導通（オン）し、Ｌｏｗ（Ｌ）レベルの時にはスイッチが非導通（オフ）するものとする。

まず、ｔ１からＴ２−３のパルスはＨとなり、第３のスイッチ６は常にオンしつづける。ｔ２ではＴ２−１のパルスがＨとなり第２のスイッチ７−１がオンとなった状態で、ｔ３〜ｔ５で順次Ｔ１−１、１−２、１−３のパルスがＨとなり第１のスイッチ５が順次オンとなるため、容量２−１、２−２、２−３に保持された信号が出力される。次に、ｔ６において、Ｔ２−１がＬとなりＴ２−２がＨとなり、第１の配線１４−１ではなく第１の配線１４−２と第３の配線８とが接続される。ｔ３〜ｔ５と同様にｔ７〜ｔ９において、容量２−４．２−５．２−６に保持された信号が出力される。そして、ｔ１０においてＴ２−２のパルスがＨの状態で、Ｔ１−７がＨとなるり、容量２−７に保持された信号が第２の配線１２を介して第３の配線８へ出力される。次に、ｔ１１においてＴ２−２のパルスがＨの状態で、Ｔ１−８がＨとなり、容量２−８に保持された信号が第２の配線１２を介して第３の配線８へ出力される。

このように、複数の第１の配線１４と第２の配線１２のいずれかから第３の配線８へ信号が出力されている期間に、必ず１本の第１の配線１４と第２の配線１２とが第３の配線８に電気的に接続された状態となっている。具体的には、必ず第２のスイッチ７の１つと第３のスイッチ６とがオンとなっている。このような駆動方法をすることで、配線容量の異なる第２の配線１２と第１の配線１４とから信号を出力するときのゲイン差の発生を抑制することが可能となる。なお、第３の配線８へ信号が出力されている期間とは、信号が外部に読み出される信号読み出し期間のことである。

ここで、課題であるゲイン差について詳細に説明する。
まず、図１４（Ａ）と図１４（Ｂ）のブロック配線を有する光電変換装置の模式図を用いて、ブロック配線の長さについて説明する。１０００はチップであり、１００は画素領域、３０１はブロック配線である。図１４（Ａ）に示したように、同一のブロック配線３０１を用いる方法がある。この方法では、長さｙの分だけ余剰分となってしまい、チップの面積を削減することが出来ない。この長さｙとは、１つのブロック配線に含まれるスイッチの数をｎ、ブロック配線の数をｘ、全画素数をＮとするとｙ＝ｎｘ−Ｎである。

チップ面積を削減する方法として、図１４（Ｂ）に示すような所定の数とは異なる数のスイッチが接続された、配線容量が異なるブロック配線３０２を設ける方法がある。しかし、配線容量が異なるブロック配線３０２から信号を読み出す場合には、読み出される信号のゲインも変わってしまう。

更に、図１４（Ｂ）のようなチップ面積を削減した場合のゲインの変化について説明する。図１に示すように容量２から第１のスイッチ５を介して配線に信号を出力する場合には、容量２の容量ＣＴと配線容量ＣＨとの容量分割比によって信号のゲインＧが決まる。ゲインＧは具体的にはＣＴ／（ＣＴ＋ＣＨ）となる。配線容量ＣＨは、容量２の信号を読み出すときに接続される配線の容量（スイッチの容量、寄生容量を含む）である。ここで、ＣＨ１は第１の配線１４の配線容量、ＣＨ２は第２の配線１２の配線容量、ＣＨ３は第３の配線８の配線容量とする。例えば、図３とは異なる駆動、即ち第１の配線１４あるいは第２の配線１２から信号が第３の配線８に出力されている期間に、第１の配線１４の１本と第２の配線１２とが第３の配線８と電気的に接続されていない場合について考える。その時には、配線容量はＣＨ＝ＣＨ１＋ＣＨ３あるいはＣＨ＝ＣＨ２＋ＣＨ３となる。ここで、配線容量ＣＨ１と配線容量ＣＨ２とは異なる値であるので、配線容量ＣＨが異なる場合があり、つまりゲインＧも異なる場合が生じてしまう。

しかし、図３の駆動においては、常に配線容量はＣＨ＝ＣＨ１＋ＣＨ２＋ＣＨ３となる。従って、ゲインＧも常に一定となり、第１の配線１４から信号を出力する場合でも、第２の配線１２から信号を出力する場合でも、一定のゲインＧで信号を出力することが可能となる。

また、第２の配線は、第１の配線に比べて接続される第１のスイッチの個数が多く、長くても良い。また、第１の配線と第２の配線の配置は図１の配置に限らず、第２の配線が複数の第１の配線の間に配されていてもよい。

また、常に一定の配線容量になればよいので、信号を読み出す期間において、２本の第１の配線１４と第２の配線１２とが第３の配線８に電気的に接続されていてもよい。

また、更に、第１の配線、第２の配線とは異なる配線容量の第４の配線を有する場合においても、信号を読み出している期間において、第１の配線と第２の配線と第４の配線とが第３の配線８に電気的に接続されていればよい。

ここで、接続されている配線が多いと配線容量ＣＨが大きくなりゲインＧが小さくなってしまうため、本実施形態のように異なる配線は第２の配線のみとし、第１の配線は１本のみが第３の配線８に電気的に接続される構成が好ましい。言い換えれば、ブロック配線となりうる各配線の配線容量の最小公倍数となる組合せで接続することが望ましい。

以上、本実施形態の構成によって、チップ面積を縮小しつつ、信号読み出しのゲイン差の発生を抑制することが可能となる。

なお、ｔ１とｔ２でのパルスの立ち上がりは同時でもよく、第２のスイッチと第３のスイッチのオンあるいはオフするタイミングと第１のスイッチをオンあるいはオフするタイミングとの間隔は適宜設定可能である。

（第２の実施形態）
本実施形態では、第１の実施形態における第３のスイッチの構成が異なる。図４の回路図を用いて本実施形態を説明する。図４において、図１と同様の機能を有する構成については同一の符号を付し、説明を省略する。

本実施形態においては、第３のスイッチ６のゲートに固定電圧が供給されていることが特徴である。第３のスイッチ６がＮ型のＭＯＳトランジスタであった場合には例えば電源電圧ＶＤＤが入力され、常にオンの状態である。この図４の構成においても、図３に示す駆動パルスにおいて、Ｔ２−３が不要となり、それ以外は同様の駆動パルスを供給することで駆動可能である。このような構成によって、第３のスイッチ６の駆動パルスを供給するための回路構成が不要となり、回路が削減することが可能となる。

ここで、第３のスイッチ６は常にオンであるため、第３のスイッチ６を設けずに第２の配線１２を第３の配線８に直接接続してもよい。しかし、本実施形態のように第３のスイッチ６を設けることで、第１の配線１４から信号を読み出す経路と第２の配線１２から信号を読み出す経路とでインピーダンスを同一にすることが可能となる。

（第３の実施形態）
本実施形態では、オプティカルブラック画素領域（以下ＯＢ画素領域と称する）を有する場合について図５から図７を用いて説明する。図５は光電変換装置の模式図であり、図５に対応する回路図を図６に示す。図７は図６の構成を駆動するための駆動パルスを示す。第１の実施形態と同様の機能を有する構成には同一の符号を付している。

図５に示す画素領域１００に設けられた１１０は、ＯＢ画素領域であり、基準信号を得るための光電変換素子が遮光された画素が配列した領域である。画素領域１００のＯＢ画素領域１１０以外の領域は、光が光電変換素子に入射する有効画素領域１２０である。このＯＢ画素領域１１０の信号は第２の配線１２から、有効画素領域１２０の信号は第１の配線１４から出力される。

図６を用いてより詳細に説明する。図６では画素１はｍ列配列している。ＯＢ画素領域１１０の画素からの信号が保持される容量２−１及び容量２−２は第１のスイッチ５−１及び５−２を介して第２の配線１２に接続される。有効画素領域１２０の画素からの信号が容量２−３等に保持され、第１のスイッチ５−３等を介してＬ本の第１の配線１４（１４−１から１４−Ｌ）に接続される。

このような構成の駆動方法について説明する。図７の符号は図３と同様に、各駆動配線に与えられる駆動パルスが示されている。図３とは異なる駆動の部分について特に説明を行う。

図７のｔ１からＴ２−１がＨレベルになり、第３のスイッチ６が常にオンの状態となっている。ｔ２にてＴ２−（Ｌ−１）のパルスがＨとなり、ｔ３、ｔ４でＴ１−１、Ｔ１−２のパルスがＨになる。ここで、第１の配線１４−（Ｌ−１）が接続した状態で、第２の配線１２から画素の信号が出力される。本実施形態でも、常に、第１の配線１４のいずれか１本と第２の配線１２とが第３の配線８に接続されている。

ここで、第１の実施形態（図３）と異なり、まず第２の配線１２から信号を出力している。このような駆動方法にすることで、ＯＢ画素領域１１０からの信号を有効画素領域１２０よりも先に出力することが可能となるため、別途設けられた信号処理回路における処理が容易となる。

更に、本実施形態では、任意の画素領域から信号を出力する駆動を行っている。即ち、列３（信号線３−３）から列５（信号線３−５）に配されている画素１の信号は読み出さない。具体的には、ｔ５において、列ｍ−５の画素１の信号を出力するためにＴ１−（ｍ−５）のパルスがＨとなる。つまり、Ｔ１−３からＴ１−５等にはＨのパルスは入力されずに飛ばされている。このような駆動を行うことで、任意の画素からの信号の出力を可能としている。

また、本実施形態においても、読み出し期間に接続される第１の配線１４はＬ本あるうちのどの配線であってもよい。例えば、第２の配線１２から画素１の信号を出力している間に接続される第１の配線１４は１４−１であってもよい。しかし、上述した任意の画素から読み出す駆動を考慮に入れると、次に画素１の信号が出力される第１の配線１４−（Ｌ−１）を選択することが望ましい。このような駆動によって、第２のスイッチ７の切り替え数が削減され、駆動パルスの簡略化を図ることが可能となる。

（第４の実施形態）
本実施形態の光電変換装置の模式図を図８に示す。図８に対応する回路図を図９に示し、図１０に図９の構成を駆動するための駆動パルスを示す。本実施形態の光電変換装置は、第３の実施形態に更に第２の配線を設け、２本の第２の配線１２（１２−１及び１２−２）を有する構成である。第３の実施形態と同様の機能を有する構成には同一の符号を付し、説明を省略する。

本実施形態の駆動方法を、図１０を用いて説明する。図１０の符号は図７と同様に、各駆動配線に与えられる駆動パルスが示されている。図７と同様の駆動方法の部分については説明を省略する。

図１０のｔ１３において、Ｔ２−１からＴ２−５へ第３の配線に接続する第２の配線が切り替わっている。更に、Ｔ２−４はｔ１３以降、第２の配線１２−２から信号が出力されている期間も含めてＨレベルになっている。つまり、本実施形態においても、常に、第１の配線１４のいずれか１本と第２の配線１２のいずれか１本とが第３の配線８に接続されている。このような駆動方法によって、容量の異なる配線が複数ある場合においても、最小の配線容量で、信号の読み出しゲインを変えることなく、信号を読み出すことが可能となる。

（第５の実施形態）
本実施形態は、第１の実施形態における読み出し回路２００を上下に設けたことが特徴である。図１１の回路図及び図１２の駆動パルスを用いて説明する。図１及び図３と同様の部分については同一の符号を付し、説明を省略する。

図１１では、例えば１つの画素１に１色が対応したカラーフィルタを有している。そのカラーフィルタはベイヤー配列を有している。このような画素領域１００を有し、更に画素列ごとに画素領域の上下の読み出し回路２００（２００−１、２００−２）を有する。このような構成によって、信号をより高速に読み出すことが可能となる。

また、図１２を用いて、複数の画素の信号を加算しながら読み出す場合の駆動方法を説明する。簡単のため、読み出し回路２００−１に着目して説明する。

ｔ１及びｔ２にてＴ２−５及びＴ２−１のパルスがＨとなることで、第２の配線１２−１と第１の配線１４−１とが第３の配線８−１に接続される。更に、ｔ３において、Ｔ１−１、Ｔ１−３、Ｔ１−５のパルスが同時にＨとなり、第１のスイッチ５−１、５−３、５−５がオンする。そして、第１の配線１４−１を介して第３の配線８−１に３つの青の画素１−１、１−３、１−５の信号が同時に出力されるため、第３の配線８−１にて加算される。次に、ｔ４にてＴ２−３がＨとなり、第３の配線に接続される第１の配線１４−１が第１の配線１４−３に切り替わる。ｔ５においてＴ１−７、１−９、１−１１のパルスがＨとなり、第１のスイッチ５−７、５−９、５−１１がオンする。そして、第１の配線１４−３を介して第３の配線８−１に、３つの青の画素１−７、１−９、１−１１の信号が同時に出力され、第３の配線８−１にて加算される。ｔ６においてＴ１−１３、Ｔ１−１５がＨとなり、画素１−１３、１−１５の信号が第２の配線１２−１を介して第３の配線８−１に同時に出力され、加算される。このような構成及び駆動によって、第３の配線における同色の信号の加算が可能となる。

ここで、第１の配線が接続される第１のスイッチの数をｎとし、加算する画素数をｍとすると、ｎはｍの倍数であることが望ましい。加算する信号を保持する容量（即ち画素）が異なる第１の配線に接続された場合、２本の第１の配線を第３の配線に接続しなくてはならなくなるためである。

加算する画素数が大きいほど、第１の配線に接続される第１のスイッチの数ｎが多くなるため、図１４（Ａ）に示したような構成を適用すると、長さｙの値が大きくなってしまう。従って、本実施形態の構成によって、画素加算を行うような場合においても、チップ面積の増大を抑制することが可能となる。

（画素回路の一例）
各実施形態において説明した画素の回路の一例を図２を用いて説明する。４０は光電変換素子であるフォトダイオード、４１は転送用ＭＯＳトランジスタ、４２はリセット用ＭＯＳトランジスタ、４４は増幅用ＭＯＳトランジスタ、４５は選択用ＭＯＳトランジスタである。増幅ＭＯＳトランジスタ４４はソースフォロア回路を構成する。この画素１から信号は次のようにして読み出される。光電変換素子４０にて生じた電荷が転送ＭＯＳトランジスタ４１によって、増幅ＭＯＳトランジスタ４４のゲートノードに転送される。そして、選択ＭＯＳトランジスタ４５がオンすることによって、増幅ＭＯＳトランジスタ４４のゲートノードの電位に応じた信号が信号線３に出力される。リセットＭＯＳトランジスタ４２は、ゲートノードのリセット（所定電位への設定）を行う。これら画素のＭＯＳトランジスタは、図１等に示した垂直走査回路９からの駆動信号によって制御される。本発明においては、この構成以外のＭＯＳトランジスタが３つの構成や、ＭＯＳトランジスタが複数の光電変換素子で共有化された構成も適用可能である。

（撮像システムへの適用）
本実施形態では、第１の実施形態から第５の実施形態までで説明してきた光電変換装置を撮像システムに適用した場合について、図１３を用いて説明する。撮像システムとは、デジタルスチルカメラやデジタルビデオカメラや携帯電話用デジタルカメラである。

図１３はデジタルスチルカメラの構成図である。被写体の光学像は、レンズ８０２等を含む光学系によって光電変換装置８０４の撮像面に結像される。レンズ８０２の外側には、レンズ８０２のプロテクト機能とメインスイッチを兼ねるバリア８０１が設けられうる。レンズ８０２には、それから出射される光の光量を調節するための絞り８０３が設けられうる。光電変換装置８０４から複数チャンネルで出力される撮像信号は、撮像信号処理回路８０５によって、各種の補正、クランプ等の処理が施される。撮像信号処理回路８０５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器８０６でアナログ−ディジタル変換される。Ａ／Ｄ変換器８０６から出力される画像データは、信号処理部（画像処理部）８０７によって各種の補正、データ圧縮などがなされる。光電変換装置８０４、撮像信号処理回路８０５、Ａ／Ｄ変換器８０６及び信号処理部８０７は、タイミング発生部８０８が発生するタイミング信号にしたがって動作する。ここで、タイミング発生部８０８から、光電変換装置８０４の走査回路を介さず、各スイッチ等へ制御信号が直接供給されていてもよい。つまり、タイミング発生部８０８は第１の実施形態から第５の実施形態における制御手段を兼ねていてもよい。

８０５から８０８は、光電変換装置８０４と同一チップ上に形成されてもよい。また、各ブロックは、全体制御・演算部８０９によって制御される。その他、画像データを一時的に記憶するためのメモリ部８１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部８１１を備える。記録媒体８１２は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部８１３を備えてもよい。

次に、図１３の動作について説明する。バリア８０１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器８０６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部８０９が絞り８０３を開放にする。光電変換装置８０４から出力された信号は、撮像信号処理回路８０５をスルーしてＡ／Ｄ変換器８０６へ提供される。Ａ／Ｄ変換器８０６は、その信号をＡ／Ｄ変換して信号処理部８０７に出力する。信号処理部８０７は、そのデータを処理して全体制御・演算部８０９に提供し、全体制御・演算部８０９において露出量を決定する演算を行う。全体制御・演算部８０９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部８０９は、光電変換装置８０４から出力され信号処理部８０７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ８０２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ８０２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、光電変換装置８０４から出力された撮像信号は、撮像信号処理回路８０５において補正等がされ、Ａ／Ｄ変換器８０６でＡ／Ｄ変換され、信号処理部８０７で処理される。信号処理部８０７で処理された画像データは、全体制御・演算部８０９によりメモリ部８１０に蓄積される。

その後、メモリ部８１０に蓄積された画像データは、全体制御・演算部８０９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体８１２に記録される。また、画像データは、外部Ｉ／Ｆ部８１３を通してコンピュータ等に提供されて処理される。

このようにして、本発明の光電変換装置は撮像システムに適用される。本発明の光電変換装置を用いることで、信号のゲインがほぼ一定となるため、撮像信号処理回路８０５等での処理が容易になる。

以上、各実施形態の構成は、限定されたものではなく、例えば、画素が１次元に配列した光電変換装置においても適用可能である。また、各実施形態の構成と駆動方法は限定されるものではなく、それぞれの実施形態における構成や駆動方法については適宜、組合せることが可能である。

第１の実施形態を説明する光電変換装置の回路図 画素回路の一例 第１の実施形態を説明する駆動パルス図 第２の実施形態を説明する光電変換装置の回路図 第３の実施形態を説明する光電変換装置の平面模式図 第３の実施形態を説明する光電変換装置の回路図 第３の実施形態を説明する駆動パルス図 第４の実施形態を説明する光電変換装置の平面模式図 第４の実施形態を説明する光電変換装置の回路図 第４の実施形態を説明する駆動パルス図 第５の実施形態を説明する光電変換装置の平面模式図 第５の実施形態を説明する駆動パルス図 撮像システムを説明するブロック図 （Ａ）ブロック配線を説明する平面模式図、（Ｂ）ブロック配線を説明する平面模式図

符号の説明

１００ 画素領域
２００ 読み出し回路
２ 容量
５ 第１のスイッチ
６ 第３のスイッチ
７ 第２のスイッチ
１４ 第１の配線
１２ 第２の配線
８ 第３の配線
９、１０ 走査回路

Claims (11)

1. 複数の光電変換素子と、
   前記複数の光電変換素子からの信号を保持する複数の容量と、
   それぞれが、その一端が前記複数の容量のそれぞれに接続された、複数の第１のスイッチと、
   それぞれに、複数の前記第１のスイッチの他端が接続された、複数の第１の配線と、
   前記第１の配線とは異なる個数の第１のスイッチの他端が接続された、第２の配線と、
   第３の配線と、
   それぞれが、その一端が前記複数の第１の配線のそれぞれと接続され、他端が前記第３の配線と接続され、前記第１の配線と前記第３の配線との電気的接続を制御する、複数の第２のスイッチと、を有する光電変換装置の駆動方法であって、
   前記第２のスイッチが導通して、前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号を読み出している期間に、前記第２の配線と前記第３の配線とが電気的に接続されており、
   前記容量から、前記第１のスイッチ、前記第２の配線を介して前記第３の配線へ信号を読み出している期間に、前記複数の第２のスイッチのうちの１つが導通することを特徴とする光電変換装置の駆動方法。
2. 前記第２の配線と前記第３の配線とが第３のスイッチを介して接続されており、
   前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号を読み出している期間に、前記第３のスイッチが導通していることを特徴とする請求項１に記載の光電変換装置の駆動方法。
3. 前記第２の配線と前記第３の配線とが第３のスイッチを介して接続され、前記第３のスイッチは常に導通していることを特徴とする請求項１あるいは２のいずれか１項に記載の光電変換装置の駆動方法。
4. 前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号を読み出している期間に、
   前記導通した第２のスイッチとは異なる第２のスイッチが導通していることを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置の駆動方法。
5. 前記光電変換素子に光が入射する領域と前記光電変換素子が遮光された領域とを有し、前記光が入射する領域の前記光電変換素子の信号は前記第１の配線を介して読み出され、
   前記遮光された領域の前記光電変換素子の信号は前記第２の配線を介して読み出されることを特徴とする請求項１乃至４のいずれか１項に記載の光電変換装置の駆動方法。
6. 前記第２のスイッチが導通して、前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号が読み出され、前記第２の配線と前記第３の配線とが電気的に接続されている期間においては、前記第１の配線を介して前記容量に保持された信号は読み出されず
   前記容量から、前記第１のスイッチ、前記第２の配線を介して前記第３の配線へ信号が読み出され、前記複数の第２のスイッチのうちの１つが導通している期間においては、前記第２の配線を介して前記容量に保持された信号が読み出されないことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置の駆動方法。
7. 複数の光電変換素子と、
   前記複数の光電変換素子からの信号を保持する複数の容量と、
   それぞれが、その一端が前記複数の容量のそれぞれに接続された、第１のスイッチと、
   それぞれに、複数の前記第１のスイッチの他端が接続された、複数の第１の配線と、
   前記第１の配線とは異なる個数の第１のスイッチの他端が接続された、第２の配線と、
   第３の配線と、
   それぞれが、その一端が前記複数の第１の配線のそれぞれと接続され、他端が前記第３の配線と接続され、前記第１の配線と前記第３の配線との電気的接続を制御する、複数の第２のスイッチと、
   前記第１のスイッチ、及び前記第２のスイッチを制御する制御手段と、を有する光電変換装置であって、
   前記第２のスイッチが導通して、前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号を読み出している期間に、前記第２の配線と前記第３の配線とが電気的に接続され、
   前記容量から、前記第１のスイッチ、前記第２の配線を介して前記第３の配線へ信号を読み出している期間に、前記複数の第２のスイッチのうちの１つが導通することを特徴とする光電変換装置。
8. 前記第２の配線と前記第３の配線とが第３のスイッチを介して接続されており、
   前記第３のスイッチが常に導通していることを特徴とする請求項７に記載の光電変換装置。
9. 前記光電変換素子に光が入射する領域と前記光電変換素子が遮光された領域とを有し、前記第２の配線は、前記遮光された領域の前記光電変換素子からの信号を保持する容量と、前記第１のスイッチを介して接続されていることを特徴とする請求項７あるいは８に記載の光電変換装置。
10. 前記第２のスイッチが導通して、前記容量から前記第１のスイッチ、前記第１の配線、前記第２のスイッチを介して前記第３の配線へ信号が読み出され、前記第２の配線と前記第３の配線とが電気的に接続されている期間においては、前記第１の配線を介して前記容量に保持された信号は読み出されず
    前記容量から、前記第１のスイッチ、前記第２の配線を介して前記第３の配線へ信号が読み出され、前記複数の第２のスイッチのうちの１つが導通している期間においては、前記第２の配線を介して前記容量に保持された信号が読み出されないことを特徴とする請求項７乃至９のいずれか１項に記載の光電変換装置。
11. 請求項７乃至１０のいずれか１項に記載の光電変換装置と、
    前記光電変換装置から得られた信号を処理する信号処理部とを有する撮像システム。

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