JP2013239763A - 固体撮像素子及びこれを用いた撮像装置 - Google Patents

Abstract

【課題】水平信号線に関する複数段の階層的な接続構造を採用しつつ、水平信号線上で水平方向の画素加算を行うことにより得られる画像の画質を向上させる。
【解決手段】複数の信号線間スイッチ４１は、最上位段を除く各段の水平信号線３２と当該段の水平信号線３２よりも１つ上位の段の水平信号線３１との間を、それぞれ接続する。信号供給部は、最下位段の水平信号線３２の各々と垂直信号線Ｖとを対応付け、各垂直信号線Ｖの信号に応じた信号を対応付けられた最下位段の水平信号線へ供給する。前記信号供給部は、水平画素加算読み出しモード時に、信号が加算される２本以上の垂直信号線のいずれの組に関しても、組ごとに同じ最下位段の水平信号線に対応付ける。
【選択図】図７

Description

本発明は、固体撮像素子及びこれを用いた撮像装置に関するものである。

固体撮像素子では、２次元に配置された画素を有している。列方向に配置される画素は、前記列方向に配置される垂直信号線に共通に接続され、画素から出力される信号は、垂直信号線に読み出される。垂直信号線に読み出された信号は、垂直信号線に対応して配置されたスイッチを介して水平信号線に出力され、水平信号線の端部に設けられた出力アンプ等の出力部を介して固体撮像素子の外部に出力される。

このような固体撮像素子において、垂直信号線と出力部との間の水平信号線に関する接続構造として、複数段の階層的な接続構造を採用した固体撮像素子が提案されている（例えば、下記特許文献１）。すなわち、この固体撮像素子では、垂直信号線と出力部との間の接続構造は、２段の水平信号線（すなわち、複数本の下位段の水平信号線と、１本の上位段の水平信号線）と、複数のスイッチとから構成されている。そして、下位段の水平信号線の各１本に対して垂直信号線が複数本ずつ対応付けられ、対応する１本の下位段の水平信号線と複数本の垂直信号線との間がそれぞれ、垂直信号線に対して１対１に設けたスイッチで接続されている。また、各下位段の水平信号線は、下位段の水平信号線に対して１対１に設けたスイッチで上位段の水平信号線に接続されている。上位段の水平信号線の一方端部には、固体撮像素子の外部へ信号を出力するための出力部が設けられている。

特開昭６３−１４２７８１号公報

前述したような水平信号線に関する複数段の階層的な接続構造を採用した固体撮像素子において、水平信号線上で水平方向の画素加算（電荷加算）を行うと、本来は撮像画像に現れるはずのない縦筋がノイズとして現れてしまい、画質が低下してしまう。この点については、後に、本発明と比較される比較例の説明において詳述する。

本発明は、このような事情に鑑みてなされたもので、水平信号線に関する複数段の階層的な接続構造を採用しつつ、水平信号線上で水平方向の画素加算を行うことにより得られる画像の画質を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することを目的とする。

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、２次元状に配置された複数の画素と、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、階層的に設けられた複数段の水平信号線と、前記複数段の水平信号線のうちの最上位段を除く各段の水平信号線と当該段の水平信号線よりも１つ上位の段の水平信号線との間を、それぞれ接続する複数の信号線間スイッチと、前記複数段の水平信号線のうちの最下位段の水平信号線の各々と前記複数の垂直信号線とを対応付け、前記各垂直信号線の信号に応じた信号を対応付けられた最下位段の水平信号線へ供給する信号供給部と、を備え、前記信号供給部は、水平画素加算読み出しモード時に、信号が加算される２本以上の垂直信号線のいずれの組に関しても、組ごとに同じ最下位段の水平信号線に対応付けるものである。

第２の態様による固体撮像素子は、前記第１の態様において、前記信号供給部は、前記各垂直信号線の信号に応じた信号をそれぞれ保持する複数のサンプルホールド部を有するものである。

第３の態様による固体撮像素子は、前記第１又は第２の態様において、前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、前記複数の画素のうちの互いに信号が加算される２列以上の画素の各組は、組ごとに同色のカラーフィルタが設けられた画素であるものである。

第４の態様による固体撮像素子は、前記第３の態様において、前記信号供給部は、色配列の異なる読み出し画素行毎に、前記最下位段の水平信号線の各々と前記複数の垂直信号線との対応関係を切り替える切替手段を有するものである。

第５の態様による固体撮像素子は、前記第３又は第４の態様において、同一行における同色の加算信号の重心位置同士の行方向の間隔が等ピッチとなるとともに、同一行における異なる色の加算信号の重心位置同士の行方向の間隔が等ピッチとなるように、前記複数の画素のうちの互いに信号が加算される前記２列以上の画素の各組が定められたものである。

第６の態様による撮像装置は、前記第１乃至第５のいずれかの態様による固体撮像素子を備えたものである。

本発明によれば、水平信号線に関する複数段の階層的な接続構造を採用しつつ、水平信号線上で水平方向の画素加算を行うことにより得られる画像の画質を向上させることができる固体撮像素子、及び、これを用いた撮像装置を提供することができる。

本発明の一実施の形態による電子カメラを模式的に示す概略ブロック図である。 図１中の固体撮像素子の概略構成を示す回路図である。 図２中の画素を示す回路図である。 水平画素非加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態の、図２中の画素部、上側信号出力回路及び下側信号出力回路を示す回路図である。 図４中のカラム回路を示す回路図である。 図２に示す固体撮像素子の水平画素非加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチの状態を示すタイミングチャートである。 水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態の、図２中の画素部、上側信号出力回路及び下側信号出力回路を示す回路図である。 図２に示す固体撮像素子の水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチの状態を示すタイミングチャートである。 水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の所定状態の、図２中の画素部、上側信号出力回路及び下側信号出力回路を示す回路図である。 図２に示す固体撮像素子の水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の水平走査期間の各水平スイッチの状態を示すタイミングチャートである。 水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態の、比較例による固体撮像素子の画素部、上側信号出力回路及び下側信号出力回路を示す回路図である。 前記比較例による固体撮像素子の水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチの状態を示すタイミングチャートである。 水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の所定状態の、前記比較例による固体撮像素子の画素部、上側信号出力回路及び下側信号出力回路を示す回路図である。 前記比較例による固体撮像素子の水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の水平走査期間の各水平スイッチの状態を示すタイミングチャートである。

以下、本発明による固体撮像素子及び撮像装置について、図面を参照して説明する。

図１は、本発明の一実施の形態による撮像装置としての電子カメラ１を模式的に示す概略ブロック図である。

本実施の形態による電子カメラ１は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラなどの種々の撮像装置に適用することができる。

電子カメラ１には、撮影レンズ２が装着される。この撮影レンズ２は、レンズ制御部２ａによってフォーカスや絞りが駆動される。この撮影レンズ２の像空間には、固体撮像素子３の撮像面が配置される。

固体撮像素子３は、撮像制御部４の指令によって駆動され、画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部４は、例えばいわゆるローリング電子シャッタを行いつつ後述する水平画素加算の読み出し動作を行うように固体撮像素子３を制御する。また、通常の本撮影時（静止画撮影時）などでは、撮像制御部４は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、水平画素加算によらない全画素の画像信号を得るように固体撮像素子３を制御する。いずれの画像信号も、信号処理部５によって黒レベルクランプ処理等の信号処理が行われた後、Ａ／Ｄ変換部６によりＡ／Ｄ変換され、メモリ７に一旦蓄積される。メモリ７は、バス８に接続されている。バス８には、レンズ制御部２ａ、撮像制御部４、ＣＰＵ９、液晶表示パネル等の表示部１０、記録部１１、画像圧縮部１２及び画像処理部１３なども接続される。ＣＰＵ９には、レリーズ釦などの操作部９ａが接続される。また、記録部１１には記録媒体１１ａが着脱自在に装着される。

電子カメラ１内のＣＰＵ９は、操作部９ａの操作により電子ビューファインダーモードや動画撮影などが指示されると、それに合わせて撮像制御部４を駆動する。撮像制御部４は、例えばローリング電子シャッタを行いつつ後述する水平画素加算の読み出し動作を行うように固体撮像素子３を制御する。このとき、レンズ制御部２ａによって、フォーカスや絞りが適宜調整される。固体撮像素子３から得られた水平画素加算された画像信号は、メモリ７に蓄積される。ＣＰＵ９は、電子ビューファインダーモード時には水平画素加算された画像信号を表示部１０に画像表示させ、動画撮影時には水平画素加算された画像信号を記録媒体１１ａに記録する。通常の本撮影時（静止画撮影時）などの場合は、ＣＰＵ９は、水平画素加算されていない画像信号がメモリ７に蓄積された後に、操作部９ａの指令に基づき、必要に応じて画像処理部１３や画像圧縮部１２にて所望の処理を行い、記録部１１に処理後の信号を出力させ記録媒体１１ａに記録する。

図２は、図１中の固体撮像素子３の概略構成を示す回路図である。本実施の形態では、固体撮像素子３は、ＣＭＯＳ型の固体撮像素子として構成されているが、他のＸＹアドレス型固体撮像素子として構成してもよい。

固体撮像素子３は、図２に示すように、画素部２１と、複数の水平制御信号線２２と、垂直走査回路２３と、複数の垂直信号線Ｖ１〜Ｖｍと、画素部２１の列方向（垂直方向、図２中上下方向）の両側にそれぞれ配置された上側信号出力回路２４及び上側水平走査回路２６並びに下側信号出力回路２５及び下側水平走査回路２７と、を有している。

画素部２１は、ｎ行ｍ列に２次元マトリクス状に配置され入射光に応じた画素信号を出力する画素ＰＸを有している。画素部２１の各行には、垂直走査回路２３に接続された水平制御信号線２２がそれぞれ配置されている。各々の水平制御信号線２２は、垂直走査回路２３から出力される制御信号（後述する制御信号φＳＥＬ，φＲＥＳ，φＴＸ）を、画素ＰＸの各行にそれぞれ供給する。

複数の垂直信号線Ｖ１〜Ｖｍは、画素ＰＸの列毎に設けられ、対応する列の画素ＰＸからの信号を受け取る。垂直信号線Ｖ１〜Ｖｍの上端及び下端は、上側信号出力回路２４及び下側信号出力回路２５にそれぞれ接続されている。ここでは、１列目の垂直信号線には符号Ｖ１を付し、ｍ列目の垂直信号線には符号Ｖｍを付し、他の垂直信号線についても同様である。各垂直信号線Ｖ１〜Ｖｍには、定電流源２８が接続されている（後述する図５参照）。以下の説明では、ｍ＝２４であるものとするが、ｍはこれに限らない。

本実施の形態では、各々の画素ＰＸの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、２行２列の繰り返し周期を持つ色配列で配置されている。画素ＰＸは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。本実施の形態では、図２に示すように、前記色配列としてベイヤー配列が採用され、赤色（Ｒ）、緑色（Ｇｒ，Ｇｂ）、青色（Ｂ）のカラーフィルタがベイヤー配列に従って各画素ＰＸに配置されている。すなわち、画素部２１の奇数行にはＲ，Ｇｒのカラーフィルタが交互に並ぶとともに、画素部２１の偶数行にはＧｂ，Ｂのフィルタが交互に並んでいる。前者の行をＲ・Ｇｒ行、後者の行をＢ・Ｇｂ行と呼ぶ場合がある。そして、画素部２１全体では緑色のフィルタが市松模様をなすように配置されている。これにより、画素部２１は、撮像時にカラーの画像を取得することができる。なお、図２では、各々の画素ＰＸにカラーフィルタの色を併せて表記している。

図３は、図２中の画素ＰＸを示す回路図である。本実施の形態では、各画素ＰＸは、一般的なＣＭＯＳ型固体撮像素子の画素と同様に、光電変換部としてのフォトダイオードＰＤと、電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンＦＤと、フローティングディフュージョンＦＤの電位をリセットするリセットトランジスタＲＥＳと、フローティングディフュージョンＦＤの電位に応じた信号を垂直信号線Ｖ１〜Ｖｍに供給する選択トランジスタＳＥＬと、フォトダイオードＰＤからフローティングディフュージョンＦＤに電荷を転送する電荷転送部としての転送トランジスタＴＸと、フローティングディフュージョンＦＤの電位に応じた前記信号を出力する増幅部としての増幅トランジスタＡＭＰとを有し、図３に示すように、接続されている。図３において、ＶＤＤは電源電位である。

転送トランジスタＴＸのゲートは行毎に共通に接続され、そこには、転送トランジスタＴＸを制御する制御信号φＴＸが垂直走査回路２３から供給される。リセットトランジスタＲＥＳのゲートは行毎に共通に接続され、そこには、リセットトランジスタＲＥＳを制御する制御信号φＲＥＳが垂直走査回路２３から供給される。選択トランジスタＳＥＬのゲートは行毎に共通に接続され、そこには、選択トランジスタＳＥＬを制御する制御信号φＳＥＬが垂直走査回路２３から供給される。各制御信号φＴＸを行毎に区別する場合、ｊ行目の制御信号φＴＸは符号φＴＸ（ｊ）で示す。この点は、制御信号φＲＥＳ，φＳＥＬについても同様である。

各画素ＰＸのフォトダイオードＰＤは、入射光の光量（被写体光）に応じて信号電荷を生成する。転送トランジスタＴＸは、制御信号φＴＸのハイレベル期間にオンし、フォトダイオードＰＤの電荷をフローティングディフュージョンＦＤに転送する。リセットトランジスタＲＥＳは、制御信号φＲＥＳのハイレベル期間（電源電位ＶＤＤの期間）にオンし、フローティングディフュージョンＦＤをリセットする。

増幅トランジスタＡＭＰは、そのドレインが電源電位ＶＤＤに接続され、そのゲートがフローティングディフュージョンＦＤに接続され、そのソースが選択トランジスタＳＥＬのドレインに接続され、定電流源２８（図３では図示せず、図５を参照）を負荷とするソースフォロア回路を構成している。増幅トランジスタＡＭＰは、フローティングディフュージョンＦＤの電圧値に応じて、選択トランジスタＳＥＬを介して垂直信号線Ｖ１〜Ｖｍに読み出し信号を出力する。選択トランジスタＳＥＬは、制御信号φＳＥＬのハイレベル期間にオンし、増幅トランジスタＡＭＰのソースを垂直信号線Ｖ１〜Ｖｍに接続する。

図２中の垂直走査回路２３は、図１中の撮像制御部４からの制御信号を受けて、画素ＰＸの行毎に、制御信号φＳＥＬ，φＲＥＳ，φＴＸをそれぞれ出力し、ローリング電子シャッタによる動作や、メカニカルシャッタを利用したグローバルリセットによる静止画読み出し動作などを実現する。それらの具体的な動作については公知であるため、ここではその説明は省略する。

画素ＰＸの構成は、前述した図３に示す構成に限らない。例えば、列方向に隣り合う複数の画素ＰＸ毎に、当該複数の画素ＰＸが１組のフローティングディフュージョンＦＤ、増幅トランジスタＡＭＰ、リセットトランジスタＲＥＳ及び選択トランジスタＳＥＬを共有してもよい。

図４は、図２中の画素部２１、上側信号出力回路２４及び下側信号出力回路２５を示す回路図である。図４は、水平画素非加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態を示している。図４では、画素部２１において、Ｒ・Ｇｒ行の１行とＢ・Ｇｂ行の１行のみを模式的に示している。

上側信号出力回路２４は、階層的に設けられた２段のデータレベル用水平信号線（すなわち、１本の上位段のデータレベル用水平信号線３１Ｓ及び２本の下位段のデータレベル用水平信号線３２Ｓ−１，３２Ｓ−２）と、それらの間をそれぞれ接続する信号線間スイッチとしてのデータレベル用グローバル水平スイッチ４１Ｓ−１，４１Ｓ−２と、階層的に設けられた２段のノイズレベル用水平信号線（すなわち、１本の上位段のノイズレベル用水平信号線３１Ｎ及び２本の下位段のノイズレベル用水平信号線３２Ｎ−１，３２Ｎ−２）と、それらの間をそれぞれ接続する信号線間スイッチとしてのノイズレベル用グローバル水平スイッチ４１Ｎ−１，４１Ｎ−２と、入力された信号に応じた信号を外部に出力する出力部としての差動アンプ３３と、を備えている。データレベル用水平信号線３１Ｓ及びノイズレベル用水平信号線３１Ｎが差動アンプ３３の一方及び他方の入力端子にそれぞれ接続され、差動アンプ３３の出力端子から、水平信号線３１Ｓの信号と水平信号線３１Ｎの信号の差分に応じた差分信号が出力される。なお、画素ＰＸの列数が多い場合には、下位段の水平信号線３２Ｓ，３２Ｎの本数はそれぞれ３本以上にしてもよい。

なお、図面には示していないが、所定タイミングで上位段の水平信号線３１Ｓ，３１Ｎを所定電位にリセットする水平信号線リセット手段が設けられている。

また、上側信号出力回路２４は、データレベル用ローカル水平スイッチ５１Ｓ−１〜５１Ｓ−１２と、ノイズレベル用ローカル水平スイッチ５１Ｎ−１〜５１Ｎ−１２と、カラム回路６１−１〜６１−１２と、切替スイッチ７１−１〜７１−１２と、ライン選択スイッチ８１−１〜８１−１２とを備えている。カラム回路６１−１〜６１−１２、切替スイッチ７１−１〜７１−１２及びライン選択スイッチ８１−１〜８１−１２は、それぞれ１対１対１に対応している。これらの各スイッチは、例えば、１つ又は２つのトランジスタで構成することができる。

各ライン選択スイッチ８１−ｋ（ｋは１から１２までの整数）の左側切替接点は、垂直信号線Ｖ（２ｋ−１）に接続されている。各ライン選択スイッチ８１−ｋの右側切替接点は、垂直信号線Ｖ２ｋに接続されている。各ライン選択スイッチ８１−ｋは、上側水平走査回路２６からの制御信号（図示せず）に応じて、その共通接点が左側切替接点と導通した状態（「左側導通状態」と呼ぶ。）及びその切替接点が右側切替接点と導通した状態（「右側導通状態」と呼ぶ。）のうちの、いずれかの状態になる。

各ライン選択スイッチ８１−ｋの共通接点は、対応する切替スイッチ７１−ｋの切替接点に接続されている。切替スイッチ７１−１を除く各切替スイッチ７１−ｋの左側切替接点は、カラム回路６１−（ｋ−１）の入力部に接続されている。各切替スイッチ７１−ｋの右側切替接点は、対応するカラム回路６１−ｋの入力部に接続されている。各切替スイッチ７１−ｋは、上側水平走査回路２６からの制御信号（図示せず）に応じて、左側導通状態及び右側導通状態のうちのいずれかの状態になる。

図５は、図４中のカラム回路６１−５を示す回路図である。各カラム回路６１−ｋは、カラムアンプ６２と、カラムアンプ６２の出力部に接続されたデータレベル用サンプルホールド部６３Ｓ及びノイズレベル用サンプルホールド部６３Ｎと、を有している。各カラム回路６１−ｋの入力部は、当該カラム回路６１−ｋのカラムアンプ６２の入力部となっている。

データレベル用サンプルホールド部６３Ｓ及びノイズレベル用サンプルホールド部６３Ｎは、垂直信号線Ｖの信号に応じた信号（本実施の形態では、カラムアンプ６２で増幅した信号であるが、カラムアンプ６２を設けずに垂直信号線Ｖの信号としてもよい。）を、後述するサンプリング制御信号に従ってサンプリングして保持する。なお、カラムアンプとして、いわゆるスイッチトキャパシタアンプを用いてもよい。

データレベル用サンプルホールド部６３Ｓは、データレベル用保持容量ＣＳと、画素ＰＸからのデータレベル（本来の信号レベルとノイズレベルとを含んだレベルであり、いわゆる光信号）を、垂直走査回路２３からのデータレベル用サンプリング制御信号（図示せず）に従ってデータレベル用保持容量ＣＳに蓄積させるデータレベル用サンプリングスイッチＭＳと、を有している。ノイズレベル用サンプルホールド部６３Ｎは、ノイズレベル用保持容量ＣＮと、ノイズレベル（いわゆる暗信号）を、垂直走査回路２３からのノイズレベル用サンプリング制御信号（図示せず）に従ってノイズレベル用保持容量ＣＮに蓄積させるノイズレベル用サンプリングスイッチＭＮと、を有している。

カラム回路６１−１〜６１−１２のデータレベル用サンプリングスイッチＭＳに対して、共通したデータレベル用サンプリング制御信号が供給される。データレベル用サンプリング制御信号に応じてデータレベル用サンプリングスイッチＭＳがオンすると、垂直信号線の信号に応じてカラムアンプ６２から出力される信号のデータレベルが、対応するデータレベル用保持容量ＣＳに蓄積される。カラム回路６１−１〜６１−１２のノイズレベル用サンプリングスイッチＭＮに対して、共通したノイズレベル用サンプリング制御信号が供給される。ノイズレベル用サンプリング制御信号に応じてノイズレベル用サンプリングスイッチＭＮがオンすると、垂直信号線のノイズレベルに応じてカラムアンプ６２から出力されるノイズレベルが、対応するノイズレベル用保持容量ＣＮに蓄積される。

カラム回路６１−１〜６１−６のデータレベル用保持容量ＣＳは、データレベル用ローカル水平スイッチ５１Ｓ−１〜５１Ｓ−６をそれぞれ介して、下位段のデータレベル用水平信号線３２Ｓ−１に接続されている。カラム回路６１−７〜６１−１２のデータレベル用保持容量ＣＳは、データレベル用ローカル水平スイッチ５１Ｓ−７〜５１Ｓ−１２をそれぞれ介して、下位段のデータレベル用水平信号線３２Ｓ−２に接続されている。

カラム回路６１−１〜６１−６のノイズレベル用保持容量ＣＮは、ノイズレベル用ローカル水平スイッチ５１Ｎ−１〜５１Ｎ−６をそれぞれ介して、下位段のノイズレベル用水平信号線３２Ｎ−１に接続されている。カラム回路６１−７〜６１−１２のノイズレベル用保持容量ＣＮは、ノイズレベル用ローカル水平スイッチ５１Ｎ−７〜５１Ｎ−１２をそれぞれ介して、下位段のノイズレベル用水平信号線３２Ｎ−２に接続されている。

本実施の形態では、前述したように１本の最下位段の水平信号線３２に対して６組のローカル水平スイッチ５１、カラム回路６１、切替スイッチ７１及びライン選択スイッチ８１が設けられているが、その組数は、垂直信号線の数に応じて適宜変更することができる。

上側水平走査回路２６は、データレベル用グローバル水平スイッチ４１Ｓ−１，４１Ｓ−２、ノイズレベル用グローバル水平スイッチ４１Ｎ−１，４１Ｎ−２、データレベル用ローカル水平スイッチ５１Ｓ−１〜５１Ｓ−１２、ノイズレベル用ローカル水平スイッチ５１Ｎ−１〜５１Ｎ−１２、切替スイッチ７１−１〜７１−１２及びライン選択スイッチ８１−１〜８１−１２に対して、前述した制御信号を供給し、これらのオンオフ状態又は切替状態を制御し、後述する動作を実現する。

下側信号出力回路２５及び下側水平走査回路２７は、上側信号出力回路２４及び上側水平走査回路２６をそれぞれ上下反転させた回路であるので、その重複する説明は省略する。

本実施の形態では、このように、信号出力回路及び水平走査回路が上側信号出力回路２４及び上側水平走査回路２６と下側信号出力回路２５及び下側水平走査回路２７とに分けられているので、スペースを有効に活用することができるとともに、両者の処理を並行して行うことで処理の高速化を図ることができる。

また、本実施の形態では、階層的に設けられた複数段の水平信号線３１Ｓ，３２Ｓ−１，３２Ｓ−２，３１Ｎ，３２Ｎ−１，３２Ｎ−２が用いられ、複数段の階層的な接続構造を有しているので、前述した従来の固体撮像素子と同様に、信号読み出しに関わる寄生容量を低減させて高速読み出しを行うことができる。

次に、図２に示す固体撮像素子３の動作例について説明する。

本実施の形態では、通常の本撮影時（静止画撮影時）などにおいて、全画素ＰＸの信号を水平画素非加算で読み出す動作モード（以下、「水平画素非加算読み出しモード」と呼ぶ。）が行われる。

図４は、前述したように、水平画素非加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態を示している。図６は、図２に示す固体撮像素子３の水平画素非加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２、５１Ｓ−１〜５１Ｓ−１２，５１Ｎ−１〜５１Ｎ−１２の状態を示すタイミングチャートである。図６において、波形が立ち上がっている状態は当該水平スイッチのオン状態を示し、波形が立ち下がっている状態は当該水平スイッチのオフ状態を示している。この点は、後述するタイミングチャートについても同様である。図４は、図６中の期間Ｔ１の状態を示している。図４において、水平スイッチのうち、オンしている上側信号出力回路２４及び下側信号出力回路２５の水平スイッチ４１Ｓ−１，４１Ｎ−１，５１Ｓ−５，５１Ｎ−５が、破線の楕円で囲まれている。

図２に示す固体撮像素子３では、水平画素非加算読み出しモード時には、公知の水平ブランキング期間の動作により、選択された行の各画素ＰＸのデータレベル及びノイズレベルがサンプリングされて対応付けられている列の保持容量ＣＳ，ＣＮに蓄積された後に、図６に示す水平走査期間の動作が行われる。そして、各行について、水平ブランキング期間及び水平走査期間が繰り返される。

このとき、上側信号出力回路２４及び下側信号出力回路２５の切替スイッチ７１−１〜７１−１２は、水平画素非加算読み出しモード時には常に、図４に示すように右側導通状態に維持される。また、水平画素非加算読み出しモードにおいてＲ・Ｇｒ行が選択されてＲ・Ｇｒ行が読み出される場合には、図４に示すように、上側信号出力回路２４のライン選択スイッチ８１−１〜８１−１２は右側導通状態にされるとともに、下側信号出力回路２５のライン選択スイッチ８１−１〜８１−１２は左側導通状態にされる。一方、水平画素非加算読み出しモードにおいてＢ・Ｇｂ行が選択されてＢ・Ｇｂ行が読み出される場合には、上側信号出力回路２４のライン選択スイッチ８１−１〜８１−１２は左側導通状態にされるとともに、下側信号出力回路２５のライン選択スイッチ８１−１〜８１−１２は右側導通状態にされる。

本実施の形態では、水平走査期間ｔ１−ｔ３のうちの期間ｔ１−ｔ２において、グローバル水平スイッチ４１Ｓ−１，４１Ｎ−１がオンされるとともに、グローバル水平スイッチ４１Ｓ−２，４１Ｎ−２がオフされる。この期間ｔ１−ｔ２において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−１〜５１Ｓ−６が順次オンされていき、同じく、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｎ−１〜５１Ｎ−６が順次オンされていく。

その結果、期間ｔ１−ｔ２において、上側信号出力回路２４では、カラム回路６１−１〜６１−６のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていた各電荷によるデータレベル及びノイズレベル（Ｒ・Ｇｒ行が選択されている場合には、２列目、４列目、６列目、８列目、１０列目及び１２列目のＧｒ画素のデータレベル及びノイズレベルであり、Ｂ・Ｇｂ行が選択されている場合には、１列目、３列目、５列目、７列目、９列目及び１１列目のＧｂ画素のデータレベル及びノイズレベルである。）が、各カラム回路６１−１〜６１−６毎に順次、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力され、差動アンプ３３によりデータレベルとノイズレベルとの間の差分が取得され、その差分信号が出力端子から出力される。これにより相関２重サンプリングが実現され、この差動アンプ３３から、画像信号として、固定パターンノイズ等が除去された本来の信号が得られる。なお、差動アンプ３３の代わりに、水平信号線３１Ｓ，３１Ｎの信号をそれぞれ増幅する２つの出力アンプを設け、素子外に設けた差動アンプ等によって、２つの出力アンプの出力信号の差分を取得するようにしてもよい。

また、期間ｔ１−ｔ２において、下側信号出力回路２５では、カラム回路６１−１〜６１−６のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていた各電荷によるデータレベル及びノイズレベル（Ｒ・Ｇｒ行が選択されている場合には、１列目、３列目、５列目、７列目、９列目及び１１列目のＲ画素のデータレベル及びノイズレベルであり、Ｂ・Ｇｂ行が選択されている場合には、２列目、４列目、６列目、８列目、１０列目及び１２列目のＢ画素のデータレベル及びノイズレベルである。）が、各カラム回路６１−１〜６１−６毎に順次、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力され、差動アンプ３３によりデータレベルとノイズレベルとの間の差分が取得され、その差分信号が出力端子から出力される。これにより相関２重サンプリングが実現され、この差動アンプ３３から、画像信号として、固定パターンノイズ等が除去された本来の信号が得られる。

一方、水平走査期間ｔ１−ｔ３のうちの期間ｔ２−ｔ３において、グローバル水平スイッチ４１Ｓ−１，４１Ｎ−１がオフされるとともに、グローバル水平スイッチ４１Ｓ−２，４１Ｎ−２がオンされる。この期間ｔ２−ｔ３において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−７〜５１Ｓ−１２が順次オンされていき、同じく、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｎ−７〜５１Ｎ−１２が順次オンされていく。

その結果、期間ｔ２−ｔ３において、上側信号出力回路２４では、カラム回路６１−７〜６１−１２のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていた各電荷によるデータレベル及びノイズレベル（Ｒ・Ｇｒ行が選択されている場合には、１４列目、１６列目、１８列目、２０列目、２２列目及び２４列目のＧｒ画素のデータレベル及びノイズレベルであり、Ｂ・Ｇｂ行が選択されている場合には、１３列目、１５列目、１７列目、１９列目、２１列目及び２３列目のＧｂ画素のデータレベル及びノイズレベルである。）が、各カラム回路６１−７〜６１−１２毎に順次、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力され、差動アンプ３３によりデータレベルとノイズレベルとの間の差分が取得され、その差分信号が出力端子から出力される。これにより相関２重サンプリングが実現され、この差動アンプ３３から、画像信号として、固定パターンノイズ等が除去された本来の信号が得られる。

また、期間ｔ２−ｔ３において、下側信号出力回路２５では、カラム回路６１−７〜６１−１２のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていた各電荷によるデータレベル及びノイズレベル（Ｒ・Ｇｒ行が選択されている場合には、１３列目、１５列目、１７列目、１９列目、２１列目及び２３列目のＲ画素のデータレベル及びノイズレベルであり、Ｂ・Ｇｂ行が選択されている場合には、１４列目、１６列目、１８列目、２０列目、２２列目及び２４列目のＢ画素のデータレベル及びノイズレベルである。）が、各カラム回路６１−７〜６１−１２毎に順次、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力され、差動アンプ３３によりデータレベルとノイズレベルとの間の差分が取得され、その差分信号が出力端子から出力される。これにより相関２重サンプリングが実現され、この差動アンプ３３から、画像信号として、固定パターンノイズ等が除去された本来の信号が得られる。

このようにして、水平画素非加算読み出しモードでは、全ての画素ＰＸの信号を水平加算することなく読み出すことができる。

本実施の形態では、電子ビューファインダーモード時や動画撮影時などにおいて、画素ＰＸの信号を水平画素加算して読み出す動作モード（以下、「水平画素加算読み出しモード」と呼ぶ。）が行われる。

図７は、水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態の、図２中の画素部２１、上側信号出力回路２４及び下側信号出力回路２５を示す回路図であり、図４に対応している。図８は、図２に示す固体撮像素子３の水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２、５１Ｓ−１〜５１Ｓ−１２，５１Ｎ−１〜５１Ｎ−１２の状態を示すタイミングチャートである。図７は、図８中の期間Ｔ２の状態を示している。図７において、水平スイッチのうち、オンしている上側信号出力回路２４及び下側信号出力回路２５の水平スイッチ４１Ｓ−１，４１Ｎ−１，５１Ｓ−４，５１Ｎ−４，５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６が、破線の楕円で囲まれている。

図９は、水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の所定状態の、図２中の画素部２１、上側信号出力回路２４及び下側信号出力回路２５を示す回路図であり、図７に対応している。図１０は、図２に示す固体撮像素子３の水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の水平走査期間の各水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２、５１Ｓ−１〜５１Ｓ−１２，５１Ｎ−１〜５１Ｎ−１２の状態を示すタイミングチャートである。図９は、図１０中の期間Ｔ３の状態を示している。図９において、水平スイッチのうち、オンしている上側信号出力回路２４及び下側信号出力回路２５の水平スイッチ４１Ｓ−１，４１Ｎ−１，５１Ｓ−４，５１Ｎ−４，５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６が、破線の楕円で囲まれている。

図２に示す固体撮像素子３では、水平画素加算読み出しモード時には、公知の水平ブランキング期間の動作により、選択された行の各画素ＰＸのデータレベル及びノイズレベルがサンプリングされて対応付けられている列の保持容量ＣＳ，ＣＮに蓄積された後に、選択された行がＲ・Ｇｒ行である場合には図８に示す水平走査期間の動作が行われる一方で、選択された行がＢ・Ｇｂ行である場合には図１０に示す水平走査期間の動作が行われる。そして、各行について、水平ブランキング期間及び水平走査期間が繰り返される。

本実施の形態では、水平画素加算読み出しモードでは、水平方向の同色の３画素ＰＸの信号が加算される。図７及び図９において、水平方向に信号が加算される３画素ＰＸの組を太線で連結し、その加算後の３画素ＰＸの重心位置にハッチングを付している。本実施の形態では、Ｒ・Ｇｒ行では、加算後の各Ｒ画素の信号の重心位置同士の行方向の間隔は等ピッチであり、加算後の各Ｇｒ画素の信号の重心位置同士の行方向の間隔も等ピッチであり、加算後の各Ｒ画素の信号の重心位置と加算後の各Ｇｒ画素の信号の重心位置との間隔も等ピッチである。また、Ｂ・Ｇｂ行では、加算後の各Ｂ画素の信号の重心位置同士の行方向の間隔は等ピッチであり、加算後の各Ｇｂ画素の信号の重心位置同士の行方向の間隔も等ピッチであり、加算後の各Ｂ画素の信号の重心位置と加算後の各Ｇｂ画素の信号の重心位置との間隔も等ピッチである。これらによって、加算後の各色の信号の重心位置が等ピッチのベイヤー配列を維持するようになっている。

水平画素加算読み出しモードにおいてＲ・Ｇｒ行が選択されてＲ・Ｇｒ行が水平加算読み出される場合には、図７に示すように、上側信号出力回路２４の切替スイッチ７１−１〜７１−１２は左側導通状態にされ、下側信号出力回路２５の切替スイッチ７１−１〜７１−１２は右側導通状態にされ、上側信号出力回路２４のライン選択スイッチ８１−１〜８１−１２は右側導通状態にされ、下側信号出力回路２５のライン選択スイッチ８１−１〜８１−１２は左側導通状態にされる。

水平画素加算読み出しモードにおいてＲ・Ｇｒ行が選択されてＲ・Ｇｒ行が水平加算読み出される場合には、図８に示すように、水平走査期間ｔ１１−ｔ１５のうちの期間ｔ１１−ｔ１３において、グローバル水平スイッチ４１Ｓ−１，４１Ｎ−１がオンされるとともに、グローバル水平スイッチ４１Ｓ−２，４１Ｎ−２がオフされる。この期間ｔ１１−ｔ１３のうちの期間ｔ１１−ｔ１２中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−１〜５１Ｓ−３，５１Ｎ−１〜５１Ｎ−３が同時にオンされる。

その結果、期間ｔ１１−ｔ１２中の所定期間において、上側信号出力回路２４では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（４列目、６列目、８列目のＧｒ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算される（この電荷加算を「画素加算」と呼ぶ。）ことで、４列目、６列目、８列目のＧｒ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、４列目、６列目、８列目のＧｒ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ１１−ｔ１２中の所定期間において、下側信号出力回路２５では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１列目、３列目、５列目のＲ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１列目、３列目、５列目のＲ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１列目、３列目、５列目のＲ画素の加算及び相関２重サンプリングが実現される。

期間ｔ１１−ｔ１３のうちの期間ｔ１２−ｔ１３中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−４〜５１Ｓ−６，５１Ｎ−４〜５１Ｎ−６が同時にオンされる。

その結果、期間ｔ１２−ｔ１３中の所定期間において、上側信号出力回路２４では、カラム回路６１−４〜６１−６のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１０列目、１２列目、１４列目のＧｒ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１０列目、１２列目、１４列目のＧｒ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１０列目、１２列目、１４列目のＧｒ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ１２−ｔ１３中の所定期間において、下側信号出力回路２５では、カラム回路６１−４〜６１−６のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（７列目、９列目、１１列目のＲ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、７列目、９列目、１１列目のＲ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、７列目、９列目、１１列目のＲ画素の加算及び相関２重サンプリングが実現される。

水平走査期間ｔ１１−ｔ１５のうちの期間ｔ１３−ｔ１５において、グローバル水平スイッチ４１Ｓ−１，４１Ｎ−１がオフされるとともに、グローバル水平スイッチ４１Ｓ−２，４１Ｎ−２がオンされる。この期間ｔ１３−ｔ１５のうちの期間ｔ１３−ｔ１４中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−７〜５１Ｓ−９，５１Ｎ−７〜５１Ｎ−９が同時にオンされる。

その結果、期間ｔ１３−ｔ１４中の所定期間において、上側信号出力回路２４では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１６列目、１８列目、２０列目のＧｒ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１６列目、１８列目、２０列目のＧｒ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１６列目、１８列目、２０列目のＧｒ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ１３−ｔ１４中の所定期間において、下側信号出力回路２５では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１３列目、１５列目、１７列目のＲ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１３列目、１５列目、１７列目のＲ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１３列目、１５列目、１７列目のＲ画素の加算及び相関２重サンプリングが実現される。

期間ｔ１３−ｔ１５のうちの期間ｔ１４−ｔ１５中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−１０〜５１Ｓ−１２，５１Ｎ−１０〜５１Ｎ−１２が同時にオンされる。

その結果、期間ｔ１４−ｔ１５中の所定期間において、上側信号出力回路２４では、カラム回路６１−１０〜６１−１２のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（２２列目、２４列目のＧｒ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、２２列目、２４列目のＧｒ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。この信号は、所期の３画素加算信号ではないので、無意味な信号となる。

また、期間ｔ１４−ｔ１５中の所定期間において、下側信号出力回路２５では、カラム回路６１−１０〜６１−１２のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１９列目、２１列目、２３列目のＲ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１９列目、２１列目、２３列目のＲ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１９列目、２１列目、２３列目のＲ画素の加算及び相関２重サンプリングが実現される。

水平画素加算読み出しモードにおいてＢ・Ｇｂ行が選択されてＢ・Ｇｂ行が水平加算読み出される場合には、図９に示すように、上側信号出力回路２４の切替スイッチ７１−１〜７１−１２は右側導通状態にされ、下側信号出力回路２５の切替スイッチ７１−１〜７１−１２は左側導通状態にされ、上側信号出力回路２４のライン選択スイッチ８１−１〜８１−１２は左側導通状態にされ、下側信号出力回路２５のライン選択スイッチ８１−１〜８１−１２は右側導通状態にされる。

水平画素加算読み出しモードにおいてＢ・Ｇｂ行が選択されてＢ・Ｇｂ行が水平加算読み出される場合には、図１０に示すように、水平走査期間ｔ２１−ｔ２５のうちの期間ｔ２１−ｔ２３において、グローバル水平スイッチ４１Ｓ−１，４１Ｎ−１がオンされるとともに、グローバル水平スイッチ４１Ｓ−２，４１Ｎ−２がオフされる。この期間ｔ２１−ｔ２３のうちの期間ｔ２１−ｔ２２中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−１〜５１Ｓ−３，５１Ｎ−１〜５１Ｎ−３が同時にオンされる。

その結果、期間ｔ２１−ｔ２２中の所定期間において、上側信号出力回路２４では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１列目、３列目、５列目のＧｂ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１列目、３列目、５列目のＧｂ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１列目、３列目、５列目のＧｂ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ２１−ｔ２２中の所定期間において、下側信号出力回路２５では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（４列目、６列目、８列目のＢ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、４列目、６列目、８列目のＢ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、４列目、６列目、８列目のＢ画素の加算及び相関２重サンプリングが実現される。

期間ｔ２１−ｔ２３のうちの期間ｔ２２−ｔ２３中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−４〜５１Ｓ−６，５１Ｎ−４〜５１Ｎ−６が同時にオンされる。

その結果、期間ｔ２２−ｔ２３中の所定期間において、上側信号出力回路２４では、カラム回路６１−４〜６１−６のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（７列目、９列目、１１列目のＧｂ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、７列目、９列目、１１列目のＧｂ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、７列目、９列目、１１列目のＧｂ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ２２−ｔ２３中の所定期間において、下側信号出力回路２５では、カラム回路６１−４〜６１−６のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１０列目、１２列目、１４列目のＢ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−１及びグローバル水平スイッチ４１Ｓ−１並びに下位段の水平信号線３２Ｎ−１及びグローバル水平スイッチ４１Ｎ−１をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１０列目、１２列目、１４列目のＢ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１０列目、１２列目、１４列目のＢ画素の加算及び相関２重サンプリングが実現される。

水平走査期間ｔ２１−ｔ２５のうちの期間ｔ２３−ｔ２５において、グローバル水平スイッチ４１Ｓ−１，４１Ｎ−１がオフされるとともに、グローバル水平スイッチ４１Ｓ−２，４１Ｎ−２がオンされる。この期間ｔ２３−ｔ２５のうちの期間ｔ２３−ｔ２４中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−７〜５１Ｓ−９，５１Ｎ−７〜５１Ｎ−９が同時にオンされる。

その結果、期間ｔ２３−ｔ２４中の所定期間において、上側信号出力回路２４では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１３列目、１５列目、１７列目のＧｂ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１３列目、１５列目、１７列目のＧｂ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１３列目、１５列目、１７列目のＧｂ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ２３−ｔ２４中の所定期間において、下側信号出力回路２５では、カラム回路６１−１〜６１−３のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１６列目、１８列目、２０列目のＢ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１６列目、１８列目、２０列目のＢ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１６列目、１８列目、２０列目のＢ画素の加算及び相関２重サンプリングが実現される。

期間ｔ２３−ｔ２５のうちの期間ｔ２４−ｔ２５中の所定期間において、上側信号出力回路２４及び下側信号出力回路２５のローカル水平スイッチ５１Ｓ−１０〜５１Ｓ−１２，５１Ｎ−１０〜５１Ｎ−１２が同時にオンされる。

その結果、期間ｔ２４−ｔ２５中の所定期間において、上側信号出力回路２４では、カラム回路６１−１０〜６１−１２のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（１９列目、２１列目、２３列目のＧｂ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、１９列目、２１列目、２３列目のＧｂ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。これにより、１９列目、２１列目、２３列目のＧｂ画素の加算及び相関２重サンプリングが実現される。

また、期間ｔ２４−ｔ２５中の所定期間において、下側信号出力回路２５では、カラム回路６１−１０〜６１−１２のデータレベル用保持容量ＣＳ及びノイズレベル用保持容量ＣＮにそれぞれ蓄積されていたデータレベル及びノイズレベルの電荷（２２列目、２４列目のＢ画素のデータレベル及びノイズレベルの電荷）が、同時に、下位段の水平信号線３２Ｓ−２及びグローバル水平スイッチ４１Ｓ−２並びに下位段の水平信号線３２Ｎ−２及びグローバル水平スイッチ４１Ｎ−２をそれぞれ経由して、上位段のデータレベル用水平信号線３１Ｓ及び上位段のノイズレベル用水平信号線３１Ｎにそれぞれ出力されて、これらの上でそれぞれ加算されることで、２２列目、２４列目のＢ画素のデータレベル及びノイズレベルをそれぞれ加算してなるデータレベル及びノイズレベルが差動アンプ３３に入力され、その差分信号が出力端子から出力される。この信号は、所期の３画素加算信号ではないので、無意味な信号となる。

このようにして読み出した信号から最終的な動画像等を得るには、例えば、図１中の信号処理部５あるいは画像処理部１３で、垂直方向の３画素加算処理を行ってもよい。あるいは、前述した例では、垂直走査回路２３によって１行ずつ読み出されているが、３行おきに読み出し、垂直方向は間引き読み出ししてもよい。あるいは、固体撮像素子３を垂直方向の画素加算し得るように構成しておき、垂直方向も画素加算読み出ししてもよい。

以上の説明からわかるように、本実施の形態では、上側信号出力回路２４及び下側信号出力回路２５の、データレベル用グローバル水平スイッチ４１Ｓ−１，４１Ｓ−２、ノイズレベル用グローバル水平スイッチ４１Ｎ−１，４１Ｎ−２、データレベル用ローカル水平スイッチ５１Ｓ−１〜５１Ｓ−１２、ノイズレベル用ローカル水平スイッチ５１Ｎ−１〜５１Ｎ−１２、６１−１〜６１−１２、切替スイッチ７１−１〜７１−１２及びライン選択スイッチ８１−１〜８１−１２が、最下位段の水平信号線３２Ｓ−１，３２Ｓ−２，３２Ｎ−１，３２Ｎ−２の各々と垂直信号線Ｖ１〜Ｖ２４とを対応付け、各垂直信号線Ｖ１〜Ｖ２４の信号に応じた信号を対応付けられた最下位段の水平信号線３２Ｓ−１，３２Ｓ−２，３２Ｎ−１，３２Ｎ−２へ供給する信号供給部を構成している。そして、本実施の形態では、この信号供給部は、水平画素加算読み出しモード時に、信号が加算される３本の垂直信号線（互いに信号が加算される３列の画素からの信号を受け取る３本の垂直信号線）のいずれの組に関しても、組ごとに同じ最下位段の水平信号線に対応付ける。すなわち、本実施の形態では、水平加算されるいずれの３画素ＰＸの信号も同じ下位段の水平信号線のみを経由して上位段の水平信号線に供給され、互いに水平加算される３画素ＰＸのうちの一部の画素ＰＸの信号が下位段の水平信号線３２Ｓ−１，３２Ｎ−１を経由して上位段の水平信号線３１Ｓ，３１Ｎに供給される一方で他の一部の画素ＰＸの信号が下位段の水平信号線３２Ｓ−２，３２Ｎ−２を経由して上位段の水平信号線３１Ｓ，３１Ｎに供給されるという事態が生じていない。

また、先の説明からわかるように、本実施の形態では、上側信号出力回路２４及び下側信号出力回路２５の切替スイッチ７１−１〜７１−１２は、色配列の異なる読み出し画素行毎に、最下位段の水平信号線３２Ｓ−１，３２Ｎ−１，３２Ｓ−２，３２Ｎ−２の各々と垂直信号線Ｖ１〜Ｖ２４との対応関係を切り替える切替手段を構成している。

ところで、カラム回路６１−１〜６１−１２からグローバル水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２へ至る部分（上位段の水平信号線３１Ｓ，３１Ｎ、グローバル水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２、下位段の水平信号線３２Ｓ−１，３２Ｓ−２，３２Ｎ−１，３２Ｎ−２、ローカル水平スイッチ５１Ｎ−１〜５１Ｎ−１２、カラム回路６１−１〜６１−１２）では、接続される保持容量の容量値（保持容量値）と、接続される水平信号線の負荷容量値（水平信号線負荷容量値）との容量分配で決まる増幅度（以下、「分配ゲイン」と呼ぶ。）が生ずる。分配ゲインは、下記の式１で表される。

式１：分配ゲイン＝（保持容量値）／（水平信号線負荷容量値＋保持容量値）
図１１は、水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の所定状態の、比較例による固体撮像素子の画素部２１、上側信号出力回路２４及び下側信号出力回路２５を示す回路図であり、図７に対応している。図１２は、前記比較例による固体撮像素子の水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２、５１Ｓ−１〜５１Ｓ−１２，５１Ｎ−１〜５１Ｎ−１２の状態を示すタイミングチャートであり、図８に対応している。図１１は、図１２中の期間Ｔ４の状態を示している。図１１において、水平スイッチのうち、オンしている上側信号出力回路２４の水平スイッチ４１Ｓ−１，４１Ｎ−１，４１Ｓ−２，４１Ｎ−２，５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６，５１Ｓ−７，５１Ｎ−７並びにオンしている下側信号出力回路２５の水平スイッチ４１Ｓ−１，４１Ｎ−１，５１Ｓ−４，５１Ｎ−４，５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６が、破線の楕円で囲まれている。

図１３は、水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の所定状態の、前記比較例による固体撮像素子の画素部２１、上側信号出力回路２４及び下側信号出力回路２５を示す回路図であり、図９に対応している。図１４は、前記比較例による固体撮像素子の水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の水平走査期間の各水平スイッチ４１Ｓ−１，４１Ｓ−２，４１Ｎ−１，４１Ｎ−２、５１Ｓ−１〜５１Ｓ−１２，５１Ｎ−１〜５１Ｎ−１２の状態を示すタイミングチャートであり、図１０に対応している。図１３は、図１４中の期間Ｔ５の状態を示している。図１３において、水平スイッチのうち、オンしている上側信号出力回路２４の水平スイッチ４１Ｓ−１，４１Ｎ−１，５１Ｓ−４，５１Ｎ−４，５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６並びにオンしている下側信号出力回路２５の水平スイッチ４１Ｓ−１，４１Ｎ−１，４１Ｓ−２，４１Ｎ−２，５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６，５１Ｓ−７，５１Ｎ−７が、破線の楕円で囲まれている。

図１１乃至図１４において、図７乃至図１０中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。

前記比較例が本実施の形態と異なる所は、前記比較例では、上側信号出力回路２４及び下側信号出力回路２５において、切替スイッチ７１−１〜７１−１６が取り除かれて、ライン選択スイッチ８１−１〜８１−１２の共通接点がそれぞれカラム回路６１−１〜６１−１２の入力部に接続されている点である。

これに伴い、前記比較例では、本実施の形態と同じ３画素ずつの水平画素加算を行うために、水平画素加算読み出しモードにおけるＲ・Ｇｒ行読み出し時の水平走査期間の各水平スイッチの状態のタイミングチャートを図１２に示すように変更するとともに、水平画素加算読み出しモードにおけるＢ・Ｇｂ行読み出し時の水平走査期間の各水平スイッチの状態のタイミングチャートを図１４に示すように変更している。

前記比較例では、図１２中の期間Ｔ４において上側信号出力回路２４により水平加算して読み出される３画素（１０列目、１２列目、１４列目のＧｒ画素）については、図１１からもわかるように、１０列目及び１２列目のＧｒ画素の信号は、上側信号出力回路２４において、オンしているローカル水平スイッチ５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６、下位段の水平信号線３２Ｓ−１，３２Ｎ−１、オンしているグローバル水平スイッチ４１Ｓ−１，４１Ｎ−１を経由して、上位段の水平信号線３１Ｓ，３１Ｎに供給される一方で、１４列目のＧｒ画素の信号は、上側信号出力回路２４において、オンしているローカル水平スイッチ５１Ｓ−７，５１Ｎ−７、下位段の水平信号線３２Ｓ−２，３２Ｎ−２、オンしているグローバル水平スイッチ４１Ｓ−２，４１Ｎ−２を経由して、上位段の水平信号線３１Ｓ，３１Ｎに供給される。また、図１４中の期間Ｔ５において下側信号出力回路２５により水平加算して読み出される３画素（１０列目、１２列目、１４列目のＢ画素）については、図１３からもわかるように、１０列目及び１２列目のＢ画素の信号は、下側信号出力回路２５において、オンしているローカル水平スイッチ５１Ｓ−５，５１Ｎ−５，５１Ｓ−６，５１Ｎ−６、下位段の水平信号線３２Ｓ−１，３２Ｎ−１、オンしているグローバル水平スイッチ４１Ｓ−１，４１Ｎ−１を経由して、上位段の水平信号線３１Ｓ，３１Ｎに供給される一方で、１４列目のＢ画素の信号は、下側信号出力回路２５において、オンしているローカル水平スイッチ５１Ｓ−７，５１Ｎ−７、下位段の水平信号線３２Ｓ−２，３２Ｎ−２、オンしているグローバル水平スイッチ４１Ｓ−２，４１Ｎ−２を経由して、上位段の水平信号線３１Ｓ，３１Ｎに供給される。

したがって、図１２中の期間Ｔ４において上側信号出力回路２４により水平加算して読み出される３画素（１０列目、１２列目、１４列目のＧｒ画素）、及び、図１４中の期間Ｔ５において下側信号出力回路２５により水平加算して読み出される３画素（１０列目、１２列目、１４列目のＢ画素）については、その水平加算読み出しの際にオンするデータレベル用グローバル水平スイッチ４１Ｓの数、及び、その水平加算読み出しの際にオンするノイズレベル用グローバル水平スイッチ４１Ｎの数は、それぞれ２であるとともに、その水平加算読み出しの際に上位段のデータレベル用水平信号線３１Ｓに対して接続される下位段のデータレベル用水平信号線３２Ｓの本数、及び、その水平加算読み出しの際に上位段のノイズレベル用水平信号線３１Ｎに対して接続される下位段のノイズレベル用水平信号線３２Ｎの本数は、それぞれ２本である。

一方、前記比較例では、水平加算して読み出される他の３画素（例えば、図１２中の期間Ｔ４において下側信号出力回路２５により水平加算して読み出される３画素（７列目、９列目、１１列目のＲ画素。図１１参照。）や、図１４中の期間Ｔ５において上側信号出力回路２４により水平加算して読み出される３画素（７列目、９列目、１１列目のＧｂ画素。図１３参照。）など）については、その水平加算読み出しの際にオンするデータレベル用グローバル水平スイッチ４１Ｓの数、及び、その水平加算読み出しの際にオンするノイズレベル用グローバル水平スイッチ４１Ｎの数は、それぞれ１であるとともに、その水平加算読み出しの際に上位段のデータレベル用水平信号線３１Ｓに対して接続される下位段のデータレベル用水平信号線３２Ｓの本数、及び、その水平加算読み出しの際に上位段のノイズレベル用水平信号線３１Ｎに対して接続される下位段のノイズレベル用水平信号線３２Ｎの本数は、それぞれ１本である。

したがって、前記比較例では、１０列目、１２列目、１４列目のＧｒ画素の水平加算読み出しの際及び１０列目、１２列目、１４列目のＢ画素の水平加算読み出しの際の水平線負荷容量は、他の３画素の水平加算読み出しの際の水平線負荷容量よりも、グローバル水平スイッチ１個と下位段の水平信号線１本の分だけ増える。

このため、１０列目、１２列目、１４列目のＧｒ画素の水平加算読み出しの際及び１０列目、１２列目、１４列目のＢ画素の水平加算読み出しの際の分配ゲインが、他の３画素の水平加算読み出しの際の分配ゲインと異なる。

その結果、受光領域全面に均一光量が当たったとしても、分配ゲインに差が生じてしまうことで、水平画素加算読み出しモード時に取得される画像に、本来は無いはずの縦筋が発生し、画質劣化が引き起こされる。

これに対し、本実施の形態では、前述したように、水平加算されるいずれの３画素ＰＸの信号も下位段の同じ水平信号線のみを経由して上位段の水平信号線に供給され、互いに水平加算される３画素ＰＸのうちの一部の画素ＰＸの信号が下位段の水平信号線３２Ｓ−１，３２Ｎ−１を経由して上位段の水平信号線３１Ｓ，３１Ｎに供給される一方で他の一部の画素ＰＸの信号が下位段の水平信号線３２Ｓ−１，３２Ｎ−１を経由して上位段の水平信号線３１Ｓ，３１Ｎに供給されるという事態が生じていない。

したがって、本実施の形態では、先の説明からもわかるように、水平加算されるいずれの３画素についても、その水平加算読み出しの際にオンするデータレベル用グローバル水平スイッチ４１Ｓの数、及び、その水平加算読み出しの際にオンするノイズレベル用グローバル水平スイッチ４１Ｎの数は、それぞれ１であるとともに、その水平加算読み出しの際に上位段のデータレベル用水平信号線３１Ｓに対して接続される下位段のデータレベル用水平信号線３２Ｓの本数、及び、その水平加算読み出しの際に上位段のノイズレベル用水平信号線３１Ｎに対して接続される下位段のノイズレベル用水平信号線３２Ｎの本数は、それぞれ１本である。

このため、本実施の形態によれば、水平加算されるいずれの３画素についても、その水平加算読み出しの際の分配ゲインが同一となる。したがって、水平画素加算読み出しモード時に取得される画像に、前記比較例で生ずるような縦筋が発生せず、画質が向上する。

以上、本発明の実施の形態について説明したが、本発明はこの実施の形態に限定されるものではない。

例えば、前記実施の形態は、２段の水平信号線が階層的に設けられている例であったが、本発明では、３段以上の水平信号線を階層的に設けてもよい。

また、前記実施の形態では、上側信号出力回路２４及び下側信号出力回路２５において、ライン選択スイッチ８１−１〜８１−１２が設けられているが、これらのライン選択スイッチ８１−１〜８１−１２を取り除いてもよい。この場合、例えば、上側信号出力回路２４では、各切替スイッチ７１−ｋの共通接点を垂直信号線Ｖ（２ｋ−１）に固定的に接続する一方で、下側信号出力回路２５では、各切替スイッチ７１−ｋの共通接点を垂直信号線Ｖ２ｋに固定的に接続すればよい。

さらに、前記実施の形態では、上側信号出力回路２４及び上側水平走査回路２６と下側信号出力回路２５及び下側水平走査回路２７とが、画素部２１の上下に振り分けられているが、これらを画素部２１の一方側にまとめて配置してもよい。この場合には、ライン選択スイッチ８１−１〜８１−１２は不要である。

さらにまた、水平画素加算読み出しモード時に水平方向に信号を加算する画素の数は、３に限らず、２や５など、２以上の任意の値にしてもよい。

また、前記実施の形態の固体撮像素子は、カラーフィルタの色配列がベイヤー配列である例であった。しかし、本発明では、カラーフィルタの色配列は、ベイヤー配列に限らない。本発明は、２行２列の繰り返し周期を持つ他の色配列のカラーフィルタ（例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど）などを有する固体撮像素子にも適用することができる。

１ 電子カメラ
２１ 画素部
ＰＸ 画素
Ｖ１〜Ｖ２４ 垂直信号線
３１Ｓ，３１Ｎ 上位段の水平信号線
４１Ｓ−１，４１Ｎ−１，４１Ｓ−２，４１Ｎ−２ グローバル水平スイッチ（信号線間スイッチ）
３２Ｓ−１，３２Ｓ−２，３２Ｎ−１，３２Ｎ−２ 下位段の水平信号線
５１Ｓ−１〜５１Ｓ−１２，５１Ｎ−１〜５１Ｎ−１２ ローカル水平スイッチ
６１−１〜６１−１２ カラム回路
７１−１〜７１−１２ 切替スイッチ
８１−１〜８１−１２ ライン選択スイッチ

Claims (6)

1. ２次元状に配置された複数の画素と、
   前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
   階層的に設けられた複数段の水平信号線と、
   前記複数段の水平信号線のうちの最上位段を除く各段の水平信号線と当該段の水平信号線よりも１つ上位の段の水平信号線との間を、それぞれ接続する複数の信号線間スイッチと、
   前記複数段の水平信号線のうちの最下位段の水平信号線の各々と前記複数の垂直信号線とを対応付け、前記各垂直信号線の信号に応じた信号を対応付けられた最下位段の水平信号線へ供給する信号供給部と、
   を備え、
   前記信号供給部は、水平画素加算読み出しモード時に、信号が加算される２本以上の垂直信号線のいずれの組に関しても、組ごとに同じ最下位段の水平信号線に対応付けることを特徴とすることを特徴とする固体撮像素子。
2. 前記信号供給部は、前記各垂直信号線の信号に応じた信号をそれぞれ保持する複数のサンプルホールド部を有することを特徴とする請求項１記載の固体撮像素子。
3. 前記複数の画素の各々に対応して設けられ２行２列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、
   前記複数の画素のうちの互いに信号が加算される２列以上の画素の各組は、組ごとに同色のカラーフィルタが設けられた画素である、
   ことを特徴とする請求項１又は２記載の固体撮像素子。
4. 前記信号供給部は、色配列の異なる読み出し画素行毎に、前記最下位段の水平信号線の各々と前記複数の垂直信号線との対応関係を切り替える切替手段を有することを特徴とする請求項３記載の固体撮像素子。
5. 同一行における同色の加算信号の重心位置同士の行方向の間隔が等ピッチとなるとともに、同一行における異なる色の加算信号の重心位置同士の行方向の間隔が等ピッチとなるように、前記複数の画素のうちの互いに信号が加算される前記２列以上の画素の各組が定められた、ことを特徴とする請求項３又は４記載の固体撮像素子。
6. 請求項１乃至５のいずれかに記載の固体撮像素子を備えたことを特徴とする撮像装置。

Images