JPH07298145A

JPH07298145A - 光電変換装置

Info

Publication number: JPH07298145A
Application number: JP6092195A
Authority: JP
Inventors: Hisaki Nakayama; 寿樹仲山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-04-28
Filing date: 1994-04-28
Publication date: 1995-11-10

Abstract

(57)【要約】【目的】回路を複雑にすることなく、電荷の蓄積時間
を好適に制御できるようにして最適なセンサ出力が得ら
れるようにする。【構成】複数の光電変換素子アレイを同一基板上に配
置する場合に、各光電変換素子アレイの読出しライン７
に付く寄生容量の差を調整するための読出しゲイン調整
用容量１５を各光電変換素子アレイごとに設け、各光電
変換素子アレイごとに読出しライン７の寄生容量が異な
るような場合でも、上記読出しゲイン調整用容量１５の
作用により各光電変換素子アレイの読出しゲインを略同
一にすることができるようにして、各光電変換素子アレ
イで最適な出力が得られるようにするために煩雑な処理
を行わなくても済むようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の光電変換素子ア
レイを同一基板上に配置した光電変換装置に関し、特
に、カメラの多点測距に対応した焦点検出装置などに用
いて好適なものである。

【０００２】

【従来の技術】従来、カメラの多点測距に対応した焦点
検出装置などに用いられる光電変換装置としては、特開
昭６３−０７６４７６号や特開平１−２２２５８３号に
示される装置が提案されている。

【０００３】前者の装置は、光電変換素子アレイに入射
する光量の略最大値に基づいて電荷の蓄積時間を制御す
るものである。また、後者の装置は、低コントラストの
被写体（輝度分布の場所的変化が小さい場合）でも、信
号の直流成分（ＤＣ成分）を取り除いた被写体の特徴を
示す輝度の略変化分が所定値となるように、電荷の蓄積
時間を制御するものである。

【０００４】以下に、特開平１−２２２５８３号に示さ
れる光電変換装置について、図を参照しながら説明す
る。図５は、この特開平１−２２２５８３号に示される
光電変換素子アレイの等価回路図である。

【０００５】図５において、１_-1〜１_-nは蓄積タイプの
フォトトランジスタアレイ（セル）であり、各トランジ
スタのコレクタには共通の電源が接続されている。ま
た、制御電極領域（ベース）に光電変換された電荷を蓄
積し、これを主電極領域（エミッタ）から読み出すこと
ができるような構造を有している。

【０００６】このフォトトランジスタアレイ１_-1〜１_-n
についての具体的な内容は、例えば、特開昭６２−１２
８６７８号、特開昭６２−１１３４６８号、特願昭６１
−１６８２８６号、特願昭６１−２１９６６８号、特願
昭６１−２１９６６９号などに詳細な記載がある。

【０００７】次いで、２_-1〜２_-nはＰＭＯＳスイッチで
あり、上記フォトトランジスタアレイ１を構成する各バ
イポーラトランジスタのベースを、信号φ_resが与えら
れたときに電源Ｖ_cに接続してリセットするためのもの
である。また、３_-1〜３_-nは第１のＮＭＯＳスイッチで
あり、上記各バイポーラトランジスタのエミッタに接続
されており、画素列１_-1〜１_-nに蓄積された信号を信号
φ_tに同期して後段の回路に取り出すためのものであ
る。

【０００８】次いで、４_-1〜４_-nは第２のＮＭＯＳスイ
ッチであり、上記第１のＮＭＯＳスイッチ３_-1〜３_-nの
各々に直列接続されており、蓄積容量５_-1〜５_-nに蓄積
された画像信号を読出しライン７に送出するためのもの
である。また、５_-1〜５_-nは各画素のごとの信号を読み
出すための蓄積容量（キャパシタ）であり、上記第１の
ＮＭＯＳスイッチ３_-1〜３_-nおよび第２のＮＭＯＳスイ
ッチ４_-1〜４_-nの各接続点と接地点との間に接続されて
いる。

【０００９】次いで、６はシフトレジスタであり、上記
第２のＮＭＯＳスイッチ４_-1〜４_-nを順番にオンにし
て、蓄積容量５_-1〜５_-nに蓄積された画像信号を逐次読
み出すためのものである。また、８は第３のＮＭＯＳス
イッチであり、上記第２のＮＭＯＳスイッチ４_-1〜４_-n
の出力端子が共通接続されている読出しライン７を、信
号φ_hrsが与えられたときに接地して初期化するための
ものである。

【００１０】次いで、９は上記読出しライン７に出力さ
れた画像信号を増幅する出力アンプである。また、１０
_-1〜１０_-nは第４のＮＭＯＳスイッチであり、信号φ
_vrsが与えられたときにフォトトランジスタアレイ１_-1
〜１_-nの各エミッタを接地するためのものである。ま
た、１０７’は最大最小値検出回路であり、最小値検出
回路１１_-1〜１１_-n、最大値検出回路１２_-1〜１２_-nお
よび出力アンプ１３、１４により構成されている。な
お、Ｒで示される素子は、上記最小値検出回路１１、最
大値検出回路１２において用いられる負荷抵抗を示して
いる。

【００１１】図６に上記最小値検出回路１１の一単位の
構成を示す。この図６から明らかなように、ひとつの最
小値検出回路は、１個の差動増幅器３０と１個のＰＮＰ
型トランジスタ３１とにより構成されている。また、差
動増幅器３０は、定電流回路４１１、ＰＭＯＳトランジ
スタ４０７、４０８、ＮＭＯＳトランジスタ４０９、４
１０からなっている。

【００１２】上記ＰＮＰ型トランジスタ３１のエミッタ
ラインは、差動増幅器３０の反転入力Ｉｎ₂に帰還接続
されるとともに、非反転入力Ｉｎ₁には、フォトトラン
ジスタアレイ１_-1〜１_-nの各画素列の各エミッタが接続
されている。

【００１３】そして、差動増幅器３０の非反転入力Ｉｎ
₁のレベルが反転入力Ｉｎ₂のレベルより高い場合に
は、ＰＮＰ型トランジスタ３１のベース電位がほぼ電源
電圧レベルまで変化され、ＰＮＰ型トランジスタ３１が
オフにされる。したがって、図５に示した出力アンプ１
３の入力には電圧が生じない。すなわち、ＰＮＰ型トラ
ンジスタ３１に出力電圧が生じるのは、差動増幅器３０
の非反転入力Ｉｎ₁に最も低い電圧が与えられた場合で
あり、これによって最小値が検出される。

【００１４】また、図７に上記最大値検出回路１２の一
単位の構成を示す。この図７から明らかなように、ひと
つの最大値検出回路は、１個の差動増幅器３２と１個の
ＮＰＮ型トランジスタ３３とにより構成されている。ま
た、差動増幅器３２は、定電流回路４０１、ＰＭＯＳト
ランジスタ４０２、４０３、ＮＭＯＳトランジスタ４０
４、４０５からなっている。

【００１５】上記ＮＰＮ型トランジスタ３３のエミッタ
ラインは、差動増幅器３２の反転入力Ｉｎ₂に帰還され
て出力ラインとなっている。また、非反転入力Ｉｎ₁に
は、フォトトランジスタアレイ１_-1〜１_-nの各画素列の
各エミッタが接続されている。

【００１６】そして、差動増幅器３２の非反転入力Ｉｎ
₁のレベルが反転入力Ｉｎ₂のレベルより低い場合に
は、ＮＰＮ型トランジスタ３３のベース電位は、ほぼ負
電源の電圧レベルまで下げられ、ＮＰＮ型トランジスタ
３３がオフ状態となる。したがって、図５に示した出力
アンプ１４の入力には電圧が生じない。すなわち、ＮＰ
Ｎ型トランジスタ３３に出力電圧が生じるのは、差動増
幅器３２の非反転入力Ｉｎ₁に最も高い電圧が与えられ
た場合であり、これによって最大値が検出される。

【００１７】図８に、図５に示した光電変換素子アレイ
の動作を説明するためのタイミングチャートを示す。図
８において、まず、以下に述べるリセットが行われる。
すなわち、図８の（ａ）に示すように、時間ｔ₁〜ｔ₂
期間において信号φ_resがローレベルにされるととも
に、ＰＭＯＳスイッチ２_-1〜２_-nがオンされることによ
り、フォトトランジスタアレイ（以下、画素列という）
１_-1〜１_-nのベースが電源Ｖ_cの電位に固定される。

【００１８】そして、図８の（ｂ）（ｃ）のように、時
間ｔ₃〜ｔ₄期間において信号φ_vr _sおよび信号φ_tが
ハイレベル（オン）にされることにより、第４のＮＭＯ
Ｓスイッチ１０_-1〜１０_-nおよび第１のＮＭＯＳスイッ
チ３_-1〜３_-nが導通し、蓄積容量５_-1〜５_-nが接地され
て、残留電荷がリセットされる。このようにして、画素
列１_-1〜１_-nのベースおよびエミッタの各々に対するリ
セットが終了すると、次に蓄積動作に入る。

【００１９】蓄積動作に入ると、光電変換された電荷
は、画素列１_-1〜１_-nのベース領域に蓄積される。この
とき、画素列１_-1〜１_-nのベースおよびエミッタは、フ
ローティング（容量負荷状態）になっており、エミッタ
にはベース電位を反映した電圧が生じる。

【００２０】このエミッタに出力される電圧は、蓄積動
作の終了時において、第１のＮＭＯＳスイッチ３_-1〜３
_-nを介して蓄積容量５_-1〜５_-nに伝えられる。これによ
り、蓄積容量５_-1〜５_-nには、信号電荷が蓄積される。

【００２１】また、信号の逐次読み出しに際しては、第
２のＮＭＯＳスイッチ４_-1〜４_-nをシフトレジスタ６に
よって順次オンにして、上記蓄積容量５_-1〜５_-nに蓄積
された信号電荷を読出しライン７に読み出す。このと
き、シフトレジスタ６は、図８の（ｈ）に示した信号φ
_ckが入力されるごとに第２のＮＭＯＳスイッチ４_-1〜４
_-nを順次選択する。

【００２２】なお、図８の（ｇ）に示すように、上記第
２のＮＭＯＳスイッチ４_-1〜４_-nを選択する直前には、
信号φ_hrsによって第３のＮＭＯＳスイッチ８をオン状
態とし、読出しライン７に残留している電荷をリセット
しておく。

【００２３】ところで、信号の逐次読み出しの際に読出
しライン７に付く寄生容量をＣ_H、蓄積容量５_-1〜５_-n
の容量値をＣ_T、蓄積容量５_-1〜５_-nに蓄積された信号
電荷に伴う電圧をＶ_5-1〜Ｖ_5-nとすると、読出しライ
ン７には、電圧Ｖ_5-1〜Ｖ_5- _nに対して容量分割比Ｃ_T／（Ｃ_T＋Ｃ_H）（式１）をかけた電圧Ｖ_7-1〜Ｖ_7-nが逐次読み出される。すな
わち、Ｖ_7-i＝｛Ｃ_T／（Ｃ_T＋Ｃ_H）｝×Ｖ_5-i （式２）（ただし、ｉ＝１〜ｎ）となる。

【００２４】一方、特願昭６３−４７６４４号には、被
写体の明部と暗部との差が一定になるように電荷の蓄積
時間を制御することにより、被写体のパターンの特徴部
分のみをＡ／Ｄ変換する方法が提案されている。この方
法は、上記のような最大最小値検出回路１０７’を備え
た光電変換素子アレイ１０１’を用いて、図９または図
１０のような光電変換装置を構成することにより実現さ
れるものである。

【００２５】これらの光電変換装置においては、適正レ
ベルまで電荷の蓄積が行われるか否かの判定を、光電変
換素子アレイ１０１’の蓄積レベルの最大値Ｖ_maxと最
小値Ｖ_minとの差分が基準レベルＶ_refに達したかどう
かによって行っている。

【００２６】図９および図１０において、１０２は蓄積
レベルの最大値Ｖ_maxと最小値Ｖ_mi _nとの差分をとるた
めの差動増幅器である。また、１０３はコンパレータで
あり、差動増幅器１０２の出力と所定の基準レベルＶ
_refとを比較し、電荷の蓄積が適正なレベルに達したこ
とを判定するためのものである。

【００２７】１０４はマイクロコンピュータであり、コ
ンパレータ１０３から出力される信号φ_compが反転する
ことにより、電荷の蓄積が基準レベルＶ_refまで行われ
たこと検知し、電荷の蓄積を終了させるためのパルス信
号φ_tを光電変換素子アレイ１０１’に送出する。

【００２８】すなわち、図８の（ｄ）に示すように、時
間ｔ₄から開始される電荷の蓄積に伴って、蓄積レベル
の最大値と最小値との差分（Ｖ_max−Ｖ_min）が増加し
て、時間ｔ₅で基準レベルＶ_refに達すると、図８の
（ｆ）のように、信号φ_compが反転する。マイクロコン
ピュータ１０４は、この信号φ_compの反転を受けて、図
８の（ｃ）のように信号φ_tをハイレベルにする。

【００２９】これとほぼ同時（時間ｔ₆）に、マイクロ
コンピュータ１０４は、図８の（ｅ）のような信号ＳＨ
を記憶回路１０５に送出し、ここに蓄積終了時の蓄積レ
ベルの最小値Ｖ_minを記憶させる。次に、光電変換素子
アレイ１０１’に読出しパルス信号φ_ck、φ_hrsを送出
し、図８の（ｉ）のような画像信号（Ｖｉｄｅｏ信号）
を各素子から読み出す。そして、こうして読み出した画
像信号を、Ａ／Ｄ変換器１０４ｄによってＡ／Ｄ変換す
る。

【００３０】このＡ／Ｄ変換の際、図９の例では、Ａ／
Ｄ変換レンジを画像信号の範囲に合わせてレベルシフト
している。また、図１０の例では、画像信号をＡ／Ｄ変
換レンジに合わせてレベルシフトしている。これのレベ
ルシフトは、いずれもＡ／Ｄ変換が画像信号の最大値と
最小値との間で行われるようにしている。

【００３１】このようにして得られたディジタル化され
た画素信号をもとに、特開昭５８−１４２３０６号、特
開昭５９−１０７３１３号、特開昭６０−１０１５１３
号、あるいは特願昭６１−１６０８２４号に開示されて
いるような演算を行うことにより、合焦判定を行うこと
ができる。

【００３２】

【発明が解決しようとする課題】しかしながら、上記従
来例で示される光電変換素子アレイを同一基板上に複数
個配置して、複数の領域に入射した光を検出するような
用途（例えば、カメラの多点測距に対応したオートフォ
ーカス用センサ）に用いる場合、各光電変換素子アレイ
の読出しライン７に付く寄生容量Ｃ_Hが、配線長および
配線手段（アルミニウムやポリシリコン等）または交差
する他の配線との重なり具合によって差が生じることが
ある。

【００３３】また、システム的な問題あるいはコスト的
な問題によって各光電変換素子アレイ内の光電変換素子
数が異なることがあるが、このような素子数の違いによ
っても寄生容量Ｃ_Hに差が生じることがある。すなわ
ち、（式１）で示される容量分割比の値が読出しライン
７ごとに異なることがある。

【００３４】したがって、各光電変換素子アレイごとに
最適なセンサ出力が得られるように蓄積時間を制御する
ためには、蓄積レベルのモニタ信号となる最大値Ｖ_max
と最小値Ｖ_minとの差分に対する比較電圧Ｖ_refを、各
光電変換素子アレイごとに最適化する必要があった。こ
のため、Ｄ／Ａコンバータのような比較電圧発生手段を
複数備えることが必要であった。

【００３５】また、各光電変換素子アレイで比較電圧Ｖ
_refを一律とし、各光電変換素子アレイごとにセンサ出
力の読み出しゲインを変えてセンサ出力を調整すること
も可能ではあるが、この場合には、異なる増幅率を持っ
たセンサ出力の増幅器を設けることが必要であった。さ
らに、各光電変換素子アレイのセンサ出力ごとに増幅率
を変えるようにすれば、１つの増幅器を備えるだけで済
むが、この場合には、増幅率を変えるための制御回路を
付加することが必要であった。

【００３６】これにより、以上に述べた何れの場合も、
チップ面積や消費電流の増大、コストの増加、さらには
チップ温度の上昇による光電変換素子の特性の悪化をま
ねくという種々の問題があった。本発明は、このような
問題を解決するために成されたものであり、回路を複雑
にすることなく、電荷の蓄積時間を好適に制御できるよ
うにして最適なセンサ出力が得られるようにすることを
目的としている。

【００３７】

【課題を解決するための手段】本発明の光電変換装置
は、複数の光電変換素子アレイを同一基板上に配置した
光電変換装置において、上記複数の光電変換素子アレイ
でそれぞれ得られる信号の読出しゲインが略同一となる
ように調整する調整手段を設けたものである。

【００３８】本発明の他の特徴とするところは、上記複
数の光電変換素子アレイの出力ラインに付く寄生容量の
差を調整するための容量を、上記複数の光電変換素子ア
レイのそれぞれに設けて上記調整手段を構成したもので
ある。

【００３９】本発明のその他の特徴とするところは、上
記複数の光電変換素子アレイの出力ラインに付く寄生容
量の差を調整するための容量を、上記複数の光電変換素
子アレイのうち、出力ラインに付く寄生容量が最も大き
な光電変換素子アレイ以外の他の光電変換素子アレイに
それぞれ設けて上記調整手段を構成したものである。

【００４０】本発明のその他の特徴とするところは、上
記複数の光電変換素子アレイと同一基板上に備えられた
複数の容量で上記調整手段を構成し、上記複数の容量の
組合せを上記複数の光電変換素子アレイごとに選択する
ことにより、上記複数の光電変換素子アレイの出力ライ
ンに付く寄生容量の差を調整するようにしたものであ
る。

【００４１】本発明のその他の特徴とするところは、上
記光電変換素子アレイと同一基板上に備えられた複数の
容量と、上記光電変換素子アレイの出力ラインとの間に
容量値選択用のスイッチ手段を設けたものである。

【００４２】本発明のその他の特徴とするところは、複
数の光電変換素子アレイを同一基板上に配置した光電変
換装置において、上記複数の光電変換素子アレイでそれ
ぞれ得られる信号の読出しゲインが略同一になるように
上記光電変換素子アレイを構成する蓄積容量の容量値を
設定するようにしたものである。

【００４３】本発明のその他の特徴とするところは、複
数の光電変換素子アレイを同一基板上に配置した光電変
換装置において、上記複数の光電変換素子アレイごとに
電荷の蓄積レベルをモニタするモニタ手段と、上記モニ
タ手段の出力を上記複数の光電変換素子アレイごとの読
出しゲインに略比例した倍率で増幅する増幅手段とを有
し、上記増幅手段の出力に基づいて上記複数の光電変換
素子アレイでの蓄積時間を制御するようにしたものであ
る。

【００４４】

【作用】本発明は上記技術手段より成るので、種々の原
因により各光電変換素子アレイごとにその読出しゲイン
が異なるような場合でも、調整手段の作用により各光電
変換素子アレイの読出しゲインが略同一となるように調
整されることとなり、各光電変換素子アレイで最適な出
力を得るようにするための煩雑な処理を行わなくても済
むようになる。

【００４５】例えば、種々の原因により光電変換素子ア
レイごとにその出力ラインに付く寄生容量が異なるよう
な場合でも、複数の光電変換素子アレイのそれぞれに設
けられた容量の作用により、各光電変換素子アレイの読
出しゲインが略同一となるように調整されるようにな
る。

【００４６】また、各光電変換素子アレイごとに蓄積容
量の容量値を調整するようにした場合は、読出しゲイン
の低下の原因となる容量を付加しなくても、各光電変換
素子アレイの読出しゲインが略同一となるようにするこ
とが可能となり、各光電変換素子アレイで最適な出力が
得られるようにするために煩雑な処理を行わなくても済
むとともに、出力レベルの低下が防止されるようにな
る。

【００４７】さらに、各光電変換素子アレイの蓄積レベ
ルのモニタ信号を各光電変換素子アレイごとの読出しゲ
インに略比例した倍率で増幅するようにした場合には、
各光電変換素子アレイから出力されて増幅手段で増幅さ
れた信号が略同一となるように調整されることとなり、
煩雑な処理を行わなくても電荷の蓄積時間が好適に制御
されるようになる。

【００４８】

【実施例】図１は、本発明の光電変換装置の特徴となる
第１の実施例による光電変換素子アレイの構成を示す回
路図である。なお、図１において、図５に示した光電変
換素子アレイと同一の構成部分には同一符号を付して詳
細な説明を省略する。

【００４９】図１から明らかなように、本実施例の光電
変換素子アレイにおいては、図５に示した従来の光電変
換素子アレイに加えて、読出しゲイン調整用容量１５を
付加している。

【００５０】図２は、図１の光電変換素子アレイを用い
た具体的な光電変換装置の構成を示すブロック図であ
り、２つの光電変換素子アレイを同一チップ上に配置し
た場合を示している。なお、本発明の光電変換装置で
は、同一チップ上に配置する光電変換素子アレイの数は
必ずしも２つの場合に限られず、幾つでも構わないが、
簡単のため２つの場合を例にとって説明する。また、光
電変換素子アレイを配置する方向についても、特に制限
されるものではない。

【００５１】図２に示す光電変換装置では、図１０に示
した従来の光電変換装置の中の光電変換素子アレイ１０
１’が、図１に示したような光電変換素子アレイ１０１
に置き換えられている。また、最大最小値検出回路２０
７を含む光電変換素子アレイ２０１、差動増幅器２０
２、コンパレータ２０３、記憶回路２０５、画像信号選
択スイッチ１０９、２０９および最小値選択スイッチ１
１０、２１０が追加されている。

【００５２】ここで、上記最大最小値検出回路２０７お
よび光電変換素子アレイ２０１は、図１に示した最大最
小値検出回路１０７および光電変換素子アレイ１０１と
同様に構成されている。なお、光電変換素子アレイ１０
１を第１の光電変換素子アレイとし、光電変換素子アレ
イ２０１を第２の光電変換素子アレイとする。以下同様
に、対応する構成同志を第１の構成、第２の構成として
区別する。

【００５３】次いで、第２の差動増幅器２０２は、第２
の最大最小値検出回路２０７から出力される電荷蓄積レ
ベルの最大値Ｖ_max2と最小値Ｖ_min2との差分をとって、
第２の光電変換素子アレイ２０１の蓄積状態をモニタす
るための信号Ｖ_mon2を生成するものである。また、第２
のコンパレータ２０３は、上記第２の差動増幅器２０２
から出力されるモニタ信号Ｖ_mon2と基準レベルＶ_ref2と
を比較して、適正な蓄積レベルに達したかどうかを判定
するものである。

【００５４】次いで、第２の記憶回路２０５は、第２の
光電変換素子アレイ２０１から出力される電荷蓄積レベ
ルの最小値Ｖ_min2を保持するものである。また、第１お
よび第２の画像信号選択スイッチ１０９、２０９は、第
１および第２の光電変換素子アレイ１０１、２０１のそ
れぞれから出力される画像信号（Ｖｉｄｅｏ₁信号また
はＶｉｄｅｏ₂信号）の何れかを選択し、この選択した
画像信号の何れかを後段の処理回路に送るものである。

【００５５】次いで、第１および第２の最小値選択スイ
ッチ１１０、２１０は、第１および第２の記憶回路１０
５、２０５のそれぞれに保持されている最小値Ｖ_min1、
Ｖ_mi _n2の何れか一方を選択し、この選択した何れかの最
小値を後段の処理回路に送るものである。

【００５６】なお、マイクロコンピュータ１０４から出
力される信号ＳＥＬ₁、ＳＥＬ₂は、画像信号選択スイ
ッチ１０９、２０９および最小値選択スイッチ１１０、
２１０を切替えるための選択信号である。また、信号φ
_T1、φ_hrs1、φ_CLK1、φ_T2、φ_hrs2、φ_CLK2は、それぞ
れ第１および第２の光電変換素子アレイ１０１、２０１
の蓄積終了パルス、読出しラインリセットパルス、読出
しパルスである。

【００５７】図３に、図２に示した本実施例による光電
変換装置の動作を説明するためのタイミングチャートを
示す。なお、図３には、２つの光電変換素子アレイ１０
１、２０１で電荷の蓄積がそれぞれ終了した後、何れか
の光電変換素子アレイを選択して信号電荷を順次読み出
すような動作が示されている。しかし、一方の光電変換
素子アレイで蓄積が終了したときに他方の光電変換素子
アレイがまだ蓄積中であっても、一方の光電変換素子ア
レイから直ちに電荷を読み出すようにしても本質的な相
違はない。

【００５８】図３において、電荷の蓄積開始までの動作
は、図８に示した従来例の場合と同様であるので、説明
を省略する。蓄積動作に入ると、第１の光電変換素子ア
レイ１０１で光電変換された電荷は、画素列１_-1〜１_-n
の制御電極領域（ベース領域）に蓄積される。このと
き、画素列１_-1〜１_-nのベースおよびエミッタは、フロ
ーティング（容量負荷状態）になっており、エミッタに
はベース電位を反映した電圧が生じる。第２の光電変換
素子アレイ２０１においても同様である。

【００５９】また、蓄積レベルの最大値Ｖ_max1、Ｖ_max2
には、それぞれ第１および第２の光電変換素子アレイ１
０１、２０１中の画素列の最大出力に対応した出力が現
れ、蓄積レベルの最小値Ｖ_min1、Ｖ_min2には、それぞれ
第１および第２の光電変換素子アレイ１０１、２０１中
の画素列の最小出力に対応した出力が現れる。

【００６０】そして、第１の光電変換素子アレイ１０１
から出力される最大値Ｖ_max1、最小値Ｖ_min1は、第１の
差動増幅器１０２に入力される。また、第２の光電変換
素子アレイ２０１から出力される最大値Ｖ_max2、最小値
Ｖ_min2は、第２の差動増幅器２０２に入力される。

【００６１】上記第１および第２の差動増幅器１０２、
２０２は、それぞれ同一の増幅率ｇを持っている。そし
て、この増幅率ｇを用いて、（式３）および（式４）の
ようにして各光電変換素子アレイ１０１、２０１での電
荷蓄積レベルのモニタ信号Ｖ _mon1、Ｖ_mon2が生成され
る。Ｖ_mon1＝ｇ（Ｖ_max1−Ｖ_min1）（式３）Ｖ_mon2＝ｇ（Ｖ_max2−Ｖ_min2）（式４）

【００６２】こうして生成されたモニタ信号Ｖ_mon1、Ｖ
_mon2は、それぞれ第１および第２のコンパレータ１０
３、２０３に入力される。第１のコンパレータ１０３で
は、上記モニタ信号Ｖ_mon1と基準レベルＶ_ref2との比較
が行われる。そして、図３の（ｄ）に示すように、モニ
タ信号Ｖ_mon1の値が電荷の蓄積に伴って増加して基準レ
ベルＶ_ref2に達すると、図３の（ｅ）のように、信号φ
_comp1がマイクロコンピュータ１０４に送られる。

【００６３】また、第２のコンパレータ２０３でも同様
に、上記モニタ信号Ｖ_mon2と基準レベルＶ_ref2との比較
が行われる。そして、図３の（ｊ）に示すように、モニ
タ信号Ｖ_mon2の値が電荷の蓄積に伴って増加して基準レ
ベルＶ_ref2に達すると、図３の（ｋ）のように、信号φ
_comp2がマイクロコンピュータ（ＣＰＵ）１０４に送ら
れる。

【００６４】マイクロコンピュータ１０４は、これらの
信号φ_comp1、φ_comp2を受けとることで各光電変換素
子アレイ１０１、２０１での蓄積レベルが適正レベルに
達したことを検知する。そして、これに対応して、図３
の（ｆ）（ｌ）に示すように、各光電変換素子アレイ１
０１、２０１の蓄積終了パルスφ_T1、φ_T2を発生すると
ともに、図１に示した第１のＮＭＯＳスイッチ３_-1〜３
_-nをオンにして、この時点での制御電極の電位に対応し
た電圧を蓄積容量５_-1〜５_-nに読み出す。

【００６５】これと同時に、マイクロコンピュータ１０
４は、第１および第２の光電変換素子アレイ１０１、２
０１から出力される蓄積レベルの最小値Ｖ_min1、Ｖ_min2
を、それぞれ記憶回路１０５、２０５に記憶させる。

【００６６】次に、マイクロコンピュータ１０４は、上
記蓄積容量５_-1〜５_-nに読み出された信号を後段の処理
回路に読み出す。このとき、本実施例では、２つの光電
変換素子アレイ１０１、２０１で電荷の蓄積が終了した
後、まず、図３の（ｃ）に示すライン選択信号ＳＥＬ₁
をオンにするとともに、図３の（ｇ）（ｈ）に示す読出
しパルスφ_CLK1および読出しラインリセットパルスφ
_hrs1を発生して、第１の光電変換素子アレイ１０１の蓄
積容量５_-1〜５_-nから信号を読み出す。

【００６７】その後、図３の（ｉ）に示すライン選択信
号ＳＥＬ₂をオンにするとともに、図３の（ｍ）（ｎ）
に示す読出しパルスφ_CLK2および読出しラインリセット
パルスφ_hrs2を発生して、第２の光電変換素子アレイ２
０１の蓄積容量５_-1〜５_-nから信号を読み出している。

【００６８】この信号の読み出しに際しては、第２のＮ
ＭＯＳスイッチ４_-1〜４_-nをシフトレジスタ６によって
順次オンにして、上記蓄積容量５_-1〜５_-nに蓄積された
信号を読出しライン７に読み出す。このとき、シフトレ
ジスタ６は、図３の（ｈ）または（ｎ）に示した読出し
パルスφ_CLK1、φ_CLK2が入力されるごとに、第２のＮＭ
ＯＳスイッチ４_-1〜４_-nを順次選択する。

【００６９】また、図３の（ｇ）（ｍ）に示したよう
に、上記第２のＮＭＯＳスイッチ４_-1〜４_-nを選択する
直前には、読出しラインリセットパルスφ_hrs1、φ_hrs2
によって第３のＮＭＯＳスイッチ８をオン状態とし、読
出しライン７に残留している電荷をリセットしておくよ
うにする。

【００７０】以上のようにして第１の光電変換素子アレ
イ１０１または第２の光電変換素子アレイ２０１から読
み出された画像信号（図３の（ｏ）で示されるＶｉｄｅ
ｏ信号）は、画像信号選択スイッチ１０９または２０９
を介して差動増幅器１０８の一方の入力端子に入力され
る。

【００７１】差動増幅器１０８の他方の入力端子には、
第１の記憶回路１０５または第２の記憶回路２０５に記
憶されている蓄積レベルの最小値Ｖ_min1またはＶ_min2が
入力される。そして、この差動増幅器１０８により、上
記一方の入力端子に入力される画像信号がＡ／Ｄ変換レ
ベルＶ_refに合わせてレベルシフトされた後、Ａ／Ｄ変
換器１０４ｄに与えらる。

【００７２】ところで、本実施例の各光電変換素子アレ
イ１０１、２０１で付加した読出しゲイン調整用容量１
５の容量値をそれぞれＣ₁、Ｃ₂とし、各光電変換素子
アレイ１０１、２０１の蓄積容量５_-1〜５_-nの容量値を
共にＣ_Tとする。また、各光電変換素子アレイ１０１、
２０１の読出しライン７に付く寄生容量をそれぞれ
Ｃ _H1、Ｃ_H2としたとき、容量値Ｃ₁、Ｃ₂をＣ₁＋Ｃ_H1＝Ｃ₂＋Ｃ_H2 （式５）を概ね満たすように選択する。

【００７３】このようにすることにより、２つの光電変
換素子アレイ１０１、２０１に関する（式６）および
（式７）で示されるセンサ出力の読出しゲインは、ほぼ
等しくなる。Ｃ_T／（Ｃ_T＋Ｃ₁＋Ｃ_H1）（式６）Ｃ_T／（Ｃ_T＋Ｃ₂＋Ｃ_H2）（式７）

【００７４】したがって、第１および第２のコンパレー
タ１０３、２０３の比較電圧を変えたり、読出し対象と
する光電変換素子アレイごとに差動増幅器１０８の増幅
率を変えたりするといった煩雑な処理を行うことなく、
各光電変換素子アレイ１０１、２０１から読み出される
画像信号がＡ／Ｄ変換器１０４ｄのレンジに合わせて最
適となるように、蓄積時間の制御を行うことができる。

【００７５】以上のように、第１の実施例によれば、複
数の光電変換素子アレイを同一基板上に形成する場合
に、各々の光電変換素子アレイに読出しゲイン調整用容
量１５を設けるようにしている。これにより、システム
上あるいはコスト上の要求により各センサのビット数
（各光電変換素子アレイ内の光電変換素子数）が異なっ
たり、レイアウトの都合で配線容量が異なったりするこ
とによって読出しゲインに差が生じるようなときでも、
上記読出しゲイン調整用容量１５の作用により、各光電
変換素子アレイの読出しゲインが略同一となるようにす
ることができる。

【００７６】したがって、蓄積終了を判定するための基
準レベルを複数用意したり、差動増幅器１０８のような
読出しアンプの増幅率を各光電変換素子アレイごとに切
替えたりするための煩雑な処理を行わなくても済むよう
になる。しかも、このような煩雑な処理を行うための回
路を設けなくても済むので、コストの低減、消費電流の
低減、装置の小型化を図ることができる。また、消費電
流の低減により回路での発熱が抑えられるようになるの
で、光電変換素子の暗電流の発生を抑制することがで
き、センサ特性の改善にもつながる。

【００７７】なお、この第１の実施例では、２つの光電
変換素子アレイ１０１、２０１の両方に読出しゲイン調
整用容量１５を設けているが、例えば、複数の光電変換
素子アレイのうち、読出しライン７に付く寄生容量が最
も大きい光電変換素子アレイについては読出しゲイン調
整用容量１５を設けないようにする。そして、最も小さ
い読出しゲインに合わせるように、他の光電変換素子ア
レイに読出しゲイン調整用容量１５を設けるようにする
こともできる。

【００７８】このことは、例えば、各光電変換素子アレ
イ１０１、２０１の寄生容量がＣ_H1＞Ｃ_H2であるとき、
（式５）においてＣ₁＝０とし、Ｃ_H1＝Ｃ₂＋Ｃ_H2 （式８）を満たすように読出しゲイン調整用容量１５の容量値Ｃ
₂を選択する場合に相当する。

【００７９】このようにすれば、余分な調整容量を付加
することによって読出しゲインが低下したり、見かけ上
のセンサ感度が低下したりするという不都合を防止する
ことができる。

【００８０】次に、図４に第２の実施例による光電変換
素子アレイの構成を示す。図４において、図１に示した
光電変換素子アレイとの違いは、各光電変換素子アレイ
ごとの読出しゲイン調整用容量１５の他に、微調整用の
容量１６_-1、１６ _-2、…と、スイッチ１７_-1、１７_-2、
…とを付加している点である。

【００８１】一般に、読出しライン７に付く寄生容量を
設計段階で正確に見積もることは困難である。そこで、
この第２の実施例では、微調整用容量１６_-1、１６_-2、
…を準備しておき、必要に応じて後から微調整を行うよ
うにすることにより、各光電変換素子アレイの読出しゲ
インを正確に調整できるようにしている。

【００８２】ところで、微調整の方法には、以下に述べ
る３つの方法がある。１つ目の方法は、光電変換素子ア
レイの試作結果を基にして配線を変更し、全ての光電変
換素子アレイの基板に対して、共通の微調整用容量１６
_-1、１６_-2、…を読出しライン７に付加する方法であ
る。

【００８３】この場合、スイッチ１７_-1、１７_-2、…
は、アルミニウムやポリシリコン等の配線のマスクを変
更して、読出しライン７と各微調整用容量１６_-1、１６
_-2、…との間をハード的に短絡または開放にする。ある
いは、読出しライン７と各微調整用容量１６_-1、１
６_-2、…との間にＮＭＯＳを備え、そのゲート電極を電
源電圧または接地電位に接続して短絡または開放にする
ことで実現する。

【００８４】２つ目の方法は、例えば、読出しライン７
と各微調整用容量１６_-1、１６_-2、…との間にそれぞれ
ＮＭＯＳを備え、そのゲート電位をマイクロコンピュー
タ１０４からの制御信号、または別途設けたメモリ手段
からの出力信号に応じて制御することにより、各読出し
ライン７に付く寄生容量の容量値をソフト的に制御する
ものである。また、３つ目の方法は、上述した１つ目の
方法と２つ目の方法とを合わせたものである。

【００８５】上述の２つ目の方法と３つ目の方法では、
製品出荷時に各チップごとに調整値を変えることができ
るので、より精度の高い読出しゲインの調整を行うこと
ができるようになる。

【００８６】なお、本実施例では、微調整用容量１
６_-1、１６_-2、…は、要求される精度に合わせていくつ
設けるようにしてもよい。また、容量値が固定である読
出しゲイン調整用容量１５は必ずしも必要ではなく、ゲ
イン調整用の容量を、全て調整が可能な容量によって構
成するようにしてもよい。本実施例による光電変換装置
の動作については第１の実施例と同様であるので、説明
を省略する。

【００８７】次に、第３の実施例について述べる。本実
施例による光電変換素子アレイの回路構成は、図５に示
したものと同様である。また、この光電変換素子アレイ
を利用した光電変換装置の構成は、第１の実施例および
第２の実施例で説明したものと同様であるが、各光電変
換素子アレイの蓄積容量５_-1〜５_-nの容量値を、各光電
変換素子アレイの読出しゲインがほぼ等しくなるように
（式９）を満たすような値に調整している点で、第１の
実施例および第２の実施例と異なっている。

【００８８】Ｃ_T1／（Ｃ_T1＋Ｃ_H1）＝Ｃ_T2／（Ｃ_T2＋Ｃ_H2）＝… （式９）すなわち、Ｃ_H1／Ｃ_T1＝Ｃ_H2／Ｃ_T2＝… （式１０）

【００８９】なお、上記の（式１０）中において、各光
電変換素子アレイの蓄積容量５_-1〜５_-nの容量値をＣ_T
とし、各光電変換素子アレイの読出しライン７に付く寄
生容量をＣ_Hとしている。また、各記号に付した添数字
は、同一基板上に配置される複数の光電変換素子アレイ
の番号を示している。

【００９０】上述した第１の実施例および第２の実施例
では、読出しライン７に付く寄生容量が最も大きな光電
変換素子アレイ、すなわち、読出しゲインが最も小さい
光電変換素子アレイから出力される信号に対して、他の
光電変換素子アレイから出力される信号のレベルを合わ
せるような調整法となっている。

【００９１】しかし、これでは、上記他の光電変換素子
アレイにおいて、見かけ上のセンサ感度が低下してしま
うという欠点がある。特に、図１のように光電変換素子
アレイが同一基板上に２つだけ配置されているのではな
く、同一基板上に多数の光電変換素子アレイ配置されて
いるような場合には、センサ感度が低下してしまう上記
他の光電変換素子アレイが多くなるので、センサ感度の
点で不利である。

【００９２】そこで、この第３の実施例では、読出しラ
イン７に付く寄生容量が最も小さい光電変換素子アレ
イ、すなわち、読出しゲインが最も大きい光電変換素子
アレイから出力される信号に対して、他の光電変換素子
アレイから出力される信号のレベルを合わせるようにし
ている。これにより、見かけ上のセンサ感度が低下して
しまうという不都合をなくすことができるようになる。

【００９３】以下、この第３の実施例による光電変換装
置の動作を、上述の第１の実施例および第２の実施例と
異なる点についてのみ説明する。なお、本実施例の光電
変換装置では、同一チップ上に配置する光電変換素子ア
レイの数は幾つでも構わないが、簡単のため２つの光電
変換素子アレイを同一基板上に配置した場合について説
明する。

【００９４】すなわち、図３の（ｄ）（ｊ）に示すよう
に、電荷の蓄積中に第１および第２の光電変換素子アレ
イ１０１、２０１のモニタ信号Ｖ_mon1、Ｖ_mon2がそれぞ
れ基準レベルＶ_ref2に達すると、図３の（ｅ）（ｋ）の
ように、コンパレータ１０３、２０３の出力信号φ
_comp1、φ_comp2が反転する。

【００９５】そして、これらの反転した信号φ_comp1、
φ_comp2がマイクロコンピュータ１０４に送られること
によって各光電変換素子アレイ１０１、２０１での蓄積
レベルが適正レベル（蓄積終了レベル）に達したことが
検知される。

【００９６】これに対応して、図３の（ｆ）（ｌ）に示
した各光電変換素子アレイ１０１、２０１の蓄積終了パ
ルスφ_T1、φ_T2がマイクロコンピュータ１０４から出力
されるとともに、図１に示した第１のＮＭＯＳスイッチ
３_-1〜３_-nがオンにされる。これにより、各光電変換素
子アレイ１０１、２０１の画素列１_-1〜１_-nで得られる
信号が蓄積容量５_-1〜５_-nに読み出される。

【００９７】このとき、蓄積容量５_-1〜５_-nに読み出さ
れる信号の最大値と最小値との差は、第１の光電変換素
子アレイ１０１および第２の光電変換素子アレイ２０１
の両方とも、Ｖ_ref2／ｇとなる。なお、ｇは差動増幅器１０２、２０２の増幅率
である。

【００９８】その後、各光電変換素子アレイ１０１、２
０１のライン選択信号ＳＥＬ₁、ＳＥＬ₂、読出し（シ
フトレジスタ駆動）パルスφ_CLK1、φ_CLK2および読出し
ラインリセットパルスφ_hrs1、φ_hrs2がマイクロコンピ
ュータ１０４から出力されて、上記蓄積容量５_-1〜５_-n
に蓄積された信号が読出しライン７を介してＶｉｄｅｏ
端子に逐次読み出される。

【００９９】こうしてＶｉｄｅｏ端子に読み出される信
号の最大値と最小値との差は、第１の光電変換素子アレ
イ１０１については、（Ｖ_ref2／ｇ）・（Ｃ_T1／（Ｃ_T1＋Ｃ_H1））（式１１）となる。また、第２の光電変換素子アレイ２０１につい
ては、（Ｖ_ref2／ｇ）・（Ｃ_T2／（Ｃ_T2＋Ｃ_H2））（式１２）となる。ここで、この（式１１）および（式１２）に上
記した（式１０）を適用すると、（式１１）および（式
１２）で示される値は互いに等しくなる。

【０１００】そして、図２の差動増幅器１０８で（式１
１）および（式１２）で示される値に対して所定の増幅
率をかけて、Ａ／Ｄ変換器１０４ｄのＡ／Ｄ変換レンジ
Ｖ_re _fとほぼ等しくなるようにする。これにより、Ａ／
Ｄ変換器１０４ｄのダイナミックレンジをフルに使える
ように、電荷の蓄積時間を好適に制御することができ
る。

【０１０１】以上のように、この第３の実施例によれ
ば、複数の光電変換素子アレイを同一基板上に形成する
場合に、各光電変換素子アレイごとに読出しゲインが略
同一となるように、各光電変換素子アレイの蓄積容量５
_-1〜５_-nの容量値を設定するようにしている。

【０１０２】したがって、システム上あるいはコスト上
の要求によって各光電変換素子アレイのビット数が異な
ったり、レイアウトの都合で配線容量が異なったりする
ときでも、蓄積終了を判定するための基準レベルを複数
用意したり、読出しアンプの増幅率を各光電変換素子ア
レイごとに切替えたりするための煩雑な処理を行わなく
ても済むようになる。

【０１０３】しかも、このような煩雑な処理を行うため
の回路を設けなくても済むので、コストの低減、消費電
流の低減、装置の小型化を図ることができる。また、消
費電流の低減により回路での発熱が抑えられるようにな
るので、光電変換素子の暗電流の発生を抑制することが
できる。

【０１０４】次に、第４の実施例について述べる。本実
施例による光電変換素子アレイの回路構成、およびこの
光電変換素子アレイを利用した光電変換装置の構成は、
第３の実施例で説明したものと同様である。しかし、各
光電変換素子アレイにおける蓄積レベルのモニタ信号を
作るための差動増幅器のゲインを、（式１３）に示すよ
うに、各光電変換素子アレイの読出しゲインに略比例す
るようにしている点で、第３の実施例と異なっている。

【０１０５】ｇ₁／（Ｃ_T／（Ｃ_T＋Ｃ_H1））＝ｇ₂／（（Ｃ_T＋Ｃ_H2））＝… （式１３）なお、この（式１３）中において、ｇ₁、ｇ₂はそれぞ
れ第１および第２の差動増幅器１０２、２０２のゲイン
を示し、Ｃ_Tは各光電変換素子アレイに共通の蓄積容量
５_-1〜５_-nの容量値を示している。また、Ｃ_H1、Ｃ_H2は
それぞれ第１および第２の光電変換素子アレイ１０１、
２０１の読出しライン７に付く寄生容量を示している。

【０１０６】以下では、第３の実施例と同様に、２つの
光電変換素子アレイを同一基板上に配置した場合につい
て考える。電荷の蓄積を開始してから、第１および第２
の光電変換素子アレイ１０１、２０１のモニタ信号Ｖ
_mon1、Ｖ_mon2がそれぞれ基準レベルＶ_ref2に達すると、
電荷の蓄積が終了する。

【０１０７】続いて、この蓄積期間中に蓄積された信号
の読出しが行われる訳だが、その際に蓄積容量５_-1〜５
_-nに読み出される信号の最大値と最小値との差は、第１
の光電変換素子アレイ１０１については、Ｖ_ref2／ｇ₁ （式１４）となる。また、第２の光電変換素子アレイ２０１につい
ては、Ｖ_ref2／ｇ₂ （式１５）となる。

【０１０８】その後、各光電変換素子アレイ１０１、２
０１のライン選択信号ＳＥＬ₁、ＳＥＬ₂、読出しパル
スφ_CLK1、φ_CLK2および読出しラインリセットパルスφ
_hrs1、φ_hrs2がマイクロコンピュータ１０４から出力さ
れて、上記蓄積容量５_-1〜５ _-nに蓄積された信号が読出
しライン７を介してＶｉｄｅｏ端子に逐次読み出され
る。

【０１０９】こうしてＶｉｄｅｏ端子に読み出される信
号の最大値と最小値との差は、第１の光電変換素子アレ
イ１０１については、（Ｖ_ref2／ｇ₁）・（Ｃ_T／（Ｃ_T＋Ｃ_H1））（式１６）となる。また、第２の光電変換素子アレイ２０１につい
ては、（Ｖ_ref2／ｇ₂）・（Ｃ_T／（Ｃ_T＋Ｃ_H2））（式１７）となる。ここで、この（式１６）および（式１７）に上
記した（式１３）を適用すると、（式１６）および（式
１７）で示される値は互いに等しくなる。

【０１１０】そして、図２の差動増幅器１０８で（式１
６）および（式１７）で示される値に対して所定の増幅
率をかけて、Ａ／Ｄ変換器１０４ｄのＡ／Ｄ変換レンジ
Ｖ_re _fとほぼ等しくなるようにすれば、Ａ／Ｄ変換器１
０４ｄのダイナミックレンジをフルに使えるように、電
荷の蓄積時間を好適に制御することができる。

【０１１１】以上のように、第４の実施例によれば、複
数の光電変換素子アレイを同一基板上に形成する場合
に、各光電変換素子アレイにおける蓄積レベルのモニタ
信号を作るための差動増幅器のゲインを、各光電変換素
子アレイの読出しゲインに略比例するような値に設定す
るようにしている。

【０１１２】したがって、第３の実施例と同様に、余分
な容量を付加することなく、または蓄積終了を判定する
ための基準レベルを複数用意したり、読出しアンプの増
幅率を各光電変換素子アレイごとに切替えたりするため
の回路を設けることなく、光電変換素子の蓄積時間が最
適となるように制御することができるようになる。

【０１１３】なお、以上に述べた第１〜第４の実施例を
それぞれ単独で用いるのではなく、任意の実施例を組み
合わせて用いても同等の効果を得ることができる。

【０１１４】

【発明の効果】本発明は上述したように、複数の光電変
換素子アレイを同一基板上に配置する場合に、上記複数
の光電変換素子アレイで得られる信号の読出しゲインが
略同一となるように調整する調整手段を設けるようにし
たので、種々の原因により各光電変換素子アレイごとに
その読出しゲインが異なる場合でも、各光電変換素子ア
レイの読出しゲインが略同一となるようにすることがで
きる。したがって、各光電変換素子アレイで最適な出力
が得られるようにするために、例えば、電荷の蓄積終了
を判定するための基準レベルを各光電変換素子アレイご
とに設けたり、各光電変換素子アレイで得られる信号を
増幅するための読出しアンプの増幅率を各光電変換素子
アレイごとに切替えたりするなどのような煩雑な処理を
行わなくても済むようになるとともに、このような処理
を行うための回路を設けなくても済むようになるので、
コストの低減、消費電流の低減、装置の小型化を図るこ
とができる。また、消費電流の低減により回路での発熱
を抑えることができるので、光電変換素子の暗電流の発
生を抑制することができ、光電変換素子の特性の劣化を
少なくすることもできる。

【０１１５】また、各光電変換素子アレイごとに蓄積容
量の容量値を調整するようにした場合は、読出しゲイン
の低下の原因となる容量を付加しなくても、各光電変換
素子アレイの読出しゲインが略同一となるようにするこ
とができる。また、各光電変換素子アレイの蓄積レベル
のモニタ信号を各光電変換素子アレイごとの読出しゲイ
ンに略比例した倍率で増幅するようにした場合は、容量
を付加することなく、増幅された信号が略同一となるよ
うにすることができる。したがって、これらの場合に
は、上述した効果を得ることができるだけでなく、各光
電変換素子アレイの出力レベルが低下しないようにする
こともできる。

【図面の簡単な説明】

【図１】本発明の光電変換装置の特徴となる第１の実施
例による光電変換素子アレイの構成を示す回路図であ
る。

【図２】本実施例の光電変換素子アレイを用いた光電変
換装置の構成を示す図である。

【図３】本実施例による光電変換装置の動作を説明する
ためのタイミングチャートである。

【図４】本発明の光電変換装置の特徴となる第２の実施
例による光電変換素子アレイの構成を示す回路図であ
る。

【図５】従来の光電変換装置の特徴となる光電変換素子
アレイの構成を示す回路図である。

【図６】最小値検出回路の一例を示す回路図である。

【図７】最大値検出回路の一例を示す回路図である。

【図８】従来の光電変換装置の動作を説明するタイミン
グチャートである。

【図９】従来の光電変換素子アレイを用いた光電変換装
置の構成例を示す図である。

【図１０】従来の光電変換素子アレイを用いた光電変換
装置の他の構成例を示す図である。

【符号の説明】

５_-1〜５_-n 蓄積容量７読出しライン１５読出しゲイン調整用容量１６_-1、１６_-2、１６_-3 微調整用容量１７_-1、１７_-2、１７_-3 スイッチ１０１、２０１光電変換素子アレイ１０２、２０２差動増幅器１０３、２０３コンパレータ１０７、２０７最大最小値検出回路

Claims

【特許請求の範囲】

【請求項１】複数の光電変換素子アレイを同一基板上
に配置した光電変換装置において、上記複数の光電変換素子アレイでそれぞれ得られる信号
の読出しゲインが略同一となるように調整する調整手段
を設けたことを特徴とする光電変換装置。
【請求項２】上記複数の光電変換素子アレイの出力ラ
インに付く寄生容量の差を調整するための容量を、上記
複数の光電変換素子アレイにそれぞれ設けて上記調整手
段を構成したことを特徴とする請求項１記載の光電変換
装置。
【請求項３】上記複数の光電変換素子アレイの出力ラ
インに付く寄生容量の差を調整するための容量を、上記
複数の光電変換素子アレイのうち、出力ラインに付く寄
生容量が最も大きな光電変換素子アレイ以外の他の光電
変換素子アレイにそれぞれ設けて上記調整手段を構成し
たことを特徴とする請求項１記載の光電変換装置。
【請求項４】上記調整手段は、上記複数の光電変換素
子アレイと同一基板上に備えられた複数の容量であり、
上記複数の容量の組合せを上記複数の光電変換素子アレ
イごとに選択することにより、上記複数の光電変換素子
アレイの出力ラインに付く寄生容量の差を調整するよう
にしたことを特徴とする請求項１記載の光電変換装置。
【請求項５】上記光電変換素子アレイと同一基板上に
備えられた複数の容量と、上記光電変換素子アレイの出
力ラインとの間に容量値選択用のスイッチ手段を設けた
ことを特徴とする請求項４記載の光電変換装置。
【請求項６】複数の光電変換素子アレイを同一基板上
に配置した光電変換装置において、上記複数の光電変換素子アレイでそれぞれ得られる信号
の読出しゲインが略同一となるように上記光電変換素子
アレイを構成する蓄積容量の容量値を設定したことを特
徴とする光電変換装置。
【請求項７】複数の光電変換素子アレイを同一基板上
に配置した光電変換装置において、上記複数の光電変換素子アレイごとに電荷の蓄積レベル
をモニタするモニタ手段と、上記モニタ手段の出力を上記複数の光電変換素子アレイ
ごとの読出しゲインに略比例した倍率で増幅する増幅手
段とを有し、上記増幅手段の出力に基づいて上記複数の光電変換素子
アレイでの蓄積時間を制御するようにしたことを特徴と
する光電変換装置。