JP4654046B2 - Ｃｍｏｓイメージセンサのクランプ回路 - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサに係り、特にＣＭＯＳイメージセンサのリセット電圧を補正するクランプ回路に関する。

イメージセンサとは、光学映像を電気信号に変換させる半導体素子であって、電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ：以下“ＣＣＤ”と称する）と、ＣＭＯＳイメージセンサとがある。ＣＣＤは、個々のＭＯＳキャパシタが互いに非常に近接な位置にあり、かつ電荷キャリアがキャパシタに保存されて移送される素子である。ＣＭＯＳイメージセンサは、制御回路と信号処理回路とを周辺回路として使用し、ＣＭＯＳ技術を利用して画素数に対応するＭＯＳトランジスタを作り、それを利用して順次に出力を検出するスイッチング方式の素子である。

ＣＣＤは、駆動方式が複雑で電力消耗が多く、半導体製造工程上のマスクステップ数が多くて工程が複雑であるという短所を有する。そして、ＣＣＤは、信号処理回路をＣＣＤ内に実現出来ないので、ワン・チップ化が困難であるという短所を有する。このようなＣＣＤの短所を克服するために、サブマイクロンＣＭＯＳ製造技術を利用したＣＭＯＳイメージセンサの開発が広く行われている。

ＭＯＳイメージセンサは、単位画素内にフォトダイオードとＭＯＳトランジスタとを形成させ、スイッチング方式で順次に信号を検出することによってイメージを実現する。ＣＣＤイメージセンサは、ＣＭＯＳ製造技術を利用するので、電力消耗が少なくてマスク数も２０個程度であって、３０ないし４０個のマスク数を必要とするＣＣＤ工程に比べてその工程が単純である。そして、ＣＭＯＳイメージセンサは複数個の信号処理回路とワン・チップ化が可能なので、次世代イメージセンサとして注目されている。

図１は、通常的なＣＭＯＳイメージセンサの単位画素を説明する図面である。これを参照すれば、単位画素１００は、光を受けて光電荷を生成するフォトダイオードＰＤと、フォトダイオードＰＤに集められた光電荷をフローティング拡散領域ＦＤへ搬送するためのトランスファトランジスタ１０１、フローティング拡散領域ＦＤの電位を望みの値にセッティングし、電荷を排出してフローティング拡散領域ＦＤをリセットさせるためのリセットトランジスタ１０２、ソースフォローバッファ増幅器の役割を行うドライブトランジスタ１０３、そしてスイッチングの役割でアドレシングを行えるようにするセレクトトランジスタ１０４で構成される。単位画素１００の外には、出力電圧Ｖｏｕｔを読み取ることができるようにロードトランジスタが形成されている。

ＣＭＯＳイメージセンサ単位画素１００の動作は、次の通り行われる。初期に、リセットトランジスタ１０２とトランスファトランジスタ１０１とをターンオンさせて単位画素１００をリセットさせる。この時、フォトダイオードＰＤは空乏され始めてフォトダイオードＰＤに電荷蓄積が発生し、フローティング拡散領域ＦＤは供給電圧ＶＤＤに比例して電荷蓄積される。

この後、トランスファトランジスタ１０１をターンオフさせ、セレクトトランジスタ１０４をターンオンさせた後、リセットトランジスタ１０２をターンオフさせる。この時、単位画素１００の出力端Ｖｏｕｔから第１出力電圧Ｖ１を読み取ってバッファ（図示せず）に保存させた後、トランスファトランジスタ１０１をターンオンさせて光の強度によって変化されたフォトダイオードＰＤの電荷をフローティング拡散領域ＦＤに移動させた後、再び出力端Ｖｏｕｔで第２出力電圧を読み取って二つの電圧差（Ｖ２−Ｖ１）についてのアナログデータをデジタルデータに変換させる動作で、単位画素についての一動作周期が完了する。

このようなＣＭＯＳイメージセンサの動作において、まずノイズによる電圧、即ち第１出力電圧Ｖ１を測定した後、ノイズ成分とイメージ情報とが合わせられた電圧、即ち第２出力電圧Ｖ２を測定して、それよりノイズによる第１出力電圧Ｖ１を引けば正確なイメージ情報を得ることができる。これを相関二重サンプリング（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：以下“ＣＤＳ”と称する）とする。

ＣＤＳ技法を利用してフォトダイオードＰＤに蓄積された光電荷を読み取る動作を行う前に、先に記述したように、トランスファトランジスタ１０１とリセットトランジスタ１０２とを利用してフォトダイオードＰＤをリセットさせる動作を行うようになるが、単位ピクセル１００から出力される第１出力電圧Ｖ１は、周辺の強い光源の外部環境によってその電圧レベルが適正な範囲を抜け出すこともある。このようになれば、ＣＭＯＳイメージセンサはＣＤＳ技法を利用しても、画像の歪曲が発生するという問題点が生じる。
単位ピクセル１００から出力される第１出力電圧Ｖ１、即ちリセット電圧を適正な範囲に維持させるために、外部で直接制御してリセット電圧を提供するクランプ回路が開発された。

図２は、ＣＭＯＳイメージセンサと連結される従来のクランプ回路を説明する図面である。これを参照すれば、クランプ回路２００は、第１ないし第３抵抗Ｒ１−Ｒ３による電圧分配を通じて決定されるクランピング電圧Ｖｃｌａｍｐを発生させる。このクランピング電圧Ｖｃｌａｍｐは、固定された値で単位ピクセル１００の出力端Ｖｏｕｔに提供される。ここで、参照符号１０５及び１０６のトランジスタは、１０７のトランジスタによって所定の電流を流すことによって、出力電圧Ｖｏｕｔを発生させるロードトランジスタとなる。

しかし、このような方法は、ＣＭＯＳイメージセンサの外部環境が変わる度に、単位ピクセルのリセット電圧Ｖ１の分布を参考にして適切なクランピング電圧Ｖｃｌａｍｐの値を定めねばならないが、固定された値で提供されるので、ＣＭＯＳイメージセンサのリセット電圧値を正確に補償できないという問題がある。また、外部環境の変化がない場合にも、ＣＭＯＳイメージセンサの製造工程上の変化により発生するリセット電圧の差を補償できないという問題もある。
したがって、外部環境変化及び製造工程上の変化について補償されたリセット電圧を提供するＣＭＯＳイメージセンサのクランプ回路の開発が要請される。

本発明の目的は、光学的ブラック領域（Ｏｐｔｉｃａｌ Ｂｌａｃｋ：以下“ＯＢ領域”と称する）内のピクセルからカラムごとに読み取られるリセット電圧を利用した、イメージセンサのリセット電圧クランピング装置を提供することにある。
本発明の他の目的は、イメージセンサのリセット電圧クランピング方法を提供することにある。

前記目的を達成するために、本発明のイメージセンサのリセット電圧クランピング装置は、第１リセット電圧を発生させるイメージセンサのアクティブ領域のピクセルと、第２リセット電圧を発生させる前記イメージセンサの光学的ブラック領域内のピクセルと、前記第１リセット電圧と前記第２リセット電圧の一方を選択して、前記イメージセンサの前記リセット電圧に提供するリセット電圧選択部と、を含む。

前記他の目的を達成するために、本発明のイメージセンサのリセット電圧クランピング方法は、イメージセンサのアクティブ領域のピクセルで第１リセット電圧を発生させる段階と、前記イメージセンサの光学的ブラック領域内のピクセルで第２リセット電圧を発生させる段階と、前記第１リセット電圧と前記第２リセット電圧の一方を前記イメージセンサの前記リセット電圧として選択する段階と、を含む。

本発明によれば、ＣＭＯＳイメージセンサのＣＤＳ方式で要求されるリセット電圧を、光が過度に入る区間では、光の影響を受けていないＯＢ領域で読み取られるリセット電圧として使用して歪曲のないビデオ信号を発生させ、カラムごとにリセット電圧を読み取るので、リセットレベルの正確性を向上させる。

本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図３は、本発明の一実施例によるクランプ回路と連結されるＣＭＯＳイメージセンサを説明する図面である。これを参照すると、ＣＭＯＳイメージセンサ３００は、マトリックス形態で配置される複数個のピクセル１００（そのうち一部のみ例示される）を含んでいる長方形領域３０２を有する。長方形領域３０２は、その中央に長方形領域３０２より小さな長方形のアクティブ領域３０４と、アクティブ領域３０４を取り囲んでいるＯＢ領域３０６と、を含む。長方形領域は光がアクティブ領域３０４には入射されるが、ＯＢ領域３０６では完全に遮断されるように構成される。

クランプ回路３１０、３２０は、ピクセル１００のカラム別にそれぞれ存在し、アクティブ領域３０４のピクセルから読み取られる第１リセット電圧ＲＬ１と、ＯＢ領域３０６のピクセルから読み取られる第２リセット電圧ＲＬ２とに応答して、所定の出力電圧Ｖｏｕｔを発生させる。第２リセット電圧ＲＬ２は、光の影響を受けていないＯＢ領域から提供されるので、比較的安定な低い電圧レベルを有する。第１及び第２リセット電圧ＲＬ１、ＲＬ２は、ピクセル１００アレイのカラムごとに読み取られるので、ＣＭＯＳイメージセンサ３００のリセット電圧がさらに正確になる。

代表的に、第１クランプ回路３１０を見れば、第１リセット電圧ＲＬ１を入力するオフセット補償部３１２、第２リセット電圧ＲＬ２とオフセット補償部３１２との出力を入力する比較器３１４、そして比較器３１４の出力にゲーティングされる直列連結されたＰＭＯＳトランジスタ３１６とＮＭＯＳトランジスタ３１８とを含む。ＰＭＯＳトランジスタ３１６のソースは第２リセット電圧ＲＬ２と連結され、ＮＭＯＳトランジスタ３１８のソースは第１リセット電圧ＲＬ１と連結され、ＰＭＯＳトランジスタ３１６とＮＭＯＳトランジスタ３１８とのドレインは、ロードトランジスタ１０５と連結されて出力電圧Ｖｏｕｔとなる。

第１クランプ回路３１０の動作は、次の通り整理される。まず、第１リセット電圧ＲＬ１が第２リセット電圧ＲＬ２より高い場合、比較器３１４出力は、ロジックローレベルで発生してＰＭＯＳトランジスタ３１６がターンオンされる。これにより、第１リセット電圧ＲＬ１より低い第２リセット電圧ＲＬ２が出力電圧Ｖｏｕｔに伝えられる。一方、第２リセット電圧ＲＬ２が第１リセット電圧ＲＬ１より高い場合には、比較器３１４の出力は、ロジックハイレベルで発生してＮＭＯＳトランジスタ３１８がターンオンされる。第２リセット電圧ＲＬ２より低い第１リセット電圧ＲＬ１がターンオンされたＮＭＯＳトランジスタ３１８を介して出力電圧Ｖｏｕｔに伝えられる。

したがって、本実施例のクランプ回路は、ＣＭＯＳイメージセンサのＣＤＳ方式で基準となるリセット電圧を、低い電圧レベルを有する第１または第２リセット電圧ＲＬ１、ＲＬ２として発生させる。これにより、ＣＤＳ回路（図示せず）によりデータ電圧からリセット電圧を引いた電圧差がルミナンス信号となり、ルミナンス信号は自動利得制御回路とデジタルアナログ変換部（図示せず）とによりデジタル信号に変換される。

ここで、アクティブ領域３０４のピクセル１００の情報が順次に読み取られるノーマル動作モードでは、オフセット補償部３１２により設定される所定のオフセット電圧により、第１リセット電圧ＲＬ１がオフセット電圧だけ低下して比較器３１４に提供される。比較器３１４は、第２リセット電圧ＲＬ２より低い第１リセット電圧ＲＬ１が印加されると判断して、その出力としてロジックハイレベルを出力する。これにより、ＮＭＯＳトランジスタ３１８を介して第１リセット電圧ＲＬ１が出力電圧Ｖｏｕｔに伝えられる。この時の第１リセット電圧ＲＬ１は、所定のローアドレス及びカラムアドレスにより選択される該当ピクセル１００のビデオ信号となる。

図４は、図３のクランプ回路の動作を説明するグラフである。これを参照すれば、第２リセット電圧ＲＬ２を一定の値、例えば１．２Ｖ程度に設定し、第１リセット電圧ＲＬ１を０Ｖから３Ｖ程度にスイングさせれば、出力電圧Ｖｏｕｔは、第１区間では第２リセット電圧ＲＬ２で表われ、第２区間では第１リセット電圧ＲＬ１で表われ、第３区間では一定の電圧、例えば２Ｖ程度で表われる。第１区間は光が過度に入る区間であって、光の影響を受けていないＯＢ領域から提供される第２リセット電圧ＲＬ２でリセット電圧が決定され、第２区間はノーマル動作区間であって、第１リセット電圧ＲＬ１と第２リセット電圧ＲＬ２とが同じ時点からオフセット補償部３１２により提供されたオフセット電圧、例えば０．２２Ｖ低い時点から第１リセット電圧ＲＬ１でリセット電圧が決定される。

本発明は図面に示した一実施例を参考として説明したが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できるであろう。従って、本発明の真の技術的な保護範囲は、特許請求範囲の技術的思想により決まらなければならない。

本発明によるイメージセンサのリセット電圧クランピング装置及び方法は、ＣＭＯＳイメージセンサに好適に利用できる。

通常的なＣＭＯＳイメージセンサの単位画素を説明する図である。 従来の技術であるＣＭＯＳイメージセンサと連結されるクランプ回路を説明する図である。 本発明の一実施例によるＣＭＯＳイメージセンサと連結されるクランプ回路を説明する図である。 図３のクランプ回路の動作グラフを説明する図である。

符号の説明

１０５、１０６ ロードトランジスタ
３０２ 長方形領域
３０４ アクティブ領域
３０６ ＯＢ領域
３１０ 第１クランプ回路
３１２ オフセット補償部
３１４ 比較器
３１６ ＰＭＯＳトランジスタ
３１８ ＮＭＯＳトランジスタ
３２０ 第２クランプ回路

Claims (16)

1. 第１リセット電圧を発生させるイメージセンサのアクティブ領域のピクセルと、
   第２リセット電圧を発生させる前記イメージセンサの光学的ブラック領域内のピクセルと、
   前記第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を選択して、前記イメージセンサのリセット電圧として提供するリセット電圧選択部と、を備えることを特徴とするイメージセンサのリセット電圧クランピング装置。
2. 前記選択されたリセット電圧は、イメージセンサの相関二重サンプリング方式で使われることを特徴とする請求項１に記載のイメージセンサのリセット電圧クランピング装置。
3. 前記リセット電圧選択部は、
   前記第１リセット電圧と前記第２リセット電圧とを比較する比較器と、
   前記比較器の出力に応答して前記第１または第２リセット電圧を出力電圧に伝達する伝送部と、を備えることを特徴とする請求項１に記載のイメージセンサのリセット電圧クランピング装置。
4. 前記伝送部は、
   前記第１リセット電圧がそのソースに連結され、前記比較器の出力がそのゲートに連結され、そのドレインで出力電圧を発生させる第１トランジスタと、
   前記第２リセット電圧にそのソースが連結され、前記比較器の出力がそのゲートに連結され、前記第１トランジスタのドレインがそのドレインに連結される第２トランジスタと、を備えることを特徴とする請求項３に記載のイメージセンサのリセット電圧クランピング装置。
5. 前記アクティブ領域に、前記イメージセンサの該当カラムごとにそれぞれの第１リセット電圧を発生させる複数個のピクセルと、
   前記光学的ブラック領域に、前記イメージセンサの該当カラムごとにそれぞれの第２リセット電圧を発生させる複数個のピクセルと、
   前記該当カラムごとに前記第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を選択してリセット電圧として出力する複数個のリセット電圧選択部と、を備えることを特徴とする請求項１に記載のイメージセンサのリセット電圧クランピング装置。
6. 前記リセット電圧選択部のそれぞれは、
   前記該当カラムの前記第１リセット電圧を調整するオフセット電圧を発生させるオフセット発生部をさらに備え、
   前記それぞれのリセット電圧選択部は、
   前記該当カラムの前記オフセット電圧で調整された第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を前記該当カラムのリセット電圧として出力することを特徴とする請求項５に記載のイメージセンサのリセット電圧クランピング装置。
7. 前記イメージセンサは、
   ＣＭＯＳイメージセンサであることを特徴とする請求項１に記載のイメージセンサのリセット電圧クランピング装置。
8. 前記リセット電圧選択部は、
   前記第１リセット電圧を調整するオフセット電圧を発生させるオフセット発生部をさらに備え、
   前記オフセット電圧で調整された第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を前記イメージセンサのリセット電圧として出力することを特徴とする請求項１に記載のイメージセンサのリセット電圧クランピング装置。
9. イメージセンサのアクティブ領域のピクセルで第１リセット電圧を発生させる段階と、
   前記イメージセンサの光学的ブラック領域内のピクセルで第２リセット電圧を発生させる段階と、
   前記第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を前記イメージセンサのリセット電圧として選択する段階と、を備えることを特徴とするイメージセンサのリセット電圧クランピング方法。
10. 前記イメージセンサの相関二重サンプリング方式で前記リセット電圧を選択することを特徴とする請求項９に記載のイメージセンサのリセット電圧クランピング方法。
11. 前記第１リセット電圧と前記第２リセット電圧とを比較する段階と、
    前記第１リセット電圧と前記第２リセット電圧とを比較した結果に応答して、前記リセット電圧を出力する段階と、を備えることを特徴とする請求項９に記載のイメージセンサのリセット電圧クランピング方法。
12. 前記第１リセット電圧が選択される場合、前記第１リセット電圧がそのソースに連結され、前記比較された結果をそのゲートに受信し、前記リセット電圧がそのドレインに連結される第１トランジスタをターンオンさせる段階と、
    前記第２リセット電圧が選択される場合、前記第２リセット電圧がそのソースに連結され、前記比較された結果をそのゲートに受信し、前記第１トランジスタのドレインが、そのドレインに連結される第２トランジスタをターンオンさせる段階と、をさらに備えることを特徴とする請求項１１に記載のイメージセンサのリセット電圧クランピング方法。
13. 前記アクティブ領域で、前記イメージセンサの該当カラムごとにそれぞれの第１リセット電圧を発生させる段階と、
    前記光学的ブラック領域で、前記イメージセンサの該当カラムごとにそれぞれの第２リセット電圧を発生させる段階と、
    前記該当カラムごとに前記第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を選択して前記該当カラムのリセット電圧として出力する段階と、を備えることを特徴とする請求項９に記載のイメージセンサのリセット電圧クランピング方法。
14. 前記該当カラムの前記第１リセット電圧を調整するオフセット電圧を発生させる段階と、
    前記該当カラムの前記オフセット電圧で調整された第１リセット電圧及び前記第２リセット電圧のうち低い電圧レベルを有する一方を前記該当カラムのリセット電圧として出力する段階と、をさらに備えることを特徴とする請求項１３に記載のイメージセンサのリセット電圧クランピング方法。
15. 前記イメージセンサは、
    ＣＭＯＳイメージセンサであることを特徴とする請求項９に記載のイメージセンサのリセット電圧クランピング方法。
16. 前記第１リセット電圧を調整するオフセット電圧を発生させる段階と、
    前記オフセット電圧で調整された第１リセット電圧と前記第２リセット電圧の一方を前記イメージセンサのリセット電圧として出力する段階と、をさらに備えることを特徴とする請求項９に記載のイメージセンサのリセット電圧クランピング方法。

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