JP3011207B1 - イメージセンサ - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
Abstract
【要約】
【課題】 ＣＭＯＳ型イメージセンサにおいて、ビット
線読み出し切り替え時のデータ線電位の遷移時間を短く
する。 【解決手段】 開示されるイメージセンサは、ピクセル
１ｎ の露光時の出力電圧を保持する容量ＣＳと未露光
時の出力電圧を保持する容量ＣＲとを備え、ビット線読
み出し時、容量ＣＳの電圧と容量ＣＲの電圧とをそれぞ
れソースフォロア３ｎ とソースフォロア５ｎ を介し
て信号出力線ＬＳ とリファレンス出力線ＬＲ とに読
み出すようにしたイメージセンサに係り、ソースフォロ
ア３ｎ の電流源７とソースフォロア５ｎ の電流源８
とに対して並列に電流制御回路１１，１２を設けて、ビ
ット線切り替え時、容量ＣＳ又は容量ＣＲの電圧がロウ
レベルからハイレベルに遷移する場合に、ビット線の読
み出し開始時に、信号出力線ＬＳ とリファレンス出力
線ＬＲ の電位をハイレベルにリセットするように構成
されている。
線読み出し切り替え時のデータ線電位の遷移時間を短く
する。 【解決手段】 開示されるイメージセンサは、ピクセル
１ｎ の露光時の出力電圧を保持する容量ＣＳと未露光
時の出力電圧を保持する容量ＣＲとを備え、ビット線読
み出し時、容量ＣＳの電圧と容量ＣＲの電圧とをそれぞ
れソースフォロア３ｎ とソースフォロア５ｎ を介し
て信号出力線ＬＳ とリファレンス出力線ＬＲ とに読
み出すようにしたイメージセンサに係り、ソースフォロ
ア３ｎ の電流源７とソースフォロア５ｎ の電流源８
とに対して並列に電流制御回路１１，１２を設けて、ビ
ット線切り替え時、容量ＣＳ又は容量ＣＲの電圧がロウ
レベルからハイレベルに遷移する場合に、ビット線の読
み出し開始時に、信号出力線ＬＳ とリファレンス出力
線ＬＲ の電位をハイレベルにリセットするように構成
されている。
Description
【０００１】
【発明の属する技術分野】この発明は、イメージセンサ
に係り、特に、カラム読み出しにソースフォロアを用い
たＣＭＯＳ（Comlementary Metal Oxide Semiconducto
r）型イメージセンサであって、カラム切り替え時にお
けるデータ線の立ち上がりが速い、イメージセンサに関
する。
に係り、特に、カラム読み出しにソースフォロアを用い
たＣＭＯＳ（Comlementary Metal Oxide Semiconducto
r）型イメージセンサであって、カラム切り替え時にお
けるデータ線の立ち上がりが速い、イメージセンサに関
する。
【０００２】
【従来の技術】テレビカメラ等においては、光学的画像
情報を電気信号に変換するための撮像デバイスとして、
従来は、ＣＣＤ（Charge Coupled Device）イメージセ
ンサが一般的に使用されていたが、最近では、ＣＭＯＳ
型イメージセンサが用いられることが多くなった。ＣＭ
ＯＳ型イメージセンサは、光電変換素子としてフォトダ
イオードを有し、その出力を取り出すための周辺回路を
ＣＭＯＳ型ＦＥＴ（Field Effect Transistor）によっ
て構成したものであって、低消費電力であるところか
ら、携帯用機器における用途に適しているとともに、単
一電源動作が可能なので、電源構成を簡単化できる利点
がある。さらに、ＣＭＯＳロジックプロセスとの互換性
がよいので、周辺回路を含めて１チップ化して、ＳＯＣ
（System On Chip）を実現することが容易であるという
特長を有している。反面、ＣＭＯＳ型イメージセンサに
は、ピクセル切り替え時における、周辺回路のトランジ
スタのスイッチングノイズが大きいことと、受光部の感
度が低いという欠点がある。
情報を電気信号に変換するための撮像デバイスとして、
従来は、ＣＣＤ（Charge Coupled Device）イメージセ
ンサが一般的に使用されていたが、最近では、ＣＭＯＳ
型イメージセンサが用いられることが多くなった。ＣＭ
ＯＳ型イメージセンサは、光電変換素子としてフォトダ
イオードを有し、その出力を取り出すための周辺回路を
ＣＭＯＳ型ＦＥＴ（Field Effect Transistor）によっ
て構成したものであって、低消費電力であるところか
ら、携帯用機器における用途に適しているとともに、単
一電源動作が可能なので、電源構成を簡単化できる利点
がある。さらに、ＣＭＯＳロジックプロセスとの互換性
がよいので、周辺回路を含めて１チップ化して、ＳＯＣ
（System On Chip）を実現することが容易であるという
特長を有している。反面、ＣＭＯＳ型イメージセンサに
は、ピクセル切り替え時における、周辺回路のトランジ
スタのスイッチングノイズが大きいことと、受光部の感
度が低いという欠点がある。
【０００３】ＣＭＯＳ型イメージセンサは、回路微細化
技術の進展に伴って、微細トランジスタによるピクセル
内増幅が可能になったことと、ノイズキャンセル方式の
開発が進んだ等の技術的理由によって、撮像デバイスと
してその普及が予想されているものであり、さらに、前
述のＳＯＣの実現に対する要求からも、今後の発展が期
待されているものである。以下においては、まず、従来
のＣＭＯＳ型イメージセンサについて説明する。
技術の進展に伴って、微細トランジスタによるピクセル
内増幅が可能になったことと、ノイズキャンセル方式の
開発が進んだ等の技術的理由によって、撮像デバイスと
してその普及が予想されているものであり、さらに、前
述のＳＯＣの実現に対する要求からも、今後の発展が期
待されているものである。以下においては、まず、従来
のＣＭＯＳ型イメージセンサについて説明する。
【０００４】図５は、従来のＣＭＯＳ型イメージセンサ
の第１の例を示す回路構成図、図６は、同ＣＭＯＳ型イ
メージセンサの動作を説明するためのタイミングチャー
トである。同ＣＭＯＳ型イメージセンサにおいて、ピク
セルアレイ１は、複数の同一構成のピクセルを、任意の
行数と列数、マトリクス状に配置したものであって、図
５においては、任意のｎ行目の、隣接する各列のピクセ
ル１ｎ ，１ｎ＋１ ，１ ｎ＋２ ，１ｎ＋３ ，…が
示されている。このうち、例えばｎ列目のピクセル１
ｎ について説明すると、ピクセル１ｎ は，光電変換
素子であるフォトダイオードＰＤと、Ｎチャネルトラン
ジスタＴＮ１ ，ＴＮ２ ，ＴＮ３ とを有している。
初期状態において、トランジスタＴＮ１ によって、リ
セット制御信号ＲＳＴ ｎ に応じて、フォトダイオード
ＰＤの初期電圧を電源電圧ＶＤＤにリセットして、一定
時間露光した後、ワード線読み出し制御信号ＷＬｎ に
応じてトランジスタＴＮ３ からなるゲートをオンにし
て、トランジスタＴＮ２ をｎ列目のデータ出力線Ｄ
ｎ に接続することによって、フォトダイオードＰＤに
おいて入射光強度に応じて発生した電気信号を、電流源
Ｓｎ とともにソースフォロアを形成するトランジスタ
ＴＮ２ によって増幅して、光電変換出力として取り出
す。
の第１の例を示す回路構成図、図６は、同ＣＭＯＳ型イ
メージセンサの動作を説明するためのタイミングチャー
トである。同ＣＭＯＳ型イメージセンサにおいて、ピク
セルアレイ１は、複数の同一構成のピクセルを、任意の
行数と列数、マトリクス状に配置したものであって、図
５においては、任意のｎ行目の、隣接する各列のピクセ
ル１ｎ ，１ｎ＋１ ，１ ｎ＋２ ，１ｎ＋３ ，…が
示されている。このうち、例えばｎ列目のピクセル１
ｎ について説明すると、ピクセル１ｎ は，光電変換
素子であるフォトダイオードＰＤと、Ｎチャネルトラン
ジスタＴＮ１ ，ＴＮ２ ，ＴＮ３ とを有している。
初期状態において、トランジスタＴＮ１ によって、リ
セット制御信号ＲＳＴ ｎ に応じて、フォトダイオード
ＰＤの初期電圧を電源電圧ＶＤＤにリセットして、一定
時間露光した後、ワード線読み出し制御信号ＷＬｎ に
応じてトランジスタＴＮ３ からなるゲートをオンにし
て、トランジスタＴＮ２ をｎ列目のデータ出力線Ｄ
ｎ に接続することによって、フォトダイオードＰＤに
おいて入射光強度に応じて発生した電気信号を、電流源
Ｓｎ とともにソースフォロアを形成するトランジスタ
ＴＮ２ によって増幅して、光電変換出力として取り出
す。
【０００５】雑音制御部２は、複数の同一構成の雑音制
御回路２ｎ ，２ｎ＋１ ，２ｎ＋ ２ ，２ｎ＋３ ，
…からなっている。このうち、例えばｎ列目の雑音制御
回路２ｎ について説明すると、雑音制御回路２
ｎ は、ＮチャネルトランジスタＴＮ１１，ＴＮ
１２と、容量ＣＳ，ＣＲとを有している。雑音制御回路
２ｎ では、トランジスタＴＮ１１によって、信号電圧
読み出し制御信号ＳＨＳに応じて、データ出力線Ｄｎ
の電圧をノードＳＯｎ に出力することによって、容量
ＣＳに保持し、トランジスタＴＮ１２によって、信号電
圧読み出し制御信号ＳＨＲに応じて、データ出力線Ｄ
ｎ の電圧をノードＲＯｎに出力することによって、容
量ＣＲに保持する。
御回路２ｎ ，２ｎ＋１ ，２ｎ＋ ２ ，２ｎ＋３ ，
…からなっている。このうち、例えばｎ列目の雑音制御
回路２ｎ について説明すると、雑音制御回路２
ｎ は、ＮチャネルトランジスタＴＮ１１，ＴＮ
１２と、容量ＣＳ，ＣＲとを有している。雑音制御回路
２ｎ では、トランジスタＴＮ１１によって、信号電圧
読み出し制御信号ＳＨＳに応じて、データ出力線Ｄｎ
の電圧をノードＳＯｎ に出力することによって、容量
ＣＳに保持し、トランジスタＴＮ１２によって、信号電
圧読み出し制御信号ＳＨＲに応じて、データ出力線Ｄ
ｎ の電圧をノードＲＯｎに出力することによって、容
量ＣＲに保持する。
【０００６】そして、ビット線読み出し制御信号ＹＳＷ
ｎ に応じて、トランジスタ４ｎによってトランジスタ
３ｎ を電流源７に接続することによって、電流源７と
ともにソースフォロアを形成するトランジスタ３ｎ に
よって、容量ＣＳに保持された電圧を増幅して信号出力
線ＬＳ に読み出し、増幅器９を経て信号電圧Ｖｓ
ｉｇ として出力するとともに、ビット線読み出し制御
信号ＹＳＷｎ に応じて、トランジスタ６ｎ によって
トランジスタ５ｎ を電流源８に接続することによっ
て、電流源８とともにソースフォロアを形成するトラン
ジスタ５ｎ によって、容量ＣＲに保持された電圧を増
幅してリファレンス出力線ＬＲ に読み出し、増幅器１
０を経てリファレンス電圧Ｖｒｅｆ として出力する。
ｎ に応じて、トランジスタ４ｎによってトランジスタ
３ｎ を電流源７に接続することによって、電流源７と
ともにソースフォロアを形成するトランジスタ３ｎ に
よって、容量ＣＳに保持された電圧を増幅して信号出力
線ＬＳ に読み出し、増幅器９を経て信号電圧Ｖｓ
ｉｇ として出力するとともに、ビット線読み出し制御
信号ＹＳＷｎ に応じて、トランジスタ６ｎ によって
トランジスタ５ｎ を電流源８に接続することによっ
て、電流源８とともにソースフォロアを形成するトラン
ジスタ５ｎ によって、容量ＣＲに保持された電圧を増
幅してリファレンス出力線ＬＲ に読み出し、増幅器１
０を経てリファレンス電圧Ｖｒｅｆ として出力する。
【０００７】図５に示されたＣＭＯＳ型イメージセンサ
では、垂直シフトレジスタ（不図示）により指定された
ロウアドレス、又は外部入力ロウアドレスに対応した、
ワード線読み出し制御信号ＷＬｎ がハイレベルになっ
たとき、ｎ行目の各ピクセルが活性化され、さらに、水
平シフトレジスタ（不図示）により指定されたカラムア
ドレス、又は外部入力カラムアドレスに対応した、ビッ
ト線読み出し制御信号ＹＳＷｎ がロウレベルになるこ
とによって、ピクセル１ｎ の光入力に対応する信号電
圧と、未露光状態の信号電圧であるリファレンス電圧と
が出力される状態になる。このとき、前回のリセット動
作によって、電源電圧ＶＤＤに充電されているフォトダ
イオードＰＤに対して、一定時間露光後に、信号電圧読
み出し制御信号ＳＨＳをハイレベルにして、トランジス
タＴＮ１１をオンにすることによって、フォトダイオー
ドＰＤの出力電圧によって信号電圧Ｖｓｉｇ を出力
し、次に再びフォトダイオードＰＤをリセットした後、
未露光状態で、リフォレンス電圧読み出し制御信号ＳＨ
Ｒをハイレベルにして、トランジスタＴＮ１２をオンに
することによって、フォトダイオードＰＤの出力電圧に
よって、リファレンス電圧Ｖｒｅｆ を出力して、図示
されない外部回路において、信号電圧とリファレンス電
圧との差分をとることによって、雑音電圧が差し引かれ
た信号電圧を得る。
では、垂直シフトレジスタ（不図示）により指定された
ロウアドレス、又は外部入力ロウアドレスに対応した、
ワード線読み出し制御信号ＷＬｎ がハイレベルになっ
たとき、ｎ行目の各ピクセルが活性化され、さらに、水
平シフトレジスタ（不図示）により指定されたカラムア
ドレス、又は外部入力カラムアドレスに対応した、ビッ
ト線読み出し制御信号ＹＳＷｎ がロウレベルになるこ
とによって、ピクセル１ｎ の光入力に対応する信号電
圧と、未露光状態の信号電圧であるリファレンス電圧と
が出力される状態になる。このとき、前回のリセット動
作によって、電源電圧ＶＤＤに充電されているフォトダ
イオードＰＤに対して、一定時間露光後に、信号電圧読
み出し制御信号ＳＨＳをハイレベルにして、トランジス
タＴＮ１１をオンにすることによって、フォトダイオー
ドＰＤの出力電圧によって信号電圧Ｖｓｉｇ を出力
し、次に再びフォトダイオードＰＤをリセットした後、
未露光状態で、リフォレンス電圧読み出し制御信号ＳＨ
Ｒをハイレベルにして、トランジスタＴＮ１２をオンに
することによって、フォトダイオードＰＤの出力電圧に
よって、リファレンス電圧Ｖｒｅｆ を出力して、図示
されない外部回路において、信号電圧とリファレンス電
圧との差分をとることによって、雑音電圧が差し引かれ
た信号電圧を得る。
【０００８】図６においては、ビット線読み出し制御信
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＳ
又はリファレンス出力線ＬＲ の電位の変化が示されて
いる。図中において、Ａ１は信号出力線ＬＳ またはリ
ファレンス出力線ＬＲ の電位がロウレベルからハイレ
ベルに遷移するときのデータ出力期間、Ａ２ は信号出
力線ＬＳ またはリファレンス出力線ＬＲ の電位がハ
イレベルからロウレベルに遷移するときのデータ出力期
間、Ｂはデータ保持期間をそれぞれ示している。図示の
ように、ビット線読み出し制御期間の開始時にデータ出
力が行われるが、この際、信号出力線ＬＳ 又はリファ
レンス出力線ＬＲ の電位がローレベルからハイレベル
に変化するときは、ソースフォロアのトランジスタは不
導通であって、信号出力線ＬＳ 又はリファレンス出力
線ＬＲ の充電が、電流源７又は８を介して行われるの
で、この場合の遷移時間Ａ１ は、電流源からの電流が
小さいとき長くなる。一方、ソースフォロアの利得は、
電流源からの電流が小さいとき（電流源の内部抵抗が大
きいとき）大きくなるので、遷移時間Ａ１ は、信号出
力線ＬＳ 又はリファレンス出力線ＬＲ に信号を出力
するソースフォロアの利得の大小によって変化し、利得
を上げすぎた場合には、遷移時間Ａ１ が著しく長くな
って、結果的にデータ保持期間Ｂが短くなる。これに対
して、信号出力線ＬＳ 又はリファレンス出力線ＬＲ
の電位がハイレベルからロウレベルに変化するときは、
ソースフォロアのトランジスタが導通して、信号出力線
ＬＳ 又はリファレンス出力線ＬＲ の放電が、ソース
フォロアのトランジスタを介して行われるので、この場
合の遷移時間Ａ２ は一般に短い。
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＳ
又はリファレンス出力線ＬＲ の電位の変化が示されて
いる。図中において、Ａ１は信号出力線ＬＳ またはリ
ファレンス出力線ＬＲ の電位がロウレベルからハイレ
ベルに遷移するときのデータ出力期間、Ａ２ は信号出
力線ＬＳ またはリファレンス出力線ＬＲ の電位がハ
イレベルからロウレベルに遷移するときのデータ出力期
間、Ｂはデータ保持期間をそれぞれ示している。図示の
ように、ビット線読み出し制御期間の開始時にデータ出
力が行われるが、この際、信号出力線ＬＳ 又はリファ
レンス出力線ＬＲ の電位がローレベルからハイレベル
に変化するときは、ソースフォロアのトランジスタは不
導通であって、信号出力線ＬＳ 又はリファレンス出力
線ＬＲ の充電が、電流源７又は８を介して行われるの
で、この場合の遷移時間Ａ１ は、電流源からの電流が
小さいとき長くなる。一方、ソースフォロアの利得は、
電流源からの電流が小さいとき（電流源の内部抵抗が大
きいとき）大きくなるので、遷移時間Ａ１ は、信号出
力線ＬＳ 又はリファレンス出力線ＬＲ に信号を出力
するソースフォロアの利得の大小によって変化し、利得
を上げすぎた場合には、遷移時間Ａ１ が著しく長くな
って、結果的にデータ保持期間Ｂが短くなる。これに対
して、信号出力線ＬＳ 又はリファレンス出力線ＬＲ
の電位がハイレベルからロウレベルに変化するときは、
ソースフォロアのトランジスタが導通して、信号出力線
ＬＳ 又はリファレンス出力線ＬＲ の放電が、ソース
フォロアのトランジスタを介して行われるので、この場
合の遷移時間Ａ２ は一般に短い。
【０００９】図７は、従来のＣＭＯＳ型イメージセンサ
の第２の例を示す回路構成図、図８は、同ＣＭＯＳ型イ
メージセンサの動作を説明するためのタイミングチャー
トである。同ＣＭＯＳ型イメージセンサにおいて、ピク
セルアレイ１の構成，動作は、図５に示された第１の従
来例の場合と同様である。
の第２の例を示す回路構成図、図８は、同ＣＭＯＳ型イ
メージセンサの動作を説明するためのタイミングチャー
トである。同ＣＭＯＳ型イメージセンサにおいて、ピク
セルアレイ１の構成，動作は、図５に示された第１の従
来例の場合と同様である。
【００１０】雑音制御部１３は、複数の同一構成の雑音
制御回路１３ｎ ，１３ｎ＋１ ，１３ｎ＋２ ，１３
ｎ＋３ ，…からなっている。このうち、例えばｎ列目
の雑音制御回路１３ｎ は、ＮチャネルトランジスタＴ
Ｎ２１と、容量ＣＯとを有し、トランジスタＴＮ２１に
よって、信号電圧読み出し制御信号ＳＨＳに応じて、デ
ータ出力線Ｄｎ の出力電圧を容量ＣＯに出力すること
によって、容量ＣＯを介して、データ出力線Ｄｎ の出
力電圧の変化分をノードＳ／Ｈｎ に伝達する。
制御回路１３ｎ ，１３ｎ＋１ ，１３ｎ＋２ ，１３
ｎ＋３ ，…からなっている。このうち、例えばｎ列目
の雑音制御回路１３ｎ は、ＮチャネルトランジスタＴ
Ｎ２１と、容量ＣＯとを有し、トランジスタＴＮ２１に
よって、信号電圧読み出し制御信号ＳＨＳに応じて、デ
ータ出力線Ｄｎ の出力電圧を容量ＣＯに出力すること
によって、容量ＣＯを介して、データ出力線Ｄｎ の出
力電圧の変化分をノードＳ／Ｈｎ に伝達する。
【００１１】そして、ビット線読み出し制御信号ＹＳＷ
ｎ に応じて、トランジスタ１６ｎ をオンにして、トラ
ンジスタ１５ｎ を電流源１７に接続することによっ
て、電流源１７とともにソースフォロアを形成するトラ
ンジスタ１５ｎ によって、ノードＳ／Ｈｎ の電圧を
増幅して信号出力線ＬＯ に出力し、増幅器１８を経て
出力電圧Ｖｏｕｔ を発生するようにする。
ｎ に応じて、トランジスタ１６ｎ をオンにして、トラ
ンジスタ１５ｎ を電流源１７に接続することによっ
て、電流源１７とともにソースフォロアを形成するトラ
ンジスタ１５ｎ によって、ノードＳ／Ｈｎ の電圧を
増幅して信号出力線ＬＯ に出力し、増幅器１８を経て
出力電圧Ｖｏｕｔ を発生するようにする。
【００１２】図７に示された従来のＣＭＯＳ型イメージ
センサでは、垂直シフトレジスタ（不図示）により指定
されたロウアドレス、又は外部入力ロウアドレスに対応
した、ワード線読み出し制御信号ＷＬｎ がハイレベル
になったとき、ｎ行目の各ピクセルが活性化され、さら
に、水平シフトレジスタ（不図示）により指定されたカ
ラムアドレス、又は外部入力カラムアドレスに対応し
た、ビット線読み出し制御信号ＹＳＷｎ がハイレベル
になることによって、ピクセル１ｎ の光入力に対応す
る信号電圧と、未露光状態の信号電圧であるリファレン
ス電圧とが出力される状態になる。
センサでは、垂直シフトレジスタ（不図示）により指定
されたロウアドレス、又は外部入力ロウアドレスに対応
した、ワード線読み出し制御信号ＷＬｎ がハイレベル
になったとき、ｎ行目の各ピクセルが活性化され、さら
に、水平シフトレジスタ（不図示）により指定されたカ
ラムアドレス、又は外部入力カラムアドレスに対応し
た、ビット線読み出し制御信号ＹＳＷｎ がハイレベル
になることによって、ピクセル１ｎ の光入力に対応す
る信号電圧と、未露光状態の信号電圧であるリファレン
ス電圧とが出力される状態になる。
【００１３】最初、前回のリセット動作によって、電源
電圧ＶＤＤに充電されているフォトダイオードＰＤに対
して、一定時間露光後に、信号電圧読み出し制御信号Ｓ
ＨＳをハイレベルにして、トランジスタＴＮ２１をオン
にすることによって、フォトダイオードＰＤの出力電圧
を読み出して、容量ＣＯに印加する。クランプ電圧ＯＣ
Ｖは、最初電源電圧ＶＤＤレベルになっているが、信号
電圧読み出し制御信号ＳＨＳをオンにするのと同時に、
クランプ制御信号ＯＣＩをオンにするとともに、クラン
プ電圧ＯＣＶを一定電圧Ｖ１に引き下げることによっ
て、ノードＳ／Ｈ ｎ はＶ１にクランプされる。次に、
クランプ制御信号ＯＣＩをオフにして、クランプ電圧Ｏ
ＣＶを電源電圧ＶＤＤレベルに戻し、引き続いてリセッ
ト制御信号ＲＳＴｎ をオンにして、フォトダイオード
ＰＤを電源電圧ＶＤＤに充電した後、リセット制御信号
ＲＳＴｎ をオフにし、未露光状態で、信号電圧読み出し
制御信号ＳＨＳをオンにして、フォトダイオードＰＤの
出力電圧を読み出して、容量ＣＯに加えることによっ
て、ノードＳ／Ｈｎ の電圧は、Ｖ１＋（リファレンス
レベル）−（信号レベル）になる。このとき、ビット線
読み出し制御信号ＹＳＷｎ をオンにすることによっ
て、ノードＳ／Ｈｎ の電圧によって、トランジスタ１
５ｎ のソースフォロアと増幅器１８を介して、出力電
圧Ｖｏｕｔ が発生する。
電圧ＶＤＤに充電されているフォトダイオードＰＤに対
して、一定時間露光後に、信号電圧読み出し制御信号Ｓ
ＨＳをハイレベルにして、トランジスタＴＮ２１をオン
にすることによって、フォトダイオードＰＤの出力電圧
を読み出して、容量ＣＯに印加する。クランプ電圧ＯＣ
Ｖは、最初電源電圧ＶＤＤレベルになっているが、信号
電圧読み出し制御信号ＳＨＳをオンにするのと同時に、
クランプ制御信号ＯＣＩをオンにするとともに、クラン
プ電圧ＯＣＶを一定電圧Ｖ１に引き下げることによっ
て、ノードＳ／Ｈ ｎ はＶ１にクランプされる。次に、
クランプ制御信号ＯＣＩをオフにして、クランプ電圧Ｏ
ＣＶを電源電圧ＶＤＤレベルに戻し、引き続いてリセッ
ト制御信号ＲＳＴｎ をオンにして、フォトダイオード
ＰＤを電源電圧ＶＤＤに充電した後、リセット制御信号
ＲＳＴｎ をオフにし、未露光状態で、信号電圧読み出し
制御信号ＳＨＳをオンにして、フォトダイオードＰＤの
出力電圧を読み出して、容量ＣＯに加えることによっ
て、ノードＳ／Ｈｎ の電圧は、Ｖ１＋（リファレンス
レベル）−（信号レベル）になる。このとき、ビット線
読み出し制御信号ＹＳＷｎ をオンにすることによっ
て、ノードＳ／Ｈｎ の電圧によって、トランジスタ１
５ｎ のソースフォロアと増幅器１８を介して、出力電
圧Ｖｏｕｔ が発生する。
【００１４】出力電圧Ｖｏｕｔ は、フォトダイオード
ＰＤの一定時間露光後は、出力信号レベルであり、フォ
トダイオードＰＤの未露光状態では、出力リファレンス
レベルである。したがって、図示されない外部回路で
は、出力信号レベルと出力リファレンスレベルとの差分
の電圧によって、未露光状態の信号電圧すなわち雑音電
圧が差し引かれた信号電圧を得ることができる。
ＰＤの一定時間露光後は、出力信号レベルであり、フォ
トダイオードＰＤの未露光状態では、出力リファレンス
レベルである。したがって、図示されない外部回路で
は、出力信号レベルと出力リファレンスレベルとの差分
の電圧によって、未露光状態の信号電圧すなわち雑音電
圧が差し引かれた信号電圧を得ることができる。
【００１５】図８においては、ビット線読み出し制御信
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＯ
の電位の変化が示されている。図中において、Ａ１ は
信号出力線ＬＯ の電位がロウレベルからハイレベルに
遷移するときのデータ出力期間、Ａ２ は信号出力線Ｌ
Ｏ 電位がハイレベルからロウレベルに遷移するときの
データ出力期間、Ｂはデータ保持期間をそれぞれ示して
いる。図示のように、ビット線読み出し制御期間の開始
時にデータ出力が行われるが、この際、信号出力線Ｌ
Ｏ の電位がローレベルからハイレベルに変化するとき
は、ソースフォロアのトランジスタが導通して、信号出
力線ＬＯ の充電が、ソースフォロアのトランジスタを
介して行われるので、この場合の遷移時間Ａ１は一般に
短い。これに対して、信号出力線ＬＯ の電位がハイレ
ベルからロウレベルに変化するときは、ソースフォロア
のトランジスタは不導通であって、信号出力線ＬＯの放
電が電流源１７を介して行われるので、この場合の遷移
時間Ａ２ は、電流源からの電流が小さいとき長くな
る。一方、ソースフォロアの利得は、電流源からの電流
が小さいとき（電流源の内部抵抗が大きいとき）大きく
なるので、遷移時間Ａ２ は、信号出力線ＬＯ に信号
を出力するソースフォロアの利得の大小によって変化
し、利得を上げすぎた場合には、遷移時間Ａ２ が著し
く長くなって、結果的にデータ保持期間Ｂが短くなる。
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＯ
の電位の変化が示されている。図中において、Ａ１ は
信号出力線ＬＯ の電位がロウレベルからハイレベルに
遷移するときのデータ出力期間、Ａ２ は信号出力線Ｌ
Ｏ 電位がハイレベルからロウレベルに遷移するときの
データ出力期間、Ｂはデータ保持期間をそれぞれ示して
いる。図示のように、ビット線読み出し制御期間の開始
時にデータ出力が行われるが、この際、信号出力線Ｌ
Ｏ の電位がローレベルからハイレベルに変化するとき
は、ソースフォロアのトランジスタが導通して、信号出
力線ＬＯ の充電が、ソースフォロアのトランジスタを
介して行われるので、この場合の遷移時間Ａ１は一般に
短い。これに対して、信号出力線ＬＯ の電位がハイレ
ベルからロウレベルに変化するときは、ソースフォロア
のトランジスタは不導通であって、信号出力線ＬＯの放
電が電流源１７を介して行われるので、この場合の遷移
時間Ａ２ は、電流源からの電流が小さいとき長くな
る。一方、ソースフォロアの利得は、電流源からの電流
が小さいとき（電流源の内部抵抗が大きいとき）大きく
なるので、遷移時間Ａ２ は、信号出力線ＬＯ に信号
を出力するソースフォロアの利得の大小によって変化
し、利得を上げすぎた場合には、遷移時間Ａ２ が著し
く長くなって、結果的にデータ保持期間Ｂが短くなる。
【００１６】
【発明が解決しようとする課題】ところで、図５，図７
に示された従来のＣＭＯＳ型イメージセンサでは、信号
電圧Ｖｓｉｇ ，リファレンス電圧Ｖｒｅｆ 又は出力
電圧ＶＯｕｔ のレベルが安定するまでの遷移時間を短
くするという要求と、これらの電圧を発生するためのソ
ースフォロアの利得を高くするという要求とを、両立さ
せることができないという問題がある。
に示された従来のＣＭＯＳ型イメージセンサでは、信号
電圧Ｖｓｉｇ ，リファレンス電圧Ｖｒｅｆ 又は出力
電圧ＶＯｕｔ のレベルが安定するまでの遷移時間を短
くするという要求と、これらの電圧を発生するためのソ
ースフォロアの利得を高くするという要求とを、両立さ
せることができないという問題がある。
【００１７】すなわち、第１の従来例の場合は、トラン
ジスタ３ｎ と電流源７とからなるソースフォロアによ
って、信号出力線ＬＳ に信号電圧を読み出し、トラン
ジスタ５ｎ と電流源８とからなるソースフォロアによ
って、リファレンス出力線Ｌ Ｒ にリファレンス電圧を
読み出す際に、ソースフォロアの利得が高いほど、すな
わち電流源７，８の電流値が小さいほど、信号出力線Ｌ
Ｓ 又はリファレンス出力線ＬＲ の電位がロウレベル
からハイレベルに変化するときの遷移時間が長く、また
第２の従来例の場合は、トランジスタ１５ｎ と電流源
１７とからなるソースフォロアによって、信号出力線Ｌ
Ｏ に信号電圧を読み出す際に、ソースフォロアの利得
が高いほど、すなわち、電流源１７の電流値が小さいほ
ど、信号出力線ＬＯ の電位がハイレベルからロウレベ
ルに変化するときの遷移時間が長い。これはデータ出力
時に、信号出力線ＬＳ ，リファレンス出力線ＬＲ 又
は信号出力線ＬＯ において電位変化が生じるための、
信号出力線ＬＳ ，リファレンス出力線ＬＲ 又は信号
出力線ＬＯ の充放電は、データ出力を増幅するソース
フォロアのトランジスタと電流源とを介して行われるた
めであり、ソースフォロアの利得は、一般にソースフォ
ロアのトランジスタのｇｍ（＝（ΔＩｄｓ／ΔＶｇ
ｓ））が大きいほど、また、ソースフォロアの電流源の
電流が小さいほど大きくなる。そのため、ソースフォロ
アの電流源の電流を小さくして、その利得を高くするほ
ど、上述のように電位変化の遷移時間が長くなる場合が
生じる。
ジスタ３ｎ と電流源７とからなるソースフォロアによ
って、信号出力線ＬＳ に信号電圧を読み出し、トラン
ジスタ５ｎ と電流源８とからなるソースフォロアによ
って、リファレンス出力線Ｌ Ｒ にリファレンス電圧を
読み出す際に、ソースフォロアの利得が高いほど、すな
わち電流源７，８の電流値が小さいほど、信号出力線Ｌ
Ｓ 又はリファレンス出力線ＬＲ の電位がロウレベル
からハイレベルに変化するときの遷移時間が長く、また
第２の従来例の場合は、トランジスタ１５ｎ と電流源
１７とからなるソースフォロアによって、信号出力線Ｌ
Ｏ に信号電圧を読み出す際に、ソースフォロアの利得
が高いほど、すなわち、電流源１７の電流値が小さいほ
ど、信号出力線ＬＯ の電位がハイレベルからロウレベ
ルに変化するときの遷移時間が長い。これはデータ出力
時に、信号出力線ＬＳ ，リファレンス出力線ＬＲ 又
は信号出力線ＬＯ において電位変化が生じるための、
信号出力線ＬＳ ，リファレンス出力線ＬＲ 又は信号
出力線ＬＯ の充放電は、データ出力を増幅するソース
フォロアのトランジスタと電流源とを介して行われるた
めであり、ソースフォロアの利得は、一般にソースフォ
ロアのトランジスタのｇｍ（＝（ΔＩｄｓ／ΔＶｇ
ｓ））が大きいほど、また、ソースフォロアの電流源の
電流が小さいほど大きくなる。そのため、ソースフォロ
アの電流源の電流を小さくして、その利得を高くするほ
ど、上述のように電位変化の遷移時間が長くなる場合が
生じる。
【００１８】そのため、従来のイメージセンサでは、デ
ータ線の遷移時間を重視すれば、ソースフォロアの利得
を高くすることができず、逆に、ソースフォロアの利得
を高くしようとすれば、データ線の遷移時間が長くなっ
てしまうという、二律背反が生じていた。
ータ線の遷移時間を重視すれば、ソースフォロアの利得
を高くすることができず、逆に、ソースフォロアの利得
を高くしようとすれば、データ線の遷移時間が長くなっ
てしまうという、二律背反が生じていた。
【００１９】この発明は、上述の事情に鑑みてなされた
ものであって、ピクセルの光電変換出力電圧のデータ線
に対する読み出しにソースフォロアを用いたＣＭＯＳ型
イメージセンサにおいて、ソースフォロアの利得を高く
するとともに、カラム切り替え時におけるデータ線の遷
移時間を短くすることが可能な、イメージセンサを提供
することを目的としている。
ものであって、ピクセルの光電変換出力電圧のデータ線
に対する読み出しにソースフォロアを用いたＣＭＯＳ型
イメージセンサにおいて、ソースフォロアの利得を高く
するとともに、カラム切り替え時におけるデータ線の遷
移時間を短くすることが可能な、イメージセンサを提供
することを目的としている。
【００２０】
【課題を解決するための手段】上記課題を解決するた
め、請求項１記載の発明は、イメージセンサに係り、ビ
ット線ごとのデータ出力線に対応して、該データ出力線
に接続されたピクセルの露光時の出力電圧を保持する第
１の容量と、該ピクセルの未露光時の出力電圧を保持す
る第２の容量とを備え、ビット線読み出し時、上記第１
の容量の電圧と第２の容量の電圧とをそれぞれ第１のソ
ースフォロアと第２のソースフォロアを介して第１のデ
ータ線と第２のデータ線とに読み出すようにしたイメー
ジセンサにおいて、上記第１のソースフォロアのトラン
ジスタに電流を供給する第１の電流源と、第２のソース
フォロアのトランジスタに電流を供給する第２の電流源
とに対して、それぞれ並列に、第１の電流制御手段と第
２の電流制御手段とを設けて、ビット線切り替え時、少
なくとも上記第１の容量又は第２の容量の電圧が特定方
向に遷移する場合に、ビット線の読み出し開始時におい
て、該第１のデータ線と第２のデータ線の電位を上記特
定方向に強制的にリセットするように構成したことを特
徴としている。
め、請求項１記載の発明は、イメージセンサに係り、ビ
ット線ごとのデータ出力線に対応して、該データ出力線
に接続されたピクセルの露光時の出力電圧を保持する第
１の容量と、該ピクセルの未露光時の出力電圧を保持す
る第２の容量とを備え、ビット線読み出し時、上記第１
の容量の電圧と第２の容量の電圧とをそれぞれ第１のソ
ースフォロアと第２のソースフォロアを介して第１のデ
ータ線と第２のデータ線とに読み出すようにしたイメー
ジセンサにおいて、上記第１のソースフォロアのトラン
ジスタに電流を供給する第１の電流源と、第２のソース
フォロアのトランジスタに電流を供給する第２の電流源
とに対して、それぞれ並列に、第１の電流制御手段と第
２の電流制御手段とを設けて、ビット線切り替え時、少
なくとも上記第１の容量又は第２の容量の電圧が特定方
向に遷移する場合に、ビット線の読み出し開始時におい
て、該第１のデータ線と第２のデータ線の電位を上記特
定方向に強制的にリセットするように構成したことを特
徴としている。
【００２１】請求項２記載の発明は、請求項１記載のイ
メージセンサに係り、上記第１の電流制御手段又は第２
の電流制御手段が、それぞれ上記第１の電流源又は第２
の電流源に並列に接続された、ビット線の読み出し開始
時に前記第１のデータ線又は第２のデータ線に供給する
電流を一時的に増加させる第１の電流制御回路又は第２
の電流制御回路からなることを特徴としている。
メージセンサに係り、上記第１の電流制御手段又は第２
の電流制御手段が、それぞれ上記第１の電流源又は第２
の電流源に並列に接続された、ビット線の読み出し開始
時に前記第１のデータ線又は第２のデータ線に供給する
電流を一時的に増加させる第１の電流制御回路又は第２
の電流制御回路からなることを特徴としている。
【００２２】請求項３記載の発明は、請求項２記載のイ
メージセンサに係り、上記第１の電流制御回路又は第２
の電流制御回路が、それぞれ上記第１の電流源又は第２
の電流源に並列に接続された、ビット線の読み出し開始
時にゲートに与えられたワンショットパルスに応じて電
流を流す第１のトランジスタ又は第２のトランジスタか
らなることを特徴としている。
メージセンサに係り、上記第１の電流制御回路又は第２
の電流制御回路が、それぞれ上記第１の電流源又は第２
の電流源に並列に接続された、ビット線の読み出し開始
時にゲートに与えられたワンショットパルスに応じて電
流を流す第１のトランジスタ又は第２のトランジスタか
らなることを特徴としている。
【００２３】請求項４記載の発明は、イメージセンサに
係り、ビット線ごとのデータ出力線に対応して、該デー
タ出力線の信号電圧読み出し時ゲートを介して該データ
出力線に接続される結合容量を備え、ピクセルごとに該
結合容量の出力側のノードを所定電圧にクランプした状
態で、上記ゲートをオンにして該データ出力線に接続さ
れたピクセルの露光時の出力電圧を上記結合容量に印加
し、次に上記ノードのクランプを解除した状態で、再び
上記ゲートをオンにして、上記ピクセルの未露光時の出
力電圧を上記結合容量に印加し、ビット線読み出し時、
上記ノードの電圧を、ソースフォロアを介してデータ線
に読み出すようにしたイメージセンサにおいて、上記ソ
ースフォロアのトランジスタに電流を供給する電流源に
対して並列に電流制御手段を設けて、少なくとも上記ノ
ードの電圧が特定方向に遷移する場合に、ビット線の読
み出し開始時において、上記データ線の電位を前記特定
方向に強制的にリセットするように構成したことを特徴
としている。
係り、ビット線ごとのデータ出力線に対応して、該デー
タ出力線の信号電圧読み出し時ゲートを介して該データ
出力線に接続される結合容量を備え、ピクセルごとに該
結合容量の出力側のノードを所定電圧にクランプした状
態で、上記ゲートをオンにして該データ出力線に接続さ
れたピクセルの露光時の出力電圧を上記結合容量に印加
し、次に上記ノードのクランプを解除した状態で、再び
上記ゲートをオンにして、上記ピクセルの未露光時の出
力電圧を上記結合容量に印加し、ビット線読み出し時、
上記ノードの電圧を、ソースフォロアを介してデータ線
に読み出すようにしたイメージセンサにおいて、上記ソ
ースフォロアのトランジスタに電流を供給する電流源に
対して並列に電流制御手段を設けて、少なくとも上記ノ
ードの電圧が特定方向に遷移する場合に、ビット線の読
み出し開始時において、上記データ線の電位を前記特定
方向に強制的にリセットするように構成したことを特徴
としている。
【００２４】請求項５記載の発明は、請求項４記載のイ
メージセンサに係り、上記電流制御手段が、上記電流源
に並列に接続された、ビット線の読み出し開始時に上記
データ線に供給する電流を一時的に増加させる電流制御
回路からなることを特徴としている。
メージセンサに係り、上記電流制御手段が、上記電流源
に並列に接続された、ビット線の読み出し開始時に上記
データ線に供給する電流を一時的に増加させる電流制御
回路からなることを特徴としている。
【００２５】請求項６記載の発明は、請求項５記載のイ
メージセンサに係り、上記電流制御回路が、上記電流源
に並列に接続された、ビット線の読み出し開始時にゲー
トに与えられるワンショットパルスに応じて電流を流す
トランジスタからなることを特徴としている。
メージセンサに係り、上記電流制御回路が、上記電流源
に並列に接続された、ビット線の読み出し開始時にゲー
トに与えられるワンショットパルスに応じて電流を流す
トランジスタからなることを特徴としている。
【００２６】請求項７記載の発明は、イメージセンサに
係り、ビット線読み出し時、ピクセルの光電変換電圧を
ソースフォロアを介してデータ線に読み出すようにした
イメージセンサにおいて、上記ソースフォロアのトラン
ジスタに電流を供給する電流源に並列に電流制御手段を
設けて、少なくとも上記データ線に読み出される電位の
変化によって上記ソースフォロアのトランジスタが遮断
状態になる場合に、ビット線の読み出し開始時におい
て、上記電流制御手段によって、上記データ線を上記電
流源による充電状態の電位にリセットするように構成し
たことを特徴としている。
係り、ビット線読み出し時、ピクセルの光電変換電圧を
ソースフォロアを介してデータ線に読み出すようにした
イメージセンサにおいて、上記ソースフォロアのトラン
ジスタに電流を供給する電流源に並列に電流制御手段を
設けて、少なくとも上記データ線に読み出される電位の
変化によって上記ソースフォロアのトランジスタが遮断
状態になる場合に、ビット線の読み出し開始時におい
て、上記電流制御手段によって、上記データ線を上記電
流源による充電状態の電位にリセットするように構成し
たことを特徴としている。
【００２７】
【作用】この発明の構成では、第１の容量にピクセルの
露光時の出力電圧を保持するとともに、第２の容量にピ
クセルの未露光時の出力電圧を保持して、ビット線読み
出し時、第１の容量の電圧を第１のソースフォロアを介
して第１のデータ線に読み出し、第２の容量の電圧を第
２のソースフォロアを介して第２のデータ線に読み出す
ようにしたイメージセンサにおいて、第１のソースフォ
ロアのトランジスタに電流を供給する第１の電流源に並
列に第１の電流制御手段を設けるとともに、第２のソー
スフォロアのトランジスタに電流を供給する第２の電流
源に並列に第２の電流制御手段を設けて、少なくともビ
ット線切り替え時、第１の容量又は第２の容量の電圧が
ロウレベルからハイレベルに遷移する場合に、ビット線
の読み出し開始時において、第１のデータ線と第２のデ
ータ線の電位をハイレベルにリセットするように構成し
たので、ソースフォロアの利得を高くするとともに、カ
ラム切り替え時におけるデータ線の遷移時間を短くする
ことが可能になる。
露光時の出力電圧を保持するとともに、第２の容量にピ
クセルの未露光時の出力電圧を保持して、ビット線読み
出し時、第１の容量の電圧を第１のソースフォロアを介
して第１のデータ線に読み出し、第２の容量の電圧を第
２のソースフォロアを介して第２のデータ線に読み出す
ようにしたイメージセンサにおいて、第１のソースフォ
ロアのトランジスタに電流を供給する第１の電流源に並
列に第１の電流制御手段を設けるとともに、第２のソー
スフォロアのトランジスタに電流を供給する第２の電流
源に並列に第２の電流制御手段を設けて、少なくともビ
ット線切り替え時、第１の容量又は第２の容量の電圧が
ロウレベルからハイレベルに遷移する場合に、ビット線
の読み出し開始時において、第１のデータ線と第２のデ
ータ線の電位をハイレベルにリセットするように構成し
たので、ソースフォロアの利得を高くするとともに、カ
ラム切り替え時におけるデータ線の遷移時間を短くする
ことが可能になる。
【００２８】また、この発明の別の構成では、データ出
力線の信号電圧読み出し時、ゲートを介してデータ出力
線に接続される結合容量を備え、この結合容量の出力側
のノードを所定電圧にクランプした状態でゲートをオン
にして、データ出力線に接続されたピクセルの露光時の
出力電圧を結合容量に印加し、次にノードのクランプを
解除した状態で再びゲートをオンにして、ピクセルの未
露光時の出力電圧を結合容量に印加して、ビット線読み
出し時、ノードの電圧をソースフォロアを介してデータ
線に読み出すようにしたイメージセンサにおいて、ソー
スフォロアのトランジスタに電流を供給する電流源に対
して並列に電流制御手段を設けて、少なくともノードの
電位がハイレベルからロウレベルに遷移する場合に、ビ
ット線の読み出し開始時において、データ線の電位をロ
ウレベルにリセットするように構成したので、ソースフ
ォロアの利得を高くするとともに、カラム切り替え時に
おけるデータ線の遷移時間を短くすることが可能にな
る。
力線の信号電圧読み出し時、ゲートを介してデータ出力
線に接続される結合容量を備え、この結合容量の出力側
のノードを所定電圧にクランプした状態でゲートをオン
にして、データ出力線に接続されたピクセルの露光時の
出力電圧を結合容量に印加し、次にノードのクランプを
解除した状態で再びゲートをオンにして、ピクセルの未
露光時の出力電圧を結合容量に印加して、ビット線読み
出し時、ノードの電圧をソースフォロアを介してデータ
線に読み出すようにしたイメージセンサにおいて、ソー
スフォロアのトランジスタに電流を供給する電流源に対
して並列に電流制御手段を設けて、少なくともノードの
電位がハイレベルからロウレベルに遷移する場合に、ビ
ット線の読み出し開始時において、データ線の電位をロ
ウレベルにリセットするように構成したので、ソースフ
ォロアの利得を高くするとともに、カラム切り替え時に
おけるデータ線の遷移時間を短くすることが可能にな
る。
【００２９】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例のＣＭＯＳ型イメージセ
ンサを示す回路構成図、また、図２は、同ＣＭＯＳ型イ
メージセンサの動作を説明するタイミングチャートであ
る。同ＣＭＯＳ型イメージセンサは、図１に示すよう
に、ピクセルアレイ１と、雑音制御部２と、Ｐチャネル
トランジスタ３ｎ ，３ｎ＋１ ，３ｎ＋２ ，３ｎ
＋３ ，…，４ｎ ，４ｎ＋１ ，４ｎ＋２ ，４
ｎ＋３ ，…，５ｎ ，５ｎ ＋１ ，５ｎ＋２ ，５
ｎ＋３ ，…，６ｎ ，６ｎ＋１ ，６ｎ＋２ ，６ｎ
＋３ ，…と、電流源７，８と、増幅器９，１０と、電
流制御回路１１，１２とから概略構成されている。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 ◇第１実施例 図１は、この発明の第１実施例のＣＭＯＳ型イメージセ
ンサを示す回路構成図、また、図２は、同ＣＭＯＳ型イ
メージセンサの動作を説明するタイミングチャートであ
る。同ＣＭＯＳ型イメージセンサは、図１に示すよう
に、ピクセルアレイ１と、雑音制御部２と、Ｐチャネル
トランジスタ３ｎ ，３ｎ＋１ ，３ｎ＋２ ，３ｎ
＋３ ，…，４ｎ ，４ｎ＋１ ，４ｎ＋２ ，４
ｎ＋３ ，…，５ｎ ，５ｎ ＋１ ，５ｎ＋２ ，５
ｎ＋３ ，…，６ｎ ，６ｎ＋１ ，６ｎ＋２ ，６ｎ
＋３ ，…と、電流源７，８と、増幅器９，１０と、電
流制御回路１１，１２とから概略構成されている。
【００３０】ピクセルアレイ１は、マトリクス状に配列
された複数の同一構成のピクセルからなっており、図１
においては、任意のｎ行目の、順次隣接するｎ列目，ｎ
＋１列目，ｎ＋２列目，ｎ＋３列目のピクセル１ｎ ，
１ｎ＋１ ，１ｎ＋２ ，１ ｎ＋３ ，…が示されてい
る。このうち、例えばｎ列目のピクセル１ｎ は，光電
変換素子であるフォトダイオードＰＤと、Ｎチャネルト
ランジスタＴＮ１ ，ＴＮ２ ，ＴＮ３ を有し、ｎ列
目の各行のピクセルは、直列に電流源Ｓｎ と雑音制御
回路２ｎ に接続されている。他のピクセル
１ｎ＋１ ，１ｎ＋２ ，１ｎ＋３ ，…、及び図示さ
れないｎ行目の他のピクセルと、図示されない他の行の
ピクセルも同様である。フォトダイオードＰＤは、単位
ピクセル部における入射光強度に応じた電気信号を発生
する。トランジスタＴＮ１ は、リセット制御信号ＲＳ
Ｔｎ に応じて、フォトダイオードＰＤの初期電圧を電
源電圧ＶＤＤにリセットする。トランジスタＴＮ
２ は、電流源Ｓｎ とともに、フォトダイオードＰＤ
の光電変換電圧を増幅するソースフォロアを形成する。
トランジスタＴＮ３ は、ワード線読み出し制御信号Ｗ
Ｌｎ に応じて、トランジスタＴＮ２ をｎ列目のデー
タ出力線Ｄｎ を介して電流源Ｓｎ に接続する。電流
源Ｓｎ は、トランジスタＴＮ３ を介して接続されたト
ランジスタＴＮ２ に 定電流を供給する。
された複数の同一構成のピクセルからなっており、図１
においては、任意のｎ行目の、順次隣接するｎ列目，ｎ
＋１列目，ｎ＋２列目，ｎ＋３列目のピクセル１ｎ ，
１ｎ＋１ ，１ｎ＋２ ，１ ｎ＋３ ，…が示されてい
る。このうち、例えばｎ列目のピクセル１ｎ は，光電
変換素子であるフォトダイオードＰＤと、Ｎチャネルト
ランジスタＴＮ１ ，ＴＮ２ ，ＴＮ３ を有し、ｎ列
目の各行のピクセルは、直列に電流源Ｓｎ と雑音制御
回路２ｎ に接続されている。他のピクセル
１ｎ＋１ ，１ｎ＋２ ，１ｎ＋３ ，…、及び図示さ
れないｎ行目の他のピクセルと、図示されない他の行の
ピクセルも同様である。フォトダイオードＰＤは、単位
ピクセル部における入射光強度に応じた電気信号を発生
する。トランジスタＴＮ１ は、リセット制御信号ＲＳ
Ｔｎ に応じて、フォトダイオードＰＤの初期電圧を電
源電圧ＶＤＤにリセットする。トランジスタＴＮ
２ は、電流源Ｓｎ とともに、フォトダイオードＰＤ
の光電変換電圧を増幅するソースフォロアを形成する。
トランジスタＴＮ３ は、ワード線読み出し制御信号Ｗ
Ｌｎ に応じて、トランジスタＴＮ２ をｎ列目のデー
タ出力線Ｄｎ を介して電流源Ｓｎ に接続する。電流
源Ｓｎ は、トランジスタＴＮ３ を介して接続されたト
ランジスタＴＮ２ に 定電流を供給する。
【００３１】雑音制御部２は、複数の同一構成の雑音制
御回路２ｎ ，２ｎ＋１ ，２ｎ＋ ２ ，２ｎ＋３ ，
…からなっている。このうち、例えばｎ列目の雑音制御
回路２ｎ は、ＮチャネルトランジスタＴＮ１１，ＴＮ
１２と、容量ＣＳ，ＣＲとを有している。トランジスタ
ＴＮ１１は、信号電圧読み出し制御信号ＳＨＳに応じ
て、データ出力線Ｄｎ の電圧を、ノードＳＯｎ に出
力する。トランジスタＴＮ１２は、リファレンス電圧読
み出し制御信号ＳＨＲに応じて、データ出力線Ｄｎ の
電圧を、ノードＲＯｎ に出力する。容量ＣＳは、ノー
ドＳＯｎ の電圧を保持する。容量ＲＳは、ノードＲＯ
ｎ の電圧を保持する。
御回路２ｎ ，２ｎ＋１ ，２ｎ＋ ２ ，２ｎ＋３ ，
…からなっている。このうち、例えばｎ列目の雑音制御
回路２ｎ は、ＮチャネルトランジスタＴＮ１１，ＴＮ
１２と、容量ＣＳ，ＣＲとを有している。トランジスタ
ＴＮ１１は、信号電圧読み出し制御信号ＳＨＳに応じ
て、データ出力線Ｄｎ の電圧を、ノードＳＯｎ に出
力する。トランジスタＴＮ１２は、リファレンス電圧読
み出し制御信号ＳＨＲに応じて、データ出力線Ｄｎ の
電圧を、ノードＲＯｎ に出力する。容量ＣＳは、ノー
ドＳＯｎ の電圧を保持する。容量ＲＳは、ノードＲＯ
ｎ の電圧を保持する。
【００３２】トランジスタ３ｎ は、電流源７とともに
ソースフォロアを形成し、容量ＣＳに保持された信号電
圧を増幅する。トランジスタ５ｎ は、電流源８ととも
にソースフォロアを形成し、容量ＣＲに保持されたリフ
ァレンス電圧を増幅する。トランジスタ４ｎ は、ビッ
ト線読み出し制御信号ＹＳＷｎ に応じて、トランジス
タ３ｎ と電流源７とを接続する。トランジスタ６ｎ
は、ビット線読み出し制御信号ＹＳＷｎ に応じて、ト
ランジスタ５ｎ と電流源８とを接続する。他のトラン
ジスタ３ｎ＋１ ，４ｎ＋１ ，５ｎ＋１ ，６
ｎ＋１ ，３ｎ＋２，４ｎ＋２ ，５ｎ＋２ ，６
ｎ＋２ ，３ｎ＋３ ，４ｎ＋３ ，５ｎ＋３，６
ｎ＋３ ，…についても同様である。
ソースフォロアを形成し、容量ＣＳに保持された信号電
圧を増幅する。トランジスタ５ｎ は、電流源８ととも
にソースフォロアを形成し、容量ＣＲに保持されたリフ
ァレンス電圧を増幅する。トランジスタ４ｎ は、ビッ
ト線読み出し制御信号ＹＳＷｎ に応じて、トランジス
タ３ｎ と電流源７とを接続する。トランジスタ６ｎ
は、ビット線読み出し制御信号ＹＳＷｎ に応じて、ト
ランジスタ５ｎ と電流源８とを接続する。他のトラン
ジスタ３ｎ＋１ ，４ｎ＋１ ，５ｎ＋１ ，６
ｎ＋１ ，３ｎ＋２，４ｎ＋２ ，５ｎ＋２ ，６
ｎ＋２ ，３ｎ＋３ ，４ｎ＋３ ，５ｎ＋３，６
ｎ＋３ ，…についても同様である。
【００３３】次に、図１，図２を参照して、同ＣＭＯＳ
型イメージセンサの動作について説明する。ピクセルア
レイ１ｎ において、フォトダイオードＰＤの容量Ｃ
ｄ と、トランジスタＴＮ２ のゲート容量Ｃｇ に蓄
積された電荷ＱＳ によって、トランジスタＴＮ２ の
ゲートに発生する電圧Ｖｇ は、 Ｖｇ ＝ＱＳ ／（Ｃｄ ＋Ｃｇ ） …（１） となる。これによって、トランジスタＴＮ２ に流れる
電流Ｉｄｓは、 Ｉｄｓ＝ｇｍ・Ｖｇ …（２） となり、電流Ｉｄｓと電流源Ｓｎ の内部抵抗によって
定まる電圧をデータ出力線Ｄｎ に発生するので、ピク
セル内増幅が行われる。
型イメージセンサの動作について説明する。ピクセルア
レイ１ｎ において、フォトダイオードＰＤの容量Ｃ
ｄ と、トランジスタＴＮ２ のゲート容量Ｃｇ に蓄
積された電荷ＱＳ によって、トランジスタＴＮ２ の
ゲートに発生する電圧Ｖｇ は、 Ｖｇ ＝ＱＳ ／（Ｃｄ ＋Ｃｇ ） …（１） となる。これによって、トランジスタＴＮ２ に流れる
電流Ｉｄｓは、 Ｉｄｓ＝ｇｍ・Ｖｇ …（２） となり、電流Ｉｄｓと電流源Ｓｎ の内部抵抗によって
定まる電圧をデータ出力線Ｄｎ に発生するので、ピク
セル内増幅が行われる。
【００３４】ピクセルアレイ１に対する垂直シフトレジ
スタ（不図示）により指定されたロウアドレス、又は外
部入力ロウアドレスに対応した、ワード線読み出し制御
信号ＷＬｎ がハイレベルになったとき、ｎ行目の各ピ
クセルが活性化され、さらに、水平シフトレジスタ（不
図示）により指定されたカラムアドレス、又は外部入力
カラムアドレスに対応した、ビット線読み出し制御信号
ＹＳＷｎ がロウレベルになることによって、ピクセル
１ｎ の光入力に対応する信号電圧と、未露光状態の信
号電圧であるリフォレンス電圧とが出力される状態にな
る。このとき、信号電圧読み出し制御信号ＳＨＳと、リ
ファレンス電圧読み出し制御信号ＳＨＲとをそれぞれ異
なる時刻にオンさせて、それぞれトランジスタＴ
Ｎ １１，ＴＮ１２からなるゲートを開いて、ピクセル１
の信号電圧とリファレンス電圧とを、それぞれ容量Ｃ
Ｓ，ＲＳに保持し、ビット線読み出し制御信号ＹＳＷ
ｎ をオンにして、それぞれトランジスタ４ｎ ，６
ｎ からなるゲートを開いて、容量ＣＳ，ＲＳの保持電
圧を、それぞれトランジスタ３ｎ ，５ｎ からなるソ
ースフォロアを介して増幅して、信号出力線ＬＳ ，リ
ファレンス出力線Ｌ Ｒ に読み出すことによって、それ
ぞれ増幅器９，１０を経て、信号電圧Ｖｓｉ ｇ ，リフ
ァレンス電圧Ｖｒｅｆ を発生する。
スタ（不図示）により指定されたロウアドレス、又は外
部入力ロウアドレスに対応した、ワード線読み出し制御
信号ＷＬｎ がハイレベルになったとき、ｎ行目の各ピ
クセルが活性化され、さらに、水平シフトレジスタ（不
図示）により指定されたカラムアドレス、又は外部入力
カラムアドレスに対応した、ビット線読み出し制御信号
ＹＳＷｎ がロウレベルになることによって、ピクセル
１ｎ の光入力に対応する信号電圧と、未露光状態の信
号電圧であるリフォレンス電圧とが出力される状態にな
る。このとき、信号電圧読み出し制御信号ＳＨＳと、リ
ファレンス電圧読み出し制御信号ＳＨＲとをそれぞれ異
なる時刻にオンさせて、それぞれトランジスタＴ
Ｎ １１，ＴＮ１２からなるゲートを開いて、ピクセル１
の信号電圧とリファレンス電圧とを、それぞれ容量Ｃ
Ｓ，ＲＳに保持し、ビット線読み出し制御信号ＹＳＷ
ｎ をオンにして、それぞれトランジスタ４ｎ ，６
ｎ からなるゲートを開いて、容量ＣＳ，ＲＳの保持電
圧を、それぞれトランジスタ３ｎ ，５ｎ からなるソ
ースフォロアを介して増幅して、信号出力線ＬＳ ，リ
ファレンス出力線Ｌ Ｒ に読み出すことによって、それ
ぞれ増幅器９，１０を経て、信号電圧Ｖｓｉ ｇ ，リフ
ァレンス電圧Ｖｒｅｆ を発生する。
【００３５】この場合、前回のリセット動作によって、
電源電圧ＶＤＤに充電されているフォトダイオードＰＤ
に対して、一定時間露光後に、信号電圧読み出し制御信
号ＳＨＳをハイレベルにして、トランジスタＴＮ１１を
オンにすることによって、フォトダイオードＰＤの出力
電圧によって信号電圧Ｖｓｉｇ を出力し、次に再びフ
ォトダイオードＰＤをリセットした後、未露光状態で、
リフォレンス電圧読み出し制御信号ＳＨＲをハイレベル
にして、トランジスタＴＮ１２をオンにすることによっ
て、フォトダイオードＰＤの出力電圧によって、リファ
レンス電圧Ｖｒ ｅｆ を出力する。そして、この状態
で、図示されない外部回路において、信号電圧とリファ
レンス電圧との差分をとることによって、光入力に対応
する、雑音電圧が差し引かれた信号電圧を得ることがで
きる。
電源電圧ＶＤＤに充電されているフォトダイオードＰＤ
に対して、一定時間露光後に、信号電圧読み出し制御信
号ＳＨＳをハイレベルにして、トランジスタＴＮ１１を
オンにすることによって、フォトダイオードＰＤの出力
電圧によって信号電圧Ｖｓｉｇ を出力し、次に再びフ
ォトダイオードＰＤをリセットした後、未露光状態で、
リフォレンス電圧読み出し制御信号ＳＨＲをハイレベル
にして、トランジスタＴＮ１２をオンにすることによっ
て、フォトダイオードＰＤの出力電圧によって、リファ
レンス電圧Ｖｒ ｅｆ を出力する。そして、この状態
で、図示されない外部回路において、信号電圧とリファ
レンス電圧との差分をとることによって、光入力に対応
する、雑音電圧が差し引かれた信号電圧を得ることがで
きる。
【００３６】この際、ビット線読み出し制御信号ＹＳＷ
ｎ のオン直後に、負極性のワンショットパルスＰＲＤ
を発生して、電流制御回路１１，１２を形成するそれぞ
れのＰチャネルトランジスタのゲートに与えることによ
って、電流制御回路１１，１２を経て電源ＶＤＤから電
流を流して、信号出力線ＬＳ ,リファレンス出力線Ｌ
Ｒ の電位を、一瞬、ハイレベルにする。前述のよう
に、トランジスタ３ｎ ,５ｎ からなるソースフォロ
アの利得を高くした場合には、信号出力線ＬＳ ，リフ
ァレンス出力線ＬＲ の電位が、ロウレベルからハイレ
ベルに変化するときの遷移時間が長くなるが、この例で
は、ビット線読み出し切り替え制御ごとに、信号出力線
ＬＳ ，リファレンス出力線ＬＲ の電位をハイレベル
にリセットしてから、ソースフォロアを介して信号出力
線ＬＳ ，リファレンス出力線ＬＲ に対するデータ出
力を行うので、信号出力線ＬＳ ， リファレンス出力
線ＬＲ における、データ出力時の電位遷移時間が長く
なることを防止できる。
ｎ のオン直後に、負極性のワンショットパルスＰＲＤ
を発生して、電流制御回路１１，１２を形成するそれぞ
れのＰチャネルトランジスタのゲートに与えることによ
って、電流制御回路１１，１２を経て電源ＶＤＤから電
流を流して、信号出力線ＬＳ ,リファレンス出力線Ｌ
Ｒ の電位を、一瞬、ハイレベルにする。前述のよう
に、トランジスタ３ｎ ,５ｎ からなるソースフォロ
アの利得を高くした場合には、信号出力線ＬＳ ，リフ
ァレンス出力線ＬＲ の電位が、ロウレベルからハイレ
ベルに変化するときの遷移時間が長くなるが、この例で
は、ビット線読み出し切り替え制御ごとに、信号出力線
ＬＳ ，リファレンス出力線ＬＲ の電位をハイレベル
にリセットしてから、ソースフォロアを介して信号出力
線ＬＳ ，リファレンス出力線ＬＲ に対するデータ出
力を行うので、信号出力線ＬＳ ， リファレンス出力
線ＬＲ における、データ出力時の電位遷移時間が長く
なることを防止できる。
【００３７】図２においては、ビット線読み出し制御信
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＳ
又はリファレンス出力線ＬＲ の電位の変化が示されて
いる。図中において、Ａ１は信号出力線ＬＳ またはリ
ファレンス出力線ＬＲ の電位がロウレベルからハイレ
ベルに遷移するときのデータ出力期間、Ａ２ は信号出
力線ＬＳ 又はリファレンス出力線ＬＲ の電位がハイ
レベルからロウレベルに遷移するときのデータ出力期
間、Ｂはデータ保持期間をそれぞれ示している。図示の
ように、ビット線読み出し制御信号の切り替え時におい
て、信号出力線ＬＳ またはリファレンス出力線ＬＲ
の電位をハイレベルにリセットするので、出力データが
ロウレベルからハイレベルに遷移する場合のデータ出力
期間Ａ１ が、大幅に短縮されたことが示されている。ま
たこれによって、データ保持期間Ｂが長くなったことも
明らかである。図示されない外部回路では、データ保持
期間Ｂに、信号電圧Ｖｓｉｇ またはリファレンス電圧
Ｖｒｅｆ のサンプリングを行う。したがって、この場
合のサンプリングのタイミングの設定が容易になる。
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＳ
又はリファレンス出力線ＬＲ の電位の変化が示されて
いる。図中において、Ａ１は信号出力線ＬＳ またはリ
ファレンス出力線ＬＲ の電位がロウレベルからハイレ
ベルに遷移するときのデータ出力期間、Ａ２ は信号出
力線ＬＳ 又はリファレンス出力線ＬＲ の電位がハイ
レベルからロウレベルに遷移するときのデータ出力期
間、Ｂはデータ保持期間をそれぞれ示している。図示の
ように、ビット線読み出し制御信号の切り替え時におい
て、信号出力線ＬＳ またはリファレンス出力線ＬＲ
の電位をハイレベルにリセットするので、出力データが
ロウレベルからハイレベルに遷移する場合のデータ出力
期間Ａ１ が、大幅に短縮されたことが示されている。ま
たこれによって、データ保持期間Ｂが長くなったことも
明らかである。図示されない外部回路では、データ保持
期間Ｂに、信号電圧Ｖｓｉｇ またはリファレンス電圧
Ｖｒｅｆ のサンプリングを行う。したがって、この場
合のサンプリングのタイミングの設定が容易になる。
【００３８】このように、この例によれば、ピクセルの
光電変換出力電圧の読み出しにソースフォロアを用いた
ＣＭＯＳ型イメージセンサにおいて、ソースフォロアの
利得を高くするために、電流源の電流を小さくした場合
でも、ビット線読み出し切り替え時に、信号出力線Ｌ
Ｓ ，リファレンス出力線ＬＲ の電位をハイレベルに
リセットするので、信号出力線ＬＳ ，リファレンス出
力線ＬＲ の電位の、ロウレベルからハイレベルへの遷
移時間を短くすることができる。したがって、信号電圧
Ｖｓｉｇ ，リファレンス電圧Ｖｒｅｆ のデータ保持
時間を長くすることができるので、信号電圧Ｖｓｉｇ
又はリファレンス電圧Ｖｒｅｆ のサンプリングを行う
際のタイミング設定が容易になる。
光電変換出力電圧の読み出しにソースフォロアを用いた
ＣＭＯＳ型イメージセンサにおいて、ソースフォロアの
利得を高くするために、電流源の電流を小さくした場合
でも、ビット線読み出し切り替え時に、信号出力線Ｌ
Ｓ ，リファレンス出力線ＬＲ の電位をハイレベルに
リセットするので、信号出力線ＬＳ ，リファレンス出
力線ＬＲ の電位の、ロウレベルからハイレベルへの遷
移時間を短くすることができる。したがって、信号電圧
Ｖｓｉｇ ，リファレンス電圧Ｖｒｅｆ のデータ保持
時間を長くすることができるので、信号電圧Ｖｓｉｇ
又はリファレンス電圧Ｖｒｅｆ のサンプリングを行う
際のタイミング設定が容易になる。
【００３９】◇第２実施例 図３は、この発明の第２実施例のＣＭＯＳ型イメージセ
ンサを示す回路構成図、また、図４は、同ＣＭＯＳ型イ
メージセンサの動作を説明するタイミングチャートであ
る。同ＣＭＯＳ型イメージセンサは、図３に示すよう
に、ピクセルアレイ１と、雑音制御部１３と、Ｐチャネ
ルトランジスタ１４ｎ ，１４ｎ＋１ ，１４ｎ＋２ ，
１４ｎ＋３ ，…と、Ｎチャネルトランジスタ１
５ｎ ，１５ｎ＋１ ，１５ｎ＋２ ，１５ｎ＋３ ，
…，１６ｎ ，１６ｎ＋１ ，１６ｎ＋２ ，１６
ｎ＋３ ，…と、電流源１７と、増幅器１８と、電流制
御回路１９とから概略構成されている。ピクセルアレイ
１の構成は、図１に示された第１実施例の場合と同様で
ある。
ンサを示す回路構成図、また、図４は、同ＣＭＯＳ型イ
メージセンサの動作を説明するタイミングチャートであ
る。同ＣＭＯＳ型イメージセンサは、図３に示すよう
に、ピクセルアレイ１と、雑音制御部１３と、Ｐチャネ
ルトランジスタ１４ｎ ，１４ｎ＋１ ，１４ｎ＋２ ，
１４ｎ＋３ ，…と、Ｎチャネルトランジスタ１
５ｎ ，１５ｎ＋１ ，１５ｎ＋２ ，１５ｎ＋３ ，
…，１６ｎ ，１６ｎ＋１ ，１６ｎ＋２ ，１６
ｎ＋３ ，…と、電流源１７と、増幅器１８と、電流制
御回路１９とから概略構成されている。ピクセルアレイ
１の構成は、図１に示された第１実施例の場合と同様で
ある。
【００４０】雑音制御部１３は、複数の同一構成の雑音
制御回路１３ｎ ，１３ｎ＋１ ，１３ｎ＋２ ，１３
ｎ＋３ ，…からなっている。このうち、例えばｎ列目
の雑音制御回路１３ｎ は、ＮチャネルトランジスタＴ
Ｎ２１と、容量ＣＯとを有している。トランジスタＴＮ
２１は、信号電圧読み出し制御信号ＳＨＳに応じて、デ
ータ出力線Ｄｎ の電圧を容量ＣＯに出力する。容量Ｃ
Ｏは、データ出力線Ｄｎ の出力電圧の変化分を、ノー
ドＳ／Ｈｎ に伝達する作用を行う。
制御回路１３ｎ ，１３ｎ＋１ ，１３ｎ＋２ ，１３
ｎ＋３ ，…からなっている。このうち、例えばｎ列目
の雑音制御回路１３ｎ は、ＮチャネルトランジスタＴ
Ｎ２１と、容量ＣＯとを有している。トランジスタＴＮ
２１は、信号電圧読み出し制御信号ＳＨＳに応じて、デ
ータ出力線Ｄｎ の電圧を容量ＣＯに出力する。容量Ｃ
Ｏは、データ出力線Ｄｎ の出力電圧の変化分を、ノー
ドＳ／Ｈｎ に伝達する作用を行う。
【００４１】トランジスタ１５ｎ は、電流源１７とと
もにソースフォロアを形成し、ノードＳ／Ｈｎ の電圧
を増幅する。トランジスタ１６ｎ は、ビット線読み出
し制御信号ＹＳＷｎ に応じて、トランジスタ１５ｎ
と電流源１７とを接続する。トランジスタ１４ｎ は、
クランプ制御信号ＯＣＩに応じて、ノードＳ／Ｈｎ をク
ランプ電圧ＯＣＶに接続する。他のトランジスタ１４
ｎ＋１ ，１５ｎ＋ １ ，１６ｎ＋１ ，１
４ｎ＋２ ，１５ｎ＋２ ，１６ｎ＋２ ，１
４ｎ＋３ ，１５ｎ＋３ ，１６ｎ＋３ ，…についても
同様である。
もにソースフォロアを形成し、ノードＳ／Ｈｎ の電圧
を増幅する。トランジスタ１６ｎ は、ビット線読み出
し制御信号ＹＳＷｎ に応じて、トランジスタ１５ｎ
と電流源１７とを接続する。トランジスタ１４ｎ は、
クランプ制御信号ＯＣＩに応じて、ノードＳ／Ｈｎ をク
ランプ電圧ＯＣＶに接続する。他のトランジスタ１４
ｎ＋１ ，１５ｎ＋ １ ，１６ｎ＋１ ，１
４ｎ＋２ ，１５ｎ＋２ ，１６ｎ＋２ ，１
４ｎ＋３ ，１５ｎ＋３ ，１６ｎ＋３ ，…についても
同様である。
【００４２】次に、図３，図４を参照して、同ＣＭＯＳ
型イメージセンサの動作について説明する。ピクセル１
ｎ における、フォトダイオードＰＤの動作に基づく、
データ出力線Ｄｎ の電圧の発生は、図１に示された第
１実施例の場合と同様である。ピクセルアレイ１に対す
る垂直シフトレジスタ（不図示）により指定されたロウ
アドレス、又は外部入力ロウアドレスに対応した、ワー
ド線読み出し制御信号ＷＬｎ がハイレベルになったと
き、ｎ行目の各ピクセルが活性化され、さらに、水平シ
フトレジスタ（不図示）により指定されたカラムアドレ
ス、又は外部入力カラムアドレスに対応した、ビット線
読み出し制御信号ＹＳＷｎ がハイレベルになることに
よって、ピクセル１ｎ の光入力に対応する信号電圧
と、未露光状態の信号電圧であるリファレンス電圧とが
出力される状態になる。
型イメージセンサの動作について説明する。ピクセル１
ｎ における、フォトダイオードＰＤの動作に基づく、
データ出力線Ｄｎ の電圧の発生は、図１に示された第
１実施例の場合と同様である。ピクセルアレイ１に対す
る垂直シフトレジスタ（不図示）により指定されたロウ
アドレス、又は外部入力ロウアドレスに対応した、ワー
ド線読み出し制御信号ＷＬｎ がハイレベルになったと
き、ｎ行目の各ピクセルが活性化され、さらに、水平シ
フトレジスタ（不図示）により指定されたカラムアドレ
ス、又は外部入力カラムアドレスに対応した、ビット線
読み出し制御信号ＹＳＷｎ がハイレベルになることに
よって、ピクセル１ｎ の光入力に対応する信号電圧
と、未露光状態の信号電圧であるリファレンス電圧とが
出力される状態になる。
【００４３】最初、前回のリセット動作によって、電源
電圧ＶＤＤに充電されているフォトダイオードＰＤに対
して、一定時間露光後に、信号電圧読み出し制御信号Ｓ
ＨＳをハイレベルにして、トランジスタＴＮ２１をオン
にすることによって、フォトダイオードＰＤの出力電圧
を読み出して、容量ＣＯに印加する。クランプ電圧ＯＣ
Ｖは、最初電源電圧ＶＤＤレベルになっているが、電圧
読み出し制御信号ＳＨＳをオンにするのと同時に、クラ
ンプ制御信号ＯＣＩをオンにするとともに、クランプ電
圧ＯＣＶを一定電圧Ｖ１に引き下げることによって、ノ
ードＳ／ＨｎはＶ１にクランプされる。次に、クランプ
制御信号ＯＣＩをオフにして、クランプ電圧ＯＣＶを電
源電圧ＶＤＤレベルに戻し、引き続いてリセット制御信
号ＲＳＴｎ をオンにして、フォトダイオードＰＤを電
源電圧ＶＤＤに充電した後、リセット制御信号ＲＳＴｎ
をオフにし、未露光状態で、電圧読み出し制御信号ＳＨ
Ｓをオンにすることによって、フォトダイオードＰＤの
未露光時の出力電圧を読み出して、容量ＣＯに加える。
これによって、ノードＳ／Ｈｎ の電圧は、 Ｖ１＋（リファレンスレベル）−（信号レベル） …（３） になる。このとき、ビット線読み出し制御信号ＹＳＷ
ｎ をオンにすることによって、ノードＳ／Ｈｎ の電
位によって、トランジスタ１５ｎ のソースフォロアと
増幅器１８を介して、出力電圧Ｖｏｕｔ が発生する。
電圧ＶＤＤに充電されているフォトダイオードＰＤに対
して、一定時間露光後に、信号電圧読み出し制御信号Ｓ
ＨＳをハイレベルにして、トランジスタＴＮ２１をオン
にすることによって、フォトダイオードＰＤの出力電圧
を読み出して、容量ＣＯに印加する。クランプ電圧ＯＣ
Ｖは、最初電源電圧ＶＤＤレベルになっているが、電圧
読み出し制御信号ＳＨＳをオンにするのと同時に、クラ
ンプ制御信号ＯＣＩをオンにするとともに、クランプ電
圧ＯＣＶを一定電圧Ｖ１に引き下げることによって、ノ
ードＳ／ＨｎはＶ１にクランプされる。次に、クランプ
制御信号ＯＣＩをオフにして、クランプ電圧ＯＣＶを電
源電圧ＶＤＤレベルに戻し、引き続いてリセット制御信
号ＲＳＴｎ をオンにして、フォトダイオードＰＤを電
源電圧ＶＤＤに充電した後、リセット制御信号ＲＳＴｎ
をオフにし、未露光状態で、電圧読み出し制御信号ＳＨ
Ｓをオンにすることによって、フォトダイオードＰＤの
未露光時の出力電圧を読み出して、容量ＣＯに加える。
これによって、ノードＳ／Ｈｎ の電圧は、 Ｖ１＋（リファレンスレベル）−（信号レベル） …（３） になる。このとき、ビット線読み出し制御信号ＹＳＷ
ｎ をオンにすることによって、ノードＳ／Ｈｎ の電
位によって、トランジスタ１５ｎ のソースフォロアと
増幅器１８を介して、出力電圧Ｖｏｕｔ が発生する。
【００４４】出力電圧Ｖｏｕｔ は、フォトダイオード
ＰＤの一定時間露光後は、出力信号レベルであり、フォ
トダイオードＰＤの未露光状態では、リファレンスレベ
ルである。したがって、図示されない外部回路では、出
力信号レベルとリファレンスレベルとの差分の電圧によ
って、未露光状態の出力電圧すなわち雑音電圧が差し引
かれた信号電圧を得ることができる。
ＰＤの一定時間露光後は、出力信号レベルであり、フォ
トダイオードＰＤの未露光状態では、リファレンスレベ
ルである。したがって、図示されない外部回路では、出
力信号レベルとリファレンスレベルとの差分の電圧によ
って、未露光状態の出力電圧すなわち雑音電圧が差し引
かれた信号電圧を得ることができる。
【００４５】この際、ビット線読み出し制御信号ＹＳＷ
ｎ のオン直後に、正極性のワンショットパルスＰＲＤ
を発生して、電流制御回路１９を形成するＮチャネルト
ランジスタのゲートに与えることによって、電流制御回
路１９を経て接地に電流を流して、信号出力線ＬＯ の
電位を、一瞬、ロウレベルにする。前述のように、トラ
ンジスタ１５ｎ からなるソースフォロアの利得を高く
した場合には、信号出力線ＬＯ の電位が、ハイレベル
からロウレベルに変化するときの遷移時間が長くなる
が、この例では、ビット線読み出し切り替え制御ごと
に、信号出力線ＬＯ の電位をロウレベルにリセットし
てから、ソースフォロアを介して信号出力線ＬＯ に対
するデータ出力を行うので、信号出力線ＬＯ におけ
る、データ出力時の電位遷移時間が長くなることを防止
できる。
ｎ のオン直後に、正極性のワンショットパルスＰＲＤ
を発生して、電流制御回路１９を形成するＮチャネルト
ランジスタのゲートに与えることによって、電流制御回
路１９を経て接地に電流を流して、信号出力線ＬＯ の
電位を、一瞬、ロウレベルにする。前述のように、トラ
ンジスタ１５ｎ からなるソースフォロアの利得を高く
した場合には、信号出力線ＬＯ の電位が、ハイレベル
からロウレベルに変化するときの遷移時間が長くなる
が、この例では、ビット線読み出し切り替え制御ごと
に、信号出力線ＬＯ の電位をロウレベルにリセットし
てから、ソースフォロアを介して信号出力線ＬＯ に対
するデータ出力を行うので、信号出力線ＬＯ におけ
る、データ出力時の電位遷移時間が長くなることを防止
できる。
【００４６】図４においては、ビット線読み出し制御信
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＯ
の電位の変化が示されている。図中において、Ａ１ は
信号出力線ＬＯ の電位がロウレベルからハイレベルに
遷移するときのデータ出力期間、Ａ２ は信号出力線Ｌ
Ｏ の電位がハイレベルからロウレベルに遷移するとき
のデータ出力期間、Ｂはデータ保持期間をそれぞれ示し
ている。図示のように、ビット線読み出し制御信号の切
り替え時において、信号出力線ＬＯ の電位をロウレベ
ルにリセットするので、信号出力線ＬＯ の電位がハイ
レベルからロウレベルに遷移する場合のデータ出力期間
Ａ２ が、大幅に短縮されたことが示されている。また
これによって、データ保持期間Ｂが長くなったことも明
らかである。図示されない外部回路では、データ保持期
間Ｂに、信号電圧Ｖｏｕｔ のサンプリングを行う。し
たがって、この場合のサンプリングのタイミングの設定
が容易になる。
号ＹＳＷｎ ，ＹＳＷｎ＋１ ，ＹＳＷｎ＋２ ，ＹＳ
Ｗｎ＋３ のそれぞれの期間ごとの、信号出力線ＬＯ
の電位の変化が示されている。図中において、Ａ１ は
信号出力線ＬＯ の電位がロウレベルからハイレベルに
遷移するときのデータ出力期間、Ａ２ は信号出力線Ｌ
Ｏ の電位がハイレベルからロウレベルに遷移するとき
のデータ出力期間、Ｂはデータ保持期間をそれぞれ示し
ている。図示のように、ビット線読み出し制御信号の切
り替え時において、信号出力線ＬＯ の電位をロウレベ
ルにリセットするので、信号出力線ＬＯ の電位がハイ
レベルからロウレベルに遷移する場合のデータ出力期間
Ａ２ が、大幅に短縮されたことが示されている。また
これによって、データ保持期間Ｂが長くなったことも明
らかである。図示されない外部回路では、データ保持期
間Ｂに、信号電圧Ｖｏｕｔ のサンプリングを行う。し
たがって、この場合のサンプリングのタイミングの設定
が容易になる。
【００４７】このように、この例によれば、ピクセルの
光電変換出力電圧の読み出しにソースフォロアを用いた
ＣＭＯＳ型イメージセンサにおいて、ソースフォロアの
利得を高くするために、電流源の電流を小さくした場合
でも、ビット線読み出し切り替え時に、信号出力線Ｌ
Ｏ の電位をロウレベルにリセットするので、信号出力
線ＬＯ の電位の、ハイレベルからロウレベルへの遷移
時間を短くすることができる。したがって、信号電圧Ｖ
ｏｕｔ のデータ保持時間を長くすることができるの
で、信号電圧Ｖｏｕｔ のサンプリングを行う際のタイ
ミング設定が容易になる。
光電変換出力電圧の読み出しにソースフォロアを用いた
ＣＭＯＳ型イメージセンサにおいて、ソースフォロアの
利得を高くするために、電流源の電流を小さくした場合
でも、ビット線読み出し切り替え時に、信号出力線Ｌ
Ｏ の電位をロウレベルにリセットするので、信号出力
線ＬＯ の電位の、ハイレベルからロウレベルへの遷移
時間を短くすることができる。したがって、信号電圧Ｖ
ｏｕｔ のデータ保持時間を長くすることができるの
で、信号電圧Ｖｏｕｔ のサンプリングを行う際のタイ
ミング設定が容易になる。
【００４８】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があっても、この発明に含まれる。例えば、電流制
御手段として、電流源に並列に電流制御回路を設けるか
わりに、電流源自体の電流を一時的に増加させるように
構成してもよい。
してきたが、具体的な構成はこの実施例に限られたもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があっても、この発明に含まれる。例えば、電流制
御手段として、電流源に並列に電流制御回路を設けるか
わりに、電流源自体の電流を一時的に増加させるように
構成してもよい。
【００４９】
【発明の効果】以上、説明したように、この発明によれ
ば、ピクセルの光電変換出力電圧の読み出しにソースフ
ォロアを用いたＣＭＯＳ型イメージセンサにおいて、ソ
ースフォロアの利得を高くするために、電流源の電流を
小さくした場合でも、ビット線読み出し切り替え時に、
データ線の電位をハイレベル又はロウレベルにリセット
するので、データ線の電位の、ロウレベルからハイレベ
ルへの遷移時間、又はハイレベルからロウレベルへの遷
移時間を短くすることができる。したがって、測定すべ
き出力電圧のデータ保持時間を長くすることができるの
で、出力電圧のサンプリングを行う際のタイミング設定
が容易になる。
ば、ピクセルの光電変換出力電圧の読み出しにソースフ
ォロアを用いたＣＭＯＳ型イメージセンサにおいて、ソ
ースフォロアの利得を高くするために、電流源の電流を
小さくした場合でも、ビット線読み出し切り替え時に、
データ線の電位をハイレベル又はロウレベルにリセット
するので、データ線の電位の、ロウレベルからハイレベ
ルへの遷移時間、又はハイレベルからロウレベルへの遷
移時間を短くすることができる。したがって、測定すべ
き出力電圧のデータ保持時間を長くすることができるの
で、出力電圧のサンプリングを行う際のタイミング設定
が容易になる。
【図１】この発明の第１実施例であるＣＭＯＳ型イメー
ジセンサを示す回路構成図である。
ジセンサを示す回路構成図である。
【図２】同ＣＭＯＳ型イメージセンサの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図３】この発明の第２実施例であるＣＭＯＳ型イメー
ジセンサを示す回路構成図である。
ジセンサを示す回路構成図である。
【図４】同ＣＭＯＳ型イメージセンサの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図５】従来のＣＭＯＳ型イメージセンサの第１の例を
示す回路構成図である。
示す回路構成図である。
【図６】同ＣＭＯＳ型イメージセンサの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図７】従来のＣＭＯＳ型イメージセンサの第２の例を
示す回路構成図である。
示す回路構成図である。
【図８】同ＣＭＯＳ型イメージセンサの動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１ ピクセルアレイ １ｎ ，１ｎ＋１ ，１ｎ＋２ ，１ｎ＋３，…
ピクセル ２，１３ 雑音制御部 ２ｎ ，２ｎ＋１ ，２ｎ＋２ ，２ｎ＋３ ，…，１
３ｎ ，１３ｎ＋１ ，１３ｎ＋２ ，１３ｎ＋３ ，…
雑音制御回路 ３ｎ ，３ｎ＋１ ，３ｎ＋２ ，３ｎ＋３ ，…，４
ｎ ，４ｎ＋１ ，４ ｎ＋２ ，４ｎ＋３ ，…， ５
ｎ ，５ｎ＋１ ，５ｎ＋２ ，５ｎ＋３ ，…,６
ｎ ，６ｎ＋１ ，６ｎ＋２ ，６ｎ＋３ ，…，１４
ｎ ，１４ｎ＋１ ，１４ｎ＋２ ，１４ｎ＋３ ，…
Ｐチャネルトランジスタ １５ｎ ，１５ｎ＋１ ，１５ｎ＋２ ，１
５ｎ＋３ ，…，１６ｎ ，１６ ｎ＋１ ，１６
ｎ＋２ ，１６ｎ＋３ ，… Ｎチャネルトランジ
スタ ７，８，１７ 電流源 ９，１０，１８ 増幅器 １１，１２，１９ 電流制御回路（電流制御手段） ＰＤ フォトダイオード ＴＮ１ ，ＴＮ２ ，ＴＮ３ ，ＴＮ１１，ＴＮ１２，
ＴＮ２１ Ｎチャネルトランジスタ ＣＳ，ＣＲ，ＣＯ 容量
ピクセル ２，１３ 雑音制御部 ２ｎ ，２ｎ＋１ ，２ｎ＋２ ，２ｎ＋３ ，…，１
３ｎ ，１３ｎ＋１ ，１３ｎ＋２ ，１３ｎ＋３ ，…
雑音制御回路 ３ｎ ，３ｎ＋１ ，３ｎ＋２ ，３ｎ＋３ ，…，４
ｎ ，４ｎ＋１ ，４ ｎ＋２ ，４ｎ＋３ ，…， ５
ｎ ，５ｎ＋１ ，５ｎ＋２ ，５ｎ＋３ ，…,６
ｎ ，６ｎ＋１ ，６ｎ＋２ ，６ｎ＋３ ，…，１４
ｎ ，１４ｎ＋１ ，１４ｎ＋２ ，１４ｎ＋３ ，…
Ｐチャネルトランジスタ １５ｎ ，１５ｎ＋１ ，１５ｎ＋２ ，１
５ｎ＋３ ，…，１６ｎ ，１６ ｎ＋１ ，１６
ｎ＋２ ，１６ｎ＋３ ，… Ｎチャネルトランジ
スタ ７，８，１７ 電流源 ９，１０，１８ 増幅器 １１，１２，１９ 電流制御回路（電流制御手段） ＰＤ フォトダイオード ＴＮ１ ，ＴＮ２ ，ＴＮ３ ，ＴＮ１１，ＴＮ１２，
ＴＮ２１ Ｎチャネルトランジスタ ＣＳ，ＣＲ，ＣＯ 容量
Claims (7)
- 【請求項１】 ビット線ごとのデータ出力線に対応し
て、該データ出力線に接続されたピクセルの露光時の出
力電圧を保持する第１の容量と、該ピクセルの未露光時
の出力電圧を保持する第２の容量とを備え、ビット線読
み出し時、前記第１の容量の電圧と第２の容量の電圧と
をそれぞれ第１のソースフォロアと第２のソースフォロ
アを介して第１のデータ線と第２のデータ線とに読み出
すようにしたイメージセンサにおいて、 前記第１のソースフォロアトランジスタに電流を供給す
る第１の電流源と、第２のソースフォロアのトランジス
タに電流を供給する第２の電流源とに対して、それぞれ
並列に、第１の電流制御手段と第２の電流制御手段とを
設けて、ビット線切り替え時、少なくとも前記第１の容
量又は第２の容量の電圧が特定方向に遷移する場合に、
ビット線の読み出し開始時において、該第１のデータ線
と第２のデータ線の電位を前記特定方向に強制的にリセ
ットするように構成したことを特徴とするイメージセン
サ。 - 【請求項２】 前記第１の電流制御手段又は第２の電流
制御手段が、それぞれ前記第１の電流源又は第２の電流
源に並列に接続された、ビット線の読み出し開始時に前
記第１のデータ線又は第２のデータ線に供給する電流を
一時的に増加させる第１の電流制御回路又は第２の電流
制御回路からなることを特徴とする請求項１記載のイメ
ージセンサ。 - 【請求項３】 前記第１の電流制御回路又は第２の電流
制御回路が、それぞれ前記第１の電流源又は第２の電流
源に並列に接続された、ビット線の読み出し開始時にゲ
ートに与えられるワンショットパルスに応じて電流を流
す第１のトランジスタ又は第２のトランジスタからなる
ことを特徴とする請求項２記載のイメージセンサ。 - 【請求項４】 ビット線ごとのデータ出力線に対応し
て、該データ出力線の信号電圧読み出し時ゲートを介し
て該データ出力線に接続される結合容量を備え、ピクセ
ルごとに該結合容量の出力側のノードを所定電圧にクラ
ンプした状態で、前記ゲートをオンにして該データ出力
線に接続されたピクセルの露光時の出力電圧を前記結合
容量に印加し、次に前記ノードのクランプを解除した状
態で、再び前記ゲートをオンにして、前記ピクセルの未
露光時の出力電圧を前記結合容量に印加し、ビット線読
み出し時、前記ノードの電圧を、ソースフォロアを介し
てデータ線に読み出すようにしたイメージセンサにおい
て、 前記ソースフォロアのトランジスタに電流を供給する電
流源に対して並列に電流制御手段を設けて、少なくとも
前記ノードの電位が特定方向に遷移する場合に、ビット
線の読み出し開始時において、前記データ線の電位を前
記特定方向に強制的にリセットするように構成したこと
を特徴とするイメージセンサ。 - 【請求項５】 前記電流制御手段が、前記電流源に並列
に接続され、ビット線の読み出し開始時に前記データ線
に供給する電流を一時的に増加させる電流制御回路から
なることを特徴とする請求項４記載のイメージセンサ。 - 【請求項６】 前記電流制御回路が、前記電流源に並列
に接続された、ビット線の読み出し開始時にゲートに与
えられるワンショットパルスに応じて電流を流すトラン
ジスタからなることを特徴とする請求項５記載のイメー
ジセンサ。 - 【請求項７】 ビット線読み出し時、ピクセルの光電変
換電圧をソースフォロアを介してデータ線に読み出すよ
うにしたイメージセンサにおいて、 前記ソースフォロアのトランジスタに電流を供給する電
流源に並列に電流制御手段を設けて、少なくとも前記デ
ータ線に読み出される電位の変化によって前記ソースフ
ォロアのトランジスタが遮断状態になる場合に、ビット
線の読み出し開始時において、前記電流制御手段によっ
て、前記データ線を前記電流源による充電状態の電位に
リセットするように構成したことを特徴とするイメージ
センサ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316683A JP3011207B1 (ja) | 1998-11-06 | 1998-11-06 | イメージセンサ |
| KR1019990048649A KR100342092B1 (ko) | 1998-11-06 | 1999-11-04 | 이미지 센서 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10316683A JP3011207B1 (ja) | 1998-11-06 | 1998-11-06 | イメージセンサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3011207B1 true JP3011207B1 (ja) | 2000-02-21 |
| JP2000152084A JP2000152084A (ja) | 2000-05-30 |
Family
ID=18079753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10316683A Expired - Fee Related JP3011207B1 (ja) | 1998-11-06 | 1998-11-06 | イメージセンサ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3011207B1 (ja) |
| KR (1) | KR100342092B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734288B1 (ko) | 2005-11-17 | 2007-07-02 | 삼성전자주식회사 | Ｃｉｓ회로 및 ｃｉｓ회로의 초기전하 공급방법 |
| JP5484106B2 (ja) * | 2010-02-02 | 2014-05-07 | 株式会社フォトロン | アナログ高速増幅器及びそれを使用するイメージセンサ |
| KR101976228B1 (ko) * | 2011-09-22 | 2019-05-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 광 검출 장치 및 광 검출 장치의 구동 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3031606B2 (ja) * | 1995-08-02 | 2000-04-10 | キヤノン株式会社 | 固体撮像装置と画像撮像装置 |
| JP3408045B2 (ja) * | 1996-01-19 | 2003-05-19 | キヤノン株式会社 | 光電変換装置 |
| US5892540A (en) * | 1996-06-13 | 1999-04-06 | Rockwell International Corporation | Low noise amplifier for passive pixel CMOS imager |
| US5844431A (en) * | 1996-09-18 | 1998-12-01 | Exar Corporation | Low noise low power CMOS correlated double sampler |
-
1998
- 1998-11-06 JP JP10316683A patent/JP3011207B1/ja not_active Expired - Fee Related
-
1999
- 1999-11-04 KR KR1019990048649A patent/KR100342092B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000152084A (ja) | 2000-05-30 |
| KR20000035241A (ko) | 2000-06-26 |
| KR100342092B1 (ko) | 2002-06-27 |
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Legal Events
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