JP2548809B2 - 光電変換装置 - Google Patents
光電変換装置Info
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- JP2548809B2 JP2548809B2 JP1301818A JP30181889A JP2548809B2 JP 2548809 B2 JP2548809 B2 JP 2548809B2 JP 1301818 A JP1301818 A JP 1301818A JP 30181889 A JP30181889 A JP 30181889A JP 2548809 B2 JP2548809 B2 JP 2548809B2
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- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B7/00—Mountings, adjusting means, or light-tight connections, for optical elements
- G02B7/28—Systems for automatic generation of focusing signals
- G02B7/36—Systems for automatic generation of focusing signals using image sharpness techniques, e.g. image processing techniques for generating autofocus signals
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は光電変換装置に係り、特に光電変換された電
荷を蓄積可能な複数の光電変換素子を備えた光電変換装
置に関する。本発明は、例えばカメラのパッシブ方法の
焦点検出装置等に用いられる光電変換装置に好適に用い
られる。
荷を蓄積可能な複数の光電変換素子を備えた光電変換装
置に関する。本発明は、例えばカメラのパッシブ方法の
焦点検出装置等に用いられる光電変換装置に好適に用い
られる。
［従来の技術］ 従来、この種の装置としては、例えば本出願人による
特願昭63−47644号が既に提案されている。
特願昭63−47644号が既に提案されている。
第７図に、特願昭63−47644号に示される光電変換素
子アレイの等価回路図を示す。
子アレイの等価回路図を示す。
第７図において、1-1〜1-nは蓄積タイプのフォトトラ
ンジスタアレイ（セル）であり、コレクタには共通の電
源が接続され、制御電極領域（ベース）に光電変換され
た電荷を蓄積し、主電極領域（エミッタ）から読み出す
ことのできる構造を有するもので、その具体的内容は例
えば特開昭62−128678号、特開昭62−113468号、特願昭
61−168286号、特願昭61−219668号、特願昭61−219669
号等に詳細な記載がある。2-1〜2-nはフォトトランジス
タアレイ１を構成する各バイポーラトランジスタのベー
スをφresが与えられたときに電源VCに接続してリセッ
トするためのPMOSスイッチ、3-1〜3-nはバイポーラトラ
ンジスタの各エミッタに接続されて蓄積された信号をφ
ｔに同期して後段へ取り出すためのNMOSスイッチ、4-1
〜4-nはNMOSスイッチ3-1〜3-n各々に直列接続されて画
像信号を読出しライン７に送出するためのNMOSスイッチ
である。5-1〜5-nはNMOSスイッチ3-1〜3-nと4-1〜4-nの
各接続点と接地間に接続された各画素ごとの信号を読み
出すための蓄積容量、６はNMOSスイッチ4-1〜4-nを順番
にオンさせて画像信号を逐次読み出す為のシフトレジス
タである。８はNMOSスイッチ4-1〜4-nの出力端子が共通
接続された読出しライン７を信号φhrsの与えられたと
きに接地して初期化するためのNMOSスイッチ、９は読出
しライン７に出力された画像信号を増幅する出力アン
プ、10-1〜10-nはφvrsが与えられたときにフォトトラ
ンジスタアレイ1-1〜1-nの各エミッタを接地する為のNM
OSスイッチである。107は最大最小値検出回路であり、
最小値検出回路11-1〜11-n、最大値検出回路12-1〜1
2-n、出力アンプ13、14より構成されている。
ンジスタアレイ（セル）であり、コレクタには共通の電
源が接続され、制御電極領域（ベース）に光電変換され
た電荷を蓄積し、主電極領域（エミッタ）から読み出す
ことのできる構造を有するもので、その具体的内容は例
えば特開昭62−128678号、特開昭62−113468号、特願昭
61−168286号、特願昭61−219668号、特願昭61−219669
号等に詳細な記載がある。2-1〜2-nはフォトトランジス
タアレイ１を構成する各バイポーラトランジスタのベー
スをφresが与えられたときに電源VCに接続してリセッ
トするためのPMOSスイッチ、3-1〜3-nはバイポーラトラ
ンジスタの各エミッタに接続されて蓄積された信号をφ
ｔに同期して後段へ取り出すためのNMOSスイッチ、4-1
〜4-nはNMOSスイッチ3-1〜3-n各々に直列接続されて画
像信号を読出しライン７に送出するためのNMOSスイッチ
である。5-1〜5-nはNMOSスイッチ3-1〜3-nと4-1〜4-nの
各接続点と接地間に接続された各画素ごとの信号を読み
出すための蓄積容量、６はNMOSスイッチ4-1〜4-nを順番
にオンさせて画像信号を逐次読み出す為のシフトレジス
タである。８はNMOSスイッチ4-1〜4-nの出力端子が共通
接続された読出しライン７を信号φhrsの与えられたと
きに接地して初期化するためのNMOSスイッチ、９は読出
しライン７に出力された画像信号を増幅する出力アン
プ、10-1〜10-nはφvrsが与えられたときにフォトトラ
ンジスタアレイ1-1〜1-nの各エミッタを接地する為のNM
OSスイッチである。107は最大最小値検出回路であり、
最小値検出回路11-1〜11-n、最大値検出回路12-1〜1
2-n、出力アンプ13、14より構成されている。
第８図に最小値検出回路の一単位の構成を示す。
第８図に示すように、ひとつの最小値検出回路は、１
個の差動増幅器30と１個のPNP型トランジスタ31とによ
り構成される。差動増幅器30は、定電流回路411、PMOS
トランジスタ407,408、NMOSトランジスタ409,410からな
る。PNP型トランジスタ31のエミッタラインは差動増幅
器30の反転入力（In2）に帰還され、非反転入力（In1）
には、フォトトランジスタアレイ1-1〜1-nの各画素列の
各エミッタが入力されている。差動増幅器30の非反転入
力が（In1）のレベルが反転入力（In2）のレベルより高
い場合、PNP型トランジスタ31のベース電位をほぼ電源
電圧レベルまで変位させ、PNP型トランジスタ31をオフ
させる。したがって第７図に示した出力アンプ13の入力
には電圧を生じさせない。PNP型トランジスタ31に出力
電圧を生じさせるのは、差動増幅器30の非反転入力（I
n1）に最も低い電圧が与えられた場合であり、最小値検
出となる。
個の差動増幅器30と１個のPNP型トランジスタ31とによ
り構成される。差動増幅器30は、定電流回路411、PMOS
トランジスタ407,408、NMOSトランジスタ409,410からな
る。PNP型トランジスタ31のエミッタラインは差動増幅
器30の反転入力（In2）に帰還され、非反転入力（In1）
には、フォトトランジスタアレイ1-1〜1-nの各画素列の
各エミッタが入力されている。差動増幅器30の非反転入
力が（In1）のレベルが反転入力（In2）のレベルより高
い場合、PNP型トランジスタ31のベース電位をほぼ電源
電圧レベルまで変位させ、PNP型トランジスタ31をオフ
させる。したがって第７図に示した出力アンプ13の入力
には電圧を生じさせない。PNP型トランジスタ31に出力
電圧を生じさせるのは、差動増幅器30の非反転入力（I
n1）に最も低い電圧が与えられた場合であり、最小値検
出となる。
第９図に最大値検出回路の一単位の構成を示す。
第９図に示すように、ひとつの最大値検出回路は、１
個の差動増幅器32と１個のNPN型トランジスタ33とによ
り構成される。差動増幅器32は、定電流回路401、PMOS
トランジスタ402,403、NMOSトランジスタ404,405からな
る。NPN型トランジスタ33のエミッタラインは、差動増
幅器32の反転入力（In2）に帰還され出力ラインとなっ
ている。非反転入力（In1）には、各画素列の各エミッ
タが接続されている。差動増幅器32の非反転入力
（In1）が反転入力（In2）より低い場合、NPN型トラン
ジスタ33のベース電位は、ほぼ負電源の電圧レベルまで
下げられ、NPN型トランジスタ33はオフ状態となる。こ
のNPN型トランジスタ33に出力電圧を生じさせるのは、
差動増幅器32の非反転入力（In1）に最も高い電圧が与
えられた場合であり、最大値検出となる。なお、Ｒは最
小値検出回路、最大値検出回路において、ともに負荷抵
抗を示す。
個の差動増幅器32と１個のNPN型トランジスタ33とによ
り構成される。差動増幅器32は、定電流回路401、PMOS
トランジスタ402,403、NMOSトランジスタ404,405からな
る。NPN型トランジスタ33のエミッタラインは、差動増
幅器32の反転入力（In2）に帰還され出力ラインとなっ
ている。非反転入力（In1）には、各画素列の各エミッ
タが接続されている。差動増幅器32の非反転入力
（In1）が反転入力（In2）より低い場合、NPN型トラン
ジスタ33のベース電位は、ほぼ負電源の電圧レベルまで
下げられ、NPN型トランジスタ33はオフ状態となる。こ
のNPN型トランジスタ33に出力電圧を生じさせるのは、
差動増幅器32の非反転入力（In1）に最も高い電圧が与
えられた場合であり、最大値検出となる。なお、Ｒは最
小値検出回路、最大値検出回路において、ともに負荷抵
抗を示す。
第10図は第７図の光電変換素子アレイの動作を説明す
るタイミングチャートである。
るタイミングチャートである。
まず、リセットが行なわれる。時間t1〜t2期間におい
てφresをローレベルにし、PMOSスイッチ2-1〜2-nをオ
ンすることにより、フォトトランジスタアレイ（以下、
画素列という）1-1〜1-nのベースがVCの電位に固定され
る。
てφresをローレベルにし、PMOSスイッチ2-1〜2-nをオ
ンすることにより、フォトトランジスタアレイ（以下、
画素列という）1-1〜1-nのベースがVCの電位に固定され
る。
次に、時間t3〜t4期間においてφvrs及びφｔをハイ
レベル（ON）にすることにより、NMOSスイッチ10-1〜10
-n及び3-1〜3-nが導通し、蓄積容量5-1〜5-nが接地さ
れ、残留電荷がリセットされる。この画素列1-1〜1-nの
ベース及びエミッタの各々に対するリセットが終了する
と、次に蓄積動作に入る。
レベル（ON）にすることにより、NMOSスイッチ10-1〜10
-n及び3-1〜3-nが導通し、蓄積容量5-1〜5-nが接地さ
れ、残留電荷がリセットされる。この画素列1-1〜1-nの
ベース及びエミッタの各々に対するリセットが終了する
と、次に蓄積動作に入る。
蓄積動作に入ると、光電変換された電荷は画素列1-1
〜1-nのベース領域に蓄積される。このとき、画素列の
ベース及びエミッタはフローティング（容量負荷状態）
になっており、エミッタにはベース電位を反映した電圧
が生じる。
〜1-nのベース領域に蓄積される。このとき、画素列の
ベース及びエミッタはフローティング（容量負荷状態）
になっており、エミッタにはベース電位を反映した電圧
が生じる。
信号の逐次読み出しに際しては、NMOSスイッチ4-1〜4
-nをシフトレジスタ６によって順次ONにし、蓄積容量5
-1〜5-nに蓄積された信号電荷を読出しライン７へ読み
出す。シフトレジスタ６はφCKが入力されるごとにNMOS
スイッチ4-1〜4-nを順次選択する。このNMOSスイッチ4
-1〜4-nを選択する直前にφhrsによりNMOSスイッチ８を
ON状態とし、読出しライン７に残留している電荷をリセ
ットする。
-nをシフトレジスタ６によって順次ONにし、蓄積容量5
-1〜5-nに蓄積された信号電荷を読出しライン７へ読み
出す。シフトレジスタ６はφCKが入力されるごとにNMOS
スイッチ4-1〜4-nを順次選択する。このNMOSスイッチ4
-1〜4-nを選択する直前にφhrsによりNMOSスイッチ８を
ON状態とし、読出しライン７に残留している電荷をリセ
ットする。
特願昭63−47644号には、上記のような最大最小値検
出回路を備えた光電変換素子アレイを用いて第11図や第
12図のような光電変換装置を構成することにより、被写
体のパターンと明部と暗部の差が一定になるように蓄積
時間を制御し、パターンの特徴部分のみをA/D変換する
方法が提案されている。
出回路を備えた光電変換素子アレイを用いて第11図や第
12図のような光電変換装置を構成することにより、被写
体のパターンと明部と暗部の差が一定になるように蓄積
時間を制御し、パターンの特徴部分のみをA/D変換する
方法が提案されている。
これらの装置においては、適正レベルまで蓄積が行な
われるか否かの判定を光電変換素子アレイの蓄積レベル
の最大値と最小値との差分が基準レベルVrefに達したか
どうかにより行なっている。102はVmaxとVminとの差分
をとるための差動増幅器であり、103は差動増幅器102の
出力と所定の基準レベルVrefとを比較し、適正な蓄積レ
ベルに達したことを判定するコンパレータであつて、コ
ンパレータ103の信号φcompが反転することにより、マ
イクロコンピューター104は蓄積が基準レベルまで行な
われたことを検知し、蓄積を終了するためのパルスφｔ
を光電変換素子アレイ101に送出する。同時に記憶回路1
05に対して信号SHを送出し蓄積終了時のVminレベルを記
憶する。次に読出しパルスにφck及びφhrsが送付さ
れ、光電変換素子より画像（Video）信号が読み出されA
/D変換される。
われるか否かの判定を光電変換素子アレイの蓄積レベル
の最大値と最小値との差分が基準レベルVrefに達したか
どうかにより行なっている。102はVmaxとVminとの差分
をとるための差動増幅器であり、103は差動増幅器102の
出力と所定の基準レベルVrefとを比較し、適正な蓄積レ
ベルに達したことを判定するコンパレータであつて、コ
ンパレータ103の信号φcompが反転することにより、マ
イクロコンピューター104は蓄積が基準レベルまで行な
われたことを検知し、蓄積を終了するためのパルスφｔ
を光電変換素子アレイ101に送出する。同時に記憶回路1
05に対して信号SHを送出し蓄積終了時のVminレベルを記
憶する。次に読出しパルスにφck及びφhrsが送付さ
れ、光電変換素子より画像（Video）信号が読み出されA
/D変換される。
この際、第11図の例では、A/D変換レンジを画像信号
の範囲に合わせてレベルシフトしており、また第12図の
例では画素信号をA/D変換レンジにあわせてレベルシフ
トしており、いずれもA/D変換が画像信号の最大値と最
小値の間で行なわれるようにしている。
の範囲に合わせてレベルシフトしており、また第12図の
例では画素信号をA/D変換レンジにあわせてレベルシフ
トしており、いずれもA/D変換が画像信号の最大値と最
小値の間で行なわれるようにしている。
このようにして得られたデジタル化された画素信号を
もとに、特開昭58−142306号、特開昭59−107313号、特
開昭60−101513号、あるいは特願昭61−160824号に開示
されている演算を行なうことにより合焦判定を行なうこ
とができる。
もとに、特開昭58−142306号、特開昭59−107313号、特
開昭60−101513号、あるいは特願昭61−160824号に開示
されている演算を行なうことにより合焦判定を行なうこ
とができる。
［発明が解決しようとする課題］ しかしながら、上記従来の光電変換装置では画像信号
と光電変換素子アレイの蓄積信号の最大値及び最小値が
異なる読み出し回路を経て出力されるため読み出しゲイ
ンの違いやアンプ９、13、14のミスマッチ等が原因とな
り、画素信号の実際の最大値や最小値とVmaxやVminの値
がずれてしまう場合があり、また第11図や第12図の例の
ようにVmaxとVminとの差に基づいて蓄積電荷の制御を行
なう場合、画像信号の一部がA/D変換レンジを越えてし
まう場合があった。
と光電変換素子アレイの蓄積信号の最大値及び最小値が
異なる読み出し回路を経て出力されるため読み出しゲイ
ンの違いやアンプ９、13、14のミスマッチ等が原因とな
り、画素信号の実際の最大値や最小値とVmaxやVminの値
がずれてしまう場合があり、また第11図や第12図の例の
ようにVmaxとVminとの差に基づいて蓄積電荷の制御を行
なう場合、画像信号の一部がA/D変換レンジを越えてし
まう場合があった。
なお、読み出しゲインの違いは次のようにして生じ
る。例えば、第７図において蓄積容量5-1の容量をCT1、
読み出しライン７の寄生容量をCHとすると、フォトトラ
ンジスタ1-1のエミッタ電位VE1を読出しライン７に読み
出した場合、出力は となり、ゲインが１とはならない。
る。例えば、第７図において蓄積容量5-1の容量をCT1、
読み出しライン７の寄生容量をCHとすると、フォトトラ
ンジスタ1-1のエミッタ電位VE1を読出しライン７に読み
出した場合、出力は となり、ゲインが１とはならない。
これに対して、VminやVmax出力は、ゲイン１で読み出
されるため、ずれが生じてしまう。
されるため、ずれが生じてしまう。
［課題を解決するための手段］ 本発明の光電変換装置は、光電変換された電荷を蓄積
可能な複数の光電変換素子を備えた光電変換装置におい
て、 最も強い光の入射している光電変換素子の蓄積信号を
検出する最大値検出手段、最も弱い光の入射している光
電変換素子の蓄積信号を検出する最小値検出手段の少な
くとも一つの検出手段を備え、 前記最大値検出手段又は／及び前記最小値検出手段か
ら得られる信号を、前記複数の光電変換素子の蓄積信号
と同じ読み出し系を介して読み出す手段を有することを
特徴とする。
可能な複数の光電変換素子を備えた光電変換装置におい
て、 最も強い光の入射している光電変換素子の蓄積信号を
検出する最大値検出手段、最も弱い光の入射している光
電変換素子の蓄積信号を検出する最小値検出手段の少な
くとも一つの検出手段を備え、 前記最大値検出手段又は／及び前記最小値検出手段か
ら得られる信号を、前記複数の光電変換素子の蓄積信号
と同じ読み出し系を介して読み出す手段を有することを
特徴とする。
また、本発明の光電変換装置は、光電変換された電荷
を蓄積可能な複数の光電変換素子を備えた光電変換装置
において、 最も強い光の入射している光電変換素子の蓄積信号を
検出する最大値検出手段、最も弱い光の入射している光
電変換素子の蓄積信号を検出する最小値検出手段の少な
くとも一つの検出手段と、前記最大値検出手段又は／及
び前記最小値検出手段から得られる信号をもとに演算を
行なう演算手段とを備え、 前記演算手段により得られた信号を、前記複数の光電
変換素子の蓄積信号と同じ読み出し系を介して読み出す
手段を有することを特徴とする。
を蓄積可能な複数の光電変換素子を備えた光電変換装置
において、 最も強い光の入射している光電変換素子の蓄積信号を
検出する最大値検出手段、最も弱い光の入射している光
電変換素子の蓄積信号を検出する最小値検出手段の少な
くとも一つの検出手段と、前記最大値検出手段又は／及
び前記最小値検出手段から得られる信号をもとに演算を
行なう演算手段とを備え、 前記演算手段により得られた信号を、前記複数の光電
変換素子の蓄積信号と同じ読み出し系を介して読み出す
手段を有することを特徴とする。
［作用］ 本発明は、最大値検出手段又は／及び前記最小値検出
手段から得られる信号を、複数の光電変換素子の蓄積信
号と同じ読み出し系を介して読み出す手段を設けること
により、最大値検出信号又は／及び最小値検出信号が読
み出される読み出し系と複数の光電変換素子の蓄積信号
が読み出される読み出し系とを同一なものとし、最大値
検出信号又は／及び最小値検出信号と蓄積信号との間の
ずれを無くし、複数の光電変換素子に蓄積された電荷を
正確に反映した信号を得られるようにしたものである。
手段から得られる信号を、複数の光電変換素子の蓄積信
号と同じ読み出し系を介して読み出す手段を設けること
により、最大値検出信号又は／及び最小値検出信号が読
み出される読み出し系と複数の光電変換素子の蓄積信号
が読み出される読み出し系とを同一なものとし、最大値
検出信号又は／及び最小値検出信号と蓄積信号との間の
ずれを無くし、複数の光電変換素子に蓄積された電荷を
正確に反映した信号を得られるようにしたものである。
また本発明は、最大値検出手段又は／及び前記最小値
検出手段から得られる信号をもとに演算を行なう手段を
設け、この演算により得られた信号を、複数の光電変換
素子の蓄積信号と同じ読み出し系を介して読み出す手段
を設けることにより、演算により得られた信号が読み出
される読み出し系と複数の光電変換素子の蓄積信号が読
み出される読み出し系とを同一なものとし、演算により
得られた信号と蓄積信号との間のずれを無くし、複数の
光電変換素子に蓄積された電荷を正確に反映した信号を
得られるようにしたものである。
検出手段から得られる信号をもとに演算を行なう手段を
設け、この演算により得られた信号を、複数の光電変換
素子の蓄積信号と同じ読み出し系を介して読み出す手段
を設けることにより、演算により得られた信号が読み出
される読み出し系と複数の光電変換素子の蓄積信号が読
み出される読み出し系とを同一なものとし、演算により
得られた信号と蓄積信号との間のずれを無くし、複数の
光電変換素子に蓄積された電荷を正確に反映した信号を
得られるようにしたものである。
［実施例］ 以下、本発明の実施例について図面を用いて詳細に説
明する。
明する。
第１図は本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第１実施例の構成を示す回路図であ
る。なお、第７図に示した構成部材と同一構成部材につ
いては同一符号を付して説明を省略する。
変換素子アレイの第１実施例の構成を示す回路図であ
る。なお、第７図に示した構成部材と同一構成部材につ
いては同一符号を付して説明を省略する。
同図に示すように、本発明にかかわる光電変換素子ア
レイは、第７図に示した従来の光電変換素子アレイに加
えて以下に示す構成部材が設けられる。17,18はそれぞ
れ最大値検出回路12-1〜12-n,最大値検出回路11-1〜11
-nの出力に接続されφｔに同期して最大値と最小値を後
段に取り出すためのNMOSスイッチであり、19,20はNMOS
スイッチ17,18にそれぞれ直列接続された最大値、最小
値を出力ライン７に送出するためのNMOSスイッチ、15,1
6はNMOSスイッチ17,18及びNMOSスイッチ19,20の各接続
点と接地との間に接続された最大値、最小値の信号を読
み出すための蓄積容量である。
レイは、第７図に示した従来の光電変換素子アレイに加
えて以下に示す構成部材が設けられる。17,18はそれぞ
れ最大値検出回路12-1〜12-n,最大値検出回路11-1〜11
-nの出力に接続されφｔに同期して最大値と最小値を後
段に取り出すためのNMOSスイッチであり、19,20はNMOS
スイッチ17,18にそれぞれ直列接続された最大値、最小
値を出力ライン７に送出するためのNMOSスイッチ、15,1
6はNMOSスイッチ17,18及びNMOSスイッチ19,20の各接続
点と接地との間に接続された最大値、最小値の信号を読
み出すための蓄積容量である。
第２図は上記光電変換素子アレイの動作を説明するタ
イミングチャートである。
イミングチャートである。
なお、蓄積開始までの動作は第７図〜第10図を用いて
説明した従来の光電変換素子アレイと同様の動作をする
ため説明を省略するものとする。
説明した従来の光電変換素子アレイと同様の動作をする
ため説明を省略するものとする。
蓄積動作に入ると光電変換された電荷は、画素列1-1
〜1-nの制御電極領域（ベース領域）に蓄積される。こ
のとき画素列1-1〜1-nのベース及びエミッタはフローテ
ィング（容量負荷状態）になっており、エミッタにはベ
ース電位を反映した電圧が生じる。またVmaxには画素列
1-1〜1-nの最大出力に対応した出力が現われ、Vminには
画素列1-1〜1-nの最小出力に対応した出力が現われる。
〜1-nの制御電極領域（ベース領域）に蓄積される。こ
のとき画素列1-1〜1-nのベース及びエミッタはフローテ
ィング（容量負荷状態）になっており、エミッタにはベ
ース電位を反映した電圧が生じる。またVmaxには画素列
1-1〜1-nの最大出力に対応した出力が現われ、Vminには
画素列1-1〜1-nの最小出力に対応した出力が現われる。
蓄積の終了時には、転送パルスφｔによりその時点で
の最大出力レベル，最小出力レベル，各画素の出力レベ
ルがそれぞれ蓄積容量15,16,5-1〜5-nに蓄積される。読
み出しに際しては、NMOSスイッチ19,20,4-1〜4-nをシフ
トレジスタ６によって順次ON状態とし、蓄積容量15,16,
5-1〜5-nに蓄積された信号を読み出しライン７へ読み出
す。シフトレジスタ６は、φCKが入力されるたびにNMOS
スイッチ19,20,4-1〜4-nを順次選択する。このNMOSスイ
ッチ19,20,4-1〜4-nを選択する直前にφhrsによりNMOS
スイッチ８をON状態とし読み出しライン７に残留してい
る電荷をリセットする。
の最大出力レベル，最小出力レベル，各画素の出力レベ
ルがそれぞれ蓄積容量15,16,5-1〜5-nに蓄積される。読
み出しに際しては、NMOSスイッチ19,20,4-1〜4-nをシフ
トレジスタ６によって順次ON状態とし、蓄積容量15,16,
5-1〜5-nに蓄積された信号を読み出しライン７へ読み出
す。シフトレジスタ６は、φCKが入力されるたびにNMOS
スイッチ19,20,4-1〜4-nを順次選択する。このNMOSスイ
ッチ19,20,4-1〜4-nを選択する直前にφhrsによりNMOS
スイッチ８をON状態とし読み出しライン７に残留してい
る電荷をリセットする。
以上から明らかなように、本実施例においては、蓄積
終了時における光電変換素子アレイの最大出力と最小出
力の信号を各画素と同じ読み出し回路を通して同一の読
み出しラインに読み出すことができるため、読み出しゲ
インの差が無く、アンプのミスマッチによる影響もうけ
ず、光電変換素子アレイの最大出力と最小出力とをより
正確に得ることができる。
終了時における光電変換素子アレイの最大出力と最小出
力の信号を各画素と同じ読み出し回路を通して同一の読
み出しラインに読み出すことができるため、読み出しゲ
インの差が無く、アンプのミスマッチによる影響もうけ
ず、光電変換素子アレイの最大出力と最小出力とをより
正確に得ることができる。
第３図及び第４図は、本実施例を用いた具体的な光電
変換装置のブロック図である。
変換装置のブロック図である。
第３図、第４図において、101は第１図に示した光電
変換素子アレイ、102はVmaxとVminとの差分をとるため
の差動増幅器、103は差動増幅器102の出力と所定の基準
レベルVrefとを比較し、適正な蓄積レベルに達したこと
を判定するコンパレータ、109と111はVideoラインより
出力される最小値と最大値の信号をそれぞれ記憶する記
憶回路、110は記憶回路109の出力とVideoラインより出
力される光電変換素子アレイの出力信号の差をとる差動
増幅器、112は記録回路111と記録回路109との出力の差
をとる差動増幅器、104はマイクロコンピューターであ
る。マイクロコンピューターは、CPUコア104a、ROM104
b,RAM104c、A/D変換器104dから構成される。
変換素子アレイ、102はVmaxとVminとの差分をとるため
の差動増幅器、103は差動増幅器102の出力と所定の基準
レベルVrefとを比較し、適正な蓄積レベルに達したこと
を判定するコンパレータ、109と111はVideoラインより
出力される最小値と最大値の信号をそれぞれ記憶する記
憶回路、110は記憶回路109の出力とVideoラインより出
力される光電変換素子アレイの出力信号の差をとる差動
増幅器、112は記録回路111と記録回路109との出力の差
をとる差動増幅器、104はマイクロコンピューターであ
る。マイクロコンピューターは、CPUコア104a、ROM104
b,RAM104c、A/D変換器104dから構成される。
第３図に示した光電変換装置においては、まず、マイ
クロコンピューター104がリセット信号φres,φvrsを出
力し蓄積を開始する。次にコンパレータ103の反転信号
φcompをうけφｔが出力され蓄積を中止する。さらにφ
hrs及びφckが出力され読み出しが行なわれる。このと
き最小値の出力のタイミングで記憶回路109にマイクロ
コンピューター104からサンプリング信号SHが送られ最
小値が記憶される。引き続き出力される光電変換素子ア
レイの出力は差動増幅器110により最小値との差をとっ
た形でA/D変換される。このときA/D変換の参照電位Vr1
は接地電位、VrhはVrefと設定されているのでA/D変換は
光電変換素子アレイの出力のほぼ最大値と最小値の間で
行なわれるが、このとき光電変換素子アレイの出力の基
準となる最小値が第11図に示した従来の光電変換装置に
比較し正確に読出されているため、A/D変換が正確に被
写体のコントラスト部分について行なわれる。
クロコンピューター104がリセット信号φres,φvrsを出
力し蓄積を開始する。次にコンパレータ103の反転信号
φcompをうけφｔが出力され蓄積を中止する。さらにφ
hrs及びφckが出力され読み出しが行なわれる。このと
き最小値の出力のタイミングで記憶回路109にマイクロ
コンピューター104からサンプリング信号SHが送られ最
小値が記憶される。引き続き出力される光電変換素子ア
レイの出力は差動増幅器110により最小値との差をとっ
た形でA/D変換される。このときA/D変換の参照電位Vr1
は接地電位、VrhはVrefと設定されているのでA/D変換は
光電変換素子アレイの出力のほぼ最大値と最小値の間で
行なわれるが、このとき光電変換素子アレイの出力の基
準となる最小値が第11図に示した従来の光電変換装置に
比較し正確に読出されているため、A/D変換が正確に被
写体のコントラスト部分について行なわれる。
第４図に示した光電変換装置においては、マイクロコ
ンピューター104は最大値と最小値がVideoラインより出
力されるタイミングにサンプリング信号SH1,SH2をそれ
ぞれ出力し光電変換素子アレイの最大値と最小値をそれ
ぞれ記憶回路111、109に記憶する。引き続き出力される
光電変換素子アレイの出力は差動増幅器110により最小
値との差をとった形でA/D変換器に入力される。このと
きA/D変換の参照電位Vr1は接地電位であるがVrhは差動
増幅器112により得られる最大値と最小値の差としてい
る。VminやVmaxの値は前述のように実際の光電変換素子
アレイの最大値と最小値を必ずしも正確に反映していな
いため、Vmax−VminがVrefレベルに達したところで蓄積
を終了しても、実際の信号の幅がVrefであるとは限らな
い。したがって第４図の光電変換装置の例のごとく実際
の信号の幅をA/D変換レンジとすることにより、A/D変換
レンジを越えることなく有効にA/D変換レンジを使ってA
/D変換が行なえる。
ンピューター104は最大値と最小値がVideoラインより出
力されるタイミングにサンプリング信号SH1,SH2をそれ
ぞれ出力し光電変換素子アレイの最大値と最小値をそれ
ぞれ記憶回路111、109に記憶する。引き続き出力される
光電変換素子アレイの出力は差動増幅器110により最小
値との差をとった形でA/D変換器に入力される。このと
きA/D変換の参照電位Vr1は接地電位であるがVrhは差動
増幅器112により得られる最大値と最小値の差としてい
る。VminやVmaxの値は前述のように実際の光電変換素子
アレイの最大値と最小値を必ずしも正確に反映していな
いため、Vmax−VminがVrefレベルに達したところで蓄積
を終了しても、実際の信号の幅がVrefであるとは限らな
い。したがって第４図の光電変換装置の例のごとく実際
の信号の幅をA/D変換レンジとすることにより、A/D変換
レンジを越えることなく有効にA/D変換レンジを使ってA
/D変換が行なえる。
第５図は本発明の光電変換装置の特徴部分となる光電
変換素子アレイの第２実施例の構成を示す回路図であ
る。なお、第１図に示した構成部材と同一構成部材につ
いては同一符号を付して説明を省略する。
変換素子アレイの第２実施例の構成を示す回路図であ
る。なお、第１図に示した構成部材と同一構成部材につ
いては同一符号を付して説明を省略する。
本実施例の特徴とするところは、光電変換素子アレイ
の出力の最大値や最小値だけでなく差動増幅器26を使
い、これらの差分をとって光電変換素子アレイと同じ読
み出しラインから読み出すようにしたところにある。動
作は第１実施例とほぼ同等であるが光電変換素子アレイ
の出力の最大値のかわりに最大値と最小値の差分がφｔ
により蓄積容量21に蓄積され、シフトレジスタ６により
NMOSスイッチ23を通して読み出しライン７に読み出され
る点が異なる。
の出力の最大値や最小値だけでなく差動増幅器26を使
い、これらの差分をとって光電変換素子アレイと同じ読
み出しラインから読み出すようにしたところにある。動
作は第１実施例とほぼ同等であるが光電変換素子アレイ
の出力の最大値のかわりに最大値と最小値の差分がφｔ
により蓄積容量21に蓄積され、シフトレジスタ６により
NMOSスイッチ23を通して読み出しライン７に読み出され
る点が異なる。
この場合第６図の光電変換装置に示すような構成をと
ることにより、第４図の光電変換装置に示した例と同等
の効果を得られる。即ちVideoラインから読み出される
最大値と最小値の差及び最小値が出力されるタイミング
でマイクロコンピューターがサンプリングパルスSH1とS
H2をそれぞれ出力し各信号を記憶回路113と記憶回路109
とに記憶する。記憶回路113の出力はA/D変換の際と高電
位側の参照電位となり、引き続き出力される光電変換素
子アレイの出力は差動増幅器110により記憶回路109出力
との差をとった形でA/D変換される。
ることにより、第４図の光電変換装置に示した例と同等
の効果を得られる。即ちVideoラインから読み出される
最大値と最小値の差及び最小値が出力されるタイミング
でマイクロコンピューターがサンプリングパルスSH1とS
H2をそれぞれ出力し各信号を記憶回路113と記憶回路109
とに記憶する。記憶回路113の出力はA/D変換の際と高電
位側の参照電位となり、引き続き出力される光電変換素
子アレイの出力は差動増幅器110により記憶回路109出力
との差をとった形でA/D変換される。
なおここでは、光電変換素子アレイの蓄積信号の最大
値と最小値の差分を読み出す例をあげたが、後段で行な
う処理の必要に応じて最大値や最小値と光電変換素子ア
レイ中の特定のビット（例えば遮光ビット）との差をと
って同じ読み出し系を用いて読み出しても良い。また、
後段での処理の必要に応じて差分に限らず加算や定数倍
するなどの演算を行なった結果を同じ読み出し系を用い
て読み出しても良い。
値と最小値の差分を読み出す例をあげたが、後段で行な
う処理の必要に応じて最大値や最小値と光電変換素子ア
レイ中の特定のビット（例えば遮光ビット）との差をと
って同じ読み出し系を用いて読み出しても良い。また、
後段での処理の必要に応じて差分に限らず加算や定数倍
するなどの演算を行なった結果を同じ読み出し系を用い
て読み出しても良い。
［発明の効果］ 以上説明したように、本発明の光電変換装置によれ
ば、最大値検出手段又は／及び最小値検出手段から得ら
れる信号と光電変換素子の蓄積信号との間のずれを無く
し、複数の光電変換素子に蓄積された電荷を正確に反映
した信号を得ることができる。
ば、最大値検出手段又は／及び最小値検出手段から得ら
れる信号と光電変換素子の蓄積信号との間のずれを無く
し、複数の光電変換素子に蓄積された電荷を正確に反映
した信号を得ることができる。
また、本発明の光電変換装置によれば、最大値検出手
段又は／及び最小値検出手段から得られる信号をもとに
演算され得られた信号と光電変換素子の蓄積信号との間
のずれを無くし、複数の光電変換素子に蓄積された電荷
を正確に反映した信号を得ることができる。
段又は／及び最小値検出手段から得られる信号をもとに
演算され得られた信号と光電変換素子の蓄積信号との間
のずれを無くし、複数の光電変換素子に蓄積された電荷
を正確に反映した信号を得ることができる。
第１図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第１実施例の構成を示す回路図である。 第２図は上記第１実施例の光電変換素子アレイの動作を
説明するタイミングチャートである。 第３図及び第４図は、上記第１実施例の光電変換素子ア
レイを用いた具体的な光電変換装置のブロック図であ
る。 第５図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第２実施例の構成を示す回路図である。 第６図は第２実施例の光電変換素子アレイを用いた具体
的な光電変換装置のブロック図である。 第７図は、特願昭63−47644号に示される光電変換素子
アレイの等価回路図である。 第８図は最小値検出回路の一単位の構成を示す回路図で
ある。 第９図は最大値検出回路の一単位の構成を示す回路図で
ある。 第10図は第７図に示した光電変換素子アレイの動作を説
明するタイミングチャートである。 第11図及び第12図は従来の光電変換素子アレイを用いた
具体的な光電変換装置のブロック図である。 1-1〜1-n:フォトトランジスタアレイ、 2-1〜2-n:PMOSスイッチ、 3-1〜3-n,4-1〜4-n,10-1〜10-n:NMOSスイッチ、 5-1〜5-n:蓄積容量、 6:シフトレジスタ、 7:共通読み出しライン、 8:NMOSスイッチ、 9,13,14:出力アンプ、 11-1〜11-n:最小値検出回路、 12-1〜12-n:最大値検出回路、 15,16,21:蓄積容量、 17,18,19,20,22,23:NMOSスイッチ、 24,25:バッファ、 26,102,108,110,112:差動増幅器、 30,32:差動増幅器、 31:PNP型トランジスタ、 33:NPN型トランジスタ、 101:変換素子アレイ、 103:コンパレータ、 104:マイクロコンピューター、 105,109,111,113:記憶回路、 106:加算器、 107:最大・最小値検出回路、 401,411:定電流回路、 402,403,407,408:PMOSトランジスタ、 404,405,409,410:NMOSトランジスタ。
換素子アレイの第１実施例の構成を示す回路図である。 第２図は上記第１実施例の光電変換素子アレイの動作を
説明するタイミングチャートである。 第３図及び第４図は、上記第１実施例の光電変換素子ア
レイを用いた具体的な光電変換装置のブロック図であ
る。 第５図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第２実施例の構成を示す回路図である。 第６図は第２実施例の光電変換素子アレイを用いた具体
的な光電変換装置のブロック図である。 第７図は、特願昭63−47644号に示される光電変換素子
アレイの等価回路図である。 第８図は最小値検出回路の一単位の構成を示す回路図で
ある。 第９図は最大値検出回路の一単位の構成を示す回路図で
ある。 第10図は第７図に示した光電変換素子アレイの動作を説
明するタイミングチャートである。 第11図及び第12図は従来の光電変換素子アレイを用いた
具体的な光電変換装置のブロック図である。 1-1〜1-n:フォトトランジスタアレイ、 2-1〜2-n:PMOSスイッチ、 3-1〜3-n,4-1〜4-n,10-1〜10-n:NMOSスイッチ、 5-1〜5-n:蓄積容量、 6:シフトレジスタ、 7:共通読み出しライン、 8:NMOSスイッチ、 9,13,14:出力アンプ、 11-1〜11-n:最小値検出回路、 12-1〜12-n:最大値検出回路、 15,16,21:蓄積容量、 17,18,19,20,22,23:NMOSスイッチ、 24,25:バッファ、 26,102,108,110,112:差動増幅器、 30,32:差動増幅器、 31:PNP型トランジスタ、 33:NPN型トランジスタ、 101:変換素子アレイ、 103:コンパレータ、 104:マイクロコンピューター、 105,109,111,113:記憶回路、 106:加算器、 107:最大・最小値検出回路、 401,411:定電流回路、 402,403,407,408:PMOSトランジスタ、 404,405,409,410:NMOSトランジスタ。
Claims (2)
- 【請求項１】光電変換された電荷を蓄積可能な複数の光
電変換素子を備えた光電変換装置において、 最も強い光の入射している光電変換素子の蓄積信号を検
出する最大値検出手段、最も弱い光の入射している光電
変換素子の蓄積信号を検出する最小値検出手段の少なく
とも一つの検出手段を備え、 前記最大値検出手段又は／及び前記最小値検出手段から
得られる信号を、前記複数の光電変換素子の蓄積信号と
同じ読み出し系を介して読み出す手段を有する光電変換
装置。 - 【請求項２】光電変換された電荷を蓄積可能な複数の光
電変換素子を備えた光電変換装置において、 最も強い光の入射している光電変換素子の蓄積信号を検
出する最大値検出手段、最も弱い光の入射している光電
変換素子の蓄積信号を検出する最小値検出手段の少なく
とも一つの検出手段と、前記最大値検出手段又は／及び
前記最小値検出手段から得られる信号をもとに演算を行
なう演算手段とを備え、 前記演算手段により得られた信号を、前記複数の光電変
換素子の蓄積信号と同じ読み出し系を介して読み出す手
段を有する光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301818A JP2548809B2 (ja) | 1989-11-22 | 1989-11-22 | 光電変換装置 |
| US07/616,211 US5182447A (en) | 1989-11-22 | 1990-11-20 | Photoelectric converting apparatus with maximum and minimum accumulation detecting |
| EP90312652A EP0430557B1 (en) | 1989-11-22 | 1990-11-21 | Photoelectric converting apparatus |
| DE69027840T DE69027840T2 (de) | 1989-11-22 | 1990-11-21 | Fotoelektrisches Verwandlungsgerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301818A JP2548809B2 (ja) | 1989-11-22 | 1989-11-22 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163972A JPH03163972A (ja) | 1991-07-15 |
| JP2548809B2 true JP2548809B2 (ja) | 1996-10-30 |
Family
ID=17901533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301818A Expired - Lifetime JP2548809B2 (ja) | 1989-11-22 | 1989-11-22 | 光電変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5182447A (ja) |
| EP (1) | EP0430557B1 (ja) |
| JP (1) | JP2548809B2 (ja) |
| DE (1) | DE69027840T2 (ja) |
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|---|---|---|---|---|
| JP3372555B2 (ja) * | 1991-06-21 | 2003-02-04 | キヤノン株式会社 | 光電変換装置 |
| JP3006216B2 (ja) * | 1991-09-05 | 2000-02-07 | 富士ゼロックス株式会社 | ２次元密着型イメージセンサ及びその駆動方法 |
| US5526092A (en) * | 1992-09-11 | 1996-06-11 | Nikon Corporation | Photometric control device for camera |
| US5541400A (en) * | 1992-10-29 | 1996-07-30 | Canon Kabushiki Kaisha | Accumulation control apparatus for photoelectric conversion element and visual axis detection apparatus using the element |
| US6002287A (en) * | 1997-05-08 | 1999-12-14 | Canon Kabushiki Kaisha | Signal outputting apparatus |
| US6529241B1 (en) | 1998-02-27 | 2003-03-04 | Intel Corporation | Photodetecting device supporting saturation detection and electronic shutter |
| JP4485087B2 (ja) * | 2001-03-01 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の動作方法 |
| JP2009239788A (ja) * | 2008-03-28 | 2009-10-15 | Nec Electronics Corp | 固体撮像装置 |
| TWI484464B (zh) * | 2013-02-22 | 2015-05-11 | Au Optronics Corp | 光感測裝置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS587984A (ja) * | 1981-07-08 | 1983-01-17 | Canon Inc | 信号蓄積型光電変換素子の信号蓄積時間制御方式 |
| JPS6074878A (ja) * | 1983-09-30 | 1985-04-27 | Canon Inc | 光電変換器の蓄積時間補正装置 |
| JPH07120767B2 (ja) * | 1986-09-19 | 1995-12-20 | キヤノン株式会社 | 光電変換装置 |
| US4839735A (en) * | 1986-12-22 | 1989-06-13 | Hamamatsu Photonics K.K. | Solid state image sensor having variable charge accumulation time period |
| JPH01222583A (ja) * | 1988-03-02 | 1989-09-05 | Canon Inc | 光電変換装置並びに該装置の蓄積動作を制御する蓄積制御装置 |
-
1989
- 1989-11-22 JP JP1301818A patent/JP2548809B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-20 US US07/616,211 patent/US5182447A/en not_active Expired - Lifetime
- 1990-11-21 DE DE69027840T patent/DE69027840T2/de not_active Expired - Fee Related
- 1990-11-21 EP EP90312652A patent/EP0430557B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE69027840D1 (de) | 1996-08-22 |
| US5182447A (en) | 1993-01-26 |
| EP0430557A3 (en) | 1992-12-09 |
| DE69027840T2 (de) | 1996-12-12 |
| EP0430557A2 (en) | 1991-06-05 |
| JPH03163972A (ja) | 1991-07-15 |
| EP0430557B1 (en) | 1996-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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