JPH03163972A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH03163972A JPH03163972A JP1301818A JP30181889A JPH03163972A JP H03163972 A JPH03163972 A JP H03163972A JP 1301818 A JP1301818 A JP 1301818A JP 30181889 A JP30181889 A JP 30181889A JP H03163972 A JPH03163972 A JP H03163972A
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- 238000006243 chemical reaction Methods 0.000 claims description 107
- 239000003990 capacitor Substances 0.000 abstract description 12
- 238000009825 accumulation Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000003491 array Methods 0.000 description 3
- 238000005070 sampling Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
- G02B7/00—Mountings, adjusting means, or light-tight connections, for optical elements
- G02B7/28—Systems for automatic generation of focusing signals
- G02B7/36—Systems for automatic generation of focusing signals using image sharpness techniques, e.g. image processing techniques for generating autofocus signals
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- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Automatic Focus Adjustment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は光電変換装置に係り、特に光電変換された電荷
を蓄積可能な複数の光電変換素子を備えた光電変換装置
に関する。本発明は、例えばカメラのパッシブ方法の焦
点検出装置等に用いられる光電変換装置に好適に用いら
れる。
を蓄積可能な複数の光電変換素子を備えた光電変換装置
に関する。本発明は、例えばカメラのパッシブ方法の焦
点検出装置等に用いられる光電変換装置に好適に用いら
れる。
［従来の技術］
従来、この種の装置としては、例えば本願人による特願
昭６３−４７６４４号が既に提案されている。
昭６３−４７６４４号が既に提案されている。
第７図に、特願昭６３−４７６４４号に示される光電変
換素子アレイの等価回路図を示す。
換素子アレイの等価回路図を示す。
第７図において、１−，〜１−ｎは蓄積タイプの？ォト
トランジスタアレイ（セル）であり、コレクタには共通
の電源が接続され、制御電極領域（ベース）に光電変換
された電荷を蓄積し、主電■極領域（エミッタ）から読
み出すことのできる構造を有するもので、その具体的内
容は例えば特開昭６２−１２８６７８号、特開昭６２−
１１３４６８号、特願昭６１−１６８２８６号、特願昭
６１−２１９６６８号、特願昭６１−２１９６６９号等
に詳細な記載がある。２−１〜２−．はフォトトランジ
スタアレイ１を構成する各バイボーラトランジスタのベ
ースをφｒｅｓが与えられたときに電源ＶＣに接続して
リセットするためのＰＭＯＳスイッチ、３−１〜３−ｎ
はバイボーラトランジスタの各エミッタに接続されて蓄
積された信号をφ１に同期して後段へ取り出すためのＮ
ＭＯＳスイッチ、４−１〜４−ｌｌはＮＭＯＳスイッチ
３−１〜３−ｎ各々に直列接続されて画像信号を読出し
ライン７に送出するためのＮＭＯＳスイッチである。５
−＋〜５−ｌｌはＮＭＯＳスイッチ３−１〜３−ｎと４
−１〜４−ｎの各接続点と接地間に接続された各画素ご
との信号を読み出すための蓄積容量、６はＮＭＯＳスイ
ッチ４−，〜４−，を順番にオンさせて画像信号を逐次
読み出す為のシフトレジスタである。８はＮＭＯＳスイ
ッチ４−１〜４−ｎの出力端子が共通接続された読出し
ライン７を信号φｈｒｍの与えられたときに接地して初
期化するためのＮＭＯＳスイッチ、９は読出しライン７
に出力された画像信号を増幅する出力アンプ、１０〜１
０−ｌｌはφｖｒｇが与えられたときにフォトトランジ
スタアレイ１−１〜１−、の各エミッタを接地する為の
ＮＭＯＳスイッチである。１０７は最大最小値検出回路
であり、最小値検出回路１１−，〜１ｌ−ゎ、最大値検
出回路１２−，〜１２−、、出力アンブ１３、１４より
構威されている。
トランジスタアレイ（セル）であり、コレクタには共通
の電源が接続され、制御電極領域（ベース）に光電変換
された電荷を蓄積し、主電■極領域（エミッタ）から読
み出すことのできる構造を有するもので、その具体的内
容は例えば特開昭６２−１２８６７８号、特開昭６２−
１１３４６８号、特願昭６１−１６８２８６号、特願昭
６１−２１９６６８号、特願昭６１−２１９６６９号等
に詳細な記載がある。２−１〜２−．はフォトトランジ
スタアレイ１を構成する各バイボーラトランジスタのベ
ースをφｒｅｓが与えられたときに電源ＶＣに接続して
リセットするためのＰＭＯＳスイッチ、３−１〜３−ｎ
はバイボーラトランジスタの各エミッタに接続されて蓄
積された信号をφ１に同期して後段へ取り出すためのＮ
ＭＯＳスイッチ、４−１〜４−ｌｌはＮＭＯＳスイッチ
３−１〜３−ｎ各々に直列接続されて画像信号を読出し
ライン７に送出するためのＮＭＯＳスイッチである。５
−＋〜５−ｌｌはＮＭＯＳスイッチ３−１〜３−ｎと４
−１〜４−ｎの各接続点と接地間に接続された各画素ご
との信号を読み出すための蓄積容量、６はＮＭＯＳスイ
ッチ４−，〜４−，を順番にオンさせて画像信号を逐次
読み出す為のシフトレジスタである。８はＮＭＯＳスイ
ッチ４−１〜４−ｎの出力端子が共通接続された読出し
ライン７を信号φｈｒｍの与えられたときに接地して初
期化するためのＮＭＯＳスイッチ、９は読出しライン７
に出力された画像信号を増幅する出力アンプ、１０〜１
０−ｌｌはφｖｒｇが与えられたときにフォトトランジ
スタアレイ１−１〜１−、の各エミッタを接地する為の
ＮＭＯＳスイッチである。１０７は最大最小値検出回路
であり、最小値検出回路１１−，〜１ｌ−ゎ、最大値検
出回路１２−，〜１２−、、出力アンブ１３、１４より
構威されている。
第８図に最小値検出回路の一単位の構成を示す。
第８図に示すように、ひとつの最小，値検出回路は、１
個の差動増幅器３０と１個のＰＮＰ型トランジスタ３１
とにより構成される。差動増幅器３０は、定電流回路４
１１、ＰＭＯＳトランジスタ４０７，４０８、ＮＭＯＳ
トランジスタ？０９，４１０からなる。ＰＮＰ型トラン
ジスタ３１のエミッタラインは差動増幅器３０の反転入
力（ Ｉ ．．）に帰還され、非反転入力（Ｉ．）には
、フォトトランジスタアレイ１−，〜１−ｎの各画素列
の各エミッタが入力されている。差動増幅器３０の非反
転入力が（Ｉ．，）のレベル４ｓ反転入力（Ｉｎ２）の
レベルより高い場合、ＰＮＰ型トランジスタ３１のベー
ス電位をほぼ電源電圧レベルまで変位させ、ＰＮＰ型ト
ランジスタ３ｌをオフさせる。したがって第７図に示し
た出力アンブ１３の入力には電圧を生じさせない。ＰＮ
Ｐ型トランジスタ３１に出力電圧を生じさせるのは、差
動増幅器３０の非反転入力（工、）に最も低い電圧が与
えられた場合であり、最小値検出となる。
個の差動増幅器３０と１個のＰＮＰ型トランジスタ３１
とにより構成される。差動増幅器３０は、定電流回路４
１１、ＰＭＯＳトランジスタ４０７，４０８、ＮＭＯＳ
トランジスタ？０９，４１０からなる。ＰＮＰ型トラン
ジスタ３１のエミッタラインは差動増幅器３０の反転入
力（ Ｉ ．．）に帰還され、非反転入力（Ｉ．）には
、フォトトランジスタアレイ１−，〜１−ｎの各画素列
の各エミッタが入力されている。差動増幅器３０の非反
転入力が（Ｉ．，）のレベル４ｓ反転入力（Ｉｎ２）の
レベルより高い場合、ＰＮＰ型トランジスタ３１のベー
ス電位をほぼ電源電圧レベルまで変位させ、ＰＮＰ型ト
ランジスタ３ｌをオフさせる。したがって第７図に示し
た出力アンブ１３の入力には電圧を生じさせない。ＰＮ
Ｐ型トランジスタ３１に出力電圧を生じさせるのは、差
動増幅器３０の非反転入力（工、）に最も低い電圧が与
えられた場合であり、最小値検出となる。
第９図に最大値検出回路の一単位の構成■を示す。
第９図に示すように、ひとつの最大値検出回路は、１個
の差動増幅器３２と１個のＮＰＮ型トランジスタ３３と
により構成される。差動増幅器３２は、定電流回路４０
１、ＰＭＯＳ｝ランジス？４０２，４０３、ＮＭＯＳト
ランジスタ４０４，４０５からなる。ＮＰＮ型トランジ
スタ３３のエミッタラインは、差動増幅器３２の反転入
力（Ｉ．■）に帰還され出力ラインとなっている。非反
転入力（ ｒ ．．）には、各■画素列の各工１ミッタ
が接続されている。差動増幅器３２の非反転入力（Ｉ０
）が反転入力（ Ｉ ｎ．）より低い場合、ＮＰＮ型ト
ランジスタ３３のベース電位は、ほぼ負電源の電圧レベ
ルまで下げられ、ＮＰＮ型トランジスタ３３はオフ状態
となる。このＮＰＮ型トランジスタ３３に出力電圧を生
じさせるのは、差動増幅器３２の非反転入力（工、）に
最も高い電圧が与えられた場合であり、最大値検出とな
る。なお、Ｒは最小値検出回路、最大値検出回路におい
て、ともに負荷抵抗を示す。
の差動増幅器３２と１個のＮＰＮ型トランジスタ３３と
により構成される。差動増幅器３２は、定電流回路４０
１、ＰＭＯＳ｝ランジス？４０２，４０３、ＮＭＯＳト
ランジスタ４０４，４０５からなる。ＮＰＮ型トランジ
スタ３３のエミッタラインは、差動増幅器３２の反転入
力（Ｉ．■）に帰還され出力ラインとなっている。非反
転入力（ ｒ ．．）には、各■画素列の各工１ミッタ
が接続されている。差動増幅器３２の非反転入力（Ｉ０
）が反転入力（ Ｉ ｎ．）より低い場合、ＮＰＮ型ト
ランジスタ３３のベース電位は、ほぼ負電源の電圧レベ
ルまで下げられ、ＮＰＮ型トランジスタ３３はオフ状態
となる。このＮＰＮ型トランジスタ３３に出力電圧を生
じさせるのは、差動増幅器３２の非反転入力（工、）に
最も高い電圧が与えられた場合であり、最大値検出とな
る。なお、Ｒは最小値検出回路、最大値検出回路におい
て、ともに負荷抵抗を示す。
第１″Ｏ図は第７図の光電変換素子アレイの動作を説明
するタイミングチャートである。
するタイミングチャートである。
まず、リセットが行なわれる。時間ｔ１〜ｔ２期間にお
いてφ，．をローレベルにし、ＰＭＯ Ｓスイッチｌ．
〜２１をオンすることにより、フォ？トランジスタアレ
イ（以下、画素列という）１−１〜１−ｌｌのベースが
■ｃの電位に固定される。
いてφ，．をローレベルにし、ＰＭＯ Ｓスイッチｌ．
〜２１をオンすることにより、フォ？トランジスタアレ
イ（以下、画素列という）１−１〜１−ｌｌのベースが
■ｃの電位に固定される。
次に、時間ｔ３〜ｔ，期間においてφＶ■及びφ，をハ
イレベル（Ｏ Ｎ）にすることにより、ＮＭＯＳスイッ
チ１０−１〜１０−ｏ及び３−．〜３−ｎが導通し、蓄
積容量５−１〜５−．が接地され、残留電荷がリセット
される。この画素列１−，〜１−１のベース及びエミッ
タの各々に対するリセットが終了すると、次に蓄積動作
に入る。
イレベル（Ｏ Ｎ）にすることにより、ＮＭＯＳスイッ
チ１０−１〜１０−ｏ及び３−．〜３−ｎが導通し、蓄
積容量５−１〜５−．が接地され、残留電荷がリセット
される。この画素列１−，〜１−１のベース及びエミッ
タの各々に対するリセットが終了すると、次に蓄積動作
に入る。
蓄積動作に入ると、光電変換された電荷は画素列１−＋
〜１−Ｉ，のベース領域に蓄積される。このとき、画素
列のベース及びエミッタはフローティング（容量負荷状
態）になっており、エミッタにはベース電位を反映した
電圧が生じる。
〜１−Ｉ，のベース領域に蓄積される。このとき、画素
列のベース及びエミッタはフローティング（容量負荷状
態）になっており、エミッタにはベース電位を反映した
電圧が生じる。
信号の逐次読み出しに際しては、ＮＭＯＳスイッチ４−
１〜４−ｌｌをシフトレジスタ６によって順次ＯＮにし
、蓄積容量５−１〜５−ｎに蓄積された信号電荷を読出
しライン７へ読み出す。シフトレジスタ６はφ。が入力
されるごとにＮＭＯＳスイッチ４−１〜４−ｎを順次選
択する。このＮＭＯ Ｓ？イッチ４−１〜４−ｎを選択
する直前にφｈｒｇによりＮＭＯＳスイッチ８をＯＮ状
態とし、読出しライン７に残留している電荷をリセット
する。
１〜４−ｌｌをシフトレジスタ６によって順次ＯＮにし
、蓄積容量５−１〜５−ｎに蓄積された信号電荷を読出
しライン７へ読み出す。シフトレジスタ６はφ。が入力
されるごとにＮＭＯＳスイッチ４−１〜４−ｎを順次選
択する。このＮＭＯ Ｓ？イッチ４−１〜４−ｎを選択
する直前にφｈｒｇによりＮＭＯＳスイッチ８をＯＮ状
態とし、読出しライン７に残留している電荷をリセット
する。
特願昭６３−４７６４４号には、上記のような最大最小
値検出回路を備えた光電変換素子アレイを用いて第１１
図や第１２図のような光電変換装置を構成することによ
り、被写体のパターンと明部と暗部の差が一定になるよ
うに蓄積時間を制御し、パターンの特徴部分のみをＡ／
Ｄ変換する方法が提案されている。
値検出回路を備えた光電変換素子アレイを用いて第１１
図や第１２図のような光電変換装置を構成することによ
り、被写体のパターンと明部と暗部の差が一定になるよ
うに蓄積時間を制御し、パターンの特徴部分のみをＡ／
Ｄ変換する方法が提案されている。
これらの装置においては、適正レベルまで蓄積が行なわ
れるか否かの判定を光電変換素子アレイの蓄積レベルの
最大値と最小値との差分が基準レベルＶ ｒ＠ｆに達し
たかどうかにより行なっている。１０２は■■８とｖ７
。との差分をとるための差動増幅器であり、１０３は差
動増幅器１０２の出力と所定の基準レベルＶｒ．とを比
較し、適正な蓄積レベルに達したことを判定するコンバ
レー夕であって、コンバレータ１０３の信号φ。。■が
反転することにより、マイクロコン？ューター１０４は
蓄積が基準レベルまで行なわれたことを検知し、蓄積を
終了するためのパルスφ、を光電変換素子アレイ１０１
に送出する。同時に記憶回路１０５に対して信号ＳＨを
送出し蓄積終了時の■■。レベルを記憶する。次に読出
しパルスにφ．及びφｈｒｓが送付され、光電変換素子
より画像（Ｖｉｄｅｏ）信号が読み出されＡ／Ｄ変換さ
れる。
れるか否かの判定を光電変換素子アレイの蓄積レベルの
最大値と最小値との差分が基準レベルＶ ｒ＠ｆに達し
たかどうかにより行なっている。１０２は■■８とｖ７
。との差分をとるための差動増幅器であり、１０３は差
動増幅器１０２の出力と所定の基準レベルＶｒ．とを比
較し、適正な蓄積レベルに達したことを判定するコンバ
レー夕であって、コンバレータ１０３の信号φ。。■が
反転することにより、マイクロコン？ューター１０４は
蓄積が基準レベルまで行なわれたことを検知し、蓄積を
終了するためのパルスφ、を光電変換素子アレイ１０１
に送出する。同時に記憶回路１０５に対して信号ＳＨを
送出し蓄積終了時の■■。レベルを記憶する。次に読出
しパルスにφ．及びφｈｒｓが送付され、光電変換素子
より画像（Ｖｉｄｅｏ）信号が読み出されＡ／Ｄ変換さ
れる。
この際、第１１図の例では、Ａ／Ｄ変換レンジを画像信
号の範囲に合わせてレベルシフトしており、また第１２
図の例では画素信号をＡ／Ｄ変換レンジにあわせてレベ
ルシフトしており、いずれもＡ／Ｄ変換が画像信号の最
大値と最小値の間で行なわれるようにしている。
号の範囲に合わせてレベルシフトしており、また第１２
図の例では画素信号をＡ／Ｄ変換レンジにあわせてレベ
ルシフトしており、いずれもＡ／Ｄ変換が画像信号の最
大値と最小値の間で行なわれるようにしている。
このようにして得られたデジタル化された画素信号をも
とに、特開昭５８−１４２３０６号、特開昭５９−１０
７３１３号、特開昭６０−１０１５１３号、あるいは特
願昭６１−１６０８２４号に開示されている演算を行な
うことにより合焦判定を行なうことができる。
とに、特開昭５８−１４２３０６号、特開昭５９−１０
７３１３号、特開昭６０−１０１５１３号、あるいは特
願昭６１−１６０８２４号に開示されている演算を行な
うことにより合焦判定を行なうことができる。
［発明が解決しようとする課題］
？かしながら、上記従来の光電変換装置では画像信号と
光電変換素子アレイの蓄積信号の最大値及び最小値が異
なる読み出し回路を経て出力されるため読み出しゲイン
の違いやアンプ９、１３、１４のミスマッチ等が原因と
なり、画素信号の実際の最大値や最小値とＶ ｍ ａ
１１やＶ４、の値がずれてしまう場合があり、また第１
１図や第ｌ２図の例のようにＶ■８とＶ■。どの差に基
づいて蓄積電荷の制御を行なう場合、画像信号の一部が
Ａ／Ｄ変換レンジを越えてしまう場合があった。
光電変換素子アレイの蓄積信号の最大値及び最小値が異
なる読み出し回路を経て出力されるため読み出しゲイン
の違いやアンプ９、１３、１４のミスマッチ等が原因と
なり、画素信号の実際の最大値や最小値とＶ ｍ ａ
１１やＶ４、の値がずれてしまう場合があり、また第１
１図や第ｌ２図の例のようにＶ■８とＶ■。どの差に基
づいて蓄積電荷の制御を行なう場合、画像信号の一部が
Ａ／Ｄ変換レンジを越えてしまう場合があった。
なお、読み出しゲインの違いは次のようにして生じる。
例えば、第７図において蓄積容量５−＋の容量をＣ７１
，読み出しライン７の寄生容量をＣＨとすると、フォト
トランジスタ１−１のエミッタ電位ＶＥＩを読出しライ
ン７に読み出した場合、Ｃ Ｔｌ 出力は。Ｔ１＋。■・Ｖ．となり、ゲインが１とはなら
ない。
，読み出しライン７の寄生容量をＣＨとすると、フォト
トランジスタ１−１のエミッタ電位ＶＥＩを読出しライ
ン７に読み出した場合、Ｃ Ｔｌ 出力は。Ｔ１＋。■・Ｖ．となり、ゲインが１とはなら
ない。
これに対して、ｖ６ゎやＶ ｍ ａ Ｘ出力は、ゲイン
１で読み出されるため、ずれが生じてしまう。
１で読み出されるため、ずれが生じてしまう。
［課題を解決するための手段］
本発明の光電変換装置は、光電変換された電荷を蓄積可
能な複数の光電変換素子を備えた光電変換装置において
、 最も強い光の入射している光電変換素子の蓄積信号を検
出する最大値検出手段、最も弱い光の入射している光電
変換素子の蓄積信号を検出する最小値検出手段の少なく
とも一つの検出手段を備え、 前記最大値検出手段又は／及び前記最小値検出手段から
得られる信号を、前記複数の光電変換素子の蓄積信号と
同じ読み出し系を介して読み出す手段を有することを特
徴とする。
能な複数の光電変換素子を備えた光電変換装置において
、 最も強い光の入射している光電変換素子の蓄積信号を検
出する最大値検出手段、最も弱い光の入射している光電
変換素子の蓄積信号を検出する最小値検出手段の少なく
とも一つの検出手段を備え、 前記最大値検出手段又は／及び前記最小値検出手段から
得られる信号を、前記複数の光電変換素子の蓄積信号と
同じ読み出し系を介して読み出す手段を有することを特
徴とする。
また、本発明の光電変換装置は、光電変換された電荷を
蓄積可能な複数の光電変換素子を備えた光電変換装置に
おいて、 最も強い光の入射している光電変換素子の蓄積信号を検
出する最大値検出手段、最も弱い光の入射している光電
変換素子の蓄積信号を検出する最小値検出手段の少なく
とも一つの検出手段と、前記最大値検出手段又は／及び
前記最小値検出手段から得られる信号をもとに演算を行
なう演算手段とを備え、 前記演算手段により得られた信号を、前記複数の光電変
換素子の蓄積信号と同じ読み出し系を介して読み出す手
段を有することを特徴とする。
蓄積可能な複数の光電変換素子を備えた光電変換装置に
おいて、 最も強い光の入射している光電変換素子の蓄積信号を検
出する最大値検出手段、最も弱い光の入射している光電
変換素子の蓄積信号を検出する最小値検出手段の少なく
とも一つの検出手段と、前記最大値検出手段又は／及び
前記最小値検出手段から得られる信号をもとに演算を行
なう演算手段とを備え、 前記演算手段により得られた信号を、前記複数の光電変
換素子の蓄積信号と同じ読み出し系を介して読み出す手
段を有することを特徴とする。
［作用］
本発明は、最大値検出手段又は／及び前記最小値検出手
段から得られる信号を、複数の光電変換素子の蓄積信号
と同じ読み出し系を介して読み出す手段を設けることに
より、最大値検出信号又は／及び最小値検出信号が読み
出される読み出し系と複数の光電変換素子の蓄積信号が
読み出される読み出し系とを同一なものとし、最大値検
出信号又は／及び最小値検出信号と蓄積信号との間のず
れを無くし、複数の光電変換素子に蓄積された電荷を正
確に反映した信号を得られるようにしたものである。
段から得られる信号を、複数の光電変換素子の蓄積信号
と同じ読み出し系を介して読み出す手段を設けることに
より、最大値検出信号又は／及び最小値検出信号が読み
出される読み出し系と複数の光電変換素子の蓄積信号が
読み出される読み出し系とを同一なものとし、最大値検
出信号又は／及び最小値検出信号と蓄積信号との間のず
れを無くし、複数の光電変換素子に蓄積された電荷を正
確に反映した信号を得られるようにしたものである。
また本発明は、最大値検出手段又は／及び前記最小値検
出手段から得られる信号をもとに演算を行なう手段を設
け、この演算により得られた信号１１ を、複数の光電変換素子の蓄積信号と同じ読み出し系を
介して読み出す手段を設けることにより、演算により得
られた信号が読み出される読み出し系と複数の光電変換
素子の蓄積信号が読み出される読み出し系とを同一なも
のとし、演算により得られた信号と蓄積信号との間のず
れを無くし、複数の光電変換素子に蓄積された電荷を正
確に反映した信号を得られるようにしたものである。
出手段から得られる信号をもとに演算を行なう手段を設
け、この演算により得られた信号１１ を、複数の光電変換素子の蓄積信号と同じ読み出し系を
介して読み出す手段を設けることにより、演算により得
られた信号が読み出される読み出し系と複数の光電変換
素子の蓄積信号が読み出される読み出し系とを同一なも
のとし、演算により得られた信号と蓄積信号との間のず
れを無くし、複数の光電変換素子に蓄積された電荷を正
確に反映した信号を得られるようにしたものである。
［実施例］
以下、本発明の実施例について図面を用いて詳細に説明
する。
する。
第１図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第１実施例の構成を示す回路図である。
換素子アレイの第１実施例の構成を示す回路図である。
なお、第７図に示した構成部材と同一構成部材について
は同一符号を付して説明を省略する。
は同一符号を付して説明を省略する。
同図に示すように、本発明にかかわる光電変換素子アレ
イは、第７図に示した従来の光電変換素子アレイに加え
て以下に示す構成部材が設けられる。１７．１８はそれ
ぞれ最大値検出回路１２−１１２ 〜１２−。，最小値検出回路１ｌ−１〜１１−。の出力
に接続されφ、に同期して最大値と最小値を後段に取り
出すためのＮＭＯＳスイッチであり、１９．２０はＮＭ
ＯＳスイッチ１７．１８にそれぞれ直列接続され最大値
、最小値を出力ライン７に送出するためのＮＭＯＳスイ
ッチ、１５．１６はＮＭＯＳスイッチ１７．１８及びＮ
ＭＯＳスイッチ１９．２０の各接続点と接地との間に接
続された最大値、最小値の信号を読み出すための蓄積容
量である。
イは、第７図に示した従来の光電変換素子アレイに加え
て以下に示す構成部材が設けられる。１７．１８はそれ
ぞれ最大値検出回路１２−１１２ 〜１２−。，最小値検出回路１ｌ−１〜１１−。の出力
に接続されφ、に同期して最大値と最小値を後段に取り
出すためのＮＭＯＳスイッチであり、１９．２０はＮＭ
ＯＳスイッチ１７．１８にそれぞれ直列接続され最大値
、最小値を出力ライン７に送出するためのＮＭＯＳスイ
ッチ、１５．１６はＮＭＯＳスイッチ１７．１８及びＮ
ＭＯＳスイッチ１９．２０の各接続点と接地との間に接
続された最大値、最小値の信号を読み出すための蓄積容
量である。
第２図は上記光電変換素子アレイの動作を説明するタイ
ミングチャートである。
ミングチャートである。
なお、蓄積開始までの動作は第７図〜第１０図を用いて
説明した従来・の光電変換素子アレイと同様の動作をす
るため説明を省略するものとする。
説明した従来・の光電変換素子アレイと同様の動作をす
るため説明を省略するものとする。
蓄積動作に入ると光電変換された電荷は、画素列１−１
〜１−．の制御電極領域（ベース領域）に蓄積される。
〜１−．の制御電極領域（ベース領域）に蓄積される。
このとき画素列１−，〜１−ｎのベース及びエミッタは
フローティング（容量負荷状態）に？っており、エミッ
タにはベース電位を反映した電圧が生じる。またＶ■ウ
には画素列１−１〜１−ｎの最大出力に対応した出力が
現われ、Ｖ ｍ ｌｎには画素列１−．〜１−。の最小
出力に対応した出力が現われる。
フローティング（容量負荷状態）に？っており、エミッ
タにはベース電位を反映した電圧が生じる。またＶ■ウ
には画素列１−１〜１−ｎの最大出力に対応した出力が
現われ、Ｖ ｍ ｌｎには画素列１−．〜１−。の最小
出力に対応した出力が現われる。
蓄積の終了時には、転送パルスφ，によりその時点での
最大出力レベル，最小出力レベル，各画素の出力レベル
がそれぞれ蓄積容ｆｆｉｌ５，１６．５−，〜５−．に
蓄積される。読み出しに際しては、ＮＭＯＳスイッチ１
９，２０．４−１〜４−．をシフトレジスタ６によって
順次ＯＮ状態とし、蓄積容量１５，．１６．５−．〜５
−ｎに蓄積された信号を読み出しライン７へ読み出す。
最大出力レベル，最小出力レベル，各画素の出力レベル
がそれぞれ蓄積容ｆｆｉｌ５，１６．５−，〜５−．に
蓄積される。読み出しに際しては、ＮＭＯＳスイッチ１
９，２０．４−１〜４−．をシフトレジスタ６によって
順次ＯＮ状態とし、蓄積容量１５，．１６．５−．〜５
−ｎに蓄積された信号を読み出しライン７へ読み出す。
シフトレジスタ６は、φ。８が入力されるたびにＮＭＯ
Ｓスイッチ１９，２０，ｔ．〜４−ｌｌを順次選択する
。このＮＭＯＳスイッチ１９，２０．４−１〜４−ｎを
選択する直前にφｈｒｓによりＮＭＯＳスイッチ８をＯ
Ｎ状態とし読み出しライン７に残留している電荷をリセ
ットする。
Ｓスイッチ１９，２０，ｔ．〜４−ｌｌを順次選択する
。このＮＭＯＳスイッチ１９，２０．４−１〜４−ｎを
選択する直前にφｈｒｓによりＮＭＯＳスイッチ８をＯ
Ｎ状態とし読み出しライン７に残留している電荷をリセ
ットする。
以上から明らかなように、本実施例においては、蓄積終
了時における光電変換素子アレイの最大出力と最小出力
の信号を各画素と同じ読み出し回路を通して同一の読み
出しラインに読み出すことができるため、読み出しゲイ
ンの差が無く、アンプのミスマッチによる影響もうけず
、光電変換素子アレイの最大出力と最小出力とをより正
確に得ることができる。
了時における光電変換素子アレイの最大出力と最小出力
の信号を各画素と同じ読み出し回路を通して同一の読み
出しラインに読み出すことができるため、読み出しゲイ
ンの差が無く、アンプのミスマッチによる影響もうけず
、光電変換素子アレイの最大出力と最小出力とをより正
確に得ることができる。
第３図及び第４図は、本実施例を用いた具体的な光電変
換装置のブロック図である。
換装置のブロック図である。
第３図、第４図において、１０１は第１図に示した光電
変換素子アレイ、１０２はＶ ｍａｘとＶ ．ｎとの差
分をとるための差動増幅器、１０３は差動増幅器１０２
の出力と所定の基準レベルＶ ｒｅｆとを比較し、適正
な蓄積レベルに達したことを判定するコンノ、くレータ
、１０９と１１１はＶｉｄｅｏラインより出力される最
小値と最大値の信号をそれぞれ記憶する記憶回路、１１
０は記録回路１０９の出力とＶｉｄｅｏラインより出力
される光電変換素子アレイの出力信号の差をとる差動増
幅器、１１２は記録回路１１１と記録回路１ ５ ？０９との出力の差をとる差動増幅器、１０４はマイク
ロコンピューターである。マイクロコンピューターは、
ＣＰＵコア１０４ａ．ＲＯＭ１０４ｂ，ＲＡＭ１０４ｃ
．Ａ／Ｄ変換器１０４ｄから構或される。
変換素子アレイ、１０２はＶ ｍａｘとＶ ．ｎとの差
分をとるための差動増幅器、１０３は差動増幅器１０２
の出力と所定の基準レベルＶ ｒｅｆとを比較し、適正
な蓄積レベルに達したことを判定するコンノ、くレータ
、１０９と１１１はＶｉｄｅｏラインより出力される最
小値と最大値の信号をそれぞれ記憶する記憶回路、１１
０は記録回路１０９の出力とＶｉｄｅｏラインより出力
される光電変換素子アレイの出力信号の差をとる差動増
幅器、１１２は記録回路１１１と記録回路１ ５ ？０９との出力の差をとる差動増幅器、１０４はマイク
ロコンピューターである。マイクロコンピューターは、
ＣＰＵコア１０４ａ．ＲＯＭ１０４ｂ，ＲＡＭ１０４ｃ
．Ａ／Ｄ変換器１０４ｄから構或される。
第３図に示した光電変換装置においては、まず、マイク
ロコンピューター１０４がリセット信号φｒ６１φｖｒ
ｓを出力し蓄積を開始する。次にコンパレータ１０３の
反転信号φ。。．ｐをうけφえが出力され蓄積を中止す
る。さらにφｈ■及びφ．が出力され読み出しが行なわ
れる。このとき最小値の出力のタイミングで記憶回路１
０９にマイクロコンピューター１０４からサンプリング
信号ＳＨが送られ最小値が記憶される。引き続き出力さ
れる光電変換素子アレイの出力は差動増幅器１１０によ
り最小値との差をとった形でＡ／Ｄ変換される。このと
きＡ／Ｄ変換の参照電位Ｖｒ１は接地電位、Ｖ ｒｈは
Ｖ ｒｅｆと設定されているのでＡ／Ｄ変換は光電変換
素子アレイの出力のほぼ最大値と最小値の間で行なわれ
るが、このとき光電変換素？ ６ 子アレイの出力の基準となる最小値が第１１図に示した
従来の光電変換装置に比較し正確に読出されているため
、Ａ／Ｄ変換が正確に被写体のコントラスト部分につい
て行なわれる。
ロコンピューター１０４がリセット信号φｒ６１φｖｒ
ｓを出力し蓄積を開始する。次にコンパレータ１０３の
反転信号φ。。．ｐをうけφえが出力され蓄積を中止す
る。さらにφｈ■及びφ．が出力され読み出しが行なわ
れる。このとき最小値の出力のタイミングで記憶回路１
０９にマイクロコンピューター１０４からサンプリング
信号ＳＨが送られ最小値が記憶される。引き続き出力さ
れる光電変換素子アレイの出力は差動増幅器１１０によ
り最小値との差をとった形でＡ／Ｄ変換される。このと
きＡ／Ｄ変換の参照電位Ｖｒ１は接地電位、Ｖ ｒｈは
Ｖ ｒｅｆと設定されているのでＡ／Ｄ変換は光電変換
素子アレイの出力のほぼ最大値と最小値の間で行なわれ
るが、このとき光電変換素？ ６ 子アレイの出力の基準となる最小値が第１１図に示した
従来の光電変換装置に比較し正確に読出されているため
、Ａ／Ｄ変換が正確に被写体のコントラスト部分につい
て行なわれる。
第４図に示した光電変換装置においては、マイクロコン
ピューター１０４は最大値と最小値がＶｉｄｅｏライン
より出力されるタイミングにサンプリング信号ＳＨＩ，
ＳＨ２をそれぞれ出力し光電変換素子アレイの最大値と
最小値をそれぞれ記憶回路１１１、１０９に記憶する。
ピューター１０４は最大値と最小値がＶｉｄｅｏライン
より出力されるタイミングにサンプリング信号ＳＨＩ，
ＳＨ２をそれぞれ出力し光電変換素子アレイの最大値と
最小値をそれぞれ記憶回路１１１、１０９に記憶する。
引き続き出力される光電変換素子アレイの出力は差動増
幅器１１０により最小値との差をとった形でＡ／Ｄ変換
器に入力される。このときＡ／Ｄ変換の参照電位Ｖｒ１
は接地電位であるがｙ ｒｈは差動増幅器１１２により
得られる最大値と最小値の差としている。■．．，やＶ
■８の値は前述のように実際の光電変換素子アレイの最
大値と最小値を必ずしも正確に反映していないため、Ｖ
ｍａｘ Ｖ ｍｉｎがＶ ｒａｔレベルに達したと
ころで蓄積を終了しても、実際の信号の幅がＶ ｒ ｅ
ｔであるとは限らない。したがって第４図の光電変換
装置の例のごとく実際の信号の幅をＡ／Ｄ変換レンジと
することにより、Ａ／Ｄ変換レンジを越えることなく有
効にＡ／Ｄ変換レンジを使ってＡ／Ｄ変換が行なえる。
幅器１１０により最小値との差をとった形でＡ／Ｄ変換
器に入力される。このときＡ／Ｄ変換の参照電位Ｖｒ１
は接地電位であるがｙ ｒｈは差動増幅器１１２により
得られる最大値と最小値の差としている。■．．，やＶ
■８の値は前述のように実際の光電変換素子アレイの最
大値と最小値を必ずしも正確に反映していないため、Ｖ
ｍａｘ Ｖ ｍｉｎがＶ ｒａｔレベルに達したと
ころで蓄積を終了しても、実際の信号の幅がＶ ｒ ｅ
ｔであるとは限らない。したがって第４図の光電変換
装置の例のごとく実際の信号の幅をＡ／Ｄ変換レンジと
することにより、Ａ／Ｄ変換レンジを越えることなく有
効にＡ／Ｄ変換レンジを使ってＡ／Ｄ変換が行なえる。
第５図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第２実施例の構成を示す回路図である。
換素子アレイの第２実施例の構成を示す回路図である。
なお，第１図に示した構成部材と同一構成部材について
は同一符号を付して説明を省略する。
は同一符号を付して説明を省略する。
本実施例の特徴とするところは、光電変換素子アレイの
出力の最大値や最小値だけでなく差動増幅器２６を使い
、これらの差分をとって光電変換素子アレイと同じ読み
出しラインがら読み出すようにしたところにある。動作
は第１実施例とほぼ同等であるが光電変換素子アレイの
出カの最大値のかわりに最大値と最小値の差分がφ、に
ょり蓄積容量２ｌに蓄積され、シフトレジスタ６にょり
ＮＭＯＳスイッチ２３を通して読み出しライン７に読み
出される点が異なる。
出力の最大値や最小値だけでなく差動増幅器２６を使い
、これらの差分をとって光電変換素子アレイと同じ読み
出しラインがら読み出すようにしたところにある。動作
は第１実施例とほぼ同等であるが光電変換素子アレイの
出カの最大値のかわりに最大値と最小値の差分がφ、に
ょり蓄積容量２ｌに蓄積され、シフトレジスタ６にょり
ＮＭＯＳスイッチ２３を通して読み出しライン７に読み
出される点が異なる。
この場合第６図の光電変換装置に示すような構成をとる
ことにより、第４図の光電変換装置に示した例と同等の
効果を得られる。即ちＶｉｄｅｏラインから読み出され
る最大値と最小値の差及び最小値が出力されるタイミン
グでマイクロコンピューターがサンプリングパルスＳＨ
ＩとＳＨ２をそれぞれ出力し各信号を記憶回路１１３と
記憶回路１０９とに記憶する。記憶回路１１３の出力は
Ａ／Ｄ変換の際と高電位側の参照電位となり、引き続き
出力される光電変換素子アレイの出力は差動増幅器１１
０により記憶回路１０９出力との差をとった形でＡ／Ｄ
変換される。
ことにより、第４図の光電変換装置に示した例と同等の
効果を得られる。即ちＶｉｄｅｏラインから読み出され
る最大値と最小値の差及び最小値が出力されるタイミン
グでマイクロコンピューターがサンプリングパルスＳＨ
ＩとＳＨ２をそれぞれ出力し各信号を記憶回路１１３と
記憶回路１０９とに記憶する。記憶回路１１３の出力は
Ａ／Ｄ変換の際と高電位側の参照電位となり、引き続き
出力される光電変換素子アレイの出力は差動増幅器１１
０により記憶回路１０９出力との差をとった形でＡ／Ｄ
変換される。
なおここでは、光電変換素子アレイの蓄積信号の最大値
と最小値の差分を読み出す例をあげたが、後段で行なう
処理の必要に応じて最大値や最小値と光電変換素子アレ
イ中の特定のビット（例えば遮光ビット）との差をとっ
て同じ読み出し系を用いて読み出しても良い。また、後
段での処理の必要に応じて差分に限らず加算や定数倍す
るな１ ９ どの演算を行なった結果を同じ読み出し系を用いて読み
出しても良い。
と最小値の差分を読み出す例をあげたが、後段で行なう
処理の必要に応じて最大値や最小値と光電変換素子アレ
イ中の特定のビット（例えば遮光ビット）との差をとっ
て同じ読み出し系を用いて読み出しても良い。また、後
段での処理の必要に応じて差分に限らず加算や定数倍す
るな１ ９ どの演算を行なった結果を同じ読み出し系を用いて読み
出しても良い。
［発明の効果］
以上説明したように、本発明の光電変換装置によれば、
最大値検出手段又は／及び最小値検出手段から得られる
信号と光電変換素子の蓄積信号との間のずれを無くし、
複数の光電変換素子に蓄積された電荷を正確に反映した
信号を得ることができる。
最大値検出手段又は／及び最小値検出手段から得られる
信号と光電変換素子の蓄積信号との間のずれを無くし、
複数の光電変換素子に蓄積された電荷を正確に反映した
信号を得ることができる。
また、本発明の光電変換装置によれば、最大値検出手段
又は／及び最小値検出手段から得られる信号をもとに演
算され得られた信号と光電変換素子の蓄積信号との間の
ずれを無くし、複数の光電変換素子に蓄積された電荷を
正確に反映した信号を得ることができる。
又は／及び最小値検出手段から得られる信号をもとに演
算され得られた信号と光電変換素子の蓄積信号との間の
ずれを無くし、複数の光電変換素子に蓄積された電荷を
正確に反映した信号を得ることができる。
第１図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第１実施例の構成を示す回路図である。 第２図は上記第１実施例の光電変換素子アレイ２ ０ の動作を説明するタイミングチャートである。 第３図及び第４図は、上記第１実施例の光電変換素子ア
レイを用いた具体的な光電変換装置のブロック図である
。 第５図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第２実施例の構成を示す回路図である。 第６図は第２実施例の光電変換素子アレイを用いた具体
的な光電変換装置のブロック図である。 第７図は、特願昭６３−４７６４４号に示される光電変
換素子アレイの等価回路図である。 第８図は最小値検出回路の一単位の構或を示す回路図で
ある。 第９図は最大値検出回路の一単位の構成を示す回路図で
ある。 第１０図は第７図に示した光電変換素子アレイの動作を
説明するタイミングチャートである。 第１１図及び第１２図は従来の光電変換素子アレイを用
いた具体的な光電変換装置のブロック図である。 １．〜ｌ−ｎ：フォトトランジスタアレイ、２−１〜２
−ｌｌ：ＰＭｏｓスイッチ、３−１〜３−．４−，〜４
−．１０−，〜１０−ｒ，：ＮＭＯＳスイッチ、 ５−１〜５−。：蓄積容量、 ６：シフトレジスタ、 ７：共通読み出しライン、 ８：ＮＭＯＳスイッチ、 ９，１３，１４：出力アンプ、 １ １ −ｔ 〜１ １−．：最小値検出回路、１２−
１〜１１．．最大値検出回路、 １５，１６，２１ ：蓄積容量、 １７，１８，１９，２０，２２，２３：ＮＭＯＳスイッ
チ、 ２４．２５：バッファ、 ２６，１０２，１０８，１１０，１１２：差動増幅器、 ３０，３２：差動増幅器、 ３１：ＰＮＰ型トランジスタ、 ２３ ３３：ＮＰＮ型トランジスタ、 １０１：変換素子アレイ、 １０３：コンパレー夕、 １０４：マイクロコンピューター １０５，１０９，１１１．１１３：記憶回路、１０６：
加算器、 １０７：最大・最小値検出回路、 ４０１，４１１：定電流回路、 ４０２，４０３，４０７．４０８：ＰＭＯＳトランジス
タ、 ４０４，４０５，４０９，４１０：ＮＭＯＳ｝ランジス
タ。
換素子アレイの第１実施例の構成を示す回路図である。 第２図は上記第１実施例の光電変換素子アレイ２ ０ の動作を説明するタイミングチャートである。 第３図及び第４図は、上記第１実施例の光電変換素子ア
レイを用いた具体的な光電変換装置のブロック図である
。 第５図は本発明の光電変換装置の特徴部分となる光電変
換素子アレイの第２実施例の構成を示す回路図である。 第６図は第２実施例の光電変換素子アレイを用いた具体
的な光電変換装置のブロック図である。 第７図は、特願昭６３−４７６４４号に示される光電変
換素子アレイの等価回路図である。 第８図は最小値検出回路の一単位の構或を示す回路図で
ある。 第９図は最大値検出回路の一単位の構成を示す回路図で
ある。 第１０図は第７図に示した光電変換素子アレイの動作を
説明するタイミングチャートである。 第１１図及び第１２図は従来の光電変換素子アレイを用
いた具体的な光電変換装置のブロック図である。 １．〜ｌ−ｎ：フォトトランジスタアレイ、２−１〜２
−ｌｌ：ＰＭｏｓスイッチ、３−１〜３−．４−，〜４
−．１０−，〜１０−ｒ，：ＮＭＯＳスイッチ、 ５−１〜５−。：蓄積容量、 ６：シフトレジスタ、 ７：共通読み出しライン、 ８：ＮＭＯＳスイッチ、 ９，１３，１４：出力アンプ、 １ １ −ｔ 〜１ １−．：最小値検出回路、１２−
１〜１１．．最大値検出回路、 １５，１６，２１ ：蓄積容量、 １７，１８，１９，２０，２２，２３：ＮＭＯＳスイッ
チ、 ２４．２５：バッファ、 ２６，１０２，１０８，１１０，１１２：差動増幅器、 ３０，３２：差動増幅器、 ３１：ＰＮＰ型トランジスタ、 ２３ ３３：ＮＰＮ型トランジスタ、 １０１：変換素子アレイ、 １０３：コンパレー夕、 １０４：マイクロコンピューター １０５，１０９，１１１．１１３：記憶回路、１０６：
加算器、 １０７：最大・最小値検出回路、 ４０１，４１１：定電流回路、 ４０２，４０３，４０７．４０８：ＰＭＯＳトランジス
タ、 ４０４，４０５，４０９，４１０：ＮＭＯＳ｝ランジス
タ。
Claims (2)
- （１）光電変換された電荷を蓄積可能な複数の光電変換
素子を備えた光電変換装置において、最も強い光の入射
している光電変換素子の蓄積信号を検出する最大値検出
手段、最も弱い光の入射している光電変換素子の蓄積信
号を検出する最小値検出手段の少なくとも一つの検出手
段を備え、 前記最大値検出手段又は／及び前記最小値検出手段から
得られる信号を、前記複数の光電変換素子の蓄積信号と
同じ読み出し系を介して読み出す手段を有する光電変換
装置。 - （２）光電変換された電荷を蓄積可能な複数の光電変換
素子を備えた光電変換装置において、最も強い光の入射
している光電変換素子の蓄積信号を検出する最大値検出
手段、最も弱い光の入射している光電変換素子の蓄積信
号を検出する最小値検出手段の少なくとも一つの検出手
段と、前記最大値検出手段又は／及び前記最小値検出手
段から得られる信号をもとに演算を行なう演算手段とを
備え、 前記演算手段により得られた信号を、前記複数の光電変
換素子の蓄積信号と同じ読み出し系を介して読み出す手
段を有する光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301818A JP2548809B2 (ja) | 1989-11-22 | 1989-11-22 | 光電変換装置 |
| US07/616,211 US5182447A (en) | 1989-11-22 | 1990-11-20 | Photoelectric converting apparatus with maximum and minimum accumulation detecting |
| DE69027840T DE69027840T2 (de) | 1989-11-22 | 1990-11-21 | Fotoelektrisches Verwandlungsgerät |
| EP90312652A EP0430557B1 (en) | 1989-11-22 | 1990-11-21 | Photoelectric converting apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1301818A JP2548809B2 (ja) | 1989-11-22 | 1989-11-22 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03163972A true JPH03163972A (ja) | 1991-07-15 |
| JP2548809B2 JP2548809B2 (ja) | 1996-10-30 |
Family
ID=17901533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1301818A Expired - Lifetime JP2548809B2 (ja) | 1989-11-22 | 1989-11-22 | 光電変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5182447A (ja) |
| EP (1) | EP0430557B1 (ja) |
| JP (1) | JP2548809B2 (ja) |
| DE (1) | DE69027840T2 (ja) |
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|---|---|---|---|---|
| JP2009239788A (ja) * | 2008-03-28 | 2009-10-15 | Nec Electronics Corp | 固体撮像装置 |
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| JP3006216B2 (ja) * | 1991-09-05 | 2000-02-07 | 富士ゼロックス株式会社 | ２次元密着型イメージセンサ及びその駆動方法 |
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| US5541400A (en) * | 1992-10-29 | 1996-07-30 | Canon Kabushiki Kaisha | Accumulation control apparatus for photoelectric conversion element and visual axis detection apparatus using the element |
| US6002287A (en) * | 1997-05-08 | 1999-12-14 | Canon Kabushiki Kaisha | Signal outputting apparatus |
| US6529241B1 (en) | 1998-02-27 | 2003-03-04 | Intel Corporation | Photodetecting device supporting saturation detection and electronic shutter |
| JP4485087B2 (ja) * | 2001-03-01 | 2010-06-16 | 株式会社半導体エネルギー研究所 | 半導体装置の動作方法 |
| TWI484464B (zh) * | 2013-02-22 | 2015-05-11 | Au Optronics Corp | 光感測裝置 |
Family Cites Families (5)
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|---|---|---|---|---|
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| JPS6074878A (ja) * | 1983-09-30 | 1985-04-27 | Canon Inc | 光電変換器の蓄積時間補正装置 |
| JPH07120767B2 (ja) * | 1986-09-19 | 1995-12-20 | キヤノン株式会社 | 光電変換装置 |
| US4839735A (en) * | 1986-12-22 | 1989-06-13 | Hamamatsu Photonics K.K. | Solid state image sensor having variable charge accumulation time period |
| JPH01222583A (ja) * | 1988-03-02 | 1989-09-05 | Canon Inc | 光電変換装置並びに該装置の蓄積動作を制御する蓄積制御装置 |
-
1989
- 1989-11-22 JP JP1301818A patent/JP2548809B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-20 US US07/616,211 patent/US5182447A/en not_active Expired - Lifetime
- 1990-11-21 EP EP90312652A patent/EP0430557B1/en not_active Expired - Lifetime
- 1990-11-21 DE DE69027840T patent/DE69027840T2/de not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2009239788A (ja) * | 2008-03-28 | 2009-10-15 | Nec Electronics Corp | 固体撮像装置 |
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