JP4054839B1 - 光電変換装置およびそれを用いた撮像システム - Google Patents

Abstract

【課題】 ブロック配線を有する光電変換装置における、信号読み出しの高速化
【解決手段】 光電変換装置は、光電変換素子を有する画素が複数配された画素部と、画素からの信号が転送される複数のブロック配線と、ブロック配線からの信号を共通信号線へ転送する第２の転送スイッチと、それらを駆動させる駆動回路部と、を有する。そして、ブロック配線は、ブロック配線をリセット電位に設定するリセット手段を有する。
【選択図】 図１

Description

本発明は光電変換装置に関するものであり、詳細には、光電変換装置における回路構成に関する。

光電変換装置は近年デジタルカメラなどに用いられている。この光電変換装置の代表的な種類として、ＣＣＤ型やＭＯＳ型光電変換装置が挙げられる。ＭＯＳ型光電変換装置は、フォトダイオード等の光電変換素子を含む基本セル（画素）が２次元に配置された画素部と、画素部からの信号を保持する容量部と、容量部からの信号を外部へ出力するための共通信号線（水平信号線）とを有する。

光電変換装置は、多画素化、大判化が進んでおり、これに伴ってスイッチ用トランジスタ数の増大（合計ソース容量の増大）や信号線の容量の増大により、共通信号線の寄生容量が大きくなる傾向にある。特許文献１には、共通信号線の容量を低減するため、画素部からの信号をブロック配線に読み出した後、共通信号線へ出力する構成を有する光電変換装置の開示がある。

また多画素化に対応して、信号読み出しの高速化が求められている。信号読み出しの速度には、共通信号線の容量や共通信号線のリセットの速度が影響を与える。共通信号線のリセットとは、信号を読み出す前もしくは読み出した後に、信号線の電位を所定の電位に設定することをいう。このような技術に関しては、例えば特許文献２に記載されている。
特開２００３−２２４７７６号公報 特開平１０−１９１１７３号公報

特許文献１では、共通信号線の容量を低減する構成について検討されているものの、そのリセット方法、具体的にはブロック配線のリセット動作についての検討が充分ではなかった。上述したように、多画素化と信号読出しの高速化を両立するためには、共通信号線の容量低減だけでは充分でない場合があった。

このような課題に鑑み本発明は、ブロック配線を有する光電変換装置においてリセット動作を高速に行うことが可能な光電変換装置を提供することを目的とする。

本発明は、光電変換素子を有する画素が複数配された画素部と、前記画素からの信号が転送される複数の容量と、前記容量からの信号を転送する第１の転送スイッチと、前記複数の容量からの信号が転送される複数の信号線と、前記信号線からの信号を転送する第２の転送スイッチと、前記複数の信号線からの信号が転送される共通信号線と、駆動回路部と、を有する光電変換装置であって、前記信号線をリセット電位に設定するリセット手段が前記信号線に設けられていることを特徴とする。

本発明の光電変換装置によれば、信号読出しの高速化を達成することが可能となる。

本発明は、複数の垂直信号線の信号をそれぞれ保持する所定数の信号保持部に共通のブロック配線を有した構成において、複数のブロック配線にリセット手段を設けたことを特徴とする。この構成によって、ブロック配線の電位を高速にリセット電位に設定することが容易となる。これにより、ブロック配線をリセット電位にするための時間を短縮することが可能となり、画素からの信号を高速に読み出すことが可能となる。ここで、リセット手段とは、信号線の電位を所望の電位（リセット電位）ＶＣＨＲに設定するものである。例えば、リセット電圧を供給する電源、リセット電圧の供給を制御するスイッチを含んで構成される。

特許文献１の構成におけるリセット動作は、共通信号線（水平信号線）に設けられたリセット手段によって行われる。この場合、ブロック配線の電位は、共通信号線およびスイッチを介してリセット電位に設定される。そのため、リセット電圧を供給する経路の容量、抵抗が大きくなり、信号の読出し速度に影響を与える。この点において検討の余地があった。また、十分にリセット動作期間が取れない場合、リセット手段からの距離に依存した電位のばらつきに関しても検討の余地があった。

これに対して、本発明の構成によれば、複数のブロック配線にリセット手段が設けられているので、リセット動作を速やかに行うことが可能となる。つまり、共通信号線を介さずとも各ブロック配線をリセットすることが可能となる。

ここで、信号線のリセット動作について説明する。まず、信号の出力動作から説明する。

信号を保持する信号保持部として機能する容量から共通信号線へ信号を出力する際には、その信号は信号保持部の容量値と共通信号線との容量値の分割比に応じたものとなる。その際、その信号の大きさと共通信号線への出力速度は次のように示される。容量部の容量をＣ_Ｔとし、信号がＶｓｉｇであったとする。共通信号線の容量をＣ_Ｈとし、共通信号線へ出力された信号をＶｏｕｔとする。そして、ブロック配線の容量をＣ_ＨＢ、ブロック配線から共通信号線へ出力するＭＯＳＦＥＴのオン抵抗をＲとする。そして、共通信号線に設けられたリセット手段の抵抗をＲ_Ｒとする。ここでは、リセット手段はスイッチ（例えば、リセット用のＭＯＳＦＥＴ）からなるとする。Ｃ_ＨはＭＯＳＦＥＴのドレイン（あるいはソース）の複数が並列に接続されている為、容量Ｃ_Ｈは接続されているＭＯＳＦＥＴの数にほぼ比例する。ここで、容量から共通信号線への容量分割のみを考えると、Ｖｏｕｔ＝Ｖｓｉｇ×Ｃ_Ｔ／（Ｃ_Ｈ＋Ｃ_Ｔ）となる。出力のための時間Ｔｓｉｇは、調和平均を用いてＴｓｉｇ＝（Ｃ_Ｔ／／Ｃ_Ｈ）×Ｒ＝（Ｃ_Ｔ×Ｃ_Ｈ）×Ｒ／（Ｃ_Ｈ＋Ｃ_Ｔ）となる。共通信号線をリセットするための時間Ｔ_ＲＥＳは、Ｔ_ＲＥＳ＝Ｃ_Ｈ×Ｒ_Ｒとなる。Ｒ_Ｒ＝Ｒと仮定して、出力およびリセットのための時間を比較すると、Ｔｓｉｇ＜Ｔ_ＲＥＳとなる。つまり、出力の時定数＜リセットの時定数となり、リセットのための時間が読み出し速度に影響を与えてしまうことが分かる。

ここで、リセット動作を十分に行う為には、より小さなＲ_Ｒでなくてはならない。そのために、例えば駆動力の大きなＭＯＳＦＥＴを用いることが考えられる。しかし上述した容量が増加、すなわちＣ_Ｈが増加することになる。さらに、ブロック配線を有する場合においても同様に時定数の問題が生ずる。ここで共通信号線のみにリセット手段を設けた場合を考える。この場合、ブロック配線と共通線容量とを同時にリセットする必要があるため、リセット手段のＭＯＳＦＥＴの駆動力をさらに大きくする必要がある。駆動力を大きくすると前述のとおり容量が増加するため、Ｃ_ＴからＣ_Ｈへ容量分割における信号のゲインの低下をまねいてしまう。

すなわち、Ｃ_Ｈを定めるには、信号の伝達とリセット動作の特性のバランスを考慮にいれる必要がある。従って、複数のブロック配線にリセット手段を設ける構成により、その各々のＭＯＳＦＥＴの駆動力を最適化でき、また、リセット動作を迅速に行うことが出来る。また、ブロック配線から共通信号線へ信号を転送するためのＭＯＳＦＥＴのオン抵抗（ＭＯＳＦＥＴの駆動力）を信号伝達に最適な値にすることができる。従って、信号の転送とブロック配線および共通信号線のリセット動作をともに迅速に行うことが可能となる。以上、スイッチとしてＭＯＳＦＥＴを例に説明したがこれに限られるものではない。以下においてＭＯＳＦＥＴを例に説明するが、その他の素子を用いることもできる。またスイッチとして表現した場合にもＭＯＳＦＥＴや他の周知の素子を用いることができる。

次に図６を用いて、光電変換装置の全体的な構成を説明する。図６の１０１は画素部である。画素部１０１は、光電変換素子（例えば、フォトダイオード）を含む、基本セル（画素）が複数配されている。詳細な回路は後述する。１０２は、信号保持部として機能するラインメモリを含む容量部である。さらに、共通信号線へ信号を出力するためのＭＯＳＦＥＴを有する。ラインメモリの信号をＭＯＳＦＥＴによって読み出す部分でもあるため、以降、読み出し部１０２と称する。読み出し部１０２は、信号増幅部やＡ／Ｄ変換器を有していても良い。また読み出し部１０２にブロック配線部１１０が含まれている。本発明はこのブロック配線のリセット機構に特徴を有するものである。具体的には、複数のブロック配線にリセット手段を設けたことを特徴としている。

１０３は、水平走査回路を含む駆動回路部である。符号にあるａ及びｂは、同一の機能を有する構成であることを意味する。即ち、本実施形態では、画素部１０１からの信号は、読み出し部１０２ａと読み出し部１０２ｂへ任意に振り分けて読み出すことが可能である。さらに、１０４は駆動回路部（垂直走査回路を含む）であり、１０５は増幅回路部、１０７は出力端子である。ここで、１０６は共通信号線部である。簡単のため、２本の線にて示しているが、詳細な構成は後述する。

以下、具体的な構成について実施形態を用いて説明するが、本発明はこれら実施形態に限定されるものではなく、上述したブロック配線のリセット機構に特徴を有するものであり、これに逸脱しない限り適宜組み合わせ可能である。またリセット手段は少なくとも複数のブロック配線にそれぞれ設けられていればよい。最も好ましいのは全てのブロック配線にそれぞれ設けられている構成であるが、垂直信号線の数等によっては、共通信号線のリセット手段に近接したブロック配線にはリセット手段は設けず、離れた場所に配された複数のブロック配線に設けてもよい。

ここで、垂直信号線とは第１方向に延在した配線のことである。また、水平信号線とは、第１方向とは異なる第２方向に延在した配線のことであり、第１方向と第２方向とは直交でなくてもよい。実施形態では水平信号線を共通信号線としている。

（第１の実施形態）
第１の実施形態について、図１を用いて、詳細な構成を説明する。図１は、図６における画素部１０１から読み出し部１０２ａを経て出力端子１０７ａまでの経路を示している。符号ａは省略している。

画素部１０１には、画素１２６が２次元に配列している。画素１２６は、光電変換素子であるフォトダイオードＰＤ、その電荷を転送する転送スイッチＴＸ、電荷が転送される活性領域をリセットするリセットスイッチＲＥＳを有する。更に、電荷に基づいた電位を出力するためのＭＯＳＦＥＴ（ＳＦ）、画素の選択を行うスイッチＳＥＬとを含む。この構成は一例である。そして、画素は列方向に配された垂直信号線１２７にそれぞれ接続されている。垂直信号線１２７には、画素からの信号を増幅する増幅部１２５と信号を転送するスイッチ１２８が配されている。

読み出し部１０２は、スイッチ１２８を介して転送される信号を保持するラインメモリ１０８を含む。１０９は、ラインメモリ１０８に保持された信号をブロック配線１１２、１１３へ出力するためのスイッチであり、スイッチ１２０、１２１はブロック配線１１２、１１３の信号を共通信号線１１１へそれぞれ出力するためのスイッチである。さらに、各ブロック配線１１２および１１３はリセット手段１２２を有する。リセット手段はブロック配線に所望の電圧（リセット電圧）ＶＣＨＲを供給するものであり、本実施形態においてはＭＯＳＦＥＴによって構成されている。

ここで、ブロック配線１１２、１１３を設けたため、共通信号線に直接接続されるスイッチ数が減り共通信号線１１８の寄生容量が低減されている。それと同時に複数のブロック配線にそれぞれリセット手段１２２を有するため、共通信号線１１１とブロック配線１１２および１１３のリセット動作を高速で行うことが可能となり、高速読み出しが可能となる。また、リセット動作が容易に行えることで、各ブロック配線のリセット電位のばらつきを低減することが可能となり、高品質な画像信号を得ることが可能となる。

（第２の実施形態）
本実施形態の光電変換装置は、第１の実施形態と比べて各ブロック配線および共通信号線が２本の組となっている構成が異なる。この構成によって、ノイズ成分が抑制された信号を得ることが可能となり、高品質な画像を得ることが可能となる。更に、複数の共通信号線の組１１８および１１９を有することにより１組の共通信号線に接続されるブロック配線、スイッチの数が削減できるため、共通信号線の容量は更に低減される。同様に、ブロック配線の組１１４から１１７を有することにより各ブロック配線の容量が低減される。従って、第１の実施形態に比べて更なる高速読み出しが可能となる。

図２を用いて詳細に説明する。ブロック配線部および共通信号線部は、それぞれ４本の共通信号を有している。ブロック配線部の１１４Ｓと１１４Ｎ、１１５Ｓと１１５Ｎ、１１６Ｓと１１６Ｎ、１１７Ｓと１１７Ｎが組となっており、共通信号線部の１１８Ｓと１１８Ｎ、１１９Ｓと１１９Ｎが組となっている。Ｓ１はある画素からのノイズ信号と電荷に基づく信号とが重畳した信号を保持するラインメモリであり、Ｎ１はそのノイズ信号を保持するラインメモリである。Ｓ１、Ｓ２といった符号における数字は画素列に対応している。各ブロック配線１１４、１１５、１１６、１１７に読み出された信号は、スイッチ１２３あるいは１２４を介して共通信号線１１８あるいは１１９へと転送される。そして、各ブロック配線１１４、１１５、１１６、１１７はリセット手段１２２を有している。このような構成によって、各ブロック配線のリセット動作にかかる時間を短縮することが可能となり、信号のばらつきが低減され、また、より高速に信号を読み出すことが可能となる。

図４を用いて本実施形態の駆動方法の一例を説明する。図４は、転送スイッチ１０９のＭ１からＭ１２を制御するパルスであり、パルスφ１２３、１２４はスイッチ１２３、１２４を制御する。さらにφＣＨＲは、リセット手段のＭＯＳトランジスタを制御するパルスである。ここでは、ハイパルスはトランジスタをオンしている。

まず、画素部からの信号がラインメモリ１０８に保持される。その後、転送スイッチ１０９の一部（Ｍ１からＭ４）がオンした後、リセット手段１２２のＭＯＳトランジスタにハイパルスが入力し、リセット動作が行われる。このとき、すべてのリセット手段１２２にハイパルスは供給され、同時にリセット動作が行われている。ここで、Ｍ１からＭ４に対応する画素部からの信号がスイッチ１２３がオンすることで共通信号線１１８、１１９へと転送されている。その後、この動作が繰りかえされ、信号が読み出される。

本実施形態においては光信号に重畳したノイズ信号の例として、画素のノイズ信号を例に挙げたが、ブロック配線と画素との間の信号経路にアンプを設けた場合には、このアンプのノイズを抑制する構成であってもよい。

図５に、本実施形態における駆動回路部１０３の模式図を示す。駆動回路部１０３は、水平走査部を構成するデータ転送部と、ロジック回路によって構成される論理演算部とを有している。論理演算部の構成によって駆動方法，すなわち読み出し方法を変えることが可能である。

図５の構成において、基準クロックが入力したのち、水平走査回路のＳＲ１からの出力がスイッチ１０９の一部（Ｍ１からＭ４）をオンにさせる。そして、順次ＳＲ２、ＳＲ３、ＳＲ４の出力がスイッチ１０９（Ｍ５からＭ１６）を動作させていく。ＳＲ１等の出力が論理演算部に入力され、スイッチ１２３、１２４へパルスφ１２３、φ１２４を供給する。ここで、このφ１２３およびφ１２４は、単純に配線によって供給することも可能である。しかし、ＳＲ１等の出力を用いることで短時間でのリセットを実現することが可能となる。

本実施形態においては、第１の実施形態の構成における駆動を説明したが、その構成に限られるものではない。共通信号線等の構成に対応して、分周回路における駆動や制御線の数を変えればよい。

本実施形態の構成によって、ブロック配線を有することで共通信号線の容量を低減しつつ、リセット動作を容易にし、高速読み出しが可能な光電変換装置を得ることが可能となる。また、リセット動作が容易に行えることで、各ブロック配線のリセット電位のばらつきを低減することが可能となり、高品質な画像信号を得ることが可能となる。

（第３の実施形態）
本実施形態においては、第２の実施形態に比べて共通信号線にリセット手段を多く有している。図３に構成を示す。図１では共通信号線に一箇所のみ設けられていたが、共通信号線の増幅器１０５に近接する端部と、これとは逆側の端部にそれぞれ設けられている。このような構成によって、第２の実施形態に比べて、よりリセット動作を容易に行うことが可能となり、高速に信号読み出しを行うことが可能となる。特に、共通信号線ごとに複数のリセット手段が離れて配置されていることで、高速なリセットが可能となる。

（第４の実施形態）
本実施形態においては上述した実施形態と比較して、リセット手段に用いるスイッチの駆動力を更に規定したものである。第１の実施形態を例にスイッチの駆動力について説明する。図７は読み出し部１０２から出力端子１０７までの概念図である。ブロック配線１１２および共通信号線１１１は容量Ｃ_ＨＢおよびＣ_Ｈにてしめしている。スイッチには、オン時の抵抗Ｒ、Ｒｒを示している。簡単のため、Ｃ_Ｔ＝Ｃ_ＨＢ＝Ｃ_Ｈと仮定すると、ラインメモリ１０８から共通信号線１１１まで信号を読み出す時の時定数は調和平均をとると（Ｃ_Ｔ／／（Ｃ_ＨＢ＋Ｃ_Ｈ））×Ｒ＝（２／３）Ｃ_Ｔ×Ｒである。リセットのための時間はＣ_ＨＢ×Ｒｒ＝Ｃ_Ｈ×Ｒｒ＝Ｃ_Ｔ×Ｒｒとなる。高速に読み出すために、信号の読み出しとリセットとを同程度の時間で行う場合には、Ｒｒ＝（２／３）Ｒとなる。従って、リセット手段のスイッチのオン抵抗は信号を転送するためのスイッチよりも小さいオン抵抗のスイッチであればよいことが分かる。これは第１の実施形態に限らず全ての実施形態に適用可能である。

（第５の実施形態）
本実施形態においては、画素からブロック配線までの構成の例を示す。画素は上述したような構成である。画素１２６から、電荷保持部をリセットトランジスタによって基準電位に設定した際（リセット動作時）の電位に基づく信号（ノイズ信号）が垂直信号線１２７に出力される。さらに、画素１２６から、画像を形成する信号となる、光電変換素子から転送された電荷に基づく信号（ノイズ信号が重畳された光信号）が垂直信号線１２７に出力される。垂直信号線１２７には、ソースフォロワ回路の一部を構成する定電流源が設けられている（不図示）。その後、ノイズ信号および電荷に基づく信号はアンプ１２５の前段のクランプ容量により差動処理されノイズ信号が抑制された信号を得ることができる。その後、画素のノイズが抑制された信号は各垂直信号線１２７に配された増幅部（アンプ）１２５にて増幅され、ＭＯＳＦＥＴ１２８を介してラインメモリ１０８に保持される。ラインメモリがアンプに対して二つ設けられているのはアンプのオフセットを抑制するための差動処理を行うためである。

そして、ＭＯＳＦＥＴ１０９を介して、ラインメモリ１０８に保持された信号はブロック配線へと出力される。

本実施形態によれば、ブロック配線、共通信号線に読み出す前に信号を増幅することが可能となり、上記実施形態に対して、更にＳＮを向上させることが可能となる。

（第６の実施形態）
本発明の信号検出装置を用いた例として、撮像システムに適用した場合を述べる。信号検出装置は、光を検出する光電変換素子を有する光電変換装置であり、撮像システムの一例としてデジタルスチルカメラに用いた場合を、図８を用いて説明する。他の撮像システムには、デジタルカムコーダなどが挙げられる。

図８は、デジタルスチルカメラのシステムをブロックで図示したものである。は、光電変換装置である固体撮像装置８０４を備える。

被写体の光学像は、レンズ８０２等を含む光学系によって固体撮像装置８０４の撮像面に結像される。レンズ８０２の外側には、レンズ８０２のプロテクト機能とメインスイッチを兼ねるバリア８０１が設けられうる。レンズ８０２には、それから出射される光の光量を調節するための絞り８０３が設けられうる。固体撮像装置８０４から複数チャンネルで出力される撮像信号は、撮像信号処理回路８０５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路８０５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器８０６でアナログ−ディジタル変換される。Ａ／Ｄ変換器８０６から出力される画像データは、信号処理部（画像処理部）８０７によって各種の補正、データ圧縮などがなされる。固体撮像装置８０４、撮像信号処理回路８０５、Ａ／Ｄ変換器８０６及び信号処理部８０７は、タイミング発生部８０８が発生するタイミング信号にしたがって動作する。

ブロック８０５から８０８は、固体撮像装置８０４と同一チップ上に形成されてもよい。また、各ブロックは、全体制御・演算部８０９によって制御される。その他、画像データを一時的に記憶するためのメモリ部８１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部８１１を備える。記録媒体８１２は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部８１３を備えてもよい。

次に、図８の動作について説明する。バリア８０１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器８０６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部８０９が絞り８０３を開放にする。固体撮像装置８０４から出力された信号は、撮像信号処理回路８０５をスルーしてＡ／Ｄ変換器８０６へ提供される。Ａ／Ｄ変換器８０６は、その信号をＡ／Ｄ変換して信号処理部８０７に出力する。信号処理部８０７は、そのデータを処理して全体制御・演算部８０９に提供し、全体制御・演算部８０９において露出量を決定する演算を行う。全体制御・演算部８０９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部８０９は、固体撮像装置８０４から出力され信号処理部８０７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ８０２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ８０２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置８０４から出力された撮像信号は、撮像信号処理回路８０５において補正等がされ、Ａ／Ｄ変換器８０６でＡ／Ｄ変換され、信号処理部８０７で処理される。信号処理部８０７で処理された画像データは、全体制御・演算８０９によりメモリ部８１０に蓄積される。

その後、メモリ部８１０に蓄積された画像データは、全体制御・演算部８０９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体８１２に記録される。また、画像データは、外部Ｉ／Ｆ部８１３を通してコンピュータ等に提供されて処理されうる。

高速読み出しが可能な光電変換装置を用いることによって、高速撮影や動画撮影においても高品質な画像が提供可能な撮像システムを提供することが可能となる。

なお、上述の実施形態においては光電変換装置について述べてきたが、本発明は共通信号線の構成に係るものであり、検出される信号が磁気信号であってもよい。構成においても、共通信号線は光信号用とリセット信号用との組でなくてもよい。

第１の実施形態の読み出し部の模式的な回路図 第２の実施形態の読み出し部の模式的な回路図 第３の実施形態の読み出し部の模式的な回路図 第２の実施形態の駆動方法の一例 駆動回路の一例 光電変換装置の平面模式図 第１の実施形態の模式図 撮像システムを説明するブロック図

符号の説明

１０１ 画素部
１０２ 読み出し部（容量部）
１０３ 駆動回路部
１０４ 駆動回路部
１０５ 増幅回路部
１０６ 共通信号線部
１０７ 出力端子
１０８ ラインメモリ（容量）
１０９ 読み出しスイッチ
１１０ ブロック配線部
１１２〜１１７ ブロック配線
１１８、１１９ 共通信号線
１２０、１２１、１２３、１２４ スイッチ
１２２ リセット手段

Claims (7)

1. ２次元に配された光電変換素子と、
   前記光電変換素子の信号が出力される複数の垂直信号線と、
   前記垂直信号線に出力された信号を保持する信号保持部と、
   前記信号保持部の信号が出力される水平信号線と、
   複数の前記信号保持部を１つのブロックとし、該ブロックを複数有し、同一のブロックに含まれる前記信号保持部からの信号がそれぞれ読み出される複数のブロック配線と、
   前記複数のブロック配線に読み出された信号をそれぞれ前記水平信号線に転送するための複数のスイッチと、を有し、
   前記ブロック配線の電位をリセットするリセット手段を、複数のブロック配線に設けることを特徴とする光電変換装置。
2. 前記リセット手段は全てのブロック配線に設けられていることを特徴とする請求項１に記載の光電変換装置。
3. 前記ブロック配線は、第１のブロック配線と第２のブロック配線とを有し、
   前記水平信号線は、第１の水平信号線と第２の水平信号線とを有し、
   前記第１の水平信号線へ前記第１のブロック配線からの信号が転送され、
   前記第２の水平信号線へ前記第２のブロック配線からの信号が転送されることを特徴とする請求項１あるいは２に記載の光電変換装置。
4. 前記水平信号線をリセット電位に設定するリセット手段が前記水平信号線に設けられていることを特徴とする請求項１から３のいずれか１項に記載の光電変換装置。
5. 前記リセット手段はＭＯＳトランジスタからなることを特徴とする請求項１から４のいずれか１項に記載の光電変換装置。
6. 前記リセット手段のＭＯＳトランジスタは、前記複数のスイッチに比べて、オン時の抵抗が小さいことを特徴とする請求項５に記載の光電変換装置。
7. 請求項１から６のいずれか１項に記載の光電変換装置と、
   前記光電変換装置から出力される画像信号を処理する画像処理部と、
   を備えることを特徴とする撮像システム。

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