JP5679653B2 - 光電変換装置およびそれを用いた撮像システム - Google Patents

光電変換装置およびそれを用いた撮像システム Download PDF

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Description

本件は光電変換装置の分離の構造に関する。
CCD型やCMOS型の光電変換装置は多くのデジタルスチルカメラやデジタルカムコーダに用いられている。近年、光電変換装置は画素の縮小化がなされており、それによって生じる隣接の画素への電荷の混入(クロストーク)への対策が検討されている。
特許文献1では、隣接する画素間での電荷の混入を防ぐための素子分離用のバリアとなるP型ウエル領域を、光電変換素子のN型ウエル領域に合わせて深い領域に形成する構成が開示されている。
特開2003−258232号公報
しかしながら、特許文献1に開示されているP型ウエル領域であっても、電荷の漏れを十分に抑制することが困難な場合がある。
また、一般的に光電変換装置では、光電変換素子の周辺に光電変換素子の電荷を読み出すためのトランジスタなどが設けられている。この時、光電変換素子同士を分離する素子分離領域として機能する半導体領域の幅が異なってしまう場合がある。本発明者らは、このような場合に、特許文献1に記載の光電変換素子の素子分離となりうるP型ウエル領域からの電荷の漏れ量が、素子分離領域の幅によって異なってしまう場合があることを見出した。隣接する光電変換素子への信号電荷の漏れ量がばらついてしまうと、画質が低下し、画像信号において補正が困難となってしまう。
そこで、本発明においては、隣接する光電変換素子(画素)へ混入する電荷のばらつきの低減が可能な光電変換装置を提供することを目的とする。
本発明の光電変換装置は、第1の光電変換素子と、第1の方向において前記第1の光電変換素子に隣接する第2の光電変換素子と、前記第1の方向と直交する第2の方向において前記第1の光電変換素子に隣接する第3の光電変換素子と、前記第1の方向とは反対の方向において、前記第1の光電変換素子に隣接する第4の光電変換素子とを含む複数の光電変換素子と、複数の転送トランジスタと、複数の増幅トランジスタと、複数のリセットトランジスタとが半導体基板に配された光電変換装置において、前記複数の転送トランジスタの各々は、前記光電変換素子で生じた信号電荷を前記増幅トランジスタのゲートに転送するトランジスタであり、前記複数のリセットトランジスタの各々は前記増幅トランジスタの前記ゲートの前記信号電荷をリセットするトランジスタであり、前記第1の光電変換素子と前記第2の光電変換素子との間、および、前記第1の光電変換素子と前記第4の光電変換素子との間の各々に、前記第1の方向に第1の幅を持つ、前記信号電荷が少数キャリアとなる第1導電型の複数の第1の半導体領域の各々が配され、前記第1の光電変換素子と前記第3の光電変換素子との間に、前記第2の方向に、前記第1の幅より狭い第2の幅を持つ、前記第1導電型の第2の半導体領域が配され、前記複数の第1の半導体領域の各々の下部に、前記第1の方向に第3の幅を持つ、前記第1導電型の複数のの半導体領域の各々が配され、前記第2の半導体領域の下部に前記第2の方向に前記第3の幅を持つ、前記第1導電型の第4の半導体領域が配され、前記リセットトランジスタが、前記複数の第1の半導体領域のうちの、前記第1の光電変換素子と前記第2の光電変換素子との間の前記第1の半導体領域の上部に配され、前記増幅トランジスタが前記複数の第1の半導体領域のうちの、前記第2の光電変換素子と前記第4の光電変換素子との間の前記第1の半導体領域の上部に配されている
本発明によって、隣接する光電変換素子へ混入する電荷のばらつきを低減させることが可能となる。
第1の実施形態を説明する光電変換装置の断面模式図。 第1の実施形態を説明する光電変換装置の回路図と平面レイアウト図。 第1の実施形態を説明する、比較のための光電変換装置の断面模式図。 第2の実施形態を説明する光電変換装置の断面模式図。 第2の実施形態を説明する光電変換装置の断面模式図。 第3の実施形態を説明する光電変換装置の断面模式図。 第4の実施形態を説明する光電変換装置の断面模式図。 撮像システムを説明するブロック図。
本発明の光電変換装置は、第1および第2の光電変換素子との間の素子分離領域に配された信号電荷に対して障壁となりうる(ポテンシャルバリアとなりうる)第1の半導体領域を有する。そして、第1および第3の光電変換素子との間の素子分離領域に配された信号電荷に対して障壁となる第2の半導体領域を有する。第2の半導体領域は、第1の半導体領域と同じ深さであり、第1の半導体領域よりも幅が狭い。そして、第1の半導体領域と第2の半導体領域の下部に信号電荷に対して障壁となる第3の半導体領域を有する。このような構成によって、第1の光電変換素子にて生じた信号電荷が隣接する第2、第3の光電変換素子へ偏って混入することを抑制することが可能となる。つまり、クロストーク量を均一化することが可能となり、得られる画質が向上する。更に、補正を行う場合においても、画像信号を容易に補正することが可能となるため、必要な画像処理部の構成も簡易な構成にすることが可能となる。
以下、図面を用いて詳細に本実施形態について説明する。
(画素回路の一例)
図2(A)に本発明が適用されうる画素回路の一例を示し、図2(B)および図2(C)にその画素回路の平面レイアウトを示す。図2(A)は2つの光電変換素子を含む画素セルを示している。光電変換装置には、このような画素セルが1次元もしくは2次元に配列し、撮像領域を構成している。画素を、光電変換素子を1つ含む構成とした場合、図2(A)に示す画素セルは2画素を含むといえる。
まず、図2(A)を用いて画素セルについて説明する。100は光電変換素子であるフォトダイオード、101は転送MOSトランジスタ、102はリセットMOSトランジスタ、103は増幅MOSトランジスタである。104は転送MOSトランジスタと、リセットMOSトランジスタと、増幅MOSトランジスタのゲート電極との交点のノードである。105は選択MOSトランジスタ、106は出力線である。本実施形態では、2つの光電変換素子100a、100eを含み、2つの転送MOSトランジスタ101a、101eを有している。転送MOSトランジスタ101aは光電変換素子100aにて生じた電荷をノード104へ転送する。転送MOSトランジスタ101eは光電変換素子100eにて生じた電荷をノード104へ転送する。増幅MOSトランジスタ103はノード104の電位に応じた出力を、選択MOSトランジスタ105を介して出力線106へ出力する。増幅MOSトランジスタ103はソースフォロワ回路の一部であり、そのゲート電極はノード104と接続されている。リセットMOSトランジスタ102は、増幅MOSトランジスタ103のゲート電極のノード104を規定の電位(リセット電位)にリセットする。転送MOSトランジスタ101aには転送制御信号TX1が、転送MOSトランジスタ101eには転送制御信号TX2が供給される。リセットMOSトランジスタにはリセット制御信号RESが、選択MOSトランジスタ105には選択制御信号SELが供給される。各制御信号によって信号電荷の読み出しが制御される。本実施形態では2つの光電変換素子は1つの増幅MOSトランジスタ103、リセットMOSトランジスタ102、選択MOSトランジスタ105を共有化している。
図2(B)を用いて、光電変換装置の平面レイアウトを示す。図2(B)において、200は光電変換素子であるフォトダイオード、201は転送MOSトランジスタのゲート電極、202はリセットMOSトランジスタのゲート電極を示す。203は増幅MOSトランジスタのゲート電極、204は浮遊拡散部、205は選択MOSトランジスタのゲート電極を示す。浮遊拡散部204はノード104を構成する。更に、206は増幅MOSトランジスタのソース領域であり、207は増幅MOSトランジスタのドレイン領域である。208は選択MOSトランジスタのソース領域であり、出力線106と接続されている。ここで、光電変換素子200aと光電変換素子200eとが増幅MOSトランジスタ206、選択MOSトランジスタ、およびリセットMOSトランジスタ202を共有している。
更に、209は半導体領域や半導体基板に電圧を供給するための半導体領域であり、ウエルコンタクトと称する場合もある。210は各素子を分離する素子分離領域である。素子分離領域210には、LOCOSやSTIなどの絶縁体を含む素子分離構造や信号電荷に対して障壁となるような半導体領域が配されている。以下、説明のため、図2(B)中の複数の光電変換素子200を、それぞれ200a〜200gとする。そして、光電変換素子200aに対応する転送MOSトランジスタのゲート電極を201a、浮遊拡散部を204aとする。光電変換素子200bに対応する転送MOSトランジスタのゲート電極を201b、浮遊拡散部を204bとする。その他の光電変換素子200c〜200gについても同様に記載する。
更に、図2(C)を用いて、光電変換装置の平面レイアウトを説明する。図2(C)は図2(B)の構成を更に説明するための簡略化された平面レイアウトである。図2(C)において、光電変換素子200aと光電変換素子200dあるいは200eとの間には第1の素子分離領域220が配される。光電変換素子200aと光電変換素子200bあるいは200cとの間には第2の素子分離領域221が配される。ここで、第1の素子分離領域220は第1の幅W1を有し、第2の素子分離領域221は第2の幅W2を有し、W1>W2である。この第1の幅W1は、光電変換素子200aの重心と光電変換素子200dあるいは200eの重心との間を結ぶ線分における幅である。また、第2の幅W2は、光電変換素子200aの重心と光電変換素子200bあるいは200cの重心との間を結ぶ線分における幅である。この第1の素子分離領域220と第2の素子分離領域221は、光電変換素子を囲って格子状に配置されている。図2(C)に示した第1の素子分離領域220と第2の素子分離領域221は、図2(B)に配されている。なお、素子分離領域によって規定される光電変換素子200を含む活性領域には浮遊拡散部204も配されている。本実施形態においては、第1の本実施形態の光電変換装置において光電変換素子は2次元に配置されている。
なお、光電変換装置は、図2(A)に示したような回路に限定されるものではなく、更に多くの光電変換素子が増幅MOSトランジスタを共有化するような構成であっても、選択MOSトランジスタを有していない構成であってもよい。また、画素セルが光電変換素子を1つのみ有する場合であってもよく、図2(B)に示したような平面レイアウトでなくてもよい。以下、図面を用いて本発明の実施形態を説明する。
(第1の実施形態)
本実施形態の光電変換装置について、図1を用いて説明する。図1(A)は図2(B)のAB線における断面模式図であり、図1(B)は図2(B)のCD線における断面模式図である。図1(A)と図1(B)において、図2(B)と対応する構成については、同一の符号を付し説明を省略する。本実施形態では信号電荷が電子である場合について説明する。また、本実施形態においては、光電変換素子、即ち画素が第1の方向Yおよび第2の方向Xに沿って行列状に配されている。なお、第2の方向Xと第1の方向Yとは直交するものとする。
図1において、216は半導体領域であり、218は下地基板である。半導体領域216と下地基板218とを含む構成を半導体基板219とする。半導体領域216は下地基板218の中もしくは下地基板218の上に形成される。具体的には、半導体領域216は、例えば下地基板218にイオン注入によって形成される場合や、下地基板218の上にエピタキシャル層を設けることによって形成される。本実施形態では半導体領域216をP型(第1導電型)の半導体領域とし、下地基板218をN型(第2導電型)とする。なお、半導体領域216や下地基板218の導電型はN型でもP型であってもよい。217は半導体基板219の主表面である。本実施形態では、主表面217は、光電変換素子の受光面を含む面である。光電変換素子200は、表面保護層として機能しうるP型の半導体領域211と、電荷蓄積部として機能しうるN型の半導体領域212とを含む。浮遊拡散部204はN型の半導体領域からなる。光電変換素子200aに対応するP型の半導体領域を211a、N型の半導体領域を212aとする。光電変換素子200bに対応するP型の半導体領域を211b、N型の半導体領域を212bとする。以下、その他の光電変換素子200c〜200eについても同様である。ここで、光電変換素子200aを第1の光電変換素子とし、光電変換素子200dあるいは200eを第2の光電変換素子とする。そして、光電変換素子200bあるいは200cを第3の光電変換素子とし、光電変換素子200fあるいは200gを第4の光電変換素子とする。なお、本実施形態において、ゲート絶縁膜は省略している。
上述のような光電変換装置において、第1の素子分離領域220と第2の素子分離領域221における半導体基板の主表面には素子分離構造(ここでは、LOCOS)215が配されている。そして、素子分離構造215の下部には、P型の半導体領域216と比べて高い不純物濃度の、信号電荷に対してポテンシャルバリアとなりうるP型の第1の半導体領域113および第2の半導体領域114が配されている。信号電荷に対してポテンシャルバリアとなりうる半導体領域とは、例えば信号電荷が少数キャリアとなるような導電型の半導体領域である。本実施形態において、第1の半導体領域113は第1の素子分離領域220の幅W1と等しい幅を有し、第2の半導体領域114は第2の素子分離領域221の幅W2と等しい幅を有しているが、これに限らない。第1の半導体領域113および第2の半導体領域114は素子分離構造215の下部から等しい第1の深さD1まで配置されている。第1の半導体領域113および第2の半導体領域114は等しい不純物濃度を有する。ここで、第1の光電変換素子200aに対応する浮遊拡散部は第1の光電変換素子200aと第3の光電変換素子200bあるいは200cとの間に配され、本実施形態においては、第1の光電変換素子200aと第2の半導体領域との間に配されている。また、第1あるいは第2の半導体領域の上部に、トランジスタなどの他の素子(208、209)が配されていてもよい。なお、第1の半導体領域113と第2の半導体領域114とは、各光電変換素子を格子状に囲んでいる。
本実施形態では、第1の半導体領域113および第2の半導体領域114の下部に、第3の半導体領域115をそれぞれ有している。第3の半導体領域115は、第3の幅W3を有し、第1および第2の半導体領域の下部から第2の深さD2まで配されている。このような第3の半導体領域115を有することで、光電変換素子200aの半導体基板119の深部にて生じた電荷が、隣接する光電変換素子の間で偏って混入することを抑制することが可能となる。
第1〜第3の半導体領域113〜115は、以下の方法で形成される。半導体基板の第1および第2の素子分離領域に素子分離構造215を形成する。その後、第1および第2の半導体領域113および114を形成すべき領域の半導体基板219上に、幅W1とW2の開口を有する、フォトレジスト等の第1のマスクを設ける。第1のマスクを用いてP型の半導体領域を形成するための不純物イオンを第1のドーズ量および第1のエネルギーで半導体基板219へ注入する。このイオン注入によって、第1の半導体領域113と第2の半導体領域114が形成される。次に、第1のマスクを除去した後、第3の半導体領域115を形成すべき領域の半導体基板219上に、幅W3の開口を有する、フォトレジスト等の第2のマスクを設ける。第2のマスクを用いてP型の半導体領域を形成するための不純物イオンを第2のドーズ量および第2のエネルギーで半導体基板219へ注入する。このイオン注入によって、第3の半導体領域115が形成される。本実施形態では、第1のドーズ量と第2のドーズ量とは等しく、第1のエネルギーは第2のエネルギーよりも小さい。なお、第1および第2の半導体領域113および114は別別に形成してもよく、第3の半導体領域115を第1および第2の半導体領域よりも先に形成するなど順番も任意に選択することが出来る。
次に、図3を用いて、本実施形態との比較を行う。図3は、図1と対応した光電変換装置の断面模式図である。図3において、図1や図2と対応する構成については同一の符号を付しており、説明を省略する。光電変換装置の平面レイアウトにおいて、光電変換素子の間に配された素子分離領域の幅が異なる場合がある。図3において、信号電荷に対してポテンシャルバリアとなる半導体領域(313、314)は、光電変換装置の全面に同時に形成される。よって、信号電荷に対して障壁となる半導体領域(313、314)の深さ(D3)や不純物濃度は等しくなるが、幅が異なる(W1、W2)。このような構成において、図3に示したように光電変換素子200aにおいて半導体基板219の深部にて信号電荷が存在した場合には、隣接する複数の光電変換素子200b、200c、200d、200eに対して信号電荷の混入量が異なってしまう。なぜなら、信号電荷がランダムに移動するため、また、信号電荷が消滅する確率が一定であるため、信号電荷が隣接する光電変換素子へ混入する量が、P型の半導体領域の幅および第1、第2の領域の幅によって変化してしまうためである。よって、信号電荷は光電変換素子200aからの距離が大きい光電変換素子200eに混入し難く、光電変換素子200aからの距離が小さい光電変換素子200cに混入しやすい。例え、光電変換素子と光電変換素子との間に浮遊拡散部があったとしても、深部にて生じた電荷の大部分が光電変換素子に混入してしまう場合がある。このように、光電変換素子の配置によって信号電荷が混入する量にバラツキがあると、例えば、ホワイトバランス情報を得るために補正が必要となってしまう。
一方、図1に示した光電変換装置においては、光電変換素子200aの半導体基板219の深くに電荷が生じた場合、電荷はいずれの方向においても幅W3の第3の半導体領域115によって阻まれることになる。よって、光電変換素子間の電荷の移動を均一にすることが可能となる。
本実施形態においては、素子分離領域に素子分離構造215が設けられているが、P型の第1および第2の半導体領域113及び114のみが設けられている構造であってもよい。ここで、半導体領域の境界とは、不純物濃度プロファイルにおいて、P型の半導体領域216の不純物濃度になった地点をいう。もし半導体領域216がN型であった場合には、不純物濃度プロファイルにおいてnet濃度がゼロになる地点を言う。また、半導体領域や領域の幅とは、半導体領域や領域を半導体基板の主表面217に投影した時の主表面217における長さを示している。例えば、半導体基板の主表面217に投影した時の主表面217における、光電変換素子の重心同士を結ぶ線分上における長さである。半導体領域の深さとは、半導体基板の主表面217から半導体基板の中へ向った方向における半導体領域の長さである。
(第2の実施形態)
本実施形態の光電変換装置を図4を用いて説明する。図4は図1と対応した光電変換装置の断面模式図であり、同様な機能を有する構成については同一の符号を付し説明を省略する。
本実施形態では、第1の実施形態と比べて第1〜第3の半導体領域の構造が異なる。図4において、第1の半導体領域413は深さD4まで配されており、2つの半導体領域から構成されている。第2の半導体領域414は深さD4まで配されており、2つの半導体領域から構成されている。そして、第3の半導体領域415は第1および第2の半導体領域の下部から深さD5まで配されており、2つの半導体領域から構成されている。つまり、本実施形態においては信号電荷に対して障壁となるような半導体領域は複数の半導体領域から構成されている。
また、深さD4は光電変換素子のN型の半導体領域212の底面と等しい深さとなっている。このような構成によって、光電変換素子の半導体領域212よりも半導体基板深部にて生じた電荷は、図4(A)および図4(B)においても等しい幅W4の第3の半導体領域415によって分離されうる。もし、N型の半導体領域212よりも浅い部分に第3の半導体領域415を設けた場合には、隣接する光電変換素子の分離を十分に行うことが難しくなってしまう。つまり、等しい幅の第3の半導体領域415を設ける場合には、その上面が光電変換素子の電荷蓄積部として機能するN型の半導体領域212の底面と等しいあるいは深い位置に設けることが好ましい。例えば、第1の半導体領域413および第2の半導体領域414が半導体基板深部方向にもう1つの半導体領域を含む構成にし、第3の半導体領域415の上面が深さD4よりも深い位置にある構成にしてもよい。なお、第1の半導体領域413の幅はW1、第2の半導体領域414の幅はW2、第3の半導体領域415の幅はW4であり、それらは第1の実施形態と同様にW1>W2>W4の関係である。
また、図5に本実施形態の変形例を示した。図5は図4と対応した光電変換装置の断面模式図であり、同様な機能を有する構成については同一の符号を付し説明を省略する。図5において図4と異なる構成は、第3の半導体領域515の幅W5である。図4において、第1〜3の半導体領域の幅は、W1>W2>W4の関係であったが、図5ではW1>W5>W2となっている。ここで、図5(A)および図5(B)において、半導体基板深部において生じた電荷に対して等しい幅のポテンシャルバリアとなるような半導体領域が設けられている。よって、隣接する光電変換素子の間で偏って混入することを抑制することが可能となる。このように、第1および第2の半導体領域の幅と第3の半導体領域の幅の関係は任意に設定可能である。
(第3の実施形態)
本実施形態の光電変換装置を、図6を用いて説明する。図6は図1と対応した光電変換装置の断面模式図であり、同様な機能を有する構成については同一の符号を付し説明を省略する。
本実施形態と第1の実施形態とは、第1〜第3の半導体領域の構造が異なる。図6(A)では、第2の半導体領域614が幅W2であり、深さD7まで配置されている。図6(B)では、第1の半導体領域613が幅W1で深さD6まで配置されている。ここで、幅W2で深さD7まで配された第3の半導体領域が第1の半導体領域613の下部にのみ配されている。言い換えると、図6(A)において、第2の半導体領域614が第3の半導体領域615を含んで一体となっている。このような構成においても、光電変換素子200aの半導体基板119の深部にて生じた電荷が、隣接する光電変換素子の間で偏って混入することを抑制することが可能となる。
本実施形態では第2の半導体領域614が第3の半導体領域615を含んで一体となっている構成を示した。しかし、第3の半導体領域615の幅がW1と等しく、第1の半導体領域613が第3の半導体領域615を含んで一体となり、第2の半導体領域614の下部に第3の半導体領域が配される構成であってもよい。
(第4の実施形態)
本実施形態の光電変換装置を図7を用いて説明する。図7(A)は図1(A)と、図7(B)は図1(B)と対応した光電変換装置の断面模式図であり、図7(C)は図2(B)のEF線に対応する光電変換装置の断面模式図である。図7において、図1と同様な機能を有する構成については同一の符号を付し説明を省略する。
本実施形態の光電変換装置はカラーフィルタを有する。本実施形態のカラーフィルタはベイヤー配列である。第1の光電変換素子200aの上部には赤のカラーフィルタ(R)が設けられる。第2の光電変換素子200dおよび200e、第3の光電変換素子200bおよび200cの上部には緑のカラーフィルタ(G)が配される。第4の光電変換素子200fおよび200gの上部には青のカラーフィルタ(B)が設けられる。以下、200a(R)、200b(G)、200f(B)等と記す。ここで、光電変換素子200a(R)に入射する光は、波長が長いため半導体基板の深部にまで到達し、半導体基板の深部において電荷を発生させる。また、光電変換素子200b(G)や200f(B)に入射する光は、光電変換素子200a(R)に入射する光に比べて波長が短く、半導体基板の浅い部分において電荷を発生させる。よって、本実施形態においては、光電変換素子200a(R)に近接して設けられている半導体領域の基板深部の幅を等しくすることで、各光電変換素子へと混入する電荷のばらつきを低減している。
図7(A)において、第2の素子分離領域221には、深さD8まで配された幅W2のP型の半導体領域714と、その下面から深さD9まで幅W3のP型の半導体領域715とが設けられている。図7(B)において、第1の素子分離領域220には、深さD8まで配された幅W1のP型の半導体領域713と、その下面から深さD9まで配された幅W3のP型の半導体領域715とが設けられている。そして、図7(C)においては、第1の素子分離領域220に、深さD9まで配された幅W1のP型の半導体領域716が設けられている。このように、少なくとも光電変換素子200a(R)に近接した第1の素子分離領域220および第2の素子分離領域221には、等しい深さに等しい幅W3のP型の半導体領域716を配置する。このような構成によっても、信号電荷が隣接する光電変換素子へ混入する量を均一とすることが可能となる。
本実施形態の図7(C)の光電変換素子200a(R)に近接しない第1の素子分離領域220については、以下のような構造であってもよい。例えば、幅W1の第1の半導体領域713を配置し、その下部に幅がW1よりも狭いP型の半導体領域を配置してもよい。また、幅W1の第1の半導体領域713を配置し、その下部にP型の半導体領域を配置しなくても良い。好ましくは、他の実施形態のように幅W3のP型の半導体領域を配置する構成である。
なお、幅W3が幅W2や幅W1よりも大きくてもよい。また、信号電荷に対して障壁となりうるP型の半導体領域は、複数の半導体領域によって構成されていてもよい。また、本実施形態においてはベイヤー配列のカラーフィルタを用いた構成を説明したが、カラーフィルタはベイヤー配列に限らず、また補色のカラーフィルタなどであってもよい。少なくとも、最も長い波長の光に対応したカラーフィルタが配された光電変換素子に近接して設けられている半導体領域の基板深部の幅を等しくすればよい。
(撮像システムへの応用)
本実施形態では、第1の実施形態から第4の実施形態までで説明してきた光電変換装置を撮像システムに適用した場合について、図8を用いて説明する。撮像システムとは、デジタルスチルカメラやデジタルビデオカメラや携帯電話用デジタルカメラである。
図8はデジタルスチルカメラの構成図である。被写体の光学像は、レンズ802等を含む光学系によって光電変換装置804の撮像面に結像される。レンズ802の外側には、レンズ802のプロテクト機能とメインスイッチを兼ねるバリア801が設けられうる。レンズ802には、それから出射される光の光量を調節するための絞り803が設けられうる。光電変換装置804から複数チャンネルで出力される撮像信号は、撮像信号処理回路805によって、各種の補正、クランプ等の処理が施される。撮像信号処理回路805から複数チャンネルで出力される撮像信号は、A/D変換器806でアナログ−ディジタル変換される。A/D変換器806から出力される画像データは、信号処理部(画像処理部)807によって各種の補正、データ圧縮などがなされる。光電変換装置804、撮像信号処理回路805、A/D変換器806および信号処理部807は、タイミング発生部808が発生するタイミング信号にしたがって動作する。各ブロックは、全体制御・演算部809によって制御される。その他、画像データを一時的に記憶するためのメモリ部810、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部811を備える。記録媒体812は、半導体メモリ等を含んで構成され、着脱が可能である。さらに、外部コンピュータ等と通信するための外部インターフェース(I/F)部813を備えてもよい。ここで、805から808は、光電変換装置804と同一チップ上に形成されてもよい。
このようにして、本発明の光電変換装置は撮像システムに適用される。本発明の光電変換装置を用いることによって、画素間での信号電荷の混入量が均一化されるため、偏りがあった場合に比べて信号処理回路での画像処理が容易となる。よって、撮像システムの信号処理部などの構成を簡易なものにすることが可能となる。
以上、本発明のいくつかの実施形態について説明してきた。本発明は各実施形態に限定されるものではなく、適宜変更可能である。例えば、半導体領域の配置は説明してきた形態に限らず、複数の領域に分割しても、1つの領域にまとめて形成してもよい。電荷の極性、半導体領域の極性およびトランジスタの極性についても、適宜変更可能である。画素配列についても、行列状に限定されない。また、各実施形態の構成は適宜組み合わせることが可能である。
100 光電変換素子
101 転送MOSトランジスタ
102 リセットMOSトランジスタ
103 増幅MOSトランジスタ
104 浮遊拡散部
105 選択MOSトランジスタ
106 出力線
200 光電変換素子
201 転送MOSトランジスタのゲート電極
202 リセットMOSトランジスタのゲート電極
203 増幅MOSトランジスタのゲート電極
204 浮遊拡散部
205 選択MOSトランジスタのゲート電極
206 増幅MOSトランジスタのソース領域
207 増幅MOSトランジスタのドレイン領域
208 選択MOSトランジスタのソース領域
209 半導体領域や半導体基板に電圧を供給するための半導体領域
113 第1の半導体領域
114 第2の半導体領域
115 第3の半導体領域

Claims (7)

  1. 第1の光電変換素子と、第1の方向において前記第1の光電変換素子に隣接する第2の光電変換素子と、前記第1の方向と直交する第2の方向において前記第1の光電変換素子に隣接する第3の光電変換素子と、前記第1の方向とは反対の方向において、前記第1の光電変換素子に隣接する第4の光電変換素子とを含む複数の光電変換素子と、
    複数の転送トランジスタと、複数の増幅トランジスタと、複数のリセットトランジスタとが半導体基板に配された光電変換装置において、
    前記複数の転送トランジスタの各々は、前記光電変換素子で生じた信号電荷を前記増幅トランジスタのゲートに転送するトランジスタであり、
    前記複数のリセットトランジスタの各々は前記増幅トランジスタの前記ゲートの前記信号電荷をリセットするトランジスタであり、
    前記第1の光電変換素子と前記第2の光電変換素子との間、および、前記第1の光電変換素子と前記第4の光電変換素子との間の各々に、前記第1の方向に第1の幅を持つ、前記信号電荷が少数キャリアとなる第1導電型の複数の第1の半導体領域の各々が配され、
    前記第1の光電変換素子と前記第3の光電変換素子との間に、前記第2の方向に、前記第1の幅より狭い第2の幅を持つ、前記第1導電型の第2の半導体領域が配され、
    前記複数の第1の半導体領域の各々の下部に、前記第1の方向に第3の幅を持つ、前記第1導電型の複数のの半導体領域の各々が配され、
    前記第2の半導体領域の下部に前記第2の方向に前記第3の幅を持つ、前記第1導電型の第4の半導体領域が配され、
    前記リセットトランジスタが、前記複数の第1の半導体領域のうちの、前記第1の光電変換素子と前記第2の光電変換素子との間の前記第1の半導体領域の上部に配され、前記増幅トランジスタが前記複数の第1の半導体領域のうちの、前記第2の光電変換素子と前記第4の光電変換素子との間の前記第1の半導体領域の上部に配されていることを特徴とする光電変換装置。
  2. 前記複数の第1の半導体領域の各々と、前記第2の半導体領域と、前記複数の第3の半導体領域の各々と、前記第4の半導体領域は、前記信号電荷に対してポテンシャルバリアとして機能することを特徴とする請求項1に記載の光電変換装置。
  3. 前記複数の光電変換素子の各々は、前記第1導電型とは逆導電型である第2導電型の半導体領域を有し、
    前記複数のの半導体領域の各々の上面は、前記第2導電型の半導体領域の底面と等しいあるいは深い位置に配されていることを特徴とする請求項1あるいは2に記載の光電変換装置。
  4. 前記複数の第1の半導体領域の各々と前記第2の半導体領域とが互いに等しい深さまで配されていることを特徴とする請求項1乃至のいずれか1項に記載の光電変換装置。
  5. 前記複数の第1の半導体領域あるいは前記第2の半導体領域の上部に、絶縁体を含む素子分離構造が設けられていることを特徴とする請求項1乃至のいずれか1項に記載の光電変換装置。
  6. 前記複数の光電変換素子の上部にカラーフィルタが配されたことを特徴とする請求項1乃至のいずれか1項に記載の光電変換装置。
  7. 請求項1乃至のいずれか1項に記載の光電変換装置と、
    前記光電変換装置から出力される信号を処理する信号処理部とを有する撮像システム。
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