JP4290071B2 - 固体撮像装置及び撮像システム - Google Patents

Description

本発明は、受光素子を有する固体撮像装置に関し、特に受光素子からの信号を加算することが可能な固体撮像装置に関する。

光電変換部を含む画素を１次元あるいは２次元に配列した固体撮像素子はディジタルカメラ、ビデオカメラ、複写機、ファクシミリなどに数多く搭載されている。固体撮像素子には例えばＣＣＤ撮像素子やＣＭＯＳ撮像素子等の増幅型固体撮像素子などがある。

固体撮像素子のようなイメージセンサの多画素化に伴い、近年、従来のような常時イメージセンサの全画素の信号を単純に順次出力させる使い方から、必要に応じてイメージセンサから一部の画素の信号のみを出力させたり、画素の信号をある程度信号処理してからイメージセンサから出力させるという使い方の要求が高まってきた。例えば隣接した画素間で信号を加算して、イメージセンサから出力することは、色処理、解像度変換等の観点からよく行われてきた。また、イメージセンサ内で更に多数画素の信号を加算平均することにより、ランダムノイズを低減する手法も使われている。

従来の特許文献１に示される加算方式を図１２に示す。図１２は、２Ｈラインメモリ＋２Ｈライン加算回路の概略構成を示す図である。第１の垂直信号線８（８−１，８−２，・・・）には、サンプルホールドトランジスタ２９（２９−１，２９−２，・・・）とキャパシタＣ１（Ｃ１−１，Ｃ１−２，・・・）を介して、第２の垂直信号線１７（１７−１，１７−２，・・・）が接続されている。ここで、図の簡略化のため第１の垂直信号線８を２本しか記載していないが、実際には、横方向に複数配列されている。第２の垂直信号線１７には、トランジスタ２３（２３−１，２３−２，・・・）とキャパシタＣ２（Ｃ２−１，Ｃ２−２，・・・）の直列接続が、２組分（キャパシタＣ２とトランジスタ２３、および、キャパシタＣ３（Ｃ３−１，Ｃ３−２，…）とトランジスタ２６（２６−１，２６−２，…））が接続している。ここでは、２Ｎ行の信号電圧はトランジスタ２３を介してキャパシタＣ２に蓄積され、（２Ｎ＋１）行の信号電圧はトランジスタ２６を介してキャパシタＣ３に蓄積され、この２Ｎ行の信号電圧と（２Ｎ＋１）行の信号電圧は、第２の垂直信号線１７で加算される。

また、特許文献２に記される加算回路を図１３に示す。各画素に接続された垂直出力線から信号成分を転送スイッチ４１，４８を介して蓄積コンデンサ４３，４９に蓄積し、次のタイミングに他の行の画素の信号成分を転送スイッチ４２を介して蓄積コンデンサ４５に蓄積し、その後シフトレジスタ６１からの制御信号によって転送スイッチ４６，４７，５０をオンすることにより、水平出力線６２には、垂直出力線の２本分の画素信号の加算成分を得ることができる。この際、図１３では、蓄積コンデンサ４３の信号成分とともに、他行の画素の信号分も蓄積コンデンサ４５の信号が加重されるので、少なくとも３画素の加算された信号成分を得ることができる。
特開２０００−１０６６５３号公報 特開２０００−２６１７２８号公報

ところが従来の加算平均手段では、垂直方向の信号を加算した後水平方向の信号を加算する為、Ｈ列×Ｖ行の画素配列において水平ｍ画素×垂直ｎ画素の加算を行う場合、サンプルホールド容量がｎ×Ｈ個［２×２加算の場合は２Ｈ個、３×３加算の場合は３Ｈ個・・・］ 必要となる。そのため、垂直方向の加算画素数が多くなればなるほど必要なサンプルホールド容量の個数が増え、加算回路が大きくなってしまうという問題があった。

上記の問題を解決するため、本発明は、２次元に配置された複数の受光素子と、
列方向に設けられた複数の受光素子がそれぞれ接続される複数の信号線と、
前記複数の信号線とそれぞれ一端が接続され、且つ他端が短絡された複数のクランプ容量、及び前記複数のクランプ容量の他端にそれぞれ接続される、クランプ動作で前記他端に基準電圧を印加するスイッチ手段を備え、クランプ動作とともに行方向に設けられた複数の受光素子からの信号を加算するクランプ回路と、
前記複数のクランプ容量の他端と接続され、該他端から出力される受光素子行ごとの加算信号を加算して列方向に設けられた複数の受光素子の加算を行う加算手段と、
を有することを特徴とする。

本発明によれば、Ｈ列×Ｖ行の画素配列において水平ｍ画素×垂直ｎ画素の加算を行う場合、必要なサンプルホールド容量の個数を Ｈ＋（ｎ／ｍ）＊Ｈ 個 に減らすことができる。
本発明によれば加算平均することで受光素子のランダムノイズを抑えることができる。また、受光素子のタイプによってはクランプ動作と画素リセットのタイミングを操作することで受光素子のリセットノイズ（ランダム成分）を除去することも可能である。

以下、本発明の実施の形態について図面を用いて詳細に説明する。

まず、本発明の説明に先立って、本発明に関係する参考例について説明する。

（参考例１）
図７に、本発明に関係する第１の参考例を示す。この参考例はＨ列×Ｖ行の画素配列において水平３画素×垂直３画素の加算を行う場合の一例を示している。

図７において、１０１−ａ〜１０１−ｉは受光素子で２次元に配置されている。１１２〜１１４は受光素子１０１−ａ，１０１−ｄ，１０１−ｇからなる受光素子列、受光素子１０１−ｂ，１０１−ｅ，１０１−ｈからなる受光素子列、受光素子１０１−ｃ，１０１−ｆ，１０１−ｉからなる受光素子列がそれぞれ接続される垂直出力線である。１０２−ａ〜１０２−ｃは垂直出力線１１２〜１１４と一方の端子がそれぞれ接続され、他方の端子が共通接続されるクランプ容量で、この容量を用いて水平方向の加算を行う。１０３はクランプ容量１０２−ａ〜１０２−ｃの共通接続された他方の端子に接続されるクランプ用ＭＯＳスイッチで、クランプ電圧Ｖclmpと繋がっている。１０９はクランプ後の出力を平均するための共通線である。１０４〜１０６はクランプ容量１０２−ａ〜１０２−ｃの共通接続された他方の端子に接続されるサンプルホールド容量選択用のＭＯＳスイッチで、サンプルホールド容量を選択するために用いる。１０７−ａ〜１０７−ｃはクランプ容量１０２−ａ〜１０２−ｃの他方の端子にそれぞれサンプルホールド容量選択用のＭＯＳスイッチを介して接続される、信号保持手段となるサンプルホールド容量である。１０８−ａ〜１０８−ｃは垂直方向加算をするためのＭＯＳスイッチで、このスイッチを同時にＯＮすることでサンプルホールド容量１０７−ａ〜１０７−ａｃに書き込まれた電圧を平均化することができ垂直方向の加算を行うことができる。１１１は出力線であり、１１０は出力線１１１をリセットするＭＯＳトランジスタで、リセット電圧Ｖｒｅｓと繋がっている。１１５は出力アンプである。

画素の一例を図２に示す。２０１は光電変換部、２０２は光電変換部２０１から信号電荷を不図示の浮遊拡散領域（フローティングディフユージョン領域）に転送する転送ＭＯＳトランジスタ、２０３はリセットＭＯＳトランジスタでドレイン端はリセット電圧Ｖｒｅｓにつながっており、浮遊拡散領域の信号電荷をリセットする。２０４は増幅用ＭＯＳトランジスタでドレイン端は電源電圧Ｖｄｄにつながっており、ゲートは浮遊拡散領域に接続されている。２０５は選択用ＭＯＳトランジスタで、２０６は選択用ＭＯＳトランジスタ２０５が接続される出力線である。

この回路の動作タイミングを図３に示す。図３において、１０３〜１０８は各ＭＯＳトランジスタに印加されるパルス信号を示す。まずＭＯＳトランジスタ１０３をＯＮし共通線１０９にクランプの基準電圧Ｖclmpを書き込む。同時にＭＯＳトランジスタ１１０をＯＮし、出力線１１１を電圧Ｖresにリセットする。このとき、リセットＭＯＳトランジスタをオンして、画素からノイズ信号を垂直出力線１１２〜１１４に読み出す。その後ＭＯＳトランジスタ１０３をＯＦＦ状態とする。

次にＡ行（受光素子１０１−ａ〜１０１−ｃ）が選択され、受光素子１０１−ａの信号が垂直出力線１１２に、受光素子１０１−ｂの信号が垂直出力線１１３に、受光素子１０１−ｃの信号が垂直出力線１１４に出力される。この時、ＭＯＳトランジスタ１０３はＯＦＦ状態のため共通線１０９は受光素子１０１−ａ〜１０１−ｃの平均出力分変化する。ここまでの動作で共通線のリセットばらつきを除去することができ、かつ、受光素子１０１−ａ〜ｃの信号が加算平均される。つまり、垂直出力線１１２〜１１４のそれぞれの電位変化量は信号からノイズ信号を引いた量となり、共通線１０９の電位変動量は、垂直出力線１１２〜１１４の信号からノイズ信号を引いた量の平均出力分となる。こうして受光素子１０１−ａ〜１０１−ｃからのノイズ除去された信号の加算処理をクランプ動作とともに行うことができる。

この後、ＭＯＳトランジスタ１０４をＯＮすることで受光素子１０１−ａ〜１０１−ｃの加算平均出力がサンプルホールド容量１０７−ａに保存される。

同様の動作をＢ行、Ｃ行についても行うことで、受光素子１０１−ｄ〜１０１−ｆの加算平均出力がサンプルホールド容量１０７−ｂに、受光素子１０１−ｇ〜１０１−ｉの加算平均出力がサンプルホールド容量１０７−ｃに保存される。

最後にＭＯＳトランジスタ１０８−ａ〜１０８−ｃをＯＮすることで、出力線１１１にサンプルホールド容量１０７−ａ〜１０７−ｃに保存されている受光素子１０１−ａ〜１０１−ｉの９画素分の信号の加算平均を、出力アンプ１１５を介して出力することができる。

本参考では、このような手法を用いて加算することにより、クランプ動作と同時に水平方向の加算を行うことができ、従来の方式では加算サンプルホールド用の容量が ｎ＊Ｈ個［３×３加算の場合３Ｈ個］ 必要だった容量を Ｈ＋（ｎ／ｍ）＊Ｈ個［３×３加算の場合２Ｈ個］ に省略することができるので、ノイズ除去と同時に加算回路を簡略化することができる。このため加算回路を簡略化することができ、この回路を用いて加算平均処理することによりランダムノイズも除去することができる。

（参考例２）
図１０に、本発明の第２の参考例を示す。この実施形態はＨ列×Ｖ行の画素配列において水平３画素×垂直４画素の加算を行う場合の一例を示している。

図１０において、４０１−ａ〜４０１−ｌは受光素子で２次元に配置されている。４１２〜４１５は垂直出力線である。４０２ａ〜４０２ｃはクランプ容量でこの容量を用いて水平方向の加算を行う。４０３はクランプ用ＭＯＳスイッチでクランプ電圧Ｖclmpと繋がっている。４１０はクランプ後の出力を平均するための共通線である。４０４〜４０７はサンプルホールド容量選択用のＭＯＳスイッチでサンプルホールド容量を選択するために用いる。４０８−ａ〜４０８−ｄはサンプルホールド容量である。４０９−ａ〜４０９−ｄは垂直方向加算をするためのＭＯＳスイッチで、このスイッチを同時にＯＮすることでサンプルホールド容量４０８−ａ〜４０８−ｄに書き込まれた電圧を平均化することができ垂直方向の加算を行うことができる。４１２は出力線であり、４１１は出力線４１２をリセットするＭＯＳトランジスタでリセット電圧Ｖresと繋がっている。４１６は出力アンプである。

この回路の動作タイミングを図５に示す。まずＭＯＳトランジスタ４０３をＯＮし共通線４１０にクランプの基準電圧Ｖclmpを書き込む。同時にＭＯＳトランジスタ４１１をＯＮし、出力線４１２をリセットする。次にＡ行（受光素子４０１−ａ〜４０１−ｃ）が選択され、受光素子４０１−ａの信号が垂直出力線４１３に、受光素子４０１−ｂの信号が垂直出力線４１４に、受光素子４０１−ｃの信号が垂直出力線４１５に出力される。この時、ＭＯＳトランジスタ４０３はＯＦＦ状態のため共通線４１０は受光素子４０１−ａ〜４０１−ｃの平均出力分変化する。ここまでの動作で共通線のリセットばらつきを除去することができ、かつ、受光素子４０１−ａ〜ｃの信号が加算平均される。この後、ＭＯＳトランジスタ４０４をＯＮすることで受光素子４０１−ａ〜４０１−ｃの加算平均出力がサンプルホールド容量４０８−ａに保存される。

同様の動作をＢ行、Ｃ行、Ｄ行についても行うことで、受光素子４０１−ｄ〜４０１−ｆの加算平均出力がサンプルホールド容量４０８−ｂに、受光素子４０１−ｇ〜４０１−ｉの加算平均出力がサンプルホールド容量４０８−ｃに，受光素子４０１−ｊ〜４０１−ｌの加算平均出力がサンプルホールド容量４０８−ｄに保存される。

最後にＭＯＳトランジスタ４０９をＯＮすることで、出力線１１１にサンプルホールド容量４０８−ａ〜４０８−ｄに保存されている受光素子４０１−ａ〜４０１−ｌの１２画素分の信号の加算平均を、アンプ出力を介して出力することができる。

本実施形態では、このような手法を用いて加算することにより、クランプ動作と同時に水平方向の加算を行うことができ、従来の方式では加算サンプルホールド用の容量が ｎ＊Ｈ個［３×４加算の場合４Ｈ個］ 必要だった容量を Ｈ＋（ｎ／ｍ）＊Ｈ個［３×３加算の場合７／３Ｈ個］ に省略することができる。このため加算回路を簡略化することができ、この回路を用いて加算平均処理することによりランダムノイズも除去することができる。

以上本発明に関係する参考例について説明したが、以下、本発明の実施形態について説明する。

（実施形態１）
図１に、本発明に係わる第１の実施形態を示す。この実施形態はＨ列×Ｖ行の画素配列において水平３画素×垂直３画素の加算を行う場合の一例を示している。本実施形態を用いることにより参考例１よりも信号成分のロスを少なくすることができる。図７に示した構成部材と同一構成部材に関しては同一符号を付して説明を省略する。本実施形態の構成はＨ列×Ｖ行の画素配列において水平３画素×垂直４画素の加算を行う場合にも適用できることは勿論である。

図１において、６０１はソースフォロワ増幅回路、６０２，６０３，６０６−ａ，６０６−ｂはＭＯＳスイッチである。６０４，６０５は容量で構成されるラインメモリで、ＭＯＳスイッチ６０２をＯＮすることでラインメモリ６０４にノイズ信号（ソースフォロワ増幅回路のオフセットを含む）を書き込み、ＭＯＳスイッチ６０３をＯＮすることでラインメモリ６０５に出力信号を書き込むことができる。ＭＯＳスイッチ６０６−ａ，６０６−ｂをＯＮすることでラインメモリ６０４，６０５に書き込んだ電圧を読むことができる。６０７はノイズ信号用水平出力線、６０８は出力信号用水平出力線、６０９は差動アンプであり、出力信号からノイズ信号を差分した電圧を出力することができる。

この回路の動作タイミングを図２に示す。まずＭＯＳトランジスタ１０３をＯＮし共通線１０９にクランプの基準電圧Ｖclmpを書き込む。同時にＭＯＳトランジスタ１１０をＯＮし、出力線１１１をリセットする。同時にＭＯＳスイッチ６０２をＯＮしノイズ信号をラインメモリ６０４に書き込む。次にＡ行（受光素子１０１−ａ〜ｃ）を選択し、受光素子１０１−ａの信号が垂直出力線１１２に、受光素子１０１−ｂの信号が垂直出力線１１３に、受光素子１０１−ｃの信号が垂直出力線１１４に出力される。この時、ＭＯＳトランジスタ１０３はＯＦＦ状態のため共通線１０９は受光素子１０１−ａ〜ｃの平均出力分変化する。ここまでの動作で共通線のリセットばらつきを除去することができ、かつ、受光素子１０１−ａ〜ｃの信号が加算平均される。この後、ＭＯＳトランジスタ１０４をＯＮすることで受光素子１０１−ａ〜ｃの加算平均出力がサンプルホールド容量１０７−ａに保存される。

同様の動作をＢ行、Ｃ行についても行うことで、受光素子１０１−ｄ〜ｆの加算平均出力がサンプルホールド容量１０７−ｂに、受光素子１０１−ｇ〜ｉの加算平均出力がサンプルホールド容量１０７−ｃに保存される。

ＭＯＳトランジスタ１０８−ａ〜１０８−ｃをＯＮすることで、出力線１１１にサンプルホールド容量１０７−ａ〜ｃに保存されている受光素子１０１−ａ〜１０１−ｉの９画素分の信号の加算平均する。この時、ＭＯＳスイッチ６０３をＯＮし加算平均信号をラインメモリ６０５に書き込む。最後にＭＯＳスイッチ６０６をＯＮすることでノイズ信号と加算平均出力がそれぞれの水平出力線に読み出され差動アンプによってその差分信号を出力することができる。

実施形態１では垂直信号成分の加算後そのまま水平出力線に送る為、サンプルホールド容量をＣ、水平出力線の容量をＣｈとすると、容量分割によって信号成分が３Ｃ／（Ｃｈ＋３Ｃ）になってしまう。これに対し本実施形態では信号電圧を一旦ソースフォロア増幅回路によって増幅している為信号成分のロスは少なくてすむ。

このため本実施形態では、このような手法を用いて加算することにより、クランプ動作と同時に水平方向の加算を行うことができ、従来の方式では加算サンプルホールド用の容量が ｎ＊Ｈ個［３×３加算の場合３Ｈ個］ 必要だった容量を Ｈ＋（ｎ／ｍ）＊Ｈ個［３×３加算の場合２Ｈ個］ に省略することができる。このため加算回路を簡略化することができ、この回路を用いて加算平均処理することによりランダムノイズも除去することができ、かつ、信号成分のロスを少なく抑えることができる。

本実施形態で用いられる画素は図８に示すCMOSセンサと呼ばれるセンサを用いることができるが、画素に特にCMOSセンサに限定されず、ＶＭＩＳ(Threshold Voltage Modulation Image Sensor)、ＢＣＡＳＴ(Buried Charge Accumulator and Sensing Transistor array)、ＬＢＣＡＳＴ(Lateral Buried Charge Accumulator and Sensing Transistor array)等も適用可能である。とくにＢＣＡＳＴやＬＢＣＡＳＴに対しては増幅用ＭＯＳトランジスタをＪＦＥＴトランジスタに置き換えることで、本質的な変更を伴わずに実現できる。また、光電変換部に蓄積された信号電荷を画素に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのセンサが本実施形態の画素に用いることできる。増幅用トランジスタとしてSITを使ったSIT型イメージセンサ（A．Yusa、J．Nishizawa et al., “SIT image sensor: Design consideration and characteristics,” IEEE trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., “A 310K pixel bipolar imager (BASIS),” IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990)、制御電極が空乏化するJFETを使ったCMD (中村ほか“ゲート蓄積型MOSフォトトランジスタイメージセンサ”,テレビ学会誌,41,11,pp.1075-1082 Nov．，1987)などがある。

（実施形態２）
図３に、本発明に係わる第２の実施形態を示す。この実施形態はＨ列×Ｖ行の画素配列において水平３画素×垂直３画素の加算を行う場合の一例を示している。

図３において、参考例１、実施形態１に記した図７、図１の構成部材と同一構成部材のものとは同一符号を付して説明を省略する。また、同一符号を付した構成部材の動作についても図７、図１の構成部材と同様の為説明を省略する。

本実施形態はクランプ容量１０２−ａ〜１０２−ｃの前に増幅アンプを設けるとともに、水平方向の信号と垂直方向の信号とが加算（平均化）された信号を保持するメモリ部を設けている。ここでは一メモリセルのみを示しているが、画素数に対応して設けられる。ここでは、画素の加算（平均化）処理をしているのでメモリセル数は画素数よりも少なくて良い。

図３において、５０１はソースフォロワ増幅回路、５０２，５０３，５０６−ａ，５０６−ｂはＭＯＳスイッチである。５０４，５０５は容量で構成されるラインメモリで、ＭＯＳスイッチ５０２をＯＮすることでラインメモリ５０４にノイズ信号を書き込み、ＭＯＳスイッチ５０３をＯＮすることでラインメモリ５０５に出力信号を書き込むことができる。ＭＯＳスイッチ５０６−ａ，５０６−ｂをＯＮすることでラインメモリ５０４，５０５に書き込んだ電圧を読むことができる。５０７はノイズ信号用水平出力線、５０８は出力信号用水平出力線、５０９は差動アンプであり、出力信号からノイズ信号を差分した電圧を出力することができる。

図３において、８０１は各列の出力信号を増幅する１を超えるゲインの増幅アンプ（以下列アンプと書く）で、画素出力信号を列アンプを通して読み出すことで各垂直出力線の出力ばらつきを抑えることができ固定パターンノイズを小さくすることができる。ここで、増幅アンプとしてここでは帰還型アンプを用いているが、帰還型アンプとしては容量を用いた帰還型アンプが好ましい。例えば抵抗を用いた帰還型アンプでは抵抗値が小さいと電流値が大きくなって消費電力が大きくなり、抵抗値を大きくするとノイズが大きくなるとともに応答性が悪くなる。かかる点を考慮すると容量を用いた帰還型アンプがより好ましい。なお増幅アンプのオフセットは参考例１において説明したクランプ動作により画素からのノイズとともに除去することができる。

ソースフォロワ増幅回路５０１により増幅された信号はメモリセル５１１に書き込まれる。メモリセル５１１は増幅用トランジスタ５１２、メモリ選択トランジスタ５１３、書き込みトランジスタ５１０、そしてメモリセル容量５１４から成っている。電流供給用トランジスタ５１５は増幅用トランジスタ５１２がソースフォロワとして働くように、電流を供給する。本実施形態では増幅型フレームメモリを用いているが、書き込み（読み出しを兼ねる）トランジスタ５１０、メモリセル容量５１４から成るDRAM型のメモリを用いてもよい。増幅型メモリを用いることでメモリから蓄積容量への読み出しにおいては、メモリセル５１１の持つ増幅作用のおかげで信号電圧の低下を被ることがない。

メモリセル５１１からの信号読み出しは、メモリ選択トランジスタ５１３をオンさせることで行われる。選択されたメモリセルの出力は転送ＭＯＳスイッチ５０３をオンさせてラインメモリ５０５にサンプリングされる。

メモリセル５１１へのノイズ信号の書き込みと読み出しは、前記信号の書き込みと読み出しの前に行われる。ノイズ信号のメモリセル５１１への書き込みは、ＭＯＳトランジスタ１１０をＯＮし、出力線１１１をリセットし、ソースフォロワ増幅回路５０１により増幅されたノイズ信号をメモリセル５１１に書き込むことで行われる。メモリセルに書き込まれたオフセットの読み出しとサンプリングは、メモリセルに書き込まれた信号の読み出し、サンプリングと同様である。ノイズ信号はソースフォロワ増幅回路５０１とメモリセルのオフセットを含んでいる。

本実施形態でも、このような手法を用いて加算することにより、クランプ動作と同時に水平方向の加算を行うことができ、従来の方式では加算サンプルホールド用の容量が ｎ＊Ｈ個［３×３加算の場合３Ｈ個］ 必要だった容量を Ｈ＋（ｎ／ｍ）＊Ｈ個［３×３加算の場合２Ｈ個］ に省略することができる。

（実施形態３）
図４に、本発明に係わる第３の実施形態を示す。この実施形態はカラーフィルタをベイヤー配列したＨ列×Ｖ行の画素配列において水平３画素×垂直３画素の加算を行う場合の一例を示している。図４において、実施形態１に記した図１の構成部材と同一構成部材のものとは同一符号を付して説明を省略する。また、同一符号を付した構成部材の動作についても図１の構成部材と同様の為説明を省略する。

９０１−ａ〜９０１−ｙは受光素子で２次元に配置されており、かつ、カラーフィルタがベイヤー配列で並んでいるので、同色のものは９０１−ａ、９０１−ｋ、９０１−ｕ、９０１−ｃ、９０１−ｍ、９０１−ｗ、９０１−ｅ、９０１−ｏ、９０１−ｙの受光素子、９０１−ｂ、９０１−ｌ、９０１−ｖ、９０１−ｄ、９０１−ｎ、９０１−ｘの受光素子、・・・である。９０２−ａ，９０２−ｂ，９０２−ｃはクランプ容量でこの容量を用いて水平方向の加算を行う。９０３はクランプ用ＭＯＳスイッチで、クランプ電圧Ｖclmpと繋がっている。９０４〜９０６はサンプルホールド容量選択用のＭＯＳスイッチで、サンプルホールド容量を選択するために用いる。９０７−ａ〜９０７−ｃはサンプルホールド容量である。９０８−ａ〜９０８−ｃは垂直方向加算をするためのＭＯＳスイッチで、このスイッチを同時にＯＮすることでサンプルホールド容量９０７−ａ〜９０７−ｃに書き込まれた電圧を平均化することができ垂直方向の加算を行うことができる。９０９はクランプ後の出力を平均するための共通線である。９１１は出力線であり、９１０は出力線１１１をリセットするＭＯＳトランジスタでリセット電圧Ｖresと繋がっている。９１２〜９１４は垂直出力線である。９１５は出力アンプである。

この回路では、Ａ行を選択し、共通線９０９で受光素子９０１−ａ、９０１−ｃ、９０１−ｅを平均加算し、その結果をサンプルホールド容量９０７−ａに保存する。Ｃ行を選択し、共通線９０９で受光素子９０１−ｋ、９０１−ｍ、９０１−ｏ、を平均加算し、その結果をサンプルホールド容量９０７−ｂに保存する。Ｅ行を選択し、共通線９０９で受光素子９０１−ｕ、９０１−ｗ、９０１−ｙ、を平均加算し、その結果をサンプルホールド容量９０７−ｃに保存する。最後にＭＯＳスイッチ９０８−ａ〜９０８−ｃをＯＮすることで上記の同色９画素を加算することができる。

このため本実施形態でも、クランプ動作と同時に水平方向の加算を行うことができ、従来の方式では加算サンプルホールド用の容量が ｎ＊Ｈ個［３×３加算の場合３Ｈ個］ 必要だった容量を Ｈ＋（ｎ／ｍ）＊Ｈ個［３×３加算の場合２Ｈ個］ に省略することができ、かつ、同色の色信号を加算することができる。

上述した各実施形態において、固体撮像装置は同一半導体基板上に設けることができるが、差動アンプ５０９、６０９により生ずるノイズが他の回路部材に影響しないように差動アンプ５０９、６０９を基板外に設けてもよい。

図５に基づいて、本発明に係わる固体撮像装置を動画対応のスチルカメラに適用した場合の一実施形態について詳述する。

図５は、本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。

図５において、１１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１１０２は被写体の光学像を撮像素子（固体撮像装置）１１０４に結像させるレンズ、１１０３はレンズ１１０２を通った光量を可変するための絞り、１１０４はレンズ１１０２で結像された被写体を画像信号として取り込むための撮像素子、１１０６は撮像素子１１０４より出力される画像信号のアナログ・デジタル変換を行うＡ／Ｄ変換器、１１０７はＡ／Ｄ変換器１１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１１０８は撮像素子１１０４、撮像信号処理回路１１０５、Ａ／Ｄ変換器１１０６、信号処理部１１０７に、各種タイミング信号を出力するタイミング発生部、１１１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１１０は画像データを一時的に記憶する為のメモリ部、１１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１１３は外部コンピュータ等と通信する為のインターフェース部である。

次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア１１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１１０６などの撮像系回路の電源がオンされる。
それから、露光量を制御する為に、全体制御・演算部１１０９は絞り１１０３を開放にし、撮像素子１１０４から出力された信号はＡ／Ｄ変換器１１０６で変換された後、信号処理部１１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１１０９で行う。
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１１０９は絞りを制御する。

次に、撮像素子１１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、撮像素子１１０４から出力された画像信号はＡ／Ｄ変換器１１０６でＡ／Ｄ変換され、信号処理部１１０７を通り全体制御・演算部１１０９によりメモリ部１１１０に書き込まれる。

その後、メモリ部１１１０に蓄積されたデータは、全体制御・演算部１１０９の制御により記録媒体制御Ｉ／Ｆ部１１１１を通り半導体メモリ等の着脱可能な記録媒体１１１２に記録される。
また、外部Ｉ／Ｆ部１１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。

また図６に基づいて、本発明の固体撮像装置をビデオカメラに適用した場合（撮像システム）の例について詳述する。

図６は、本発明の固体撮像装置をビデオカメラに適用した場合を示すブロック図で、１２０１は撮影レンズで焦点調節を行うためのフォーカスレンズ１２０１Ａ、ズーム動作を行うズームレンズ１２０１Ｂ、結像用のレンズ１２０１Ｃを備えている。

１２０２は絞り、１２０３は撮像面に結像された被写体像を光電変換して電気的な撮像信号に変換する固体撮像素子（固体撮像装置）、１２０４は固体撮像素子１２０３より出力された撮像信号をサンプルホールドし、さらに、レベルをアンプするサンプルホールド回路（Ｓ／Ｈ回路）であり、映像信号を出力する。

１２０５はサンプルホールド回路１２０４から出力された映像信号にガンマ補正、色分離、ブランキング処理等の所定の処理を施すプロセス回路で、輝度信号Ｙおよびクロマ信号Ｃを出力する。プロセス回路１２０５から出力されたクロマ信号Ｃは、色信号補正回路１２２１で、ホワイトバランス及び色バランスの補正がなされ、色差信号Ｒ−Ｙ，Ｂ−Ｙとして出力される。

また、プロセス回路１２０５から出力された輝度信号Ｙと、色信号補正回路１２２１から出力された色差信号Ｒ−Ｙ，Ｂ−Ｙは、エンコーダ回路（ＥＮＣ回路）１２２４で変調され、標準テレビジョン信号として出力される。そして、図示しないビデオレコーダ、あるいは電子ビューファインダ等のモニタＥＶＦへと供給される。

次いで、１２０６はアイリス制御回路で有り、サンプルホールド回路１２０４から供給される映像信号に基づいてアイリス駆動回路１２０７を制御し、映像信号のレベルが所定レベルの一定値となるように、絞り１２０２の開口量を制御すべくｉｇメータを自動制御するものである。１２１３，１２１４は、サンプルホールド回路１２０４から出力された映像信号中より合焦検出を行うために必要な高周波成分を抽出する異なった帯域制限のバンドパスフィルタ（ＢＰＦ）である。第一のバンドパスフィルタ１２１３（ＢＰＦ１）、及び第二のバンドパスフィルタ１２１４（ＢＰＦ２）から出力された信号は、ゲート回路１２１５及びフォーカスゲート枠信号で各々でゲートされ、ピーク検出回路１２１６でピーク値が検出されてホールドされると共に、論理制御回路１２１７に入力される。

この信号を焦点電圧と呼び、この焦点電圧によってフォーカスを合わせている。
また、１２１８はフォーカスレンズ１２０１Ａの移動位置を検出するフォーカスエンコーダ、１２１９はズームレンズ１２０１Ｂの焦点距離を検出するズームエンコーダ、１２２０は絞り１２０２の開口量を検出するアイリスエンコーダである。これらのエンコーダの検出値は、システムコントロールを行う論理制御回路１２１７へと供給される。論理制御回路１２１７は、設定された合焦検出領域内に相当する映像信号に基づいて、被写体に対する合焦検出を行い焦点調節を行う。即ち、各々のバンドパスフィルタ１２１３、１２１４より供給された高周波成分のピーク値情報を取り込み、高周波成分のピーク値が最大となる位置へとフォーカスレンズ１２０１Ａを駆動すべくフォーカス駆動回路１２０９にフォーカスモータ１２１０の回転方向、回転速度、回転／停止等の制御信号を供給し、これを制御する。

本発明は受光素子からの信号を行列方向に加算することが可能な固体撮像装置に適用され、特に動画対応のデジタルカメラ（スチルカメラ）、デジタルビデオカメラ等に好適に用いられるものである。

本発明の第１の実施形態に係る固体撮像装置の回路を示した図である。 本発明の第１の実施形態に係る固体撮像装置の動作を示した図である。 本発明の第２の実施形態に係る固体撮像装置の回路を示した図である。 本発明の第３の実施形態に係る固体撮像装置の回路を示した図である。 本発明に係わる固体撮像装置を動画対応の「スチルカメラ」に適用した場合を示すブロック図である。 本発明に係わる固体撮像装置をビデオカメラに適用した場合を示すブロック図である。 本発明に関連する第１の参考例に係る固体撮像装置の回路を示した図である。 受光素子の一例を示した図である。 本発明に関連する第１の参考例に係る固体撮像装置の動作を示した図である。 本発明に関連する第２の参考例に係る固体撮像装置の回路を示した図である。 本発明に関連する第２の参考例に係る固体撮像装置の動作を示した図である。 従来例の加算回路を示した図である。 従来例の他の加算回路を示した図である。

符号の説明

１０１−ａ〜１０１−ｉ 受光素子
１１２〜１１４ 垂直出力線
１０２−ａ〜１０２−ｃ クランプ容量
１０３ クランプ用ＭＯＳスイッチ
１０９ 共通線
１０４〜１０６ サンプルホールド容量選択用のＭＯＳスイッチ
１０７−ａ〜１０７−ｃ サンプルホールド容量
１０８−ａ〜１０８−ｃ 垂直方向加算用ＭＯＳスイッチ
１１１ 出力線
１１０ ＭＯＳトランジスタ
１１５ 出力アンプ
５０１，６０１ ソースフォロワ増幅回路
５０２，５０３，５０６，６０２，６０３，６０６−ａ，６０６−ｂ ＭＯＳスイッチ
５０４，５０５，６０４，６０５ ラインメモリ
５０７，６０７ ノイズ信号用水平出力線
６０８ 出力信号用水平出力線
６０９ 差動アンプ５１１ メモリセル
５１２ 増幅用トランジスタ
５１３ メモリ選択トランジスタ
５１０ 書き込みトランジスタ
５１４ メモリセル容量
５１５ 電流供給用トランジスタ

Claims (11)

1. ２次元に配置された複数の受光素子と、
   列方向に設けられた複数の受光素子がそれぞれ接続される複数の信号線と、
   前記複数の信号線とそれぞれ一端が接続され、且つ他端が短絡された複数のクランプ容量、及び前記複数のクランプ容量の他端にそれぞれ接続される、クランプ動作で前記他端に基準電圧を印加するスイッチ手段を備え、クランプ動作とともに行方向に設けられた複数の受光素子からの信号を加算するクランプ回路と、
   前記複数のクランプ容量の他端と接続され、該他端から出力される受光素子行ごとの加算信号を加算して列方向に設けられた複数の受光素子の加算を行う加算手段と、
   を有することを特徴とする固体撮像装置。
2. 請求項１に記載の固体撮像装置において、前記加算手段に接続され、前記加算手段からの信号を増幅する第１の増幅器と、
   前記第１の増幅器の入力側をリセットする手段と、
   前記第１の増幅器のオフセット及び前記第１の増幅器からの信号を出力するための回路手段と、を有することを特徴とする固体撮像装置。
3. 請求項２に記載の固体撮像装置において、前記第１の増幅器はソースフォロワ回路であることを特徴とする固体撮像装置。
4. 請求項１〜３のいずれか１項に記載の固体撮像装置において、前記加算手段は、前記複数のクランプ容量の他端にそれぞれ第１のスイッチ手段を介して接続される複数の信号保持手段と、前記複数の信号保持手段を短絡させる第２のスイッチ手段とを有することを特徴とする固体撮像装置。
5. 請求項１〜４のいずれか１項に記載の固体撮像装置において、複数の信号線の各々は１を超えるゲインで増幅する第２の増幅器を介して前記クランプ容量に接続されることを特徴とする固体撮像装置。
6. 請求項１〜５のいずれか１項に記載の固体撮像装置において、２次元状に配置された受光素子に対応してカラーフィルタが配列され、同色の受光素子の信号を加算することを特徴とする固体撮像装置。
7. 請求項２〜６のいずれか１項に記載の固体撮像装置において、前記第１の増幅器の出力信号を保持し、前記複数の受光素子の少なくとも一部の受光素子に対応したメモリセルを配列してなるメモリ部を有することを特徴とする固体撮像装置。
8. 請求項７に記載の固体撮像装置において、前記メモリセルは、少なくとも信号が書き込まれる容量、該信号を書き込むためのトランジスタ、及び該信号を増幅するためのトランジスタを備えた増幅型メモリセルであり、前記回路手段は前記第１の増幅器及び前記増幅型メモリセルのオフセットを出力することを特徴とする固体撮像装置。
9. 請求項２〜８のいずれか１項に記載の固体撮像装置において、前記回路手段は、前記オフセットが書き込まれる第１の容量と、前記オフセットを前記第１の容量に書き込む第１のトランジスタと、前記第１の増幅器又は増幅型メモリセルからの信号が書き込まれる第２の容量と、前記第１の増幅器又は増幅型メモリセルからの信号を前記第２の容量に書き込む第２のトランジスタと、を有する固体撮像装置。
10. 請求項９に記載の固体撮像装置において、前記回路手段からの、前記オフセットと前記信号との差分を出力する手段を有する固体撮像装置。
11. 請求項１から１０のいずれかの請求項に記載の固体撮像装置と、該固体撮像装置へ光を結像するレンズ系と、該固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。