JP7278953B2 - 固体撮像素子及び電子機器 - Google Patents

固体撮像素子及び電子機器 Download PDF

Info

Publication number
JP7278953B2
JP7278953B2 JP2019546584A JP2019546584A JP7278953B2 JP 7278953 B2 JP7278953 B2 JP 7278953B2 JP 2019546584 A JP2019546584 A JP 2019546584A JP 2019546584 A JP2019546584 A JP 2019546584A JP 7278953 B2 JP7278953 B2 JP 7278953B2
Authority
JP
Japan
Prior art keywords
sample
signal
unit
sampling
hold
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019546584A
Other languages
English (en)
Other versions
JPWO2019069614A1 (ja
Inventor
浩二 松浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Publication of JPWO2019069614A1 publication Critical patent/JPWO2019069614A1/ja
Application granted granted Critical
Publication of JP7278953B2 publication Critical patent/JP7278953B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14643—Photodiode arrays; MOS imagers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Description

本開示は、固体撮像素子及び電子機器に関する。
固体撮像素子において、アナログ－デジタル変換器などを含む読出し回路では、単位画素のリセットレベルのばらつき、暗電流による変動分、飽和信号量の増大などにより、幅広い入力電圧レンジに対応することが求められる。そして、広い入力電圧レンジに対応するためのアナログ回路には、通常、高い電源電圧が必要となる。しかし、電源電圧が高いと、それに伴って消費電力も高くなってしまうため、電源電圧を上げずに広い入力電圧レンジに対応できることが求められる。
このような課題、例えば暗電流による入力電圧レンジ圧迫に対し、従来、特開２００８－２１９２９３号公報に記載の技術が提案されている。特開２００８－２１９２９３号公報には、遮光画素領域の出力信号と基準値との誤差量を補償するオフセット補償信号を、複数のアナログ－デジタル変換器の各入力側に共通して出力するフィードバック制御部を設け、有効画素領域の出力信号からオフセット補償信号を減算することにより、入力電圧レンジを確保する技術が開示されている。
特開２００８－２１９２９３号公報
上記の特開２００８－２１９２９３号公報に記載の従来技術では、入力電圧レンジを確保するために、フィードバック制御部という新たな回路を読出し回路の外部に追加する必要がある。そのため、新たな回路の追加による回路規模の増大や、追加回路によるノイズ特性の劣化などの懸念点がある。
そこで、本開示は、読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応可能な固体撮像素子及び当該固体撮像素子を有する電子機器を提供することを目的とする。
上記の目的を達成するための本開示の固体撮像素子は、
光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
サンプル＆ホールド部は、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持ち、
２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量を少なくとも２個有する。
また、上記の目的を達成するための本開示の電子機器は、上記の構成の固体撮像素子を有する。
本開示によれば、読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応することができる。
尚、ここに記載された効果に必ずしも限定されるものではなく、本明細書中に記載されたいずれかの効果であってもよい。また、本明細書に記載された効果はあくまで例示であって、これに限定されるものではなく、また付加的な効果があってもよい。
図１は、本開示の固体撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。 図２は、単位画素の回路構成の一例を示す回路図である。 図３は、ＣＭＯＳイメージセンサの積層構造の概略を示す分解斜視図である。 図４は、実施例１に係るサンプル＆ホールド部の１画素列分の回路構成を示す回路図である。 図５は、実施例１の場合の垂直信号線の電位の波形、及び、２つのサンプル＆ホールド回路の各スイッチ素子のスイッチ制御信号のタイミング関係を示すタイミング波形図である。 図６は、リセット信号Ｖrstをサンプリングするときの動作説明図である。 図７は、データ信号Ｖdataをサンプリングし、リセット信号Ｖrstをホールドするときの動作説明図である。 図８は、データ信号Ｖdataをホールドするときの動作説明図である。 図９は、実施例２に係るサンプル＆ホールド部の１画素列分の回路構成及びシングルスロープ型アナログ－デジタル変換器の構成を示す回路図である。 図１０は、実施例２の場合の垂直信号線の電位の波形、及び、２つのサンプル＆ホールド回路の各スイッチ素子のスイッチ制御信号のタイミング関係を示すタイミング波形図である。 図１１は、実施例３に係るサンプル＆ホールド部の１画素列分の回路構成及びデルタ－シグマ型アナログ－デジタル変換器の構成を示す回路図である。 図１２は、実施例３の場合の垂直信号線の電位の波形、及び、２つのサンプル＆ホールド回路の各スイッチ素子のスイッチ制御信号のタイミング関係を示すタイミング波形図である。 図１３は、本開示に係る技術の適用例を示す図である。 図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。 図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。 図１６は、撮像部の設置位置の例を示す図である。
以下、本開示に係る技術を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。本開示に係る技術は実施形態に限定されるものではなく、実施形態における種々の数値などは例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は以下の順序で行う。
１．本開示の固体撮像素子及び電子機器、全般に関する説明
２．本開示の固体撮像素子
２－１．基本的な構成
２－２．単位画素の回路構成
２－３．積層構造
２－４．入力電圧レンジの拡大について
２－５．実施形態に係るサンプル＆ホールド部
２－５－１．実施例１（サンプリング容量を２個有する例）
２－５－２．実施例２（サンプリング容量が複数の単位容量の組み合わせから成り、
シングルスロープ型アナログ－デジタル変換器を用いる例）
２－５－３．実施例３（サンプリング容量が複数の単位容量の組み合わせから成り、
デルタ－シグマ型アナログ－デジタル変換器を用いる例）
２－６．実施形態の変形例
２－７．実施形態の応用例
３．本開示に係る技術の適用例
３－１．本開示の電子機器（撮像装置の例）
３－２．移動体への応用例
４．本開示がとることができる構成
＜本開示の固体撮像素子及び電子機器、全般に関する説明＞
本開示の固体撮像素子及び電子機器にあっては、第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有する構成とすることができる。そして、この積層構造において、画素アレイ部については、第１半導体基板に形成し、サンプル＆ホールド部については、第１半導体基板以外の半導体基板に形成することが好ましい。
上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、２つのサンプル＆ホールド回路の少なくとも一方について、サンプリング容量の入力端間を選択的に短絡する第１のスイッチ部を有する構成とすることができる。また、少なくとも２個のサンプリング容量のそれぞれについて、複数の単位容量の組み合わせから成る構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、２つのサンプル＆ホールド回路の少なくとも一方について、独立した制御信号により、垂直信号線と複数の単位容量の各入力端との間を選択的に短絡するスイッチ群から成る第２のスイッチ部を有する構成とすることができる。また、第１のスイッチ部について、隣り合う単位容量の入力端間を選択的に短絡するスイッチ群から成る構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、画素信号について、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含む形態とすることができる。そして、２つのサンプル＆ホールド回路の一方について、リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量を有する構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量の容量比について、第２のスイッチ部のスイッチ群の各スイッチの切替えによって制御可能な構成とすることができる。また、２つのサンプル＆ホールド回路について、同じ回路構成を有する構成とすることができる。
更に、上述した好ましい構成を含む本開示の固体撮像素子及び電子機器にあっては、アナログ－デジタル変換部について、シングルスロープ型アナログ－デジタル変換器から成る、あるいは、デルタ－シグマ型アナログ－デジタル変換器から成る構成とすることができる。
＜本開示の固体撮像素子＞
［基本的な構成］
まず、本開示の固体撮像素子の基本的な構成について説明する。本実施形態では、固体撮像素子として、Ｘ－Ｙアドレス方式の固体撮像素子の一種であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
図１は、本開示の固体撮像素子の一例であるＣＭＯＳイメージセンサの基本的な構成の概略を示すブロック図である。本例に係るＣＭＯＳイメージセンサ１は、光電変換部を含む単位画素（以下、単に「画素」と記述する場合がある）２が行方向及び列方向に、即ち、行列状に２次元配置されて成る画素アレイ部１１、及び、当該画素アレイ部１１の周辺回路部を有する構成となっている。ここで、行方向とは画素行の単位画素２の配列方向（所謂、水平方向）を言い、列方向とは画素列の単位画素２の配列方向（所謂、垂直方向）を言う。単位画素２は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
画素アレイ部１１の周辺回路部は、例えば、行選択部１２、負荷ＭＯＳ部１３、サンプル＆ホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９等によって構成されている。
画素アレイ部１１において、行列状の画素配列に対し、画素行毎に画素駆動線３１（３１1～３１m）が行方向に沿って配線され、画素列毎に垂直信号線３２（３２1～３２n）が列方向に沿って配線されている。画素駆動線３１は、単位画素２から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素駆動線３１について１本の配線として図示しているが、１本に限られるものではない。画素駆動線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
以下に、画素アレイ部１１の周辺回路部の各回路部、即ち、行選択部１２、負荷ＭＯＳ部１３、サンプル＆ホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９について説明する。
行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２を全画素同時あるいは行単位等で駆動する。すなわち、行選択部１２は、当該行選択部１２を制御するタイミング制御部１９と共に、画素アレイ部１１の各画素２を駆動する駆動部を構成している。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
読出し走査系は、単位画素２から画素信号を読み出すために、画素アレイ部１１の単位画素２を行単位で順に選択走査する。単位画素２から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
この掃出し走査系による掃出し走査により、読出し行の単位画素２の光電変換部から不要な電荷が掃き出されることによって当該光電変換部がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、所謂、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換部の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミング又は電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素２における光電荷の露光期間となる。
負荷ＭＯＳ部１３は、画素列毎に垂直信号線３２（３２1～３２n）の各々に接続されたＭＯＳトランジスタから成る電流源Ｉの集合から成り（図２参照）、行選択部１２によって選択走査された画素行の各画素２に対し、垂直信号線３２の各々を通してバイアス電流を供給する。
サンプル＆ホールド部１４は、垂直信号線３２（３２1～３２n）を通して供給される画素信号をサンプリングし、保持（サンプルホールド）する。このサンプル＆ホールド部１４に対して本開示に係る技術が適用される。本開示に係る技術が適用されるサンプル＆ホールド部１４は、１本の垂直信号線３２に対し、２つのサンプル＆ホールド回路を並列に持つ。そして、２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量を少なくとも２個有する。サンプル＆ホールド部１４の詳細については後述する。
アナログ－デジタル（Ａ／Ｄ）変換部１５は、垂直信号線３２（３２1～３２n）に対応して設けられた複数のアナログ－デジタル変換器の集合から成り、サンプル＆ホールド部１４から画素列毎に出力されるアナログの画素信号をデジタル信号に変換する。アナログ－デジタル変換器は、周知のアナログ－デジタル変換器とすることができる。具体的には、アナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器、逐次比較型アナログ－デジタル変換器、又は、デルタ－シグマ型（ΔΣ型）アナログ－デジタル変換器を例示することができる。但し、アナログ－デジタル変換器は、これらに限定されるものではない。
メモリ部１６は、データ処理部１７による処理の下に、アナログ－デジタル変換部１５でのアナログ－デジタル変換結果を記憶する。
データ処理部１７は、アナログ－デジタル変換部１５から出力されるデジタル信号を処理するデジタル信号処理部であり、アナログ－デジタル変換結果をメモリ部１６に対する書込み／読出しの処理を行ったり、当該アナログ－デジタル変換結果に対して種々の処理を行ったりする。
出力部１８は、データ処理部１７での処理後の信号を出力する。タイミング制御部１９は、各種のタイミング信号、クロック信号、及び、制御信号等を生成し、これら生成した信号を基に、行選択部１２、サンプル＆ホールド部１４、アナログ－デジタル変換部１５、及び、データ処理部１７等の駆動制御を行う。
［単位画素の回路構成］
図２は、単位画素２の回路構成の一例を示す回路図である。単位画素２は、光電変換部として、例えば、フォトダイオード２１を有している。単位画素２は、フォトダイオード２１に加えて、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５を有する画素構成となっている。
尚、ここでは、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５の４つのトランジスタとして、例えばＮチャネルＭＯＳＦＥＴを用いている。但し、ここで例示した４つのトランジスタ２２～２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
この単位画素２に対して、先述した画素駆動線３１（３１1～３１m）として、複数の画素駆動線が同一画素行の各画素２に対して共通に配線されている。これら複数の画素駆動線は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素駆動線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬを適宜出力する。
フォトダイオード２１は、アノード電極が低電位側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。ここで、増幅トランジスタ２４のゲート電極が電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
転送トランジスタ２２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、フォトダイオード２１で光電変換され、当該フォトダイオード２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２３は、高電位側電源ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲート電極には、高レベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
増幅トランジスタ２４は、ゲート電極がフローティングディフュージョンＦＤに、ドレイン電極が高電位側電源ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、フォトダイオード２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソース電極が選択トランジスタ２５を介して垂直信号線３２に接続される。そして、増幅トランジスタ２４と、垂直信号線３２の一端に接続される電流源Ｉとは、フローティングディフュージョンＦＤの電圧を垂直信号線３２の電位に変換するソースフォロワを構成している。
選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線３２にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、高レベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、単位画素２を選択状態として増幅トランジスタ２４から出力される信号を垂直信号線３２に伝達する。
尚、選択トランジスタ２５については、高電位側電源ＶDDのノードと増幅トランジスタ２４のドレイン電極との間に接続する回路構成を採ることもできる。また、本例では、単位画素２の画素回路として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、及び、選択トランジスタ２５から成る、即ち４つのトランジスタ（Ｔｒ）から成る４Ｔｒ構成を例に挙げたが、これに限られるものではない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる３Ｔｒ構成とすることもできるし、必要に応じて、トランジスタの数を増やした５Ｔｒ以上の構成とすることもできる。
上記の構成の単位画素２からは、リセットトランジスタ２３によるフローティングディフュージョンＦＤのリセット時のリセットレベルであるリセット信号（所謂、Ｐ相信号）と、フォトダイオード２１での光電変換に基づく信号レベルであるデータ信号（所謂、Ｄ相信号）とが順に出力される。すなわち、単位画素２から出力される画素信号は、リセット時のリセット信号及び光電変換時のデータ信号を含んでいる。
［積層構造］
上記の構成のＣＭＯＳイメージセンサ１は、図３に示すように、第１半導体基板４１及び第２半導体基板４２の少なくとも２つの半導体基板（チップ）が積層された、所謂、積層構造のイメージセンサとすることができる。また、本例に係るＣＭＯＳイメージセンサ１は、配線層が配される側の基板面を表面（正面）とするとき、その反対側の裏面側から照射される光を取り込む裏面照射型の画素構造とすることができる。
積層構造のＣＭＯＳイメージセンサ１において、裏面照射型の画素構造を有する単位画素２が行列状に配置されて成る画素アレイ部１１は、１層目の第１半導体基板４１に形成される。また、行選択部１２、負荷ＭＯＳ部１３、サンプル＆ホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９等の回路部分は、２層目の第２半導体基板４２に形成される。そして、１層目の第１半導体基板４１と２層目の第２半導体基板４２とは、ビア（ＶＩＡ）４３を通して電気的に接続される。
この積層構造のＣＭＯＳイメージセンサ１によれば、第１半導体基板４１として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の第１半導体基板４１のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。更に、１層目の第１半導体基板４１には単位画素２の作製に適したプロセスを適用でき、２層目の第２半導体基板４２には回路部分の作製に適したプロセスを適用できるため、ＣＭＯＳイメージセンサ１の製造に当たって、プロセスの最適化を図ることができるメリットもある。
尚、ここでは、第１半導体基板４１及び第２半導体基板４２が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、負荷ＭＯＳ部１３、サンプル＆ホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９等の回路部分については、２層目以降の半導体基板に分散して形成することができる。
また、上記の例では、積層構造のＣＭＯＳイメージセンサ１に適用した場合を例に挙げて説明したが、本開示に係る技術は、積層構造のＣＭＯＳイメージセンサ１への適用に限られるものではない。すなわち、本開示に係る技術は、画素アレイ部１１と同じ半導体基板上に、行選択部１２、負荷ＭＯＳ部１３、サンプル＆ホールド部１４、アナログ－デジタル変換部１５、メモリ部１６、データ処理部１７、出力部１８、及び、タイミング制御部１９等の回路部分を形成した、所謂、平置構造のＣＭＯＳイメージセンサにも適用することができる。
［入力電圧レンジの拡大について］
上記の構成のＣＭＯＳイメージセンサ１において、アナログ－デジタル変換部１５などを含む読出し回路では、単位画素２のリセットレベルのばらつき、暗電流による変動分、飽和信号量の増大などにより、幅広い入力電圧レンジに対応することが求められる。また、読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応できることが望ましい。
［実施形態に係るサンプル＆ホールド部］
そこで、本実施形態では、サンプル＆ホールド部１４について、１本の垂直信号線３２に対し、２つのサンプル＆ホールド回路を並列に持ち、２つのサンプル＆ホールド回路の少なくとも一方が、サンプリング容量を少なくとも２個有する構成としている。この構成を採ることにより、アナログ－デジタル変換部１５などを含む読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応できる。読出し回路の外部に新たな回路を追加しないことで、新たな回路の追加による回路規模の増大や、追加回路によるノイズ特性の劣化などがない。また、電源電圧を高く設定しなくて済むことで、消費電力が増大することもない。
以下に、読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応可能とする本実施形態に係るサンプル＆ホールド部１４の具体的な実施例について説明する。
≪実施例１≫
実施例１は、２つのサンプル＆ホールド回路の少なくとも一方が、サンプリング容量を２つ有する例である。図４に、実施例１に係るサンプル＆ホールド部１４の１画素列分の回路構成を示す。
図４に示すように、実施例１に係るサンプル＆ホールド部１４は、１本の垂直信号線３２に対し、２つのサンプル＆ホールド回路１４１，１４２を並列に配置した構成となっている。一方のサンプル＆ホールド回路１４１は、データ信号（Ｄ相）用サンプル＆ホールド回路であり、他方のサンプル＆ホールド回路１４２は、リセット信号（Ｐ相）用サンプル＆ホールド回路である。
（データ信号用サンプル＆ホールド回路）
データ信号用サンプル＆ホールド回路１４１は、反転増幅器１４１１、２つのサンプリング容量Ｃd_1，Ｃd_2、及び、５つのスイッチ素子ＳＷd_1_1，ＳＷd_1_2，ＳＷd_2，ＳＷd_3，ＳＷd_4を有している。反転増幅器１４１１は、非反転（＋）入力端が接地されており、その出力端からデータ信号のサンプルホールド出力Ｖout_DSHを出力する。
スイッチ素子ＳＷd_1_1，ＳＷd_1_2は、各入力端が垂直信号線３２に接続され、各出力端がサンプリング容量Ｃd_1，Ｃd_2の各入力端（一端）に接続されており、スイッチ制御信号ｓｍｐ_d_1，ｓｍｐ_d_2によってオン（閉）／オフ（開）が行われる。すなわち、スイッチ素子ＳＷd_1_1，ＳＷd_1_2は、独立したスイッチ制御信号ｓｍｐ_d_1，ｓｍｐ_d_2による制御の下に、垂直信号線３２とサンプリング容量Ｃd_1，Ｃd_2の各入力端との間を選択的に短絡するスイッチ部（第２のスイッチ部）を構成している。スイッチ素子ＳＷd_1_1，ＳＷd_1_2の各出力端（他端）は、反転増幅器１４１１の反転（－）入力端に共通に接続されている。
スイッチ素子ＳＷd_2は、スイッチ素子ＳＷd_1_2の出力端（サンプリング容量Ｃd_2の入力端）と反転増幅器１４１１の出力端との間に接続されており、スイッチ制御信号ｈｌｄ_dによってオン／オフ制御が行われる。スイッチ素子ＳＷd_3は、反転増幅器１４１１の反転入力端（サンプリング容量Ｃd_1，Ｃd_2の各出力端）と反転増幅器１４１１の出力端との間に接続されており、スイッチ制御信号ｓｍｐａ_dによってオン／オフ制御が行われる。
スイッチ素子ＳＷd_4は、サンプリング容量Ｃd_1の入力端（スイッチ素子ＳＷd_1_1の出力端）とサンプリング容量Ｃd_2の入力端（スイッチ素子ＳＷd_1_2の出力端）との間に接続されており、スイッチ制御信号ｈｌｄ_dによってオン／オフ制御が行われる。すなわち、スイッチ素子ＳＷd_4は、スイッチ制御信号ｈｌｄ_dによる制御の下に、サンプリング容量Ｃd_1，Ｃd_2の入力端間を選択的に短絡するスイッチ部（第１のスイッチ部）を構成している。
（リセット信号用サンプル＆ホールド回路）
リセット信号用サンプル＆ホールド回路１４２は、反転増幅器１４２１、１つのサンプリング容量Ｃp、及び、３つのスイッチ素子ＳＷp_1，ＳＷp_2，ＳＷp_3を有している。反転増幅器１４２１は、非反転（＋）入力端が接地されており、その出力端からリセット信号のサンプルホールド出力Ｖout_PSHを出力する。スイッチ素子ＳＷp_1の入力端は、垂直信号線３２に接続されており、スイッチ制御信号ｓｍｐ_pによってオン（閉）／オフ（開）制御が行われる。サンプリング容量Ｃpは、入力端がスイッチ素子ＳＷp_1の出力端に接続され、出力端が反転増幅器１４２１の反転（－）入力端に接続されている。
スイッチ素子ＳＷp_2は、スイッチ素子ＳＷp_1の出力端（サンプリング容量Ｃpの入力端）と反転増幅器１４２１の出力端との間に接続されており、スイッチ制御信号ｈｌｄ_pによってオン／オフ制御が行われる。スイッチ素子ＳＷp_3は、反転増幅器１４２１の反転入力端（サンプリング容量Ｃpの出力端）と反転増幅器１４２１の出力端との間に接続されており、スイッチ制御信号ｓｍｐａ_pによってオン／オフ制御が行われる。
図５に、垂直信号線３２の電位の波形、及び、２つのサンプル＆ホールド回路１４１，１４２の各スイッチ素子のスイッチ制御信号ｓｍｐ_p，ｓｍｐａ_p，ｈｌｄ_p，ｓｍｐ_d_1，ｓｍｐ_d_2，ｓｍｐａ_d，ｈｌｄ_dのタイミング関係を示している。
（回路動作）
次に、図５のタイミング波形図を用いて、実施例１に係るサンプル＆ホールド部１４の回路動作について説明する。
・リセット信号のサンプリング時
時刻ｔ1で、スイッチ制御信号ｓｍｐ_p，ｓｍｐａ_pが高レベルとなることで、リセット信号用サンプル＆ホールド回路１４２において、スイッチ素子ＳＷp_1，ＳＷp_3がオン状態となる。そして、スイッチ制御信号ｓｍｐａ_pが高レベルから低レベルに遷移する時刻ｔ2で、リセット信号Ｖrstがサンプリングされ、サンプリング容量Ｃpに蓄積される。
このリセット信号のサンプリング時に同時に、スイッチ制御信号ｓｍｐ_d_2，ｓｍｐａ_dが高レベルとなることで、データ信号用サンプル＆ホールド回路１４１において、スイッチ素子ＳＷd_1_2，ＳＷd_3がオン状態となる。そして、スイッチ制御信号ｓｍｐａ_dが高レベルから低レベルに遷移するタイミング（時刻ｔ2）で、データ信号用サンプル＆ホールド回路１４１においても、リセット信号Ｖrstがサンプリングされ、サンプリング容量Ｃd_2に蓄積される。
すなわち、リセット信号Ｖrstは、リセット信号用サンプル＆ホールド回路１４２においてサンプルホールドされるとともに、データ信号用サンプル＆ホールド回路１４１のサンプリング容量Ｃd_2側においてもサンプルホールドされる。リセット信号Ｖrstをサンプリングするときの動作説明図を図６に示す。図６では、非動作状態にある経路を点線で図示している（図７及び図８においても同様である）。
・データ信号のサンプリング＆リセット信号のホールド時
次に、スイッチ制御信号ｓｍｐ_p，ｓｍｐ_d_2が高レベルから低レベルへ遷移した後、時刻ｔ3で、スイッチ制御信号ｓｍｐ_d_1，ｓｍｐａ_dが高レベルとなることで、データ信号用サンプル＆ホールド回路１４１において、スイッチ素子ＳＷd_1_1，ＳＷd_3がオン状態となる。そして、スイッチ制御信号ｓｍｐａ_dが高レベルから低レベルに遷移する時刻ｔ4で、データ信号用サンプル＆ホールド回路１４１のサンプリング容量Ｃd_1側においてデータ信号Ｖdataのサンプリングが行われる。
このデータ信号のサンプリング期間では、スイッチ制御信号ｈｌｄ_pが高レベルとなり、スイッチ素子ＳＷp_2がオン状態になることで、リセット信号用サンプル＆ホールド回路１４２において、サンプリング容量Ｃpがリセット信号Ｖrstをホールドし続ける。そして、このサンプリング容量Ｃpにサンプルホールドされた電荷が、リセット信号のサンプルホールド出力Ｖout_PSHとして、リセット信号用サンプル＆ホールド回路１４２から出力される。データ信号Ｖdataをサンプリングし、リセット信号Ｖrstをホールドするときの動作説明図を図７に示す。
・データ信号のホールド及び容量の加重平均時
次に、スイッチ制御信号ｓｍｐ_d_1が高レベルから低レベルへ遷移した後、時刻ｔ5で、スイッチ制御信号ｈｌｄ_dが高レベルになることで、データ信号用サンプル＆ホールド回路１４１において、スイッチ素子ＳＷd_2，ＳＷd_4がオン状態になる。これにより、リセット信号Ｖrstがサンプリング容量Ｃd_2にホールドされ、データ信号Ｖdataがサンプリング容量Ｃd_1にホールドされるとともに、両サンプリング容量Ｃd_1，Ｃd_2の各入力端間が短絡される。
このように、データ信号Ｖdataをサンプルホールドしたサンプリング容量Ｃd_1、及び、リセット信号Ｖrstをサンプルホールドしたサンプリング容量Ｃd_2の各入力端を短絡することにより、サンプリング容量Ｃd_1とサンプリング容量Ｃd_2との間で容量の加重平均が行われる。この容量の加重平均によってリセット信号Ｖrstとデータ信号Ｖdataとのレベル差（Ｖrst－Ｖdata）が、サンプリング容量Ｃd_2とサンプリング容量Ｃd_1との容量比で減衰される。そして、データ信号用サンプル＆ホールド回路１４１から、データ信号のサンプルホールド出力Ｖout_DSHが出力される。リセット信号Ｖrst及びデータ信号Ｖdataをホールドするときの動作説明図を図８に示す。
上述したように、読出し回路の入口に配置されたサンプル＆ホールド部１４において、容量の加重平均により受動的に所望の比でリセット信号Ｖrstとデータ信号Ｖdataとのレベル差（Ｖrst－Ｖdata）について減衰が行われる。これにより、アナログ回路の動作レンジを圧迫することなく、広い電圧範囲の入力信号を受けることができる。しかも、アナログ－デジタル変換部１５などを含む読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応できる。
≪実施例２≫
実施例２は、サンプリング容量が複数の単位容量の組み合わせから成り、アナログ－デジタル変換器としてシングルスロープ型アナログ－デジタル変換器を用いる例である。図９に、実施例２に係るサンプル＆ホールド部の１画素列分の回路構成及びシングルスロープ型アナログ－デジタル変換部の構成を示す。
図９において、アナログ－デジタル変換部１５は、例えば、垂直信号線３２（３２1～３２n）に対応して設けられた複数のアナログ－デジタル変換器１５１の集合から成る。２つのサンプル＆ホールド回路１４１，１４２は、スイッチ素子ＳＷp_0，ＳＷd_0に対するスイッチ制御信号ｓｗ_p，ｓｗ_dによる制御の下に、アナログ－デジタル変換部１５の対応するアナログ－デジタル変換器１５１と選択的に接続される。
（シングルスロープ型アナログ－デジタル変換器）
実施例２では、アナログ－デジタル変換部１５の各アナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器１５１を用いている。シングルスロープ型アナログ－デジタル変換器１５１は、例えば、コンパレータ１５１１及びカウンタ１５１２を有する回路構成となっている。シングルスロープ型アナログ－デジタル変換器１５１では、時間が経過するにつれて電圧値が徐々に変化する、所謂、ランプ（ＲＡＭＰ）波形（スロープ波形）の参照電圧Ｖrefが用いられる。ランプ波形の参照電圧Ｖrefは、参照電圧生成部１５２で生成される。参照電圧生成部１５２については、例えば、ＤＡＣ（デジタル－アナログ変換）回路を用いて構成することができる。
コンパレータ１５１１は、単位画素２から読み出される画素信号を比較入力とし、参照電圧生成部１５２で生成されるランプ波形の参照電圧Ｖrefを基準入力とし、両者を比較する。そして、コンパレータ１５１１は、例えば、参照電圧Ｖrefが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。これにより、コンパレータ１５１１の出力信号は、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
カウンタ１５１２には、コンパレータ１５１１に対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロック信号が与えられる。そして、カウンタ１５１２は、クロック信号に同期してカウント動作を行うことにより、コンパレータ１５１１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの期間を計測する。このカウンタ１５１２のカウント結果（カウント値）が、アナログの画素信号をデジタル化したデジタル値となる。
このように、アナログ－デジタル変換器として、シングルスロープ型アナログ－デジタル変換器１５１を用いたアナログ－デジタル変換部１５では、徐々に変化するアナログ値の参照電圧を発生し、参照電圧と信号電圧との大小関係が変化するまでの時間情報からデジタル信号値を得る。
（データ信号用サンプル＆ホールド回路）
データ信号用サンプル＆ホールド回路１４１において、サンプリング容量Ｃd_1，Ｃd_2は、単位容量の組み合わせによって構成されている。具体的には、サンプリング容量Ｃd_1，Ｃd_2は、Ｎ個（Ｎは正の整数）の単位容量によって構成されている。ここで、サンプリング容量Ｃd_1，Ｃd_2の各容量値の合計値をＣsとするとき、単位容量の各々はＣs／Ｎの容量値を持っている。
そして、１～ＮのＮ個の単位容量のうち、サンプリング容量Ｃd_1は、１～Ｍ（Ｍは、Ｎよりも小さい正の整数）のＭ個の単位容量から成り、サンプリング容量Ｃd_2は、Ｍ＋１～Ｎの（Ｎ－Ｍ）個の単位容量から成る。これにより、サンプリング容量Ｃd_1の容量値はＣs×Ｍ／Ｎとなり、サンプリング容量Ｃd_2の容量値はＣs×（Ｎ－Ｍ／Ｎ）となる。そして、サンプリング容量Ｃd_1とサンプリング容量Ｃd_2との容量比は、Ｍ：Ｎ－Ｍとなる。
サンプリング容量Ｃd_1，Ｃd_2の入力端間を選択的に短絡する第１のスイッチ部としてのスイッチ素子ＳＷd_4は、スイッチ制御信号ｈｌｄ_dによる制御の下に、隣り合う単位容量の入力端間を選択的に短絡するスイッチ群から成る。また、垂直信号線３２とサンプリング容量Ｃd_1，Ｃd_2の各入力端との間を選択的に短絡する第２のスイッチ部としてのスイッチ素子ＳＷd_1_1，ＳＷd_1_2は、サンプリング容量Ｃd_1，Ｃd_2の各単位容量に対応して設けられたスイッチ群から成る。
スイッチ素子ＳＷd_1_1，ＳＷd_1_2のスイッチ群の各スイッチは、独立したスイッチ制御信号ｓｍｐ_d(1)～ｓｍｐ_d(M)，ｓｍｐ_d(M+1)～ｓｍｐ_d(N)による制御の下に、垂直信号線３２とサンプリング容量Ｃd_1，Ｃd_2の単位容量の各入力端との間を選択的に短絡する。そして、サンプリング容量Ｃd_1とサンプリング容量Ｃd_2との容量比については、スイッチ制御信号ｓｍｐ_d(1)～ｓｍｐ_d(M)，ｓｍｐ_d(M+1)～ｓｍｐ_d(N)による制御に基づく、スイッチ素子ＳＷd_1_1，ＳＷd_1_2のスイッチ群の各スイッチの切替えによって制御することができる。
反転増幅器１４１１は、例えば、前段のＮチャネルソース接地回路及び後段のＰチャネルソースフォロワ回路の組み合わせから成る。そして、反転増幅器１４１１からは、データ信号のサンプルホールド出力Ｖout_DSHが出力され、スイッチ制御信号ｓｗ_dによる制御の下に、スイッチ素子ＳＷd_0を介してシングルスロープ型アナログ－デジタル変換器１５１に選択的に供給される。
（リセット信号用サンプル＆ホールド回路）
リセット信号用サンプル＆ホールド回路１４２は、基本的に、データ信号用サンプル＆ホールド回路１４１と同じ回路構成を有する。ここで、「同じ回路構成」とは、厳密に同じ回路構成である場合の他、実質的に同じ回路構成である場合も含む意味であり、設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
具体的には、リセット信号用サンプル＆ホールド回路１４２において、サンプリング容量Ｃpは、データ信号用サンプル＆ホールド回路１４１と同じ数の単位容量の組み合わせによって構成されている。そして、サンプリング容量Ｃpの容量値をサンプリング容量Ｃd_1，Ｃd_2の各容量値の合計値Ｃsとするとき、サンプリング容量Ｃpの単位容量の各々はＣs／Ｎの容量値を持っている。
また、サンプリング容量Ｃpの入力側には、データ信号用サンプル＆ホールド回路１４１と同様に、スイッチ制御信号ｈｌｄ_pによる制御の下に、隣り合う単位容量の入力端間を選択的に短絡するスイッチ群が設けられている。垂直信号線３２とサンプリング容量Ｃpの入力端との間を選択的に短絡するスイッチ素子ＳＷp_1についても、データ信号用サンプル＆ホールド回路１４１と同様に、サンプリング容量Ｃpの各単位容量に対応して設けられたＮ個のスイッチから成るスイッチ群によって構成されている。
反転増幅器１４２１も、反転増幅器１４１１と同様に、前段のＮチャネルソース接地回路及び後段のＰチャネルソースフォロワ回路の組み合わせから成る。そして、反転増幅器１４２１からは、リセット信号のサンプルホールド出力Ｖout_PSHが出力され、スイッチ制御信号ｓｗ_pによる制御の下に、スイッチ素子ＳＷp_0を介してシングルスロープ型アナログ－デジタル変換器１５１に選択的に供給される。
尚、リセット信号用サンプル＆ホールド回路１４２においては、垂直信号線３２とサンプリング容量Ｃpの単位容量の各入力端との間を選択的に短絡するスイッチ素子ＳＷdのスイッチ群の各スイッチを制御するスイッチ制御信号ｓｍｐ_p(1)～ｓｍｐ_p(N)は同じタイミングで出力される。すなわち、スイッチ制御信号ｓｍｐ_p(1)～ｓｍｐ_p(N)は、垂直信号線３２とサンプリング容量Ｃpの単位容量の各入力端との間を同時に接続する制御を行う。
本実施例２では、リセット信号用サンプル＆ホールド回路１４２を、サンプリング容量ＣpがＮ個の単位容量から成るデータ信号用サンプル＆ホールド回路１４１と同じ回路構成としたが、必ずしも、データ信号用サンプル＆ホールド回路１４１とリセット信号用サンプル＆ホールド回路１４２とが同じ回路構成である必要はない。但し、データ信号用サンプル＆ホールド回路１４１とリセット信号用サンプル＆ホールド回路１４２とが同じ回路構成を有する方が、データ信号とリセット信号との整合をとる観点から好ましい。
図１０に、垂直信号線３２の電位の波形、及び、２つのサンプル＆ホールド回路１４１，１４２の各スイッチ素子のスイッチ制御信号ｓｍｐ_p(1)～ｓｍｐ_p(N)，ｓｍｐａ_p，ｈｌｄ_p，ｓｍｐ_d(1)～ｓｍｐ_d(M)，ｓｍｐ_d(M+1)～ｓｍｐ_d(N)，ｓｍｐａ_d，ｈｌｄ_d，ｓｗ_p，ｓｗ_dのタイミング関係を示す。
（回路動作）
次に、図１０のタイミング波形図を用いて、実施例２に係るサンプル＆ホールド部１４の回路動作について説明する。
・リセット信号のサンプリング時
時刻ｔ11で、スイッチ制御信号ｓｍｐ_p(1)～ｓｍｐ_p(N)，ｓｍｐａ_pが高レベルとなることで、リセット信号用サンプル＆ホールド回路１４２において、スイッチ素子ＳＷp_1のＮ個のスイッチ及びスイッチ素子ＳＷp_3がオン状態となる。そして、スイッチ制御信号ｓｍｐａ_pが高レベルから低レベルに遷移する時刻ｔ12で、リセット信号Ｖrstがサンプリングされ、サンプリング容量Ｃpに蓄積される。
このリセット信号のサンプリング時に同時に、スイッチ制御信号ｓｍｐ_d(M+1)～ｓｍｐ_d(N)，ｓｍｐａ_dが高レベルとなることで、データ信号用サンプル＆ホールド回路１４１において、スイッチ素子ＳＷd_1_2のＭ＋１～Ｎの各スイッチ及びスイッチ素子ＳＷd_3がオン状態となる。そして、スイッチ制御信号ｓｍｐａ_dが高レベルから低レベルに遷移するタイミング（時刻ｔ12）で、データ信号用サンプル＆ホールド回路１４１においても、リセット信号Ｖrstがサンプリングされ、サンプリング容量Ｃd_2のＭ＋１～Ｎの各単位容量に蓄積される。
すなわち、リセット信号Ｖrstは、リセット信号用サンプル＆ホールド回路１４２においてサンプルホールドされるとともに、データ信号用サンプル＆ホールド回路１４１のサンプリング容量Ｃd_2側においてもサンプルホールドされる。
・データ信号のサンプリング＆リセット信号のホールド時
次に、スイッチ制御信号ｓｍｐ_p(1)～ｓｍｐ_p(N)，ｓｍｐ_d(M+1)～ｓｍｐ_d(N)が高レベルから低レベルへ遷移した後、時刻ｔ13で、スイッチ制御信号ｓｍｐ_d(1)～ｓｍｐ_d(M)，ｓｍｐａ_dが高レベルとなる。これにより、データ信号用サンプル＆ホールド回路１４１において、スイッチ素子ＳＷd_1_1の１～Ｍの各スイッチ及びスイッチ素子ＳＷd_3がオン状態となり、データ信号のサンプリングが開始され、スイッチ制御信号ｓｍｐａ_dが高レベルから低レベルに遷移する時刻ｔ14で、サンプリング容量Ｃd_1の１～Ｍの各単位容量に蓄積される。
このデータ信号のサンプリング期間では、スイッチ制御信号ｈｌｄ_pが高レベルとなることで、リセット信号用サンプル＆ホールド回路１４２において、サンプリング容量Ｃpがリセット信号Ｖrstをホールドし続ける。
・データ信号のホールド及び容量の加重平均時
次に、スイッチ素子ＳＷd_1_1の１～Ｍの各スイッチ、及び、スイッチ素子ＳＷd_1_2のＭ＋１～Ｎの各スイッチのオフ状態において、時刻ｔ15で、スイッチ制御信号ｈｌｄ_dが高レベルになることで、データ信号用サンプル＆ホールド回路１４１において、スイッチ素子ＳＷd_4の各スイッチがオン状態になる。これにより、サンプリング容量Ｃd_1の１～Ｍの単位容量、及び、サンプリング容量Ｃd_2のＭ＋１～Ｎの単位容量の各入力端が短絡され、サンプリング容量Ｃd_1とサンプリング容量Ｃd_2との間で容量の加重平均が行われる。
このとき、サンプリング容量Ｃd_1及びサンプリング容量Ｃd_2に蓄積された電荷の合計Ｑdshは、サンプリング容量Ｃd_1，Ｃd_2の各容量値の合計値をＣsとすると、
Ｑdsh＝Ｃs×（Ｎ－Ｍ）／Ｎ×Ｖrst＋Ｃs×Ｍ／Ｎ×Ｖdata
となる。従って、データ信号用サンプル＆ホールド回路１４１から出力されるデータ信号のサンプルホールド出力Ｖout_DSHは、
Ｖout_DSH＝Ｑdsh／Ｃs
＝（Ｎ－Ｍ）／Ｎ×Ｖrst＋Ｍ／Ｎ×Ｖdata
＝Ｖrst－（Ｖrst－Ｖdata）×Ｍ／Ｎ
となる。
・アナログ－デジタル変換時
リセット信号用サンプル＆ホールド回路１４２のサンプルホールド出力Ｖout_PSHは、時刻ｔ15－ｔ16の期間において、スイッチ制御信号ｓｗ_pの制御によるスイッチ素子ＳＷp_0のオン区間に、シングルスロープ型アナログ－デジタル変換器１５１に供給され、アナログ－デジタル変換が行われる。データ信号用サンプル＆ホールド回路１４１のサンプルホールド出力Ｖout_DSHは、時刻ｔ16－ｔ17の期間において、スイッチ制御信号ｓｗ_dの制御によるスイッチ素子ＳＷd_0のオン区間に、シングルスロープ型アナログ－デジタル変換器１５１に供給され、アナログ－デジタル変換が行われる。
サンプルホールド出力Ｖout_PSH及びサンプルホールド出力Ｖout_DSHの各アナログ－デジタル変換結果は、後段のデータ処理部１７において、差分がとられることによって、ＣＤＳ（Correlated Double Sampling：相関二重サンプリング）と呼ばれるノイズ除去のための処理が行われる。その差分Ｖout_PSH－Ｖout_DSHは、
Ｖout_PSH－Ｖout_DSH＝（Ｖrst－Ｖdata）×Ｍ／Ｎ
となる。このことから、リセット信号Ｖrstとデータ信号Ｖdataとの差分（Ｖrst－Ｖdata）がＭ／Ｎ倍に減衰されていることがわかる。
サンプルホールド出力Ｖout_PSH及びサンプルホールド出力Ｖout_DSHに対するアナログ－デジタル変換処理について、上記の例では、１つのアナログ－デジタル変換器１５１を、スイッチ制御信号ｓｗ_p，ｓｗ_dによる制御の下に切り替えて使用するようにしているが、これに限られるものではない。例えば、サンプルホールド出力Ｖout_PSH及びサンプルホールド出力Ｖout_DSHのそれぞれに対して１つのアナログ－デジタル変換器１５１を設けてもよい。
上述したように、読出し回路の入口に配置されたサンプル＆ホールド部１４において、容量の加重平均により受動的に所望の比でリセット信号Ｖrstとデータ信号Ｖdataとのレベル差（Ｖrst－Ｖdata）について減衰が行われる。これにより、アナログ回路の動作レンジを圧迫することなく、広い電圧範囲の入力信号を受けることができる。この減衰演算は容量の加重平均により受動的に行われることから、入力信号の電圧範囲については制限が緩く、減衰後の信号（Ｖrst－Ｖdata）×Ｍ／Ｎが回路の動作点を満たしていれば、例えばＮ＝２，Ｍ＝１（実施例１）のときは、本開示に係る技術を用いない場合に比べて２倍の大きさの信号を受けることができる。
また、垂直信号線３２への入力信号の大きさと、垂直信号線３２の入力でみたアナログ－デジタル変換のフルスケール及び１ＬＳＢサイズとの関係は、サンプル＆ホールドした後にアナログ的もしくはロジック的手段により、Ｎ／Ｍ倍することによって辻褄をあわせることができる。例えば、サンプル＆ホールド部１４で容量の加重平均によって信号を１／２倍した際は、サンプル＆ホールド後にアナログ的もしくはロジック的手段によって信号を２倍する。
≪実施例３≫
実施例３は、サンプリング容量が複数の単位容量の組み合わせから成り、アナログ－デジタル変換器としてデルタ－シグマ型（ΔΣ型）アナログ－デジタル変換器を用いる例である。図１１に、実施例３に係るサンプル＆ホールド部の１画素列分の回路構成及びアナログ－デジタル変換部の構成を示す。
実施例３では、アナログ－デジタル変換部１５の各アナログ－デジタル変換器として、デルタ－シグマ型アナログ－デジタル変換器１５３を用いている。デルタ－シグマ型アナログ－デジタル変換器１５３は、例えば、第１積分器１５３１、第２積分器１５３２、量子化器１５３３、及び、デシメーションフィルタ１５３４を有する構成となっている。
デルタ－シグマ型アナログ－デジタル変換器１５３において、第１積分器１５３１は、積分容量Ｃ11から構成されている。第１積分器１５３１の入力ノードには、第１デジタル－アナログ変換器１５３５が接続されている。第１デジタル－アナログ変換器１５３５は、第２積分器１５３２及び量子化器１５３３を介したデジタル信号に応じて第１積分器１５３１への電流をオン／オフ制御する。
第２積分器１５３２は、電圧を電流に変換するＧｍセル及び積分容量Ｃ12から構成されている。第２積分器１５３２の入力ノードには、第２デジタル－アナログ変換器１５３６が接続されている。第２デジタル－アナログ変換器１５３６は、第２積分器１５３２の出力を、量子化器１５３３で量子化した結果に応じて、第２積分器１５３２への電流をオン／オフ制御する。
尚、ここで例示したデルタ－シグマ型アナログ－デジタル変換器１５３の構成は一例であって、この構成に限られるものではない。
実施例３に係るサンプル＆ホールド部１４において、デルタ－シグマ型アナログ－デジタル変換器１５３以外の構成、具体的には、データ信号用サンプル＆ホールド回路１４１及びリセット信号用サンプル＆ホールド回路１４２の回路構成は、実施例２の場合と基本的に同じである。
図１２に、垂直信号線３２の電位の波形、及び、２つのサンプル＆ホールド回路１４１，１４２の各スイッチ素子のスイッチ制御信号ｓｍｐ_p(1)～ｓｍｐ_p(N)，ｓｍｐａ_p，ｈｌｄ_p，ｓｍｐ_d(1)～ｓｍｐ_d(M)，ｓｍｐ_d(M+1)～ｓｍｐ_d(N)，ｓｍｐａ_d，ｈｌｄ_dのタイミング関係を示す。
図１１において、データ信号用サンプル＆ホールド回路１４１の出力端と、リセット信号用サンプル＆ホールド回路１４２の出力端との間には、抵抗素子１４３が接続されている。これにより、図１２のタイミング波形図におけるホールド期間ｔ25－ｔ26、即ち、スイッチ制御信号ｈｌｄ_p，ｈｌｄ_dが共に高レベルの期間）に、抵抗素子１４３に流れる電流Ｉrは、抵抗素子１４３の抵抗値をＲとすると、
Ｉr＝（Ｖrst－Ｖdata）／Ｒ
となる。この電流Ｉrは、デルタ－シグマ型アナログ－デジタル変換器１５３の第１積分器１５３１へと入力される。
このとき、抵抗素子１４３に流れる電流Ｉrは、画素信号のリセット信号Ｖrstとデータ信号Ｖdataとの差分（Ｖrst－Ｖdata）に比例することから、当該電流Ｉrがデルタ－シグマ型アナログ－デジタル変換器１５３に入力される段階でＣＤＳが行われていることになる。ここで、反転増幅器１４２１における後段のＰチャネルソースフォロワ回路の電流源の電流Ｉv2iは、抵抗素子１４３に流れる成分Ｉrと、Ｐチャネルソースフォロワ回路に流れる成分Ｉv2i－Ｉrに分岐するため、安定に回路動作を行うためには、電流Ｉv2iは、抵抗素子１４３に流れる電流の最大値Ｉrよりも大きくしておくことが必要である。
デルタ－シグマ型アナログ－デジタル変換器１５３では、量子化器１５３３での前の量子化値を、第２デジタル－アナログ変換器１５３６及び第１デジタル－アナログ変換器１５３５を通して、第２積分器１５３２及び第１積分器１５３１にフィードバックする動作が行われる。
このように、前の量子化値を第１デジタル－アナログ変換器１５３５及び第２デジタル－アナログ変換器１５３６にフィードバックしながら積分器を２回通すことによって２次のノイズシェーピング特性を得ることができる。そして、量子化器１５３３の後段のデシメーションフィルタ１５３４によって高域ノイズを除去することにより、精度の高いアナログ－デジタル変換出力を得ることができる。
（実施形態の変形例）
上記の実施形態では、単位画素２が行列状に配置されて成るＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本開示に係る技術は、ＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本開示に係る技術は、単位画素２が行列状に２次元配置されて成るＸ－Ｙアドレス方式の固体撮像素子全般に対して適用可能である。
また、本開示に係る技術は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子全般に対して適用可能である。
（実施形態の応用例）
以上説明した本実施形態に係るＣＭＯＳイメージセンサ１は、例えば図１３に示すように、可視光、赤外光、紫外光、Ｘ線等の光をセンシングする様々な装置に使用することができる。様々な装置の具体例について以下に列挙する。
・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用途に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の分野で用いる装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビジョン受像機、冷蔵庫、エアーコンディショナ等の家電の分野で用いる装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの分野で用いる装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの分野で用いる装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の分野で用いる装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの分野で用いる装置
・畑や作物の状態を監視するためのカメラ等の、農業の分野で用いる装置
＜本開示に係る技術の適用例＞
本開示に係る技術は、様々な製品に適用することができる。以下に、より具体的な適用例について説明する。
［本開示の電子機器］
ここでは、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器に適用する場合について説明する。
図１４は、本開示の電子機器の一例である撮像装置の構成を示すブロック図である。図１４に示すように、本例に係る撮像装置５０は、レンズ群等を含む撮像光学系５１、撮像部５２、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７、及び、電源系５８等を有している。そして、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、操作系５７、及び、電源系５８がバスライン５９を介して相互に接続された構成となっている。
撮像光学系５１は、被写体からの入射光（像光）を取り込んで撮像部５２の撮像面上に結像する。撮像部５２は、撮像光学系５１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路５３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
フレームメモリ５４は、ＤＳＰ回路５３での信号処理の過程で適宜データの格納に用いられる。表示装置５５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部５２で撮像された動画または静止画を表示する。記録装置５６は、撮像部５２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
操作系５７は、ユーザによる操作の下に、本撮像装置５０が持つ様々な機能について操作指令を発する。電源系５８は、ＤＳＰ回路５３、フレームメモリ５４、表示装置５５、記録装置５６、及び、操作系５７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置５０は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置５０において、撮像部５２として、読出し回路の外部に新たな回路を追加したり、電源電圧を高く設定したりすることなく、広い入力電圧レンジに対応できる、先述した実施形態に係るＣＭＯＳイメージセンサを用いることができる。これにより、新たな回路の追加による回路規模の増大や、追加回路によるノイズ特性の劣化などの懸念のない撮像装置５０を実現できる。
［移動体への応用例］
本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）などのいずれかの種類の移動体に搭載される装置として実現されてもよい。
図１５は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システム７０００の概略的な構成例を示すブロック図である。車両制御システム７０００は、通信ネットワーク７０１０を介して接続された複数の電子制御ユニットを備える。図１５に示した例では、車両制御システム７０００は、駆動系制御ユニット７１００、ボディ系制御ユニット７２００、バッテリ制御ユニット７３００、車外情報検出ユニット７４００、車内情報検出ユニット７５００、及び統合制御ユニット７６００を備える。これらの複数の制御ユニットを接続する通信ネットワーク７０１０は、例えば、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＬＡＮ（Local Area Network）又はＦｌｅｘＲａｙ（登録商標）等の任意の規格に準拠した車載通信ネットワークであってよい。
各制御ユニットは、各種プログラムにしたがって演算処理を行うマイクロコンピュータと、マイクロコンピュータにより実行されるプログラム又は各種演算に用いられるパラメータ等を記憶する記憶部と、各種制御対象の装置を駆動する駆動回路とを備える。各制御ユニットは、通信ネットワーク７０１０を介して他の制御ユニットとの間で通信を行うためのネットワークＩ／Ｆを備えるとともに、車内外の装置又はセンサ等との間で、有線通信又は無線通信により通信を行うための通信Ｉ／Ｆを備える。図１５では、統合制御ユニット７６００の機能構成として、マイクロコンピュータ７６１０、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０、音声画像出力部７６７０、車載ネットワークＩ／Ｆ７６８０及び記憶部７６９０が図示されている。他の制御ユニットも同様に、マイクロコンピュータ、通信Ｉ／Ｆ及び記憶部等を備える。
駆動系制御ユニット７１００は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット７１００は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。駆動系制御ユニット７１００は、ＡＢＳ（Antilock Brake System）又はＥＳＣ（Electronic Stability Control）等の制御装置としての機能を有してもよい。
駆動系制御ユニット７１００には、車両状態検出部７１１０が接続される。車両状態検出部７１１０には、例えば、車体の軸回転運動の角速度を検出するジャイロセンサ、車両の加速度を検出する加速度センサ、あるいは、アクセルペダルの操作量、ブレーキペダルの操作量、ステアリングホイールの操舵角、エンジン回転数又は車輪の回転速度等を検出するためのセンサのうちの少なくとも一つが含まれる。駆動系制御ユニット７１００は、車両状態検出部７１１０から入力される信号を用いて演算処理を行い、内燃機関、駆動用モータ、電動パワーステアリング装置又はブレーキ装置等を制御する。
ボディ系制御ユニット７２００は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット７２００は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット７２００には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット７２００は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
バッテリ制御ユニット７３００は、各種プログラムにしたがって駆動用モータの電力供給源である二次電池７３１０を制御する。例えば、バッテリ制御ユニット７３００には、二次電池７３１０を備えたバッテリ装置から、バッテリ温度、バッテリ出力電圧又はバッテリの残存容量等の情報が入力される。バッテリ制御ユニット７３００は、これらの信号を用いて演算処理を行い、二次電池７３１０の温度調節制御又はバッテリ装置に備えられた冷却装置等の制御を行う。
車外情報検出ユニット７４００は、車両制御システム７０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット７４００には、撮像部７４１０及び車外情報検出部７４２０のうちの少なくとも一方が接続される。撮像部７４１０には、ＴｏＦ（Time Of Flight）カメラ、ステレオカメラ、単眼カメラ、赤外線カメラ及びその他のカメラのうちの少なくとも一つが含まれる。車外情報検出部７４２０には、例えば、現在の天候又は気象を検出するための環境センサ、あるいは、車両制御システム７０００を搭載した車両の周囲の他の車両、障害物又は歩行者等を検出するための周囲情報検出センサのうちの少なくとも一つが含まれる。
環境センサは、例えば、雨天を検出する雨滴センサ、霧を検出する霧センサ、日照度合いを検出する日照センサ、及び降雪を検出する雪センサのうちの少なくとも一つであってよい。周囲情報検出センサは、超音波センサ、レーダ装置及びＬＩＤＡＲ（Light Detection and Ranging、Laser Imaging Detection and Ranging）装置のうちの少なくとも一つであってよい。これらの撮像部７４１０及び車外情報検出部７４２０は、それぞれ独立したセンサないし装置として備えられてもよいし、複数のセンサないし装置が統合された装置として備えられてもよい。
ここで、図１６は、撮像部７４１０及び車外情報検出部７４２０の設置位置の例を示す。撮像部７９１０，７９１２，７９１４，７９１６，７９１８は、例えば、車両７９００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部のうちの少なくとも一つの位置に設けられる。フロントノーズに備えられる撮像部７９１０及び車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として車両７９００の前方の画像を取得する。サイドミラーに備えられる撮像部７９１２，７９１４は、主として車両７９００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部７９１６は、主として車両７９００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部７９１８は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
尚、図１６には、それぞれの撮像部７９１０，７９１２，７９１４，７９１６の撮影範囲の一例が示されている。撮像範囲ａは、フロントノーズに設けられた撮像部７９１０の撮像範囲を示し、撮像範囲ｂ，ｃは、それぞれサイドミラーに設けられた撮像部７９１２，７９１４の撮像範囲を示し、撮像範囲ｄは、リアバンパ又はバックドアに設けられた撮像部７９１６の撮像範囲を示す。例えば、撮像部７９１０，７９１２，７９１４，７９１６で撮像された画像データが重ね合わせられることにより、車両７９００を上方から見た俯瞰画像が得られる。
車両７９００のフロント、リア、サイド、コーナ及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０は、例えば超音波センサ又はレーダ装置であってよい。車両７９００のフロントノーズ、リアバンパ、バックドア及び車室内のフロントガラスの上部に設けられる車外情報検出部７９２０，７９２６，７９３０は、例えばＬＩＤＡＲ装置であってよい。これらの車外情報検出部７９２０～７９３０は、主として先行車両、歩行者又は障害物等の検出に用いられる。
図１５に戻って説明を続ける。車外情報検出ユニット７４００は、撮像部７４１０に車外の画像を撮像させるとともに、撮像された画像データを受信する。また、車外情報検出ユニット７４００は、接続されている車外情報検出部７４２０から検出情報を受信する。車外情報検出部７４２０が超音波センサ、レーダ装置又はＬＩＤＡＲ装置である場合には、車外情報検出ユニット７４００は、超音波又は電磁波等を発信させるとともに、受信された反射波の情報を受信する。車外情報検出ユニット７４００は、受信した情報に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、降雨、霧又は路面状況等を認識する環境認識処理を行ってもよい。車外情報検出ユニット７４００は、受信した情報に基づいて、車外の物体までの距離を算出してもよい。
また、車外情報検出ユニット７４００は、受信した画像データに基づいて、人、車、障害物、標識又は路面上の文字等を認識する画像認識処理又は距離検出処理を行ってもよい。車外情報検出ユニット７４００は、受信した画像データに対して歪補正又は位置合わせ等の処理を行うとともに、異なる撮像部７４１０により撮像された画像データを合成して、俯瞰画像又はパノラマ画像を生成してもよい。車外情報検出ユニット７４００は、異なる撮像部７４１０により撮像された画像データを用いて、視点変換処理を行ってもよい。
車内情報検出ユニット７５００は、車内の情報を検出する。車内情報検出ユニット７５００には、例えば、運転者の状態を検出する運転者状態検出部７５１０が接続される。運転者状態検出部７５１０は、運転者を撮像するカメラ、運転者の生体情報を検出する生体センサ又は車室内の音声を集音するマイク等を含んでもよい。生体センサは、例えば、座面又はステアリングホイール等に設けられ、座席に座った搭乗者又はステアリングホイールを握る運転者の生体情報を検出する。車内情報検出ユニット７５００は、運転者状態検出部７５１０から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。車内情報検出ユニット７５００は、集音された音声信号に対してノイズキャンセリング処理等の処理を行ってもよい。
統合制御ユニット７６００は、各種プログラムにしたがって車両制御システム７０００内の動作全般を制御する。統合制御ユニット７６００には、入力部７８００が接続されている。入力部７８００は、例えば、タッチパネル、ボタン、マイクロフォン、スイッチ又はレバー等、搭乗者によって入力操作され得る装置によって実現される。統合制御ユニット７６００には、マイクロフォンにより入力される音声を音声認識することにより得たデータが入力されてもよい。入力部７８００は、例えば、赤外線又はその他の電波を利用したリモートコントロール装置であってもよいし、車両制御システム７０００の操作に対応した携帯電話又はＰＤＡ（Personal Digital Assistant）等の外部接続機器であってもよい。入力部７８００は、例えばカメラであってもよく、その場合搭乗者はジェスチャにより情報を入力することができる。あるいは、搭乗者が装着したウェアラブル装置の動きを検出することで得られたデータが入力されてもよい。さらに、入力部７８００は、例えば、上記の入力部７８００を用いて搭乗者等により入力された情報に基づいて入力信号を生成し、統合制御ユニット７６００に出力する入力制御回路などを含んでもよい。搭乗者等は、この入力部７８００を操作することにより、車両制御システム７０００に対して各種のデータを入力したり処理動作を指示したりする。
記憶部７６９０は、マイクロコンピュータにより実行される各種プログラムを記憶するＲＯＭ（Read Only Memory）、及び各種パラメータ、演算結果又はセンサ値等を記憶するＲＡＭ（Random Access Memory）を含んでいてもよい。また、記憶部７６９０は、ＨＤＤ（Hard Disc Drive）等の磁気記憶デバイス、半導体記憶デバイス、光記憶デバイス又は光磁気記憶デバイス等によって実現してもよい。
汎用通信Ｉ／Ｆ７６２０は、外部環境７７５０に存在する様々な機器との間の通信を仲介する汎用的な通信Ｉ／Ｆである。汎用通信Ｉ／Ｆ７６２０は、ＧＳＭ（登録商標）（Global System of Mobile communications）、ＷｉＭＡＸ、ＬＴＥ（Long Term Evolution）若しくはＬＴＥ－Ａ（LTE－Advanced）などのセルラー通信プロトコル、又は無線ＬＡＮ（Ｗｉ－Ｆｉ（登録商標）ともいう）、Ｂｌｕｅｔｏｏｔｈ（登録商標）などのその他の無線通信プロトコルを実装してよい。汎用通信Ｉ／Ｆ７６２０は、例えば、基地局又はアクセスポイントを介して、外部ネットワーク（例えば、インターネット、クラウドネットワーク又は事業者固有のネットワーク）上に存在する機器（例えば、アプリケーションサーバ又は制御サーバ）へ接続してもよい。また、汎用通信Ｉ／Ｆ７６２０は、例えばＰ２Ｐ（Peer To Peer）技術を用いて、車両の近傍に存在する端末（例えば、運転者、歩行者若しくは店舗の端末、又はＭＴＣ（Machine Type Communication）端末）と接続してもよい。
専用通信Ｉ／Ｆ７６３０は、車両における使用を目的として策定された通信プロトコルをサポートする通信Ｉ／Ｆである。専用通信Ｉ／Ｆ７６３０は、例えば、下位レイヤのＩＥＥＥ８０２．１１ｐと上位レイヤのＩＥＥＥ１６０９との組合せであるＷＡＶＥ（Wireless Access in Vehicle Environment）、ＤＳＲＣ（Dedicated Short Range Communications）、又はセルラー通信プロトコルといった標準プロトコルを実装してよい。専用通信Ｉ／Ｆ７６３０は、典型的には、車車間（Vehicle to Vehicle）通信、路車間（Vehicle to Infrastructure）通信、車両と家との間（Vehicle to Home）の通信及び歩車間（Vehicle to Pedestrian）通信のうちの１つ以上を含む概念であるＶ２Ｘ通信を遂行する。
測位部７６４０は、例えば、ＧＮＳＳ（Global Navigation Satellite System）衛星からのＧＮＳＳ信号（例えば、ＧＰＳ（Global Positioning System）衛星からのＧＰＳ信号）を受信して測位を実行し、車両の緯度、経度及び高度を含む位置情報を生成する。尚、測位部７６４０は、無線アクセスポイントとの信号の交換により現在位置を特定してもよく、又は測位機能を有する携帯電話、ＰＨＳ若しくはスマートフォンといった端末から位置情報を取得してもよい。
ビーコン受信部７６５０は、例えば、道路上に設置された無線局等から発信される電波あるいは電磁波を受信し、現在位置、渋滞、通行止め又は所要時間等の情報を取得する。尚、ビーコン受信部７６５０の機能は、上述した専用通信Ｉ／Ｆ７６３０に含まれてもよい。
車内機器Ｉ／Ｆ７６６０は、マイクロコンピュータ７６１０と車内に存在する様々な車内機器７７６０との間の接続を仲介する通信インタフェースである。車内機器Ｉ／Ｆ７６６０は、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＮＦＣ（Near Field Communication）又はＷＵＳＢ（Wireless USB）といった無線通信プロトコルを用いて無線接続を確立してもよい。また、車内機器Ｉ／Ｆ７６６０は、図示しない接続端子（及び、必要であればケーブル）を介して、ＵＳＢ（Universal Serial Bus）、ＨＤＭＩ（登録商標）（High-Definition Multimedia Interface）、又はＭＨＬ（Mobile High-definition Link）等の有線接続を確立してもよい。車内機器７７６０は、例えば、搭乗者が有するモバイル機器若しくはウェアラブル機器、又は車両に搬入され若しくは取り付けられる情報機器のうちの少なくとも１つを含んでいてもよい。また、車内機器７７６０は、任意の目的地までの経路探索を行うナビゲーション装置を含んでいてもよい。車内機器Ｉ／Ｆ７６６０は、これらの車内機器７７６０との間で、制御信号又はデータ信号を交換する。
車載ネットワークＩ／Ｆ７６８０は、マイクロコンピュータ７６１０と通信ネットワーク７０１０との間の通信を仲介するインタフェースである。車載ネットワークＩ／Ｆ７６８０は、通信ネットワーク７０１０によりサポートされる所定のプロトコルに則して、信号等を送受信する。
統合制御ユニット７６００のマイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、各種プログラムにしたがって、車両制御システム７０００を制御する。例えば、マイクロコンピュータ７６１０は、取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット７１００に対して制御指令を出力してもよい。例えば、マイクロコンピュータ７６１０は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行ってもよい。また、マイクロコンピュータ７６１０は、取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行ってもよい。
マイクロコンピュータ７６１０は、汎用通信Ｉ／Ｆ７６２０、専用通信Ｉ／Ｆ７６３０、測位部７６４０、ビーコン受信部７６５０、車内機器Ｉ／Ｆ７６６０及び車載ネットワークＩ／Ｆ７６８０のうちの少なくとも一つを介して取得される情報に基づき、車両と周辺の構造物や人物等の物体との間の３次元距離情報を生成し、車両の現在位置の周辺情報を含むローカル地図情報を作成してもよい。また、マイクロコンピュータ７６１０は、取得される情報に基づき、車両の衝突、歩行者等の近接又は通行止めの道路への進入等の危険を予測し、警告用信号を生成してもよい。警告用信号は、例えば、警告音を発生させたり、警告ランプを点灯させたりするための信号であってよい。
音声画像出力部７６７０は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１５の例では、出力装置として、オーディオスピーカ７７１０、表示部７７２０及びインストルメントパネル７７３０が例示されている。表示部７７２０は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。表示部７７２０は、ＡＲ（Augmented Reality）表示機能を有していてもよい。出力装置は、これらの装置以外の、ヘッドホン、搭乗者が装着する眼鏡型ディスプレイ等のウェアラブルデバイス、プロジェクタ又はランプ等の他の装置であってもよい。出力装置が表示装置の場合、表示装置は、マイクロコンピュータ７６１０が行った各種処理により得られた結果又は他の制御ユニットから受信された情報を、テキスト、イメージ、表、グラフ等、様々な形式で視覚的に表示する。また、出力装置が音声出力装置の場合、音声出力装置は、再生された音声データ又は音響データ等からなるオーディオ信号をアナログ信号に変換して聴覚的に出力する。
尚、図１５に示した例において、通信ネットワーク７０１０を介して接続された少なくとも二つの制御ユニットが一つの制御ユニットとして一体化されてもよい。あるいは、個々の制御ユニットが、複数の制御ユニットにより構成されてもよい。さらに、車両制御システム７０００が、図示されていない別の制御ユニットを備えてもよい。また、上記の説明において、いずれかの制御ユニットが担う機能の一部又は全部を、他の制御ユニットに持たせてもよい。つまり、通信ネットワーク７０１０を介して情報の送受信がされるようになっていれば、所定の演算処理が、いずれかの制御ユニットで行われるようになってもよい。同様に、いずれかの制御ユニットに接続されているセンサ又は装置が、他の制御ユニットに接続されるとともに、複数の制御ユニットが、通信ネットワーク７０１０を介して相互に検出情報を送受信してもよい。
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。具体的には、例えば、図１のＣＭＯＳイメージセンサ１は、撮像部７４１０、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用することができる。撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に本開示に係る技術を適用することにより、新たな回路の追加による回路規模の増大や、追加回路によるノイズ特性の劣化などの懸念のない車両制御システムを構築できる。
＜本開示がとることができる構成＞
尚、本開示は、以下のような構成をとることもできる。
≪Ａ．固体撮像素子≫
［Ａ－１］光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
サンプル＆ホールド部は、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持ち、
２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量を少なくとも２個有する、
固体撮像素子。
［Ａ－２］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第１半導体基板に形成され、
サンプル＆ホールド部は、第１半導体基板以外の半導体基板に形成されている、
上記［Ａ－１］に記載の固体撮像素子。
［Ａ－３］２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量の入力端間を選択的に短絡する第１のスイッチ部を有する、
上記［Ａ－１］又は上記［Ａ－２］に記載の固体撮像素子。
［Ａ－４］少なくとも２個のサンプリング容量はそれぞれ、複数の単位容量の組み合わせによって構成されている、
上記［Ａ－３］に記載の固体撮像素子。
［Ａ－５］２つのサンプル＆ホールド回路の少なくとも一方は、独立した制御信号により、垂直信号線と複数の単位容量の各入力端との間を選択的に短絡するスイッチ群から成る第２のスイッチ部を有し、
第１のスイッチ部は、隣り合う単位容量の入力端間を選択的に短絡するスイッチ群から成る、
上記［Ａ－４］に記載の固体撮像素子。
［Ａ－６］画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含み、
２つのサンプル＆ホールド回路の一方は、リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量を有する、
上記［Ａ－３］乃至上記［Ａ－５］のいずれかに記載の固体撮像素子。
［Ａ－７］リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量の容量比は、第２のスイッチ部のスイッチ群の各スイッチの切替えによって制御可能である、
上記［Ａ－６］に記載の固体撮像素子。
［Ａ－８］２つのサンプル＆ホールド回路は、同じ回路構成を有する、
上記［Ａ－１］乃至上記［Ａ－７］のいずれかに記載の固体撮像素子。
［Ａ－９］アナログ－デジタル変換部は、シングルスロープ型アナログ－デジタル変換器から成る、
上記［Ａ－１］乃至上記［Ａ－８］のいずれかに記載の固体撮像素子。
［Ａ－１０］アナログ－デジタル変換部は、デルタ－シグマ型アナログ－デジタル変換器から成る、
上記［Ａ－１］乃至上記［Ａ－８］のいずれかに記載の固体撮像素子。
≪Ｂ．電子機器≫
［Ｂ－１］光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
サンプル＆ホールド部は、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持ち、
２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量を少なくとも２個有する、
固体撮像素子を有する電子機器。
［Ｂ－２］第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有し、
画素アレイ部は、第１半導体基板に形成され、
サンプル＆ホールド部は、第１半導体基板以外の半導体基板に形成されている、
上記［Ｂ－１］に記載の電子機器。
［Ｂ－３］２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量の入力端間を選択的に短絡する第１のスイッチ部を有する、
上記［Ｂ－１］又は上記［Ｂ－２］に記載の電子機器。
［Ｂ－４］少なくとも２個のサンプリング容量はそれぞれ、複数の単位容量の組み合わせによって構成されている、
上記［Ｂ－３］に記載の電子機器。
［Ｂ－５］２つのサンプル＆ホールド回路の少なくとも一方は、独立した制御信号により、垂直信号線と複数の単位容量の各入力端との間を選択的に短絡するスイッチ群から成る第２のスイッチ部を有し、
第１のスイッチ部は、隣り合う単位容量の入力端間を選択的に短絡するスイッチ群から成る、
上記［Ｂ－４］に記載の電子機器。
［Ｂ－６］画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含み、
２つのサンプル＆ホールド回路の一方は、リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量を有する、
上記［Ｂ－３］乃至上記［Ｂ－５］のいずれかに記載の電子機器。
［Ｂ－７］リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量の容量比は、第２のスイッチ部のスイッチ群の各スイッチの切替えによって制御可能である、
上記［Ｂ－６］に記載の電子機器。
［Ｂ－８］２つのサンプル＆ホールド回路は、同じ回路構成を有する、
上記［Ｂ－１］乃至上記［Ｂ－７］のいずれかに記載の電子機器。
［Ｂ－９］アナログ－デジタル変換部は、シングルスロープ型アナログ－デジタル変換器から成る、
上記［Ｂ－１］乃至上記［Ｂ－８］のいずれかに記載の電子機器。
［Ｂ－１０］アナログ－デジタル変換部は、デルタ－シグマ型アナログ－デジタル変換器から成る、
上記［Ｂ－１］乃至上記［Ｂ－８］のいずれかに記載の電子機器。
１・・・ＣＭＯＳイメージセンサ（固体撮像素子）、２・・・単位画素、１１・・・画素アレイ部、１２・・・行選択部、１３・・・負荷ＭＯＳ部、１４・・・サンプル＆ホールド部、１５・・・アナログ－デジタル変換部、１６・・・メモリ部、１７・・・データ処理部、１８・・・出力部、１９・・・タイミング制御部、２１・・・フォトダイオード（光電変換部）、２２・・・転送トランジスタ、２３・・・リセットトランジスタ、２４・・・増幅トランジスタ、２５・・・選択トランジスタ、３１（３１1～３１m）・・・画素駆動線、３２（３２1～３２n）・・・垂直信号線、１４１・・・データ信号用サンプル＆ホールド回路、１４２・・・リセット信号用サンプル＆ホールド回路、１５１・・・アナログ－デジタル変換器、１５２・・・参照電圧生成部、１５３・・・デルタ－シグマ型アナログ－デジタル変換器

Claims (13)

  1. 光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
    前記画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
    前記サンプル＆ホールド部から出力される前記画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
    前記サンプル＆ホールド部は、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持ち、
    前記２つのサンプル＆ホールド回路の少なくとも一方は、２個のサンプリング容量を有し、かつ前記２個のサンプリング容量の容量比に応じて前記画素信号を減衰させて出力する、
    固体撮像素子。
  2. 第１半導体基板及び第２半導体基板の少なくとも２つの半導体基板が積層された積層構造を有し、
    前記画素アレイ部は、前記第１半導体基板に形成され、
    前記サンプル＆ホールド部は、前記第２半導体基板に形成されている、
    請求項１に記載の固体撮像素子。
  3. 前記２つのサンプル＆ホールド回路の少なくとも一方は、サンプリング容量の入力端間を選択的に短絡する第１のスイッチ部を有する、
    請求項１又は２に記載の固体撮像素子。
  4. 前記２個のサンプリング容量はそれぞれ、複数の単位容量の組み合わせによって構成されている、
    請求項３に記載の固体撮像素子。
  5. 前記２つのサンプル＆ホールド回路の少なくとも一方は、独立した制御信号により、垂直信号線と複数の単位容量の各入力端との間を選択的に短絡するスイッチ群から成る第２のスイッチ部を有し、
    前記第１のスイッチ部は、隣り合う単位容量の入力端間を選択的に短絡するスイッチ群から成る、
    請求項４に記載の固体撮像素子。
  6. 前記画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含み、
    前記２つのサンプル＆ホールド回路の一方は、リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量を有する、
    請求項３乃至５のいずれか一項に記載の固体撮像素子。
  7. 前記画素信号は、リセット時に単位画素から出力されるリセット信号、及び、光電変換時に単位画素から出力されるデータ信号を含み、
    前記２つのサンプル＆ホールド回路の一方は、リセット信号をサンプリングするサンプリング容量、及び、データ信号をサンプリングするサンプリング容量を有し、
    前記リセット信号をサンプリングするサンプリング容量、及び、前記データ信号をサンプリングするサンプリング容量の前記容量比は、前記第２のスイッチ部のスイッチ群の各スイッチの切替えによって制御可能である、
    請求項５に記載の固体撮像素子。
  8. 前記２つのサンプル＆ホールド回路は、
    前記リセット信号をサンプリングする第１サンプリング容量と、前記データ信号をサンプリングする第２サンプリング容量と、を有する第１サンプル＆ホールド回路と、
    前記リセット信号をサンプリングする第３サンプリング容量を有する第２サンプル＆ホールド回路と、を有し、
    前記第１サンプル＆ホールド回路は、前記第１サンプリング容量と前記第２サンプリング容量との前記容量比に応じて前記リセット信号と前記データ信号との差分を減衰させた信号を出力する、
    請求項６又は７に記載の固体撮像素子。
  9. 前記アナログ－デジタル変換部は、前記第１サンプル＆ホールド回路の出力信号と、前記第２サンプル＆ホールド回路の出力信号との差分を取ることにより、前記第１サンプル＆ホールド回路の出力信号に含まれる前記リセット信号の成分を除去する、
    請求項８に記載の固体撮像素子。
  10. 前記２つのサンプル＆ホールド回路は、同じ回路構成を有する、
    請求項１乃至９のいずれか一項に記載の固体撮像素子。
  11. 前記アナログ－デジタル変換部は、シングルスロープ型アナログ－デジタル変換器から成る、
    請求項１乃至１０のいずれか一項に記載の固体撮像素子。
  12. 前記アナログ－デジタル変換部は、デルタ－シグマ型アナログ－デジタル変換器から成る、
    請求項１乃至１０のいずれか一項に記載の固体撮像素子。
  13. 光電変換部を含む複数の単位画素が行列状に配置された画素アレイ部、
    前記画素アレイ部の列配列に対応して設けられた垂直信号線を通して単位画素から出力される画素信号をサンプリングし、保持するサンプル＆ホールド部、及び、
    前記サンプル＆ホールド部から出力される画素信号をデジタル信号に変換するアナログ－デジタル変換部を備え、
    前記サンプル＆ホールド部は、１本の垂直信号線に対し、２つのサンプル＆ホールド回路を並列に持ち、
    前記２つのサンプル＆ホールド回路の少なくとも一方は、２個のサンプリング容量を有し、かつ前記２個のサンプリング容量の容量比に応じて前記画素信号を減衰して出力する、
    固体撮像素子を有する電子機器。
JP2019546584A 2017-10-03 2018-09-05 固体撮像素子及び電子機器 Active JP7278953B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017193441 2017-10-03
JP2017193441 2017-10-03
PCT/JP2018/032824 WO2019069614A1 (ja) 2017-10-03 2018-09-05 固体撮像素子及び電子機器

Publications (2)

Publication Number Publication Date
JPWO2019069614A1 JPWO2019069614A1 (ja) 2020-10-22
JP7278953B2 true JP7278953B2 (ja) 2023-05-22

Family

ID=65995173

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019546584A Active JP7278953B2 (ja) 2017-10-03 2018-09-05 固体撮像素子及び電子機器

Country Status (5)

Country Link
US (1) US11323648B2 (ja)
JP (1) JP7278953B2 (ja)
CN (1) CN111164965B (ja)
DE (1) DE112018004410T5 (ja)
WO (1) WO2019069614A1 (ja)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7478968B2 (ja) * 2019-03-20 2024-05-08 パナソニックＩｐマネジメント株式会社 撮像装置
US11445140B2 (en) 2019-08-30 2022-09-13 Semiconductor Components Industries, Llc Imaging systems with adjustable amplifier circuitry
DE102020122248A1 (de) * 2019-08-30 2021-03-04 Semiconductor Components Industries, Llc Bildgebungssysteme mit einstellbarer verstärkerschaltungsanordnung
JP2022119633A (ja) 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、電子機器および基板
JP2022119635A (ja) 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置および電子機器
CN114866708A (zh) 2021-02-04 2022-08-05 佳能株式会社 光电转换装置、a/d转换器和装备
JP2022119469A (ja) 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置
JP2022119632A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、光電変換システムおよび移動体
JP2022119484A (ja) 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置
JP2022144245A (ja) 2021-03-18 2022-10-03 キヤノン株式会社 光電変換装置、電子機器および基板
JP2022144241A (ja) 2021-03-18 2022-10-03 キヤノン株式会社 光電変換装置、基板及び機器
JP2022144242A (ja) 2021-03-18 2022-10-03 キヤノン株式会社 光電変換装置、光電変換システムおよび移動体
WO2023067961A1 (ja) * 2021-10-18 2023-04-27 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
US11988555B1 (en) 2023-02-06 2024-05-21 International Business Machines Corporation Configurable sensor units and sensor apparatus

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034616A (ja) 2008-07-24 2010-02-12 Panasonic Corp 固体撮像装置、カメラ
WO2017056248A1 (ja) 2015-09-30 2017-04-06 オリンパス株式会社 固体撮像装置の駆動方法および固体撮像装置
JP2017118196A (ja) 2015-12-21 2017-06-29 キヤノン株式会社 固体撮像素子及び撮像システム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4135594B2 (ja) * 2003-08-19 2008-08-20 ソニー株式会社 固体撮像装置
JP4971834B2 (ja) 2007-03-01 2012-07-11 キヤノン株式会社 撮像装置及び撮像システム
CN103119928B (zh) * 2010-09-30 2016-05-25 佳能株式会社 固态成像装置
US9257468B2 (en) * 2012-11-21 2016-02-09 Olympus Corporation Solid-state imaging device, imaging device, and signal reading medium that accumulates an amplified signal without digitization
JP6023437B2 (ja) * 2012-02-29 2016-11-09 キヤノン株式会社 固体撮像装置及びカメラ
JP5518217B2 (ja) * 2013-01-18 2014-06-11 キヤノン株式会社 撮像システムおよび撮像システムの駆動方法
JP6175355B2 (ja) * 2013-11-07 2017-08-02 ルネサスエレクトロニクス株式会社 固体撮像素子
EP3103255B1 (en) * 2014-02-07 2021-07-07 Rambus Inc. Feedthrough-compensated image sensor
US9716841B2 (en) * 2014-06-20 2017-07-25 Analog Devices, Inc. Adaptive gain adjustment in an imaging system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010034616A (ja) 2008-07-24 2010-02-12 Panasonic Corp 固体撮像装置、カメラ
WO2017056248A1 (ja) 2015-09-30 2017-04-06 オリンパス株式会社 固体撮像装置の駆動方法および固体撮像装置
JP2017118196A (ja) 2015-12-21 2017-06-29 キヤノン株式会社 固体撮像素子及び撮像システム

Also Published As

Publication number Publication date
WO2019069614A1 (ja) 2019-04-11
JPWO2019069614A1 (ja) 2020-10-22
CN111164965B (zh) 2023-07-18
CN111164965A (zh) 2020-05-15
US11323648B2 (en) 2022-05-03
DE112018004410T5 (de) 2020-05-20
US20200265909A1 (en) 2020-08-20

Similar Documents

Publication Publication Date Title
JP7278953B2 (ja) 固体撮像素子及び電子機器
JP7225127B2 (ja) 撮像素子及び電子機器
US11146753B2 (en) Imaging apparatus, signal processing method for imaging apparatus, and electronic equipment
US11659300B2 (en) Solid-state image sensor, method of driving solid-state image sensor, and electronic apparatus
WO2020196092A1 (ja) 撮像システム及び撮像システムの制御方法、並びに、物体認識システム
CN113647089B (zh) 成像系统
JP7350718B2 (ja) 撮像素子及び電子機器
JP2023110108A (ja) 撮像装置及び撮像方法
WO2020153055A1 (ja) デジタル－アナログ変換装置、撮像装置、及び、電子機器
WO2019239746A1 (ja) アナログ－デジタル変換器、アナログ－デジタル変換方法、及び、撮像装置
WO2023136093A1 (ja) 撮像素子、および電子機器
WO2023243497A1 (ja) 固体撮像素子、および、撮像装置
WO2022210380A1 (ja) 撮像装置及び電子機器
WO2023067924A1 (ja) 撮像装置および電子機器
JP2023183375A (ja) 固体撮像素子、および、撮像装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20210305

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210721

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221020

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230411

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230510

R150 Certificate of patent or registration of utility model

Ref document number: 7278953

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150