JP4032448B2 - データ判定回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体回路のデータ線の値を判定するデータ判定回路に関し、特にデータ線の駆動回路に流れる電流を検出する電流モードセンス型のデータ判定回路に関する。
【0002】
【従来の技術】
LSI(large scale integrated circuit;大規模集積回路)において、データを転送する方法に電流モード転送がある。この電流モード転送は、電流‐電圧変換作用を持ち、さらに低振幅高速転送が可能であることから、近年よく適用される手法であり、例えば半導体メモリ回路においてもセンスアンプ部分に用いられている。この場合は、データ線がメモリのビット線に、データ線の駆動回路がメモリセルにそれぞれ相当する。
【0003】
図9は、電流モード型センスアンプの一従来例を示す回路図である。図9において、電源VDDとビット線31の一端の間には、P型MOSFET(以下、PMOSと称する)Trp31とN型MOSFET(以下、NMOSと称する)Trn31が直列に接続されている。すなわち、PMOSTrp31のソース電極が電源VDDに、NMOSTrn31のソース電極がビット線31の一端にそれぞれ接続され、PMOSTrp31およびNMOSTrn31の各ドレイン電極がノードN31にて共通に接続されている。ノードN31から、センス出力が導出される。
【0004】
PMOSTrp31は、ゲート電極とドレイン電極が接続されたいわゆるダイオード接続構成となっており、特性としてはしきい値分だけオフセットがかかった抵抗と同等になる。NMOSTrn31のゲート電極には、基準電圧Vrefが印加される。ビット線31の他端とグランドGNDの間には、メモリセル32が接続されている。メモリセル32は、格納されたデータの状態によって、GNDに向けて電流を流す/流さないという機能を持っている。
【0005】
上述した回路構成のセンスアンプにおいて、今、メモリセル32が電流IをGND側に流す場合を考える。この場合、ビット線31の電位VBLが下がることで、NMOSTrn31のゲート‐ソース電圧Vgsが増大し、NMOSTrn31の電流能力が増加するので、ドレイン‐ソース電圧Vdsは減少する。つまり、NMOSTrn31は、電流が流れると必要な印加電圧が減少するという負性抵抗となる。
【0006】
このように、PMOSTrp31が抵抗、NMOSTrn31が負性抵抗の特性を示すので、
Vds(Trp21)+Vds(Trn21)≒一定
となる条件が存在し、電流Iの有無によるビット線21の電位はほとんど変化しない。この回路の電流‐出力電圧特性を図10に示す。この特性図において、VN31はノードN31の電位である。
【0007】
【発明が解決しようとする課題】
しかしながら、上記構成の一従来例に係るセンスアンプには、次のような欠点がある。先ず第1に、NMOSTrn31のトランスコンダクタンスgmが大きくなければ、ビット線31の電位の変動を抑えることが困難である。第2に、図10の特性図からも明らかなように、PMOSTrp31が抵抗の特性を示すことから、メモリセル32の電流IとノードN31の電位VN31はある程度の傾斜を持って遷移してしまい、感度が低下している。
【0008】
第3に、このセンスアンプ系の消費電力を低減するには、PMOSTrp31の電流能力を微小にしなければならない。このためには、PMOSTrp31のチャネル幅を微小にし、なおかつチャネル長を大きくすることで対処しなければならず、場合によっては非常に大きな面積を占めることになってしまう。第1の欠点については、通常、以下のような方法で対処している。この他の従来例に係る回路構成を図11に示す。
【0009】
図11において、図9と同等部分には同一符号を付して示してあり、NMOSTrn31のゲート電極とビット線31の間に、バイアス回路33を新たに挿入した以外は図9と全く同じ回路構成となっている。ここで、バイアス回路33としては、ビット線31の電位VBLが下がると、出力の電位が上がるようなフィードバックバイアス機構を持つ回路構成のものが用いられる。
【0010】
この他の従来例に係るセンスアンプの回路動作を、図12の動作波形図を参照して説明する。ビット線31の電位VBLが下がると、基準電圧Vrefが上昇してNMOSTrn31の電流能力が増すことによって、ビット線31の電位VBLの降下は停止する。また、ビット線31の電位VBLが上昇すると、基準電圧Vrefが降下してNMOSTrn31の電流能力は下がる。よって、ビット線31への電流の流れ込みが低下するので、ビット線31の電位VBLの上昇は停止する。
【0011】
以上の回路動作により、NMOSTrn31のトランスコンダクタンスgmの問題は改善できる。しかしながら、上述した回路構成を採る場合には、バイアス回路33が十分に動作するような電圧範囲でなければならず、バイアス回路33で生じる消費電力や、メモリセル32が消費する電流の増大が見込まれる。さらに、センスアンプのすべてにこのバイアス回路33を付加する必要があることから、多ビットのセンシングには面積および消費電力が増大することになり、好ましくない。
【0012】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、低振幅、高速センシングおよび電流電圧変換作用という電流モードセンスの利点を生かしたまま、小面積および低消費電力にて多ビットセンスを実現できるデータ判定回路を提供することにある。
【0013】
【課題を解決するための手段】
本発明によるデータ判定回路は、半導体回路を流れるデータのデータ線を流れるデータの値を判定するデータ判定回路であって、データ線に接続された電流源と、この電流源の電流能力をデータ線の駆動回路の電流能力よりも小さく設定する電流能力設定回路とを備え、前記電流能力設定回路が、ダイオード接続構成の第1トランジスタと、前記第1トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第1ダミー回路と、制御電極が前記第1トランジスタの制御電極と共通に接続された第2トランジスタと、前記第2トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第2ダミー回路とを有するカレントミラー型回路であり、前記電流源を構成するトランジスタに対する前記第1トランジスタのサイズ比によって前記電流源の電流能力を設定する構成、または、前記データ線と前記電流源の間に接続され、かつ前記電流能力設定回路によって電流能力が前記電流源の電流能力よりも大きく設定された電圧抑制トランジスタをさらに備え、前記電流能力設定回路が、ダイオード接続構成の第1トランジスタと、前記第1トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第1ダミー回路と、制御電極が前記第1トランジスタの制御電極と共通に接続された第2トランジスタと、前記第2トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第2ダミー回路と、前記第2トランジスタと前記第2ダミー回路の間に接続されたダイオード接続構成の第3トランジスタとを有するカレントミラー型回路であり、前記電圧抑制トランジスタに対する前記第3トランジスタのサイズ比によって前記電圧抑制トランジスタの電流能力を設定する構成となっている。
【0014】
上記構成のデータ判定回路において、電流源がデータ線の駆動回路よりも小さい電流能力を持つことで、当該駆動回路の電流が電流源の電流能力を上回ると、センス出力(判定出力)の電位はほぼCMOS振幅に近いレベルで振幅し、その遷移は非常に急峻で、かつ非常に高い感度を示す。
【0015】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図1は、例えば半導体メモリ回路のセンスアンプに適用された本発明の一実施形態を示す回路図である。この場合は、データ線がメモリのビット線に、データ線の駆動回路がメモリセルにそれぞれ相当する。
【0016】
図1において、電源VDDとビット線11の一端の間には、電流源となるPMOSTrp11とNMOSTrn11が直列に接続されている。すなわち、PMOSTrp11のソース電極が電源VDDに、NMOSTrn11のソース電極がビット線11の一端にそれぞれ接続され、PMOSTrp11およびNMOSTrn11の各ドレイン電極がノードN11にて共通に接続されている。ノードN11から、ビット線11の値の判定出力、即ちセンス出力が導出される。
【0017】
PMOSTrp11のゲート電極は電流能力設定回路12の一方の出力端N12に接続され、NMOSTrn11のゲート電極は電流能力設定回路12の他方の出力端N13に接続されている。ビット線11の他端とグランドGNDの間には、メモリセル13が接続されている。メモリセル13は、格納されたデータの状態により、GNDに向けて電流を流す/流さないという機能を持っており、一例として、図2に示すような回路構成のものである。なお、図2には、簡単化のために、読み出し側の回路構成のみを示している。
【0018】
電流能力設定回路12は、電流源であるPMOSTrp11の電流能力がメモリセル13の電流能力よりも小さくなるように、PMOSTrp11のゲート電極をバイアスする。これにより、PMOSTrp11は、ノードN11の電位の遷移時間中は飽和領域で動作する。電流能力設定回路12はさらに、ビット線11の電位が下がっている場合に、NMOSTrn11の電流能力がPMOSTrp11の電流能力を上回るように、NMOSTrn11のゲート電極をバイアスする。この電流能力設定回路12の具体的な回路構成については、後で詳細に説明する。
【0019】
図3に、この回路の電流‐電圧特性を示す。この電流‐電圧特性から明らかなように、メモリセル13の電流IがPMOSTrp11の電流能力ITrp11を上回ると、ノードN11の電位VN11はほぼCMOS振幅に近いレベルで変化し、その遷移は非常に急峻で、かつ非常に感度が高いことがわかる。
【0020】
続いて、上記構成のセンスアンプの回路動作について、図4の動作波形図を参照して説明する。先ず、メモリセル13が電流Iを流した場合の動作について説明する。この場合は、
Trp11の電流能力<メモリセル13の電流能力
Trp11の電流能力<Trn11の電流能力
の条件を満たすので、ビット線11の電位VBLは降下し、ノードN11の電位VN11はほぼGNDレベルに達する。
【0021】
次に、メモリセル13が電流Iを流さない場合の動作について説明する。この場合は、
Trp11の電流能力>メモリセル13の電流能力
となるので、ノードN11の電位VN11はほぼVDD(電源電圧)レベルに達する。このときのビット線11の電位VBLはNMOSTrn11のゲート‐ソース電圧VgsがNMOSTrn11のしきい値電圧Vthに達するまでしか上昇しない。
【0022】
つまり、ビット線11の電位VBLは、NMOSTrn11のゲート電位(即ち、電流能力設定回路12の出力端N13の電位)をVN13とすると、
GND<VBL<VN13
の範囲でしか変化しない。例えば、NMOSTrn11のしきい値電圧Vthが0.5Vで、NMOSTrn11のゲート電位VN13が1Vであれば、ビット線11の振幅電圧は0.5Vになる。よって、電流能力設定回路12によってNMOSTrn11のゲート電位VN13を適切に設定すれば、ビット線11の振幅を非常に微小に抑えることができる。
【0023】
上述したように、PMOSTrp11のゲート電位VN12の条件は、メモリセル13が電流Iを流した場合に、PMOSTrp11の電流能力がメモリセル13の電流能力を下回ることである。また、NMOSTrn11のゲート電位VN13の条件は、メモリセル13が電流Iを流した場合に、NMOSTrn11の電流能力がPMOSTrp11の電流能力を上回ることである。
【0024】
これらの電流能力を設定する電流能力設定回路12の回路構成の一例を図5に示す。図5において、PMOSTrp12,Trp13の各ソース電極が電源VDDに接続され、各ゲート電極(制御電極)が共通に接続されている。また、PMOSTrp12は、ゲート電極とドレイン電極が接続されたダイオード接続構成となっている。このPMOSTrp12のドレイン電極は、出力端N12およびダミーのメモリセルであるダミーセル14に接続されている。
【0025】
一方、PMOSTrp12のドレイン電極は、出力端N13およびNMOSTrn12のドレイン電極に接続されている。NMOSTrn12は、ゲート電極とドレイン電極が接続されたダイオード接続構成となっている。NMOSTrn12のソース電極は、ダミーのメモリセルであるダミーセル15に接続されている。かかる構成の回路は、PMOSTrp12,Trp13の各トランジスタサイズを等しいとした場合に、PMOSTrp12を流れる電流I1とPMOSTrp13を流れる電流I2が等しくなるカレントミラー型回路である。
【0026】
ここで、PMOSTrp12の電流能力を大きく設定すれば、電流I1はダミーセル14の電流能力によって決定される。ダミーセル14の電流能力を、図1のメモリセル13の電流能力と同等にすれば、電流I1は図1のビット線11に流れる電流Iと等しくなる。さらに、PMOSTrp12のチャネル幅を、図1のPMOSTrp11のチャネル幅の2倍に設定すれば、PMOSTrp11の電流能力はメモリセル13の電流能力の2分の1になることは明らかである。すなわち、PMOSTrp11に対するPMOSTrp12のサイズ比により、PMOSTrp11の電流能力を設定できる。
【0027】
また、電流I2は、PMOSTrp12,Trp13の電流能力の比によって決定される。例えば、この電流能力の比を1に設定すれば、I1=I2となる。このとき、NMOSTrn12のチャネル幅を、図1のNMOSTrn11のチャネル幅の2分の1に設定すれば、NMOSTrn11はNMOSTrn12の2倍の電流能力を持つことは明らかである。すなわち、NMOSTrn11に対するNMOSTrn12のサイズ比により、NMOSTrn11の電流能力を設定できる。
【0028】
このように、PMOSTrp11およびNMOSTrn11の各電流能力を設定する電流能力設定回路12を、カレントミラー型回路構成とすることにより、PMOSTrp11およびNMOSTrn11の各ゲート電位VN12,VN13の条件、すなわち
Trp11の電流能力<メモリセル13の電流能力
Trp11の電流能力<Trn11の電流能力
を、単純なトランジスタサイズ比によって簡単に設定できる。
【0029】
しかも、電流能力設定回路12としてカレントミラー型回路を用い、かつ当該回路の負荷としてメモリセル13と同等の電流能力を持つダミーセル14を用いたことで、メモリセル13のプロセスのバラツキや温度変動などを吸収できるため、PMOSTrp11およびNMOSTrn11の各ゲート電位VN12,VN13の条件をより正確に設定できる利点がある。また、この電流能力設定回路12は複数のセンスアンプに対して1つ存在すれば良いため、多ビットのセンシングの場合に、電流能力設定回路12を設けることに伴う面積の増加が少なくて済む。
【0030】
なお、電流能力設定回路12としては、カレントミラー型回路構成のものに限定されるものではなく、PMOSTrp11およびNMOSTrn11の各ゲート電位VN12,VN13を、上記条件を満足できるように設定できる回路構成のものであれば良い。一例として、図6に示すように、抵抗分割などの回路構成によってバイアス電圧を発生するバイアス発生回路16,17を用いて電流能力設定回路12′を構成し、これらバイアス発生回路16,17によって上記条件を満足できるバイアス電圧を発生する構成のものが考えられる。
【0031】
上述したように、半導体メモリ回路において、ビット線11に電流源であるPMOSTrp11を接続し、その電流能力をメモリセル13の電流能力よりも小さく設定することで、センス出力、即ちノードN11の電位VN11がほぼCMOS振幅に近いレベルで変化し、かつその遷移が非常に急峻であることから、非常に高い感度でのセンシングが可能となる。しかも、電流能力設定回路12を複数のセンスアンプに対して1つ設けるだけで良いため、多ビットのセンシングの場合に、小面積および低消費電力にてセンシングを実現できる。
【0032】
また、電流源であるPMOSTrp11とビット線11の間にNMOSTrn11を接続し、その電流能力をPMOSTrp11の電流能力よりも大きく設定したことで、ビット線11の振幅をGNDレベル近辺、即ち低振幅に抑えることができる。これにより、感度良くセンス出力を導出できるため、高速にセンシングできるとともに、メモリセル13を構成するトランジスタへの印加電圧を非常に小さくできるため、メモリセル13に流す電流Iが少なくて済む。
【0033】
図7は、本発明の他の実施形態を示す回路図であり、相補型であるCMOSの特徴の下になされたものである。すなわち、メモリセル23がGND側ではなくVDD側に接続された構成となっている。この場合、電流源はソース電極が接地され、ゲート電極が電流能力設定回路22の一方の出力端N22に接続されたNMOSTrn21によって構成される。
【0034】
NMOSTrn21は、PMOSTrp21とノードN21にてドレイン電極が共通に接続されている。PMOSTrp21のソース電極はビット線21に接続され、そのゲート電極は電流能力設定回路22の他方の出力端N23に接続されている。電流能力設定回路22は、NMOSTrn21がメモリセル23よりも小さな電流能力を持つようにそのゲート電極をバイアスするとともに、PMOSTrp21がNMOSTrn21よりも大きな電流能力を持つようにそのゲート電極をバイアスする。
【0035】
続いて、上記構成のセンスアンプの回路動作について、図8の動作波形図を参照して説明する。先ず、メモリセル23が電流Iを流した場合の動作について説明する。この場合は、
Trn21の電流能力<メモリセル23の電流能力
Trn21の電流能力<Trp21の電流能力
となるので、ビット線21の電位VBLは上昇し、ノードN21の電位VN21はほぼVDDレベルに達する。
【0036】
次に、メモリセル23が電流Iを流さない場合の動作について説明する。この場合は、
Trn21の電流能力>メモリセル23の電流能力
となるので、ノードN21の電位VN21はほぼGNDレベルに達する。このときのビット線21の電位VBLはPMOSTrp21のゲート‐ソース電圧VgsがPMOSTrp21のVth(しきい値電圧)付近に達するまでしか下降しない。
【0037】
つまり、ビット線21の電位VBLは、PMOSTrp21のゲート電位(即ち、電流能力設定回路22の出力端N23の電位)をVN23とすると、
VDD<VBL<VDD−VN23+Vth
の範囲でしか変化しない。したがって、本実施形態に係るセンスアンプにおいても、電流能力設定回路22によってPMOSTrp21のゲート電位VN23を適切に設定すれば、ビット線21の振幅を非常に微小に抑えることができることがわかる。
【0038】
なお、上記各実施形態においては、半導体メモリ回路のビット線の値を判定するセンスアンプに適用した場合について説明したが、本発明によるデータ判定回路は、半導体メモリ回路への適用に限定されるものではなく、電流モード転送にてデータを転送するタイプの半導体回路全般に適用し得るものである。
【0039】
【発明の効果】
以上説明したように、本発明によれば、半導体回路のデータ線を流れるデータの値を判定するデータ判定回路において、データ線に電流源を接続し、この電流源の電流能力をデータ線の駆動回路の電流能力よりも小さく設定する構成としたことにより、低振幅、高速センシングおよび電流電圧変換作用という電流モードセンスの利点を生かしたまま、小面積および低消費電力にて多ビットセンスを実現できることになる。
【図面の簡単な説明】
【図1】本発明の一実施形態を示す回路図である。
【図2】メモリセルの一例を示す回路図である。
【図3】本発明の一実施形態に係る電流‐電圧特性図である。
【図4】本発明の一実施形態に係る動作波形図である。
【図5】電流能力設定回路の一例を示す回路図である。
【図6】電流能力設定回路の他の例を示すブロック図である。
【図7】本発明の他の実施形態を示す回路図である。
【図8】本発明の他の実施形態に係る動作波形図である。
【図9】一従来例を示す回路図である。
【図10】一従来例に係る電流‐出力電圧特性図である。
【図11】他の従来例を示す回路図である。
【図12】他の従来例に係る動作波形図である。
【符号の説明】
11,21 ビット線 12,12′,22 電流能力設定回路
13,23 メモリセル 14,15 ダミーセル
Trn11,Trn12,Trn21 NMOSFET
Trp11,Trp12,Trp13,Trp21 PMOSFET
Claims (4)
- 半導体回路のデータ線を流れるデータの値を判定するデータ判定回路であって、
前記データ線に接続された電流源と、
前記電流源の電流能力を前記データ線の駆動回路の電流能力よりも小さく設定する電流能力設定回路とを備え、
前記電流能力設定回路は、ダイオード接続構成の第1トランジスタと、前記第1トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第1ダミー回路と、制御電極が前記第1トランジスタの制御電極と共通に接続された第2トランジスタと、前記第2トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第2ダミー回路とを有するカレントミラー型回路であり、
前記電流源を構成するトランジスタに対する前記第1トランジスタのサイズ比によって前記電流源の電流能力を設定する
ことを特徴とするデータ判定回路。 - 前記データ線と前記電流源の間に接続され、かつ前記電流能力設定回路によって電流能力が前記電流源の電流能力よりも大きく設定された電圧抑制トランジスタを備えた
ことを特徴とする請求項1記載のデータ判定回路。 - 半導体回路のデータ線を流れるデータの値を判定するデータ判定回路であって、
前記データ線に接続された電流源と、
前記電流源の電流能力を前記データ線の駆動回路の電流能力よりも小さく設定する電流能力設定回路と、
前記データ線と前記電流源の間に接続され、かつ前記電流能力設定回路によって電流能力が前記電流源の電流能力よりも大きく設定された電圧抑制トランジスタとを備え、
前記電流能力設定回路は、ダイオード接続構成の第1トランジスタと、前記第1トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第1ダミー回路と、制御電極が前記第1トランジスタの制御電極と共通に接続された第2トランジスタと、前記第2トランジスタに対して直列に接続された前記駆動回路とほぼ同等の電流能力を持つ第2ダミー回路と、前記第2トランジスタと前記第2ダミー回路の間に接続されたダイオード接続構成の第3トランジスタとを有するカレントミラー型回路であり、
前記電圧抑制トランジスタに対する前記第3トランジスタのサイズ比によって前記電圧抑制トランジスタの電流能力を設定する
ことを特徴とするデータ判定回路。 - 前記データ線が半導体メモリ回路のビット線であり、前記駆動回路がメモリセルである
ことを特徴とする請求項1又は3記載のデータ判定回路。
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US7116594B2 (en) * | 2004-09-03 | 2006-10-03 | International Business Machines Corporation | Sense amplifier circuits and high speed latch circuits using gated diodes |
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Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
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US4047059A (en) * | 1976-05-24 | 1977-09-06 | Rca Corporation | Comparator circuit |
US5081380A (en) * | 1989-10-16 | 1992-01-14 | Advanced Micro Devices, Inc. | Temperature self-compensated time delay circuits |
US5162680A (en) * | 1991-12-17 | 1992-11-10 | Altera Corporation | Sense amplifier for programmable logic device |
KR960001860B1 (ko) * | 1993-06-05 | 1996-02-06 | 삼성전자주식회사 | 반도체집적회로의 데이타 입출력선 센싱회로 |
US5418482A (en) * | 1993-10-15 | 1995-05-23 | Advanced Micro Devices, Inc. | High-speed sense amplifier with regulated feedback |
US5528543A (en) * | 1994-09-16 | 1996-06-18 | Texas Instruments Incorporated | Sense amplifier circuitry |
FR2732129B1 (fr) * | 1995-03-22 | 1997-06-20 | Suisse Electronique Microtech | Generateur de courant de reference en technologie cmos |
KR100196510B1 (ko) * | 1995-12-28 | 1999-06-15 | 김영환 | 센스 증폭기 |
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1998
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US6084438A (en) | 2000-07-04 |
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