JP2006507621A

JP2006507621A - 高速で、安定した、高精度なビット線電圧を生成するためのカスコード増幅回路

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Publication number: JP2006507621A
Application number: JP2004555269A
Authority: JP
Inventors: カンリビン; クリーブランドリー; チェンポー−リン
Original assignee: Advanced Micro Devices Inc
Current assignee: Advanced Micro Devices Inc
Priority date: 2002-11-22
Filing date: 2003-07-10
Publication date: 2006-03-02
Also published as: KR100955089B1; TW200409135A; KR20050086700A; DE60327239D1; AU2003253871A1; CN100476987C; WO2004049340A1; US6768677B2; US20040100824A1; EP1563507B1; EP1563507A1; US6885250B1; CN1701385A

Abstract

高速で、安定した及び高精度なビット線電圧（２３０）を生成するカスコード増幅回路（２０５）が開示されている。一実施形態に従って、カスコード増幅回路（２０５）は、ビット線電圧（２３０）に接続されるソース、出力電圧（２２５）に接続されるドレインを有するトランジスタ（２１０）を含む。カスコード増幅回路（２０５）は、又、ビット線電圧（２３０）に接続される反転入力（２１５）、基準電圧（２０２）に接続される非反転入力、及び第１トランジスタのゲートに接続される出力（２８０）を有する差動回路（２１２）を含む。このトランジスタ（２１０）と差動回路（２１２）のオペレーションが、高速で、安定した、高精度なビット線電圧（２３０）を生成する。

Description

本発明は、概して、半導体デバイス分野に関し、より具体的には、メモリデバイスにおけるビット線電圧の生成に関する。

カスコード増幅器は電流を電圧に変換する技術分野で知られている。電流を電圧に変換することは、第１電流と第２電流とを比較することが求められるとき、特に有用である。この理由は、例えば、２つの電圧値を比較するオペレーション増幅器のような電圧コンパレーターが容易に入手可能であるからである。従って、２つの電流値を比較する従来の方法は、まず電流値を電圧値への変換するステップを含み、その後オペレーション増幅器を利用した電圧値を比較するステップを含む。

実際上、電流値の比較は幅広い利用において有用性がある。例えば、デバイスあるいはコンポーネントの状態は、頻繁にデバイスあるいはコンポーネントに関連付けられる電流によって示される。例えば、メモリデバイスの事例において、メモリデバイス内のメモリセルの状態は、通常、メモリセルに導かれる電流によって示される。例えば、メモリセル電流が基準電圧値より下であれば、メモリセルが、“プログラムされた”セルとして定義され得る。反対に、メモリセル電流が基準電流値を超えた場合、メモリセルは、“消去された”セルとして定義され得る。この例において、検出されたメモリセル電流と基準電流間の比較は、メモリセルの状態を判断するために必須である。上記で指摘されたように実際上、メモリセル電流と基準電流は、まず対応する電圧値に変換され、その後変換された電圧値がオペレーション増幅器を利用して比較される。

既知のカスコード増幅器は、幾つかの問題を抱えている。第１に、カスコード増幅器をメモリセルに接続するノードにおいて電圧（即ち、ビット線電圧）を安定させることが求めらが、そのように実行することは多くの場合、困難である。この理由は、カスコード増幅器に実装されたトランジスタの電圧供給、温度及びプロセス、閾電圧（Ｖ_Ｔ）における変化のような様々な変化が幅広い多様化の範囲を有し得ることに起因する。カスコード増幅器に実装される複数のトランジスタは、一般的に異なる形式で構成されており（即ち、異なる閾電圧範囲を有する）、トランジスタはこれらの変化に対して互いに密接してトラックしない、つまり追随性が悪い。これが結果として、大幅に変化するビット線電圧をもたらし、そのような多様変化に大きく依存することになる。不安定なビット線電圧はカスコード増幅器からの出力の信頼性を低くすることにつながり得る。従って、この技術分野において、上述したような知られるカスコード増幅回路の欠陥を克服し、安定した、高精度のビット線を提供するという強い需要がある。

本発明は、カスコード増幅回路の分野において高速で、安定した、高精度なビット線電圧を生成する需要を解決することを目的とするものである。一実施形態において、カスコード増幅回路は、ビット線に接続されるソース、出力電圧に接続されるドレインを有する第１トランジスタを含む。例えば、第１トランジスタは、例として、エンハンスドモードＦＥＴであり、第１トランジスタがイネーブルトランジスタとレジスタを通じて供給電圧に接続され得る。

この例示的な実施形態は、ビット線電圧に接続される反転入力、基準電圧に接続される非反転入力、及び第１トランジスタのゲートに接続される出力を有する差動回路を含む。この差動回路は、ネガティブフィードバック差動増幅器としてオペレートする。一実施形態において、差動回路の反転入力は、第２トランジスタを含み、非反転入力は、第３トランジスタを含み、例として、第２トランジスタのゲートが、ビット線電圧に接続され、第２トランジスタのドレインが第１トランジスタのゲートに接続され、及び第３トランジスタのゲートは基準電圧に接続される。この特定的な実施形態において、第２トランジスタのドレインは、１つのレジスタを通じて供給電圧に接続され得るし、第３トランジスタのゲートは、もう１つのレジスタを通じて供給電圧に接続される。一実施形態において、ビット線電圧は、選択回路を通じてメモリセルに接続され、例えば、メモリセルは、接地結合されたソースを有する。本発明の他のフィーチャ及び有利性は、この分野の当業者にとって、以下の詳細な説明と添付の図面を外観した後でより明りょうとなるであろう。

本発明は、高速で、安定した、及び精密なビット線電圧を生成するためのカスコード増幅回路に向けられる。以下の記載は、本発明の実装に包含される特定的な情報を含むものである。当業者であれば、本発明が本文に特定的に論じられる実装とは異なる方法で実装され得ることが理解されよう。更に、本発明の特定的な詳細の幾つかは、本発明をあいまいにしないため、ここでは論じない。

本発明の図面及び明細書は、単に本発明の例示的な目的に向けられたものである。簡明性を期すために、本発明の他の実施形態特定的に明細書に記載されないし、添付の図面によって特定的に表されない。

本発明のフィーチャ及び有利性を表すために、ビット線電流を電圧に変換するための知られるカスコード増幅回路１０５の簡単な記載が図１を参照しながら与えられる。示されるように、カスコード増幅回路１０５は、例えば、メモリデバイスの一部であり得る比較的大きな回路装置１００の一部であり得る。

カスコード増幅回路１０５は、概して、トランジスタ１１０、トランジスタ１１５を含み、トランジスタ１１０のゲートターミナルはトランジスタ１１５のドレインターミナルに、トランジスタ１１５のゲートターミナルはトランジスタ１１０のソースターミナルに、ノード１３０で接続される。トランジスタ１１５のソースターミナルは、接地１７０に接続される。図１に示されるように、カスコード増幅回路１０５は、更に、イネーブルトランジスタ１５０，１５５，レジスタ１６０及びトランジスタ１６５を含む。イネーブルトランジスタ１５０は、レジスタ１６０を通じてトランジスタ１１０に接続され、イネーブルトランジスタ１５５はトランジスタ１６５を通じてトランジスタ１１５に接続され、抵抗負荷としてオペレートする。イネーブルトランジスタ１５０，１５５は、カスコード増幅回路１０５をターンオンするためにアクティベートされる。

カスコード増幅回路１０５は、更に、ノード１３０で、概して簡略化されたｙ−デコーダ１４０として示される選択回路を通じてメモリセル１３５に接続され、メモリセル１３５のメモリセル電流１２０を感知する。オペレーションにおいて、ｙ−デコーダ１４０とメモリセル１３５は、線１２２に沿ってメモリセル１３５と関連付けられるメモリセル電流１２０を引き込む（本発明の目的のために線１２２は、“ビット線”として考えられ得るし、簡明性を期すために“ビット線１２２”と称される）。メモリセル電流１２０に応じてカスコード増幅回路１０５がノード１２５で出力電圧を生成する。ノード１２５における出力電圧は、例えば、基準電圧と比較するためにオペレーション増幅器（図示されない）に与えられ得る。同様のカスコード増幅回路装置が、ノード１２５における出力電圧と比較するために（基準セルと関連づけられる）基準電流を基準電圧に変換するよう利用され得る。この方法において、メモリセルの状態は、オペレーション増幅器を利用することでノード１２５における出力電圧と基準電圧を比較することによって判断され得る。

しかし、カスコード増幅回路１０５に関連する幾つかの不都合がある。第１に、ノード１３０における電圧、即ち、ビット線電圧を安定させることが求められる一方、供給電圧、温度、及びプロセスにおける変化が、結果としてノード１３０における不安定なビット線電圧をもたらす可能性があり、例えば、リードオペレーション中のエラーのような可能性を生じさせる。上述したように、プロセス、温度おける変化のような変化に起因して、トランジスタ１１０，１１５，及び１６５の閾電圧（Ｖ_Ｔ）の範囲が変動し得る。カスコード増幅回路１０５のトランジスタ１１０，１１５，及び１６５が異なる形式、例えば、異なる閾電圧範囲を有し得るので、トランジスタ１１０，１１５，及び１６５がこれらの変化に関連して互いに密接してトラックすることができないおそれ、つまり追随性が悪くなるおそれがある。結果として、ノード１３０におけるビット線電圧が大きく異なり、そのような変化に大きく依存することになる。例えば、ある例において、ノード１３０におけるビット線電圧は、約４５０ミリボルトから約８００ミリボルト（ｍＶ）まで変化し、これは、６５０ｍＶ〜７００ｍＶ間の相対的に継続的な電圧がノード１３０において特に求められる場合には好ましくない。更に、ノード１３０における不安定なビット線電圧がメモリセル電流１２０に変化を生じさせ得る。出力電圧１２５がメモリセル電流１２０に基づく、ノード１３０における信頼性のないビット線電圧に起因する信頼性のないメモリセルが、結果としてノード１２５でカスコード増幅回路１０５によって生成される信頼性のない出力電圧につながり得る。

図２を参照すると、本発明の一実施形態に従って高速で、安定した、高精度なビット線電圧を生成するという技術分野における課題解決するためのカスコード増幅回路２０５の回路概略図が示される。カスコード増幅回路２０５は、比較的大きな回路装置２００の一部、例えば、メモリデバイスの一部であり得る。従って、カスコード増幅回路２０５は、電気的に様々な他の回路及び／又は電気的コンポーネントに接続し得る。本発明は他の実施形態におけるかなり多様な実装における電流を電圧に変換するためにも適切であるが、図２に表され、以下に記載された実施形態において、カスコード増幅回路２０５が、メモリセル電流を電圧に変換するために利用され得る。

カスコード増幅回路２０５は、入力基準電圧信号（ＲＥＦ）２０２と供給電圧（ＶＣＣ）２４５を受信し、メモリセル電流２２０を感知することによってノード２２５における出力電圧（ＶＯＵＴ）を生成するために構築される。カスコード増幅回路２０５は、更に、ノード２３０における高速で、安定した、及び高精度なビット線電圧を生成するために構築される。図２に示されるようにカスコード増幅回路２０５は、概して簡略化されたｙ−デコーダ２４０として示される選択回路を通じてノード２３０においてメモリセル２３５に接続され、メモリセル電流２２０を感知する。メモリセル２３５のソースターミナルは、グラウンド２７０に接続される。

本発明の実施形態において、ＶＣＣ２４５は、約１．６ボルト（Ｖ：Volts）〜約２．０Ｖの範囲で供給電圧を与え、ＲＥＦ２０２は、基準電圧を約０．６５〜約０．７Ｖ（あるいは０．８Ｖのような他の電圧）の範囲で供給する。アクティベートされた場合、ｙ−デコーダ２４０とメモリセル２３５は、線２２２に沿ってメモリセル２３５と関連付けられるメモリセル電流２２０を引き込む（本発明の目的のために線２２２が“ビット線”として考えられ、簡明性を期すために“ビット線２２２”と称される）。上述したようにメモリセル電流２２０は、状態、例えば、メモリセル２３５の“プログラムされた”あるいは“消去された”状態を示し得る。

カスコード増幅回路２０５の詳細を参照すると、カスコード増幅回路２０５はトランジスタ２１０と差動回路２１２を含む。図２に表される特定的な実施形態において、トランジスタ２１０は、例えば、エンハンスメントモードＮＦＥＴ（ＮＦＥＴ：ｎ-channel ＦＥＴ）のようなｎ型チャネルＦＥＴである。一実施形態に従って、トランジスタ２１０は、約０．３Ｖ〜約０．６Ｖの範囲の閾電圧（Ｖ_Ｔ）を有する。トランジスタ２１０のソースターミナルはノード２３０においてｙ−デコーダ２４０のビット線２２２及びメモリセル２３５に接続される。ノード２３０は、更に、差動回路２１２の入力の１つに接続される。図２に表される特定的な実施形態において、ノード２３０は、以下にかなり詳細が記載されるように差動回路２１２の反転入力に接続される。トランジスタ２１０のゲートターミナルはノード２８０において、差動回路２１２の出力に接続される。トランジスタ２１０のドレインターミナルは、ＶＯＵＴがカスコード増幅回路２０５によって生成されるノード２２５に接続される。供給電圧ＶＣＣ２４５がノード２２５においてイネーブルトランジスタ２５０とレジスタ２６０を通じて、トランジスタ２１０のドレインターミナルに結合され得る。図２に表される特定的な実施形態において、イネーブルトランジスタ２５０は、ｐ型チャネルＦＥＴ（ＰＦＥＴ：ｐ-channel ＦＥＴ）であり、カスコード増幅回路２０５をターンオンするためにアクティベートされる。一実施形態において、レジスタ２６０は、約１５キロオーム（ｋΩ）〜約３０キロオーム（ｋΩ）である。

カスコード増幅回路２０５は、更に、電荷トランジスタ２７９と２７８を含む。図２に表される特定的な実施形態において、トランジスタ２７８は、エンハンスメントモードＮＦＥＴのようなＮＦＥＴであり、トランジスタ２７９は、ＰＦＥＴである。トランジスタ２７８のソースターミナルノード２８０に接続される一方、トランジスタ２７８のゲートターミナルは、ノード２８０に接続され、トランジスタ２７８のドレインターミナルは、トランジスタ２７９のドレインターミナルに結合される。トランジスタ２７９のソースターミナルは供給電圧ＶＣＣ２４５に結合され、トランジスタ２７９のゲートターミナルは、電荷信号（図２においてＣＨＧにアッパーラインが付された状態で示される）に供給される。電荷信号ＣＨＧは、カスコード増幅回路２０５の最初のアクティベーション中、一時的な信号を印加する。トランジスタ２７９と２７８がアクティベートされれば、電圧２３０は、トランジスタ２７９と２７８がスイッチオフされた後、素早く求められる電圧、即ち、本発明の実施例において、０．６５Ｖ〜約０．７Ｖの範囲（あるいは０．８Ｖのような他の電圧）に引き上げられる。カスコード増幅回路２０５は、更に、ノード２３０に接続されるドレインターミナルと接地２７０に接続されるソースターミナルを有するＮＦＥＴトランジスタ２９７を含む。一時的な電荷信号（図２においてＣＨＧとして示される）が、カスコード増幅回路２０５の最初のアクティベーション中、トランジスタ２９７のゲートターミナルに供給される。アクティベートされるとき、トランジスタ２７９が、ノード２３０において求められる電圧、即ち、約０．６５Ｖ〜約０．７Ｖの範囲（あるいは０．８Ｖのような他の電圧）に近似する電圧にクランプするために動作し、トランジスタ２７９と２７８に電荷をチャージすることで最初に電圧が上昇する際にはノード２３０における電圧のオーバーシュートに対して保護する。カスコード増幅回路２０５の最初のアクティベーションの後、トランジスタ２７９，２７８及び２９７がスイッチオフされ、カスコード増幅回路２０５のオペレーションに悪影響を及ぼさない。

図２に表される特定的な実施形態に従って、差動回路２１２は、ネガティブフィードバック差動増幅器としてオペレートし、トランジスタ２１５，２１７，レジスタ２５５，２５７を含む。レジスタ２５５，２５７が、例えば、低導電材料を含む通常のレジスタと同様にレジスタとしてオペレートするために構築されるトランジスタのような抵抗負荷の様々な形式を表すシンプルモデルとして利用されることが注目される。図２に示されるようにトランジスタ２１５，２１７は、例えば、デプレッションモードＮＦＥＴｓ（Depletion Mode ＮＦＥＴｓ）のようなｎ型チャネルＦＥＴｓ（ＮＦＥＴｓ）である。一実施形態において、各トランジスタ２１５あるいは２１７は、約０．４Ｖ〜約０．１Ｖの範囲のＶ_Ｔを有し、飽和領域でオペレートする。トランジスタ２１５のゲートターミナルは、ノード２３０に接続され、差動回路２１２の反転入力を形成する。トランジスタ２１７のゲートターミナルは差動回路２１２の非反転入力を形成し、ＲＥＦ２０２を供給される。トランジスタ２１５，２１７のソースターミナルは、電流ソース２９５を通じて接地２７０に接続される。トランジスタ２１５のドレインターミナルはノード２８０に接続され、差動回路２１２の出力を形成する。前述されたように、ノード２８０における差動回路２１２の出力は、トランジスタ２１０のゲートターミナルに接続される。ノード２８０は、更に、レジスタ２５５を通じてＶＣＣ２４５に接続される。トランジスタ２１７のドレインターミナルはレジスタ２５７を通じてＶＣＣ２４５に接続される。差動回路２１２におけるレジスタ２５５と２５７は、所定の抵抗負荷を与え、上述されたように、他の実施形態において、他の負荷（例、電流ミラー負荷回路）によって置換され得る。更に、差動回路２１２が、図２に示されるように特定的な実施形態において表されるシングルステップ差動回路ではなく、他の実施形態において２ステップ、３ステップ、あるいは多数ステップを含む差動回路であり得る。

カスコード増幅回路２０５のオペレーションに移るが、カスコード増幅回路２０５は、イネーブルトランジスタ２５０によってアクティベートされる。例えば、メモリセル２３５を含むリードオペレーションが実行されるとき、トランジスタ２５０がアクティベートされ、それによってカスコード増幅回路２０５がアクティベートされる。メモリセル２３５の選択により、電流２２０がｙ−デコーダ２４０を通じてメモリセル２３５によって引き込まれる。メモリセル電流２２０に応じて、ＶＯＵＴがノード２２５におけるレジスタ２６０を通じて発生する。概して、ビット線２２２を通じての比較的高いメモリセル電流２２０は、ノード２２５において生成される比較的低いＶＯＵＴに対応する。反対にビット線２２２を通じての比較的低いメモリセル電流２２０は、ノード２２５において生成される比較的高いＶＯＵＴと対応する。その後、ノード２２５において生成されるＶＯＵＴが、上述したように基準セルに対応する基準電圧と比較するためにオペレーション増幅器に供給され得る。

ノード２３０におけるビット線電圧は、トランジスタ２１０と関連する差動回路２１２によって高速で、安定した、及び高精度な方法で生成される。図２の特定的な実施形態において、ノード２３０で求められるビット線電圧は、約０．６５Ｖ〜約０．７Ｖの範囲（あるいは０．８Ｖのような他の電圧）である。上述した範囲に対応するノード２３０における高速で、安定した、及び高精度なビット線電圧を満たすために、差動回路２１２が（トランジスタ２１７のゲートターミナルと対応する）非反転入力でＲＥＦ２０２を受信するために構築される。上述したようにＲＥＦ２０２は、相対的に安定した電圧レベルを与え、それは図２に表される特定的な実施形態において約０．６５Ｖ〜約０．７Ｖの範囲（あるいは０．８Ｖのような他の電圧）である。差動回路２１２は、更に、（ノード２３０におけるビット線電圧によって駆動される、トランジスタ２１５のゲートターミナルに応じて）反転入力でノード２３０におけるビット線電圧を受信するために構築される。差動回路２１２は、その後ノード２８０における電圧出力を与える。（ノード２３０におけるビット線電圧に応じて）ノード２８０における反転入力電圧が（ＲＥＦ２０２に応じて）非反転入力電圧より下に減少するにつれ、電圧出力が増えるように差動回路２１２がオペレートする。反対に（ノード２３０におけるビット線電圧に応じて）ノード２８０における反転入力電圧が増えるにつれ、（ＲＥＦ２０２に応じて）非反転入力電圧より下に電圧出力が減少する。

ノード２８０における電圧出力がトランジスタ２１０のゲートターミナルをコントロールし、この装置におけるネガティブフィードバックとして動作し、ノード２３０におけるビット線電圧レベルを、変動に対して安定なものとさせる。例えば、トランジスタ２１０のＶ_Ｔが低いとき（例、０．３Ｖに近いとき）、トランジスタ２１０がノード２３０におけるビット線電圧を増やすために更なる電流を導びく。ノード２３０におけるビット線電圧がＲＥＦ２０２を超えて増大するにつれ、差動回路２１２がノード２８０における電圧出力を減少させる。結果として、ノード２８０を通じてトランジスタ２１０に供給された電圧が減少し、トランジスタ２１０はに流れる電流が小さくなり、それによってノード２３０におけるビット線電圧が減少し、トランジスタ２１０における低Ｖ_Ｔに起因してノード２３０において増大したビット線電圧をオフセットする。他方で、トランジスタ２１０のＶ_Ｔが高いとき（例、０．６Ｖに近い）、トランジスタ２１０が比較的少ない電流を導電し、ノード２３０におけるビット線電圧を減少するよう動作する。ノード２３０におけるビット線電圧がＲＥＦ２０２より下に減少するにつれ、差動回路２１２がノード２８０における電圧出力を増やす。結果として、ノード２８０を通じてトランジスタ２１０に供給される電圧が増大し、トランジスタ２１０は更なる電流を導電し、それによって、ノード２３０におけるビット線電圧を増やし、トランジスタ２１０の高いＶ_Ｔに起因してノード２３０において減少したビット線電圧をオフセットする。実際上、ノード２３０におけるビット線電圧が安定し、図２の特定的な実施形態におけるＲＥＦ２０２の電圧に近似する電圧を保持する。

要するに、ノード２３０におけるビット線電圧が、カスコード増幅回路２０５によって高速の、安定した、及び高精度な方法で生成及び保持され、概して、供給電圧、プロセス、及び温度における多様変化に耐える。その結果、ノード２２５において生成されるＶＯＵＴは、メモリセル２３５と関連付けられるメモリセル電流２２０により高精度に対応する。ノード２２５においてカスコード増幅回路２０５によって生成されるＶＯＵＴは、その後基準セルに応じた基準電圧との信頼性のある比較のためにカスコード増幅器によって利用され得る。

本発明の上述した例示的な実施形態から、様々な技術が本発明の趣旨の範囲から逸脱することなしに本発明の概念を実装するために利用され得ることが明りょうである。更に、本発明は、ある種の実施形態を特定的に参照して記載された一方で、当業者であれば、形態及び詳細において本発明の精神と趣旨の範囲を逸脱することなしに改変が可能であることが認識されよう。例えば、本文に参照されたトランジスタの形式、抵抗負荷、及び特定的な電圧あるいは電圧範囲は、本発明の範囲を逸脱することなく修正可能である。記載された例示的な実施形態は、全ての面において、説明目的のためであると考えられ得るし、限定されるべきではない。本発明が本文に記載した特定的な実施例に限定されないし、多くの再形成、修正、及び置換が本発明の範囲を逸脱することなしに可能であることが理解されなければならない。

従って、高速で、安定した、及び高精度なビット線電圧を生成するためのカスコード増幅回路が記載されている。

従来例に係るカスコード増幅回路を表す回路概略図である。本発明に従ったカスコード増幅回路の一実施形態を表す回路概略図である。

Claims

ビット線を電圧を生成するためのカスコード増幅回路（２０５）であって、
前記ビット線電圧（２３０）に接続されるソースと出力電圧（２２５）に接続されるドレインとを有する第１トランジスタ（２１０）を含み、
前記ビット線電圧（２３０）に接続される反転入力（２１５）、基準電圧（２０２）に接続される非反転入力、及び前記第１トランジスタ（２１０）のゲートに接続される出力（２８０）を有する差動回路（２１２）を含む、
カスコード増幅回路。
前記第１トランジスタ（２１０）は、エンハンスメントモード電界効果トランジスタ（ＦＥＴ：Field Effect Transisstor）（２１０）である、
請求項１記載のカスコード増幅回路（２０５）。
前記差動回路（２１２）の前記反転入力は、第２トランジスタ（２１５）を含み、前記差動回路（２１２）の前記非反転入力は、第３ランジスタ（２１７）を含み、前記第２トランジスタ（２１５）のゲートは、前記ビット線電圧（２３０）に接続され、前記第２トランジスタ（２１５）のドレインは、前記第１トランジスタ（２１０）の前記ゲートに接続され、且つ、
前記第３トランジスタ（２１７）のゲートは、前記基準電圧（２０２）に接続される、
請求項１記載のカスコード増幅回路（２０５）。
基準電圧（２０２）を受信する手段（２１７）、
ビット線電圧（２３０）を受信する手段（２１５）、
前記基準電圧（２０２）と前記ビット線に応じたネガティブフィードバック電圧（２８０）を生成する手段（２１２）、
前記ビット線電圧（２３０）を安定させるために前記ネガティブフィードバック電圧（２８０）を利用する手段（２１０）を含む、
カスコード増幅回路（２０５）。
前記ネガティブフィードバック電圧（２８０）を利用するための前記手段（２１０）は、前記ビット線電圧（２３０）に接続されるソース、出力電圧（２２５）に接続されるドレインを有する第１トランジスタ（２１０）を含む、
請求項４記載のカスコード増幅回路（２０５）。
ビット線電圧（２３０）を生成するためのカスコード増幅回路（２０５）であって、
前記ビット線電圧（２３０）に接続されるソースと出力電圧（２２５）に接続されるドレインとを有する第１トランジスタ（２１０）を含み、
前記カスコード増幅回路（２０５）は、前記ビット線電圧（２３０）に接続される反転入力（２１５）を有する差動回路（２１２）、基準電圧（２０２）に接続される非反転回路、及び前記第１トランジスタ（２１０）のゲートに接続される出力（２８０）を特徴とする、
カスコード増幅回路（２０５）。
前記第１トランジスタ（２１０）はエンハンスメントモードＦＥＴ（２１０）である、
請求項６記載のカスコード増幅回路（２０５）。
前記ビット線電圧（２３０）は、選択回路（２４０）を通じてメモリセル（２３５）に接続される、
請求項６記載のカスコード増幅回路（２０５）。
前記第１トランジスタ（２１０）は、第２トランジスタ（２５０）とレジスタ（２６０）を通じて供給電圧（２４５）に接続される、
請求項６記載のカスコード増幅回路（２０５）。
前記差動回路（２１２）は、ネガティブフィードバック差動増幅器としてオペレートする、
請求項６記載のカスコード増幅回路（２０５）。