JP2753144B2 - 電位発生回路 - Google Patents
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- JP2753144B2 JP2753144B2 JP2340655A JP34065590A JP2753144B2 JP 2753144 B2 JP2753144 B2 JP 2753144B2 JP 2340655 A JP2340655 A JP 2340655A JP 34065590 A JP34065590 A JP 34065590A JP 2753144 B2 JP2753144 B2 JP 2753144B2
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体装置に用いられ、一定の電位を発生
する電位発生回路、特に電流駆動能力及び低消費電力に
優れた電位発生回路に関するものである。
する電位発生回路、特に電流駆動能力及び低消費電力に
優れた電位発生回路に関するものである。
（従来の技術） 従来、この種の分野の技術としては、例えば第２図の
ようなものがあった。以下、その構成を説明する。
ようなものがあった。以下、その構成を説明する。
第２図は、従来の電位発生回路の一構成例を示す回路
図である。
図である。
この電位発生回路は、第１及び第２の制御電位V1,V2
を出力する電位出力部10を備えている。電位出力部10
は、電源電位VCCと接地電位との間に直列接続された抵
抗11、ＮチャネルMOSトランジスタ（以下、NMOSとい
う）12,13及び抵抗14と、同じく電源電位VCCと接地電位
との間に直列接続された抵抗15、ＰチャネルMOSトラン
ジスタ（以下、PMOSという）16,17及び抵抗18とで構成
されている。抵抗11,14及び抵抗15,18は、それぞれ等し
い抵抗値を有し、NMOS12,13及びPMOS16,17はそれぞれゲ
ート及びドレインが短絡され、抵抗としての機能を有す
る。
を出力する電位出力部10を備えている。電位出力部10
は、電源電位VCCと接地電位との間に直列接続された抵
抗11、ＮチャネルMOSトランジスタ（以下、NMOSとい
う）12,13及び抵抗14と、同じく電源電位VCCと接地電位
との間に直列接続された抵抗15、ＰチャネルMOSトラン
ジスタ（以下、PMOSという）16,17及び抵抗18とで構成
されている。抵抗11,14及び抵抗15,18は、それぞれ等し
い抵抗値を有し、NMOS12,13及びPMOS16,17はそれぞれゲ
ート及びドレインが短絡され、抵抗としての機能を有す
る。
さらに、抵抗11及びNMOS12の接続点であるノードN1が
NMOS20のゲートに、PMOS17及び抵抗18の接続点であるノ
ードN2がPMOS21のゲートにそれぞれ接続されている。NM
OS20及びPMOS21は電源電位VCCと接地電位との間に直列
接続され、そのNMOS20及びPMOS21の接続点が出力端子22
に接続されている。
NMOS20のゲートに、PMOS17及び抵抗18の接続点であるノ
ードN2がPMOS21のゲートにそれぞれ接続されている。NM
OS20及びPMOS21は電源電位VCCと接地電位との間に直列
接続され、そのNMOS20及びPMOS21の接続点が出力端子22
に接続されている。
次に動作を説明する。
抵抗11,14及び抵抗15,18は、それぞれ等しい抵抗値を
有しているので、ノードN1上の第１の制御電位V1及びノ
ードN2上の第２の制御電位V2は、次式（１）のようにな
る。
有しているので、ノードN1上の第１の制御電位V1及びノ
ードN2上の第２の制御電位V2は、次式（１）のようにな
る。
V1＝（VCC/2）＋VTN V2＝（VCC/2）−VTP 但し、VTN;NMOSの閾値 VTP;PMOSの閾値 ・・・（１） 次に、出力端子22の出力電位Voが０［ｖ］からVCC/2
［ｖ］に達するまでの動作を説明する。
［ｖ］に達するまでの動作を説明する。
出力電位Voが０［ｖ］〜VCC/2［ｖ］の範囲にあると
きは、制御電位V2が（VCC/2−VTP）であるから、PMOS21
は非導通である。一方、制御電位V1が（（VCC/2）＋VT
N）であるから、NMOS20は導通して出力電位VoをVCC/2に
プルアップし続け、VCC/2に達すると、NMOS20は非導通
となる。
きは、制御電位V2が（VCC/2−VTP）であるから、PMOS21
は非導通である。一方、制御電位V1が（（VCC/2）＋VT
N）であるから、NMOS20は導通して出力電位VoをVCC/2に
プルアップし続け、VCC/2に達すると、NMOS20は非導通
となる。
以上の出力電位Voが０［ｖ］からVCC/2［ｖ］に達す
るまでの立上がり時の動作波形図が、第３図に示されて
いる。
るまでの立上がり時の動作波形図が、第３図に示されて
いる。
続いて、出力電位Voが０［ｖ］からVCC/2［ｖ］に達
するまでの動作を説明する。
するまでの動作を説明する。
出力電位VoがVCC［ｖ］〜VCC/2［ｖ］の範囲にあると
きは、NMOS20は非導通、PMOS21は導通して出力電位Voを
VCC/2にプルダウンし続け、出力電位VoがVCC/2に達する
と、PMOS21は非導通となる。
きは、NMOS20は非導通、PMOS21は導通して出力電位Voを
VCC/2にプルダウンし続け、出力電位VoがVCC/2に達する
と、PMOS21は非導通となる。
以上の出力電位VoがVCC［ｖ］〜VCC/2［ｖ］の範囲に
達するまでの立下がり時の動作波形図が、第４図に示さ
れている。
達するまでの立下がり時の動作波形図が、第４図に示さ
れている。
このように、NMOS20及びPMOS21の導通、非導通を制御
することによって、出力端子22の出力電位VoをVCC/2
［ｖ］に維持するように動作する。
することによって、出力端子22の出力電位VoをVCC/2
［ｖ］に維持するように動作する。
（発明が解決しようとする課題） しかしながら、上記構成の電位発生回路では、次のよ
うな課題があった。
うな課題があった。
（１） 出力電位VoがVCC/2［ｖ］近くに達するにつれ
て、NMOS20またはPMOS21のゲート・ソース間の電位差が
小さくなる。そのため、トランジスタの電流駆動能力が
低下し、VCC/2［ｖ］に達するまでの時間が長く、電源
を立上げる際のセットアップ時間も長くなる。
て、NMOS20またはPMOS21のゲート・ソース間の電位差が
小さくなる。そのため、トランジスタの電流駆動能力が
低下し、VCC/2［ｖ］に達するまでの時間が長く、電源
を立上げる際のセットアップ時間も長くなる。
（２） 製造プロセスの際のばらつきにより、例えば
（抵抗11の抵抗値＜抵抗15の抵抗値）となった場合に
は、｛V1＞（VCC/2）＋VTN｝となる。従って、出力電位
VoがVCC/2より多少高い場合には、NMOS20及びPMOS21が
共に導通し、比較的大きな貫通電流が流れる。これによ
り、消費電力が増加する。
（抵抗11の抵抗値＜抵抗15の抵抗値）となった場合に
は、｛V1＞（VCC/2）＋VTN｝となる。従って、出力電位
VoがVCC/2より多少高い場合には、NMOS20及びPMOS21が
共に導通し、比較的大きな貫通電流が流れる。これによ
り、消費電力が増加する。
本発明は、前記従来技術が持っていた課題として、出
力電位が所定の電位に達するまでの時間が長い点、及び
消費電力が増大する点について解決した電位発生回路を
提供するものである。
力電位が所定の電位に達するまでの時間が長い点、及び
消費電力が増大する点について解決した電位発生回路を
提供するものである。
（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明は、第１の電源電位を有する第１のノードと第２の電
源電位を有する第２のノードとの間に接続され、第１及
び第２の制御電位を出力する電位出力部と、それぞれ一
方の電極が出力ノードに接続され、前記第１の制御電位
に基づき導通状態が制御される第１のトランジスタと、
前記第２の制御電位に基づき導通状態が制御される第２
のトランジスタとを、備えた電位発生回路において、前
記第１のノードと前記第２のノードとの間に接続され、
第１及び第２のバイアス電位を発生するバイアス回路
と、前記第１のトランジスタの第１の電源電位供給側電
極と前記第１のノードとの間に接続され、前記第１のバ
イアス電位に基づき所定の導通状態にバイアスされる第
３のトランジスタと、前記第２のトランジスタの第２の
電源電位供給側電極と前記第２のノードとの間に接続さ
れ、前記第２のバイアス電位に基づき所定の導通状態に
バイアスされる第４のトランジスタと、前記第１のノー
ドと前記出力ノードとの間に接続され、前記第１のトラ
ンジスタの第１の電源電位供給側電極の電位に基づき導
通状態が制御される第５のトランジスタと、前記第２の
ノードと前記出力ノードとの間に接続され、前記第２の
トランジスタの第２の電源電位供給側電極の電位に基づ
き導通状態が制御される第６のトランジスタとを、設け
ている。
明は、第１の電源電位を有する第１のノードと第２の電
源電位を有する第２のノードとの間に接続され、第１及
び第２の制御電位を出力する電位出力部と、それぞれ一
方の電極が出力ノードに接続され、前記第１の制御電位
に基づき導通状態が制御される第１のトランジスタと、
前記第２の制御電位に基づき導通状態が制御される第２
のトランジスタとを、備えた電位発生回路において、前
記第１のノードと前記第２のノードとの間に接続され、
第１及び第２のバイアス電位を発生するバイアス回路
と、前記第１のトランジスタの第１の電源電位供給側電
極と前記第１のノードとの間に接続され、前記第１のバ
イアス電位に基づき所定の導通状態にバイアスされる第
３のトランジスタと、前記第２のトランジスタの第２の
電源電位供給側電極と前記第２のノードとの間に接続さ
れ、前記第２のバイアス電位に基づき所定の導通状態に
バイアスされる第４のトランジスタと、前記第１のノー
ドと前記出力ノードとの間に接続され、前記第１のトラ
ンジスタの第１の電源電位供給側電極の電位に基づき導
通状態が制御される第５のトランジスタと、前記第２の
ノードと前記出力ノードとの間に接続され、前記第２の
トランジスタの第２の電源電位供給側電極の電位に基づ
き導通状態が制御される第６のトランジスタとを、設け
ている。
第２の発明は、第１の発明の電位発生回路において、
前記バイアス回路は、前記第３のトランジスタとで第１
のカレントミラー回路を構成する第７のトランジスタ
と、前記第４のトランジスタとで第２のカレントミラー
回路を構成する第８のトランジスタとを、有している。
前記バイアス回路は、前記第３のトランジスタとで第１
のカレントミラー回路を構成する第７のトランジスタ
と、前記第４のトランジスタとで第２のカレントミラー
回路を構成する第８のトランジスタとを、有している。
第３の発明は、第１の電源電位を供給する第１のノー
ドと第２の電源電位を供給する第２のノードとに接続さ
れ、第１の制御電位及び第２の制御電位を生成して出力
する制御電位発生部と、それぞれ一方の電極が出力ノー
ドに接続され、前記第１の制御電位により導通状態が制
御される第１のトランジスタと、前記第２の制御電位に
より導通状態が制御される第２のトランジスタとを、有
する電位発生回路において、前記第１のトランジスタの
他方の電極に接続された第３のノードと、前記第２のト
ランジスタの他方の電極に接続された第４のノードと、
前記第１のノードと前記第２のノードとに接続され、供
給される前記第１の電源電位及び前記第２の電源電位に
基づき前記第３のノードへの該第１の電源電位及び前記
第４のノードへの該第２の電源電位の供給を制御する制
御回路と、一方の電極が前記第１のノードに接続され、
他方の電極が前記出力ノードに接続され、前記第３のノ
ードの電位に応じて導通が制御される第３のトランジス
タと、一方の電極が前記第２のノードに接続され、他方
の電極が前記出力ノードに接続され、前記第４のノード
の電位に応じて導通が制御される第４のトランジスタと
を、設けている。
ドと第２の電源電位を供給する第２のノードとに接続さ
れ、第１の制御電位及び第２の制御電位を生成して出力
する制御電位発生部と、それぞれ一方の電極が出力ノー
ドに接続され、前記第１の制御電位により導通状態が制
御される第１のトランジスタと、前記第２の制御電位に
より導通状態が制御される第２のトランジスタとを、有
する電位発生回路において、前記第１のトランジスタの
他方の電極に接続された第３のノードと、前記第２のト
ランジスタの他方の電極に接続された第４のノードと、
前記第１のノードと前記第２のノードとに接続され、供
給される前記第１の電源電位及び前記第２の電源電位に
基づき前記第３のノードへの該第１の電源電位及び前記
第４のノードへの該第２の電源電位の供給を制御する制
御回路と、一方の電極が前記第１のノードに接続され、
他方の電極が前記出力ノードに接続され、前記第３のノ
ードの電位に応じて導通が制御される第３のトランジス
タと、一方の電極が前記第２のノードに接続され、他方
の電極が前記出力ノードに接続され、前記第４のノード
の電位に応じて導通が制御される第４のトランジスタと
を、設けている。
第４の発明は、第３の発明の電位発生回路において、
前記制御回路は、前記第１のノードと前記第３のノード
との間に接続された第１のカレントミラー回路と、前記
第２のノードと前記第４のノードとの間に接続された第
２のカレントミラー回路とを、有している。
前記制御回路は、前記第１のノードと前記第３のノード
との間に接続された第１のカレントミラー回路と、前記
第２のノードと前記第４のノードとの間に接続された第
２のカレントミラー回路とを、有している。
（作 用） 本発明のうちの第１及び第２の発明では、以上のよう
に電位発生回路を構成したので、バイアス回路は、第１
及び第２のバイアス電位により、それぞれ第３及び第４
のトランジスタを常に浅い導通状態に制御する。第１の
トランジスタは第１の制御電位により導通状態が制御さ
れ、第３のトランジスタと共働して第１のノードから出
力ノードへ流れる電流の変化を検知し、その検知結果を
該第１のトランジスタの第１の電源電位供給側電極の電
位の変化として出力する。同様に、第２のトランジスタ
は第２の制御電位により導通状態が制御され、第４のト
ランジスタと共働して出力ノードから第２のノードへ流
れる電流の変化を検知し、その検知結果を該第２のトラ
ンジスタの第２の電源電位供給側電極の電位の変化とし
て出力する。
に電位発生回路を構成したので、バイアス回路は、第１
及び第２のバイアス電位により、それぞれ第３及び第４
のトランジスタを常に浅い導通状態に制御する。第１の
トランジスタは第１の制御電位により導通状態が制御さ
れ、第３のトランジスタと共働して第１のノードから出
力ノードへ流れる電流の変化を検知し、その検知結果を
該第１のトランジスタの第１の電源電位供給側電極の電
位の変化として出力する。同様に、第２のトランジスタ
は第２の制御電位により導通状態が制御され、第４のト
ランジスタと共働して出力ノードから第２のノードへ流
れる電流の変化を検知し、その検知結果を該第２のトラ
ンジスタの第２の電源電位供給側電極の電位の変化とし
て出力する。
このようにして、第１及び第３のトランジスタと第２
及び第４のトランジスタとは、出力ノードが所定の電位
に達したか否かを検知するように働く。その検知結果に
よって第５及び第６のトランジスタの導通、非導通が制
御される。これにより、出力ノードの電位が所定の電位
に迅速にプルアップまたはプルダウンする。
及び第４のトランジスタとは、出力ノードが所定の電位
に達したか否かを検知するように働く。その検知結果に
よって第５及び第６のトランジスタの導通、非導通が制
御される。これにより、出力ノードの電位が所定の電位
に迅速にプルアップまたはプルダウンする。
第３及び第４の発明では、第１の発明とほぼ同様に、
第１及び第２のトランジスタと制御回路とにより、出力
ノードが所定の電位に達したか否かが検知される。その
検知結果によって第３及び第４のトランジスタの導通、
非導通が制御され、出力ノードの電位が所定の電位に迅
速にプルアップまたはプルダウンする。
第１及び第２のトランジスタと制御回路とにより、出力
ノードが所定の電位に達したか否かが検知される。その
検知結果によって第３及び第４のトランジスタの導通、
非導通が制御され、出力ノードの電位が所定の電位に迅
速にプルアップまたはプルダウンする。
（実施例） 第１図は、本発明の実施例を示す電位発生回路の回路
図である。
図である。
この電位発生回路は、第１及び第２の制御電位V1,V2
を出力する電位出力部50と、第１及び第２のバイアス電
位VB1,VB2を発生するバイアス回路60とを有している。
を出力する電位出力部50と、第１及び第２のバイアス電
位VB1,VB2を発生するバイアス回路60とを有している。
電位出力部50は、従来と同様に、第１の電源電位（例
えば、正の電源電位）VCCを有する第１のノードと第２
の電源電位（例えば、接地電位）を有する第２のノード
との間に直列接続された抵抗51、NMOS52,53及び抵抗54
と、同じく第１と第２のノード間に直列接続された抵抗
55、PMOS56,57及び抵抗58とで構成されている。抵抗51,
54及び抵抗55,58は、それぞれ等しい抵抗値を有し、NMO
S52,53及びPMOS56,57はそれぞれゲート及びドレインが
短絡され、抵抗としての機能を有する。
えば、正の電源電位）VCCを有する第１のノードと第２
の電源電位（例えば、接地電位）を有する第２のノード
との間に直列接続された抵抗51、NMOS52,53及び抵抗54
と、同じく第１と第２のノード間に直列接続された抵抗
55、PMOS56,57及び抵抗58とで構成されている。抵抗51,
54及び抵抗55,58は、それぞれ等しい抵抗値を有し、NMO
S52,53及びPMOS56,57はそれぞれゲート及びドレインが
短絡され、抵抗としての機能を有する。
バイアス回路60は、電源電位VCCを有する第１のノー
ドと接地電位を有する第２のノードとの間に直列接続さ
れたPMOS61（第７のトランジスタ）、抵抗62、及びNMOS
63（第８のトランジスタ）で構成され、PMOS61及びNMOS
63のゲート及びドレインがそれぞれ短絡されている。こ
の各短絡点から第１及び第２のバイアス電位VB1,VB2を
出力するようになっている。
ドと接地電位を有する第２のノードとの間に直列接続さ
れたPMOS61（第７のトランジスタ）、抵抗62、及びNMOS
63（第８のトランジスタ）で構成され、PMOS61及びNMOS
63のゲート及びドレインがそれぞれ短絡されている。こ
の各短絡点から第１及び第２のバイアス電位VB1,VB2を
出力するようになっている。
一方、NMOS52のゲートとドレインの接続点がノードN1
0を介して第１のカレントアンプ回路70に接続され、PMO
S57のゲートとドレインの接続点がノードN11を介して第
２のカレントアンプ回路80に接続されている。さらに、
PMOS61及びNMOS63の各ゲートがノードN12,ノードN13を
介して第１及び第２のカレントアンプ回路70,80にそれ
ぞれ接続されている。
0を介して第１のカレントアンプ回路70に接続され、PMO
S57のゲートとドレインの接続点がノードN11を介して第
２のカレントアンプ回路80に接続されている。さらに、
PMOS61及びNMOS63の各ゲートがノードN12,ノードN13を
介して第１及び第２のカレントアンプ回路70,80にそれ
ぞれ接続されている。
第１のカレントアンプ回路70は、PMOS71（第３のトラ
ンジスタ）とNMOS72（第１のトランジスタ）とで構成さ
れている。PMOS71のゲートがノードN12に、ソースが電
源電位VCCを有する第１のノードに、ドレインが第３の
ノードN14にそれぞれ接続されている。ノードN14がNMOS
72のドレインに、該NMOS72のゲートがノードN10に、該N
MOS72のソースが出力ノードN16にそれぞれ接続されてい
る。
ンジスタ）とNMOS72（第１のトランジスタ）とで構成さ
れている。PMOS71のゲートがノードN12に、ソースが電
源電位VCCを有する第１のノードに、ドレインが第３の
ノードN14にそれぞれ接続されている。ノードN14がNMOS
72のドレインに、該NMOS72のゲートがノードN10に、該N
MOS72のソースが出力ノードN16にそれぞれ接続されてい
る。
第２のカレントアンプ回路80は、PMOS81（第２のトラ
ンジスタ）とNMOS82（第４のトランジスタ）とで構成さ
れている。PMOS81のゲートがノードN11に、ソースが出
力ノードN16に、ドレインが第４のノードN15にそれぞれ
接続されている。ノードN15がNMOS82のドレインに、該N
MOS82のゲートがノードN13に、該NMOS82のソースが接地
電位を有する第２のノードにそれぞれ接続されている。
そして、ノードN14,N15及び出力ノードN16が出力段90に
接続されている。
ンジスタ）とNMOS82（第４のトランジスタ）とで構成さ
れている。PMOS81のゲートがノードN11に、ソースが出
力ノードN16に、ドレインが第４のノードN15にそれぞれ
接続されている。ノードN15がNMOS82のドレインに、該N
MOS82のゲートがノードN13に、該NMOS82のソースが接地
電位を有する第２のノードにそれぞれ接続されている。
そして、ノードN14,N15及び出力ノードN16が出力段90に
接続されている。
第１のカレントアンプ回路70は、電源電位VCCからPMO
S71、NMOS72、及び出力ノードN16を介して流れる電流の
変化を検知し、ノードN14の電位VN14の変化として出力
する機能を有している。第２のカレントアンプ回路80
は、出力端子100から出力ノードN16、PMOS81、及びNMOS
82を介して流れる電流の変化を検知し、ノードN15の電
位VN15の変化として出力する機能を有している。
S71、NMOS72、及び出力ノードN16を介して流れる電流の
変化を検知し、ノードN14の電位VN14の変化として出力
する機能を有している。第２のカレントアンプ回路80
は、出力端子100から出力ノードN16、PMOS81、及びNMOS
82を介して流れる電流の変化を検知し、ノードN15の電
位VN15の変化として出力する機能を有している。
出力段90はゲートがノードN14に、ソースが電源電位V
CCを有する第１のノードに、ドレインが出力ノードN16
にそれぞれ接続されたプルアップ用のPMOS91（第５のト
ランジスタまたは第３のトランジスタ）を有し、そのド
レインがプルダウン用のNMOS92（第６のトランジスタま
たは第４のトランジスタ）のドレインに接続されてい
る。さらに、NMOS92のゲートがノードN15に、ソースが
接地電位を有する第２のノードにそれぞれ接続されてい
る。PMOS91のドレイン及びNMOS92のドレインの接続点
は、出力ノードN16及び出力電位Vo出力用の出力端子100
に接続されている。
CCを有する第１のノードに、ドレインが出力ノードN16
にそれぞれ接続されたプルアップ用のPMOS91（第５のト
ランジスタまたは第３のトランジスタ）を有し、そのド
レインがプルダウン用のNMOS92（第６のトランジスタま
たは第４のトランジスタ）のドレインに接続されてい
る。さらに、NMOS92のゲートがノードN15に、ソースが
接地電位を有する第２のノードにそれぞれ接続されてい
る。PMOS91のドレイン及びNMOS92のドレインの接続点
は、出力ノードN16及び出力電位Vo出力用の出力端子100
に接続されている。
以上のように構成される電位発生回路の動作（Ｉ），
（II）を説明する。
（II）を説明する。
（Ｉ） 出力電位Voが０からVCC/2に達するまでの動作 抵抗51,54及び抵抗55,58は、それぞれ等しい抵抗値を
有しているので、ノードN10上の第１の制御電位V10及び
ノードN11上の第２の制御電位V11は、次式（２）のよう
になる。
有しているので、ノードN10上の第１の制御電位V10及び
ノードN11上の第２の制御電位V11は、次式（２）のよう
になる。
V10＝（VCC/2）＋VTN V11＝（VCC/2）−VTP 但し、VTN;NMOSの閾値 VTP;PMOSの閾値 ・・・（２） ここで、出力電位Voが０〜VCC/2の範囲にあるとき、P
MOS81のゲート電位であるV11は、｛（VCC/2）−VTP｝で
あるから、該PMOS81は非導通である。一方、バイアス回
路60はPMOS71及びNMOS82を常に浅い導通状態にバイアス
しているので、ノードN15の電位VN15は０［ｖ］とな
り、NMOS92は非導通となる。
MOS81のゲート電位であるV11は、｛（VCC/2）−VTP｝で
あるから、該PMOS81は非導通である。一方、バイアス回
路60はPMOS71及びNMOS82を常に浅い導通状態にバイアス
しているので、ノードN15の電位VN15は０［ｖ］とな
り、NMOS92は非導通となる。
また、NOMS72のゲート電位であるV10は｛（VCC/2）＋
VTN｝であるから、NOMS72は導通し、電源電位VCC、PMOS
71、NMOS72、及び出力電位Voの順に電流が流れ、ノード
N14の電位VN14はほぼ出力電位Voと一致する。これは、P
MOS71のオン抵抗が非常に高く、電圧降下が大きいため
である。従って、PMOS91が導通状態となり、出力電位Vo
は急速にVCC/2にプルアップされる。そして、出力電位V
oがVCC/2に達すると、NMOS72が非導通となって電流が流
れなくなる。その結果、電位VN14は電源電位VCCにプル
アップされ、PMOS91は非導通となる。
VTN｝であるから、NOMS72は導通し、電源電位VCC、PMOS
71、NMOS72、及び出力電位Voの順に電流が流れ、ノード
N14の電位VN14はほぼ出力電位Voと一致する。これは、P
MOS71のオン抵抗が非常に高く、電圧降下が大きいため
である。従って、PMOS91が導通状態となり、出力電位Vo
は急速にVCC/2にプルアップされる。そして、出力電位V
oがVCC/2に達すると、NMOS72が非導通となって電流が流
れなくなる。その結果、電位VN14は電源電位VCCにプル
アップされ、PMOS91は非導通となる。
以上の出力電位Voが０からVCC/2に達するまでの立上
がり時の動作波形図が、第５図に示されている。
がり時の動作波形図が、第５図に示されている。
（II） 出力電位VoがVCCからVCC/2に達するまでの動作 出力電位Voが電位VCC〜VCC/2の範囲にあるときは、NM
OS72は非導通で電位VN14が電位VCCであるので、PMOS91
は非導通である。一方、PMOS81は導通し、出力端子10
0、PMOS81、PMOS82、及び接地の順に電流が流れる。NMO
S82は常に浅い導通状態にバイアスされており、そのオ
ン抵抗は非常に高く、このNMOS82での電圧降下が大き
い。従って、電位VN15はほぼ出力電位Voに一致するの
で、NMOS92が導通状態となり、出力電位Voは急速にVCC/
2にプルダウンされる。
OS72は非導通で電位VN14が電位VCCであるので、PMOS91
は非導通である。一方、PMOS81は導通し、出力端子10
0、PMOS81、PMOS82、及び接地の順に電流が流れる。NMO
S82は常に浅い導通状態にバイアスされており、そのオ
ン抵抗は非常に高く、このNMOS82での電圧降下が大き
い。従って、電位VN15はほぼ出力電位Voに一致するの
で、NMOS92が導通状態となり、出力電位Voは急速にVCC/
2にプルダウンされる。
続いて、出力電位VoがVCC/2に達すると、PMOS81が非
導通となって電流が流れなくなる。その結果、出力電位
Voは０［ｖ］にプルダウンされ、NMOS92は非導通とな
る。
導通となって電流が流れなくなる。その結果、出力電位
Voは０［ｖ］にプルダウンされ、NMOS92は非導通とな
る。
以上の出力電位VoがVCCからVCC/2に達するまでの立下
がり時の動作波形図が、第６図に示されている。
がり時の動作波形図が、第６図に示されている。
このように、PMOS91及びNMOS92の導通、非導通を第１
及び第２のカレントアンプ回路70,80の出力で制御する
ことによって、出力電位VoをVCC/2に急速にプルアップ
及びプルダウンし、且つVCC/2に維持し続ける。
及び第２のカレントアンプ回路70,80の出力で制御する
ことによって、出力電位VoをVCC/2に急速にプルアップ
及びプルダウンし、且つVCC/2に維持し続ける。
本実施例は、次のような利点を有している。
（１） 出力段90のPMOS91及びNMOS92の導通、非導通を
第１及び第２のカレントアンプ回路70,80の出力で制御
しているので、出力電位Voが所定の電位に達するまで、
十分大きな電流駆動能力が維持される。その結果、従来
の第３図と本実施例の第５図とを比較し、従来の第４図
と本実施例の第６図とを比較して明らかなように、所定
の電位VDD/2に達するまでの時間が、立上がり時では時
刻t1から時刻t2に、立下がり時では時刻t3から時刻t4に
それぞれ短縮される。
第１及び第２のカレントアンプ回路70,80の出力で制御
しているので、出力電位Voが所定の電位に達するまで、
十分大きな電流駆動能力が維持される。その結果、従来
の第３図と本実施例の第５図とを比較し、従来の第４図
と本実施例の第６図とを比較して明らかなように、所定
の電位VDD/2に達するまでの時間が、立上がり時では時
刻t1から時刻t2に、立下がり時では時刻t3から時刻t4に
それぞれ短縮される。
（２） 従来のように、プロセス的なばらつきにより、
例えば電位出力部50の抵抗51,54の抵抗値が変化し、電
源電位VCCから第１及び第２のカレントアンプ70,80を通
って接地へ流れる貫通電流があっても、浅い導通状態に
あるPMOS71及びNMOS82を介して流れるため、その電流は
従来に比して極めて小さくすることができる。
例えば電位出力部50の抵抗51,54の抵抗値が変化し、電
源電位VCCから第１及び第２のカレントアンプ70,80を通
って接地へ流れる貫通電流があっても、浅い導通状態に
あるPMOS71及びNMOS82を介して流れるため、その電流は
従来に比して極めて小さくすることができる。
なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。例えば、その変形例として次のよう
なものがある。
変形が可能である。例えば、その変形例として次のよう
なものがある。
（Ｉ） 電位出力部50の構成は上記実施例に限定され
ず、例えば、NMOS52,53及びPMOS56,57を抵抗で構成して
も良い。
ず、例えば、NMOS52,53及びPMOS56,57を抵抗で構成して
も良い。
（II） 出力段90のPMOS91をNMOSとし、NMOS92をPMOSと
するように構成することも可能である。
するように構成することも可能である。
（III） 第２の電源電位として接地電位を用いたが、
例えば負の電源電位を用いる構成も可能である。
例えば負の電源電位を用いる構成も可能である。
（発明の効果） 以上詳細に説明したように、本発明のうちの第１及び
第２の発明によれば、第５及び第６のトランジスタの導
通、非導通を、第１及び第３のトランジスタと第２及び
第４のトランジスタとによってそれぞれ制御しているの
で、出力電位が所定の電位に達するまで、十分大きな電
流駆動能力が維持される。これにより、出力ノードの出
力電位を短時間で所定の電位に設定することが可能とな
る。さらに、第３及び第４のトランジスタを第１及び第
２のバイアス電位でバイアスして所定の浅い導通状態に
設定したので、従来のように、プロセス的なばらつきに
より、第１のノードから第３のトランジスタ、第１のト
ランジスタ、第２のトランジスタ及び第４のトランジス
タを通って第２のノードへ流れる貫通電流があっても、
その電流は従来に比して極めて小さくすることができ
る。従って、低消費電力化が可能になる。
第２の発明によれば、第５及び第６のトランジスタの導
通、非導通を、第１及び第３のトランジスタと第２及び
第４のトランジスタとによってそれぞれ制御しているの
で、出力電位が所定の電位に達するまで、十分大きな電
流駆動能力が維持される。これにより、出力ノードの出
力電位を短時間で所定の電位に設定することが可能とな
る。さらに、第３及び第４のトランジスタを第１及び第
２のバイアス電位でバイアスして所定の浅い導通状態に
設定したので、従来のように、プロセス的なばらつきに
より、第１のノードから第３のトランジスタ、第１のト
ランジスタ、第２のトランジスタ及び第４のトランジス
タを通って第２のノードへ流れる貫通電流があっても、
その電流は従来に比して極めて小さくすることができ
る。従って、低消費電力化が可能になる。
第３及び第４の発明によれば、第１の発明とほぼ同様
に、第３及び第４のトランジスタの導通、非導通を、第
１及び第２のトランジスタと制御回路とによってそれぞ
れ制御しているので、出力電位が所定の電位に達するま
で、十分大きな電流駆動能力が維持される。これによ
り、出力ノードの出力電位を短時間で所定の電位に設定
することが可能となる。さらに、従来のように、プロセ
ス的なばらつきにより、第１のノードから第１及び第２
のトランジスタを通って第２のノードへ流れる貫通電流
があっても、その電流は従来に比して極めて小さくする
ことができる。従って、低消費電力化が可能になる。
に、第３及び第４のトランジスタの導通、非導通を、第
１及び第２のトランジスタと制御回路とによってそれぞ
れ制御しているので、出力電位が所定の電位に達するま
で、十分大きな電流駆動能力が維持される。これによ
り、出力ノードの出力電位を短時間で所定の電位に設定
することが可能となる。さらに、従来のように、プロセ
ス的なばらつきにより、第１のノードから第１及び第２
のトランジスタを通って第２のノードへ流れる貫通電流
があっても、その電流は従来に比して極めて小さくする
ことができる。従って、低消費電力化が可能になる。
第１図は本発明の実施例を示す電位発生回路の回路図、
第２図は従来の電位発生回路の回路図、第３図は第２図
の立上がり時の動作波形図、第４図は第２図の立下がり
時の動作波形図、第５図は第１図の立上がり時の動作波
形図、第６図は第１図の立下がり時の動作波形図であ
る。 50……電位出力部、52,53,63,72,82,92……NMOS、55,5
7,61,71,81,91……PMOS、60……バイアス回路、70,80…
…第１、第２のカレントアンプ回路、90……出力段。
第２図は従来の電位発生回路の回路図、第３図は第２図
の立上がり時の動作波形図、第４図は第２図の立下がり
時の動作波形図、第５図は第１図の立上がり時の動作波
形図、第６図は第１図の立下がり時の動作波形図であ
る。 50……電位出力部、52,53,63,72,82,92……NMOS、55,5
7,61,71,81,91……PMOS、60……バイアス回路、70,80…
…第１、第２のカレントアンプ回路、90……出力段。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 1/30 (72)発明者 松下 裕一 宮崎県宮崎市大和町９番２号 株式会社 沖マイクロデザイン宮崎内 (56)参考文献 特開 平３−9411（ＪＰ，Ａ) 特開 昭62−266862（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G05F 3/24 G11C 11/34 H01L 27/04 H03F 1/30
Claims (4)
- 【請求項１】第１の電源電位を有する第１のノードと第
２の電源電位を有する第２のノードとの間に接続され、
第１及び第２の制御電位を出力する電位出力部と、それ
ぞれ一方の電極が出力ノードに接続され、前記第１の制
御電位に基づき導通状態が制御される第１のトランジス
タと、前記第２の制御電位に基づき導通状態が制御され
る第２のトランジスタとを備えた電位発生回路におい
て、 前記第１のノードと前記第２のノードとの間に接続さ
れ、第１及び第２のバイアス電位を発生するバイアス回
路と、 前記第１のトランジスタの第１の電源電位供給側電極と
前記第１のノードとの間に接続され、前記第１のバイア
ス電位に基づき所定の導通状態にバイアスされる第３の
トランジスタと、 前記第２のトランジスタの第２の電源電位供給側電極と
前記第２のノードとの間に接続され、前記第２のバイア
ス電位に基づき所定の導通状態にバイアスされる第４の
トランジスタと、 前記第１のノードと前記出力ノードとの間に接続され、
前記第１のトランジスタの第１の電源電位供給側電極の
電位に基づき導通状態が制御される第５のトランジスタ
と、 前記第２のノードと前記出力ノードとの間に接続され、
前記第２のトランジスタの第２の電源電位供給側電極の
電位に基づき導通状態が制御される第６のトランジスタ
とを、 設けたことを特徴とする電位発生回路。 - 【請求項２】請求項１記載の電位発生回路において、前
記バイアス回路は、前記第３のトランジスタとで第１の
カレントミラー回路を構成する第７のトランジスタと、
前記第４のトランジスタとで第２のカレントミラー回路
を構成する第８のトランジスタとを有することを特徴と
する電位発生回路。 - 【請求項３】第１の電源電位を供給する第１のノードと
第２の電源電位を供給する第２のノードとに接続され、
第１の制御電位及び第２の制御電位を生成して出力する
制御電位発生部と、それぞれ一方の電極が出力ノードに
接続され、前記第１の制御電位により導通状態が制御さ
れる第１のトランジスタと、前記第２の制御電位により
導通状態が制御される第２のトランジスタとを有する電
位発生回路において、 前記第１のトランジスタの他方の電極に接続された第３
のノードと、 前記第２のトランジスタの他方の電極に接続された第４
のノードと、 前記第１のノードと前記第２のノードとに接続され、供
給される前記第１の電源電位及び前記第２の電源電位に
基づき前記第３のノードへの該第１の電源電位及び前記
第４のノードへの該第２の電源電位の供給を制御する制
御回路と、 一方の電極が前記第１のノードに接続され、他方の電極
が前記出力ノードに接続され、前記第３のノードの電位
に応じて導通が制御される第３のトランジスタと、 一方の電極が前記第２のノードに接続され、他方の電極
が前記出力ノードに接続され、前記第４のノードの電位
に応じて導通が制御される第４のトランジスタとを、 設けたことを特徴とする電位発生回路。 - 【請求項４】請求項３記載の電位発生回路において、前
記制御回路は、前記第１のノードと前記第３のノードと
の間に接続された第１のカレントミラー回路と、前記第
２のノードと前記第４のノードとの間に接続された第２
のカレントミラー回路とを有することを特徴とする電位
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340655A JP2753144B2 (ja) | 1990-11-30 | 1990-11-30 | 電位発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340655A JP2753144B2 (ja) | 1990-11-30 | 1990-11-30 | 電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04209396A JPH04209396A (ja) | 1992-07-30 |
| JP2753144B2 true JP2753144B2 (ja) | 1998-05-18 |
Family
ID=18339053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340655A Expired - Fee Related JP2753144B2 (ja) | 1990-11-30 | 1990-11-30 | 電位発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753144B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187429A (en) * | 1992-02-20 | 1993-02-16 | Northern Telecom Limited | Reference voltage generator for dynamic random access memory |
| JP3904537B2 (ja) | 2003-07-01 | 2007-04-11 | 沖電気工業株式会社 | 半導体記憶装置 |
| JP5008367B2 (ja) * | 2005-09-29 | 2012-08-22 | エスケーハイニックス株式会社 | 電圧発生装置 |
-
1990
- 1990-11-30 JP JP2340655A patent/JP2753144B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04209396A (ja) | 1992-07-30 |
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