JP3006961B2 - 瞬間テストモード指定回路 - Google Patents
瞬間テストモード指定回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/46—Test trigger logic
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Description
【０００１】
【産業上の利用分野】本発明は、集積素子（ＩＣ）の瞬
間テストモードを指定する回路に係るもので、詳しく
は、接地（ＧＮＤ）電位以下の負パルス信号を利用して
テストモードを指定し、電力の消耗を最小にして瞬間的
のイネーブルおよびディスエーブルを可能にし、テスト
モード期間中入力端子に正常な入力を供給させて安定な
動作を行ない得るようにした瞬間テストモード指定回路
に関するものである。
間テストモードを指定する回路に係るもので、詳しく
は、接地（ＧＮＤ）電位以下の負パルス信号を利用して
テストモードを指定し、電力の消耗を最小にして瞬間的
のイネーブルおよびディスエーブルを可能にし、テスト
モード期間中入力端子に正常な入力を供給させて安定な
動作を行ない得るようにした瞬間テストモード指定回路
に関するものである。
【０００２】
【従来の技術】一般に、瞬間テストモード指定回路はメ
モリ素子に適用され、従来、多様な型状に使用されてい
るが、“米国特許番号４，７３３，１６８（１９８８年
３月２２日）Ｔｉｍｏｔｈｙ”を例示すると、図４に示
したように、入力端子１のレベルを検出するレベル検出
部２と、該レベル検出部２の検出信号を反転バッファリ
ングさせ出力するインバータゲート３と、前記入力端子
１に印加するレベルの最大値と最小値とを制限する制御
回路４とにより構成されていた。かつ、前記レベル検出
部２はＮＭＯＳトランジスタＭ１のソース端子が抵抗Ｒ
１を通って前記入力端子１に連結され、該ＮＭＯＳトラ
ンジスタＭ１のドレイン端子およびゲート端子が他のＮ
ＭＯＳトランジスタＭ２のソース端子に共通連結され、
該ＮＭＯＳトランジスタＭ２のゲート端子が接地され、
該ＮＭＯＳトランジスタＭ２のドレイン端子がバイポー
ラトランジスタＱ１のエミッタおよび他のＮＭＯＳトラ
ンジスタＭ３のソース端子に共通接続され、該ＮＭＯＳ
トランジスタＭ３のドレインおよびゲート端子が電源端
子ＶDDに連結され、前記バイポーラトランジスタＱ１の
ベース端子が接地され、該バイポーラトランジスタＱ１
のクロック端子が電源端子ＶDDに連結されていた。
モリ素子に適用され、従来、多様な型状に使用されてい
るが、“米国特許番号４，７３３，１６８（１９８８年
３月２２日）Ｔｉｍｏｔｈｙ”を例示すると、図４に示
したように、入力端子１のレベルを検出するレベル検出
部２と、該レベル検出部２の検出信号を反転バッファリ
ングさせ出力するインバータゲート３と、前記入力端子
１に印加するレベルの最大値と最小値とを制限する制御
回路４とにより構成されていた。かつ、前記レベル検出
部２はＮＭＯＳトランジスタＭ１のソース端子が抵抗Ｒ
１を通って前記入力端子１に連結され、該ＮＭＯＳトラ
ンジスタＭ１のドレイン端子およびゲート端子が他のＮ
ＭＯＳトランジスタＭ２のソース端子に共通連結され、
該ＮＭＯＳトランジスタＭ２のゲート端子が接地され、
該ＮＭＯＳトランジスタＭ２のドレイン端子がバイポー
ラトランジスタＱ１のエミッタおよび他のＮＭＯＳトラ
ンジスタＭ３のソース端子に共通接続され、該ＮＭＯＳ
トランジスタＭ３のドレインおよびゲート端子が電源端
子ＶDDに連結され、前記バイポーラトランジスタＱ１の
ベース端子が接地され、該バイポーラトランジスタＱ１
のクロック端子が電源端子ＶDDに連結されていた。
【０００３】そして、このように構成された従来瞬間テ
ストモード指定回路の作用を説明すると次のようであっ
た。
ストモード指定回路の作用を説明すると次のようであっ
た。
【０００４】前記制限回路４においては、前記入力端子
１に印加するレベルの最大値と最小値とを制限させ、該
入力端子１に不意に印加するサージから他の回路を保護
するようになっている。かつ、前記インバータゲート３
においては、前記レベル検出部２で検出した入力信号レ
ベルを反転させ、出力信号ＯＵＴとして出力させるた
め、そのレベル検出部２の不明確なレベル検出信号を正
確な高電位信号または低電位信号として出力するように
なる。そして、前記レベル検出部２においては、ＮＭＯ
ＳトランジスタＭ２のゲート端子が接地されているた
め、該接地電位から２つのＮＭＯＳトランジスタＭ２、
Ｍ１のしきい電圧２ＶＴを減算させたレベルの入力信号
が印加してのみその２つのＮＭＯＳトランジスタＭ１、
Ｍ２がターンオンされるようになり、前記バイポーラト
ランジスタＱ１のベース端子が接地されているため、該
バイポーラトランジスタＱ１のエミッタ側接続ノードｎ
１の電位は前記接地電位からそのバイポーラトランジス
タＱ１のしきい電圧を減算した値により最小値が制限さ
れる。このように従来テストモード指定回路の基本的な
条件が設定され、前記入力端子１に印加する入力電圧Ｖ
ＩＮのレベルが接地と電源電圧ＶDD間の正常的な状態で
ある場合は、ＮＭＯＳトランジスタＭ１、Ｍ２はターン
オフ状態になり、前記ノードｎ１には恒常そのターンオ
ン状態のＮＭＯＳトランジスタＭ３を通ってＶDD−Ｖtn
レベルの電圧が発生し、該電圧がインバータゲート３に
ロードされる。よって、インバータゲート３の出力信号
ＯＵＴは接地レベルになる。一方、前記入力端子１に印
加する入力電圧ＶＩＮのレベルが接地以下に低下しＧＮ
Ｄ−ＶＴＮになると、ＮＭＯＳトランジスタＭ１がター
ンオンされ、ノードｎ２の電荷はそのＮＭＯＳトランジ
スタＭ１を通って放電される。すなわち、入力レベルＶ
ＩＮがＧＮＤ−ＶＴＮになり、ノードｎ２のレベルがＧ
ＮＤ−ＶＴＮになると、ＮＭＯＳトランジスタＭ２がタ
ーンオンされ、前記ノードｎ１のレベルが低下される。
この場合、前記ノードｎ１のレベルがＧＮＤレベルまで
低下すると、ＮＭＯＳトランジスタＭ３のドレイン端子
とソース端子間の電圧はそのゲート端子とソース間の電
圧と同様になって、飽和状態になる。したがって、ノー
ドｎ１のレベルはＧＮＤレベルで維持され、インバータ
ゲート３の出力ＯＵＴは高電位信号になってテストモー
ドがイネーブルされた状態になる。
１に印加するレベルの最大値と最小値とを制限させ、該
入力端子１に不意に印加するサージから他の回路を保護
するようになっている。かつ、前記インバータゲート３
においては、前記レベル検出部２で検出した入力信号レ
ベルを反転させ、出力信号ＯＵＴとして出力させるた
め、そのレベル検出部２の不明確なレベル検出信号を正
確な高電位信号または低電位信号として出力するように
なる。そして、前記レベル検出部２においては、ＮＭＯ
ＳトランジスタＭ２のゲート端子が接地されているた
め、該接地電位から２つのＮＭＯＳトランジスタＭ２、
Ｍ１のしきい電圧２ＶＴを減算させたレベルの入力信号
が印加してのみその２つのＮＭＯＳトランジスタＭ１、
Ｍ２がターンオンされるようになり、前記バイポーラト
ランジスタＱ１のベース端子が接地されているため、該
バイポーラトランジスタＱ１のエミッタ側接続ノードｎ
１の電位は前記接地電位からそのバイポーラトランジス
タＱ１のしきい電圧を減算した値により最小値が制限さ
れる。このように従来テストモード指定回路の基本的な
条件が設定され、前記入力端子１に印加する入力電圧Ｖ
ＩＮのレベルが接地と電源電圧ＶDD間の正常的な状態で
ある場合は、ＮＭＯＳトランジスタＭ１、Ｍ２はターン
オフ状態になり、前記ノードｎ１には恒常そのターンオ
ン状態のＮＭＯＳトランジスタＭ３を通ってＶDD−Ｖtn
レベルの電圧が発生し、該電圧がインバータゲート３に
ロードされる。よって、インバータゲート３の出力信号
ＯＵＴは接地レベルになる。一方、前記入力端子１に印
加する入力電圧ＶＩＮのレベルが接地以下に低下しＧＮ
Ｄ−ＶＴＮになると、ＮＭＯＳトランジスタＭ１がター
ンオンされ、ノードｎ２の電荷はそのＮＭＯＳトランジ
スタＭ１を通って放電される。すなわち、入力レベルＶ
ＩＮがＧＮＤ−ＶＴＮになり、ノードｎ２のレベルがＧ
ＮＤ−ＶＴＮになると、ＮＭＯＳトランジスタＭ２がタ
ーンオンされ、前記ノードｎ１のレベルが低下される。
この場合、前記ノードｎ１のレベルがＧＮＤレベルまで
低下すると、ＮＭＯＳトランジスタＭ３のドレイン端子
とソース端子間の電圧はそのゲート端子とソース間の電
圧と同様になって、飽和状態になる。したがって、ノー
ドｎ１のレベルはＧＮＤレベルで維持され、インバータ
ゲート３の出力ＯＵＴは高電位信号になってテストモー
ドがイネーブルされた状態になる。
【０００５】
【発明が解決しようとする課題】しかるに、このように
構成された従来瞬間テストモード指定回路においては、
その瞬間テストモードがイネーブルされている間に静電
流（Static Current）が流れて電力の消耗が発生し、正
常モードに動作する際、インバータゲートの入力ノード
の高電位値がＶDD−ＶTNになるため、雑音に対する適応
能力が不足し、そのノードのレベルの検出にインバータ
ゲートを使用するのでノードのスイッチング特性が悪く
なるという不都合な点があった。
構成された従来瞬間テストモード指定回路においては、
その瞬間テストモードがイネーブルされている間に静電
流（Static Current）が流れて電力の消耗が発生し、正
常モードに動作する際、インバータゲートの入力ノード
の高電位値がＶDD−ＶTNになるため、雑音に対する適応
能力が不足し、そのノードのレベルの検出にインバータ
ゲートを使用するのでノードのスイッチング特性が悪く
なるという不都合な点があった。
【０００６】それで、このような問題点を解決するた
め、本発明者たちは研究を重ねた結果、次のような、瞬
間テストモード指定回路を提供しようとするものであ
る。
め、本発明者たちは研究を重ねた結果、次のような、瞬
間テストモード指定回路を提供しようとするものであ
る。
【０００７】
【課題を解決するための手段】本発明の目的は、テスト
モードの期間中にも、入力端子に正常な入力を供給し得
るようにした瞬間テストモード指定回路を提供しようと
するものである。
モードの期間中にも、入力端子に正常な入力を供給し得
るようにした瞬間テストモード指定回路を提供しようと
するものである。
【０００８】また、本発明の他の目的は、接地電位以下
の負パルス信号を利用して瞬間テストモード指定し、電
力の消耗を減らして瞬間的のイネーブルおよびディスエ
ーブルを可能にさせた瞬間テストモード指定回路を提供
しようとするものである。
の負パルス信号を利用して瞬間テストモード指定し、電
力の消耗を減らして瞬間的のイネーブルおよびディスエ
ーブルを可能にさせた瞬間テストモード指定回路を提供
しようとするものである。
【０００９】さらに、本発明のその他の目的は、ノイズ
のマージングを増加させ、安定に瞬間テストモード指定
を行ない得るようにした瞬間テストモード指定回路を提
供しようとするものである。
のマージングを増加させ、安定に瞬間テストモード指定
を行ない得るようにした瞬間テストモード指定回路を提
供しようとするものである。
【００１０】そして、このような本発明の目的は、入力
端子に印加する入力信号のレベルを検出するレベル検出
部と、該レベル検出部で検出した検出レベルを安定化し
クロック信号に出力させるシュミットトリガ部と、該シ
ュミットトリガのクロック信号によりトグルおよびラッ
チの動作が制御されテストイネーブル信号を出力するト
グルおよびラッチ部とにより本発明に係る瞬間テストモ
ード指定回路を構成することにより達成される。
端子に印加する入力信号のレベルを検出するレベル検出
部と、該レベル検出部で検出した検出レベルを安定化し
クロック信号に出力させるシュミットトリガ部と、該シ
ュミットトリガのクロック信号によりトグルおよびラッ
チの動作が制御されテストイネーブル信号を出力するト
グルおよびラッチ部とにより本発明に係る瞬間テストモ
ード指定回路を構成することにより達成される。
【００１１】
【作用】テストモード指定のため、入力端子に負パルス
信号を印加するとレベル検出部でレベル検出信号が出力
し、該出力信号によりシュミットトリガ部でクロック信
号が発生し、該クロック信号によりトグルおよびラッチ
部で制御信号をトグルさせ、前記入力端子に１番目の負
パルス信号が印加すると瞬間テストモード指定信号をイ
ネーブル信号に出力し、その入力端子に２番目の負パル
ス信号が印加すると瞬間テストモード指定信号をディス
エーブル信号に出力させる。したがって、瞬間テストモ
ード指定信号のイネーブル状態において前記入力端子に
正常モードの入力が可能になる。
信号を印加するとレベル検出部でレベル検出信号が出力
し、該出力信号によりシュミットトリガ部でクロック信
号が発生し、該クロック信号によりトグルおよびラッチ
部で制御信号をトグルさせ、前記入力端子に１番目の負
パルス信号が印加すると瞬間テストモード指定信号をイ
ネーブル信号に出力し、その入力端子に２番目の負パル
ス信号が印加すると瞬間テストモード指定信号をディス
エーブル信号に出力させる。したがって、瞬間テストモ
ード指定信号のイネーブル状態において前記入力端子に
正常モードの入力が可能になる。
【００１２】
【実施例】以下本発明の実施例に対し図面を用いて詳細
に説明する。図１および図２に示したように、本発明に
係る瞬間テストモード指定回路においては、入力端子１
に印加する入力信号ＶＩＮレベルを検出するレベル検出
部１０と、該レベル検出部１０で検出した検出レベルを
安定化させクロック信号ＣＫ、／ＣＫに出力するシュミ
ットトリガ部２０と、該シュミットトリガ部２０のクロ
ック信号ＣＫ、／ＣＫによりトグルおよびラッチ動作が
制御されテストイネーブル信号ＴＥＳＴENを出力するト
グルおよびラッチ部３０とにより構成されている。か
つ、前記レベル検出部１０においては、ソース端子が抵
抗Ｒ１０を通って前記入力端子１に接続されゲート端子
が接地されたＮＭＯＳトランジスタＭ１１と、該ＮＭＯ
ＳトランジスタＭ１１のドレイン端子にドレイン端子が
接続されゲート端子およびソース端子が共通に接地され
たＮＭＯＳトランジスタＭ１２と、該ＮＭＯＳトランジ
スタＭ１２のドレイン端子とＮＭＯＳトランジスタＭ１
１のドレイン端子とがそれぞれ接続されたノードｎ１１
にドレイン端子が接続されゲート端子およびソース端子
がレベル検出ノードｎ１２に共通接続されたＮＭＯＳト
ランジスタＭ１３と、前記レベル検出ノードｎ１２にド
レイン端子が接続されソース端子が電源電圧ＶDD端子に
接続されゲート端子が接地されたＰＭＯＳトランジスタ
Ｍ１４とにより構成され、前記入力端子１に印加する入
力信号ＶＩＮのレベルが接地レベル未満の場合その接地
の電位にレベルを検出して出力し、前記入力端子１に印
加する入力信号ＶＩＮのレベルが接地以上の場合前記電
源電圧ＶDDのレベルに検出して出力するように構成され
ている。
に説明する。図１および図２に示したように、本発明に
係る瞬間テストモード指定回路においては、入力端子１
に印加する入力信号ＶＩＮレベルを検出するレベル検出
部１０と、該レベル検出部１０で検出した検出レベルを
安定化させクロック信号ＣＫ、／ＣＫに出力するシュミ
ットトリガ部２０と、該シュミットトリガ部２０のクロ
ック信号ＣＫ、／ＣＫによりトグルおよびラッチ動作が
制御されテストイネーブル信号ＴＥＳＴENを出力するト
グルおよびラッチ部３０とにより構成されている。か
つ、前記レベル検出部１０においては、ソース端子が抵
抗Ｒ１０を通って前記入力端子１に接続されゲート端子
が接地されたＮＭＯＳトランジスタＭ１１と、該ＮＭＯ
ＳトランジスタＭ１１のドレイン端子にドレイン端子が
接続されゲート端子およびソース端子が共通に接地され
たＮＭＯＳトランジスタＭ１２と、該ＮＭＯＳトランジ
スタＭ１２のドレイン端子とＮＭＯＳトランジスタＭ１
１のドレイン端子とがそれぞれ接続されたノードｎ１１
にドレイン端子が接続されゲート端子およびソース端子
がレベル検出ノードｎ１２に共通接続されたＮＭＯＳト
ランジスタＭ１３と、前記レベル検出ノードｎ１２にド
レイン端子が接続されソース端子が電源電圧ＶDD端子に
接続されゲート端子が接地されたＰＭＯＳトランジスタ
Ｍ１４とにより構成され、前記入力端子１に印加する入
力信号ＶＩＮのレベルが接地レベル未満の場合その接地
の電位にレベルを検出して出力し、前記入力端子１に印
加する入力信号ＶＩＮのレベルが接地以上の場合前記電
源電圧ＶDDのレベルに検出して出力するように構成され
ている。
【００１３】また、前記シュミットトリガ部２０におい
ては、前記レベル検出部１０のレベル検出ノードｎ１２
にゲート端子が共通に接続されドレイン端子がそれぞれ
共通に接続ノードｎ１３に接続されたＰＭＯＳトランジ
スタＭ１５およびＮＭＯＳトランジスタＭ１６を有し前
記レベル検出部１０の出力信号を反転させる第１インバ
ータゲートＩＮ１と、前記ノードｎ１３に各ゲート端子
が共通に接続されドレイン端子がそれぞれ共通に非反転
クロック信号ＣＫ出力ノードｎ１４に接続されたＰＭＯ
ＳトランジスタＭ１９およびＮＭＯＳトランジスタＭ２
０を有し前記第１インバータゲートＩＮ１の出力信号を
反転させ非反転クロック信号ＣＫに出力させる第２イン
バータゲートＩＮ２と、該第２インバータゲートＩＮ２
の出力ノードｎ１４にゲート端子が接続されソース端子
が電源電圧ＶDD端子に接続されドレイン端子が前記第１
インバータゲートＩＮ１と前記第２インバータゲートＩ
Ｎ２との接続ノードｎ１３に接続され前記非反転クロッ
ク信号ＣＫにより前記接続ノードｎ１３を電源電圧ＶDD
にフルアップさせるＰＭＯＳトランジスタＭ１７と、前
記第２インバータゲートＩＮ２の出力ノードｎ１４にゲ
ート端子が接続されソース端子が接地されドレイン端子
が前記第１インバータゲートＩＮ１と前記第２インバー
タゲートＩＮ２との接続ノードｎ１３に接続されて前記
非反転クロック信号ＣＫにより前記接続ノードｎ１３を
接地に反転させるＮＭＯＳトランジスタＭ１８と、前記
第２インバータゲートＩＮ２の出力ノードｎ１４にゲー
ト端子がそれぞれ共通接続されドレイン端子がそれぞれ
共通に反転クロック信号／ＣＫ出力ノードｎ１５に接続
されたＰＭＯＳトランジスタＭ２１およびＮＭＯＳトラ
ンジスタＭ２２を有し前記非反転クロック信号ＣＫを反
転させ反転クロック信号／ＣＫに出力する第３インバー
タゲートＩＮ３とにより構成されている。
ては、前記レベル検出部１０のレベル検出ノードｎ１２
にゲート端子が共通に接続されドレイン端子がそれぞれ
共通に接続ノードｎ１３に接続されたＰＭＯＳトランジ
スタＭ１５およびＮＭＯＳトランジスタＭ１６を有し前
記レベル検出部１０の出力信号を反転させる第１インバ
ータゲートＩＮ１と、前記ノードｎ１３に各ゲート端子
が共通に接続されドレイン端子がそれぞれ共通に非反転
クロック信号ＣＫ出力ノードｎ１４に接続されたＰＭＯ
ＳトランジスタＭ１９およびＮＭＯＳトランジスタＭ２
０を有し前記第１インバータゲートＩＮ１の出力信号を
反転させ非反転クロック信号ＣＫに出力させる第２イン
バータゲートＩＮ２と、該第２インバータゲートＩＮ２
の出力ノードｎ１４にゲート端子が接続されソース端子
が電源電圧ＶDD端子に接続されドレイン端子が前記第１
インバータゲートＩＮ１と前記第２インバータゲートＩ
Ｎ２との接続ノードｎ１３に接続され前記非反転クロッ
ク信号ＣＫにより前記接続ノードｎ１３を電源電圧ＶDD
にフルアップさせるＰＭＯＳトランジスタＭ１７と、前
記第２インバータゲートＩＮ２の出力ノードｎ１４にゲ
ート端子が接続されソース端子が接地されドレイン端子
が前記第１インバータゲートＩＮ１と前記第２インバー
タゲートＩＮ２との接続ノードｎ１３に接続されて前記
非反転クロック信号ＣＫにより前記接続ノードｎ１３を
接地に反転させるＮＭＯＳトランジスタＭ１８と、前記
第２インバータゲートＩＮ２の出力ノードｎ１４にゲー
ト端子がそれぞれ共通接続されドレイン端子がそれぞれ
共通に反転クロック信号／ＣＫ出力ノードｎ１５に接続
されたＰＭＯＳトランジスタＭ２１およびＮＭＯＳトラ
ンジスタＭ２２を有し前記非反転クロック信号ＣＫを反
転させ反転クロック信号／ＣＫに出力する第３インバー
タゲートＩＮ３とにより構成されている。
【００１４】さらに、前記トグルおよびラッチ部３０に
おいては、前記シュミットトリガ部２０のクロック信号
ＣＫ、／ＣＫによりテストモード指定信号発生のための
制御信号を発生しラッチさせるとともにその制御信号を
伝送させ、フィードバックされるトグル信号によりその
制御信号をトグルさせるトグル部３１と、前記シュミッ
トトリガ部２０のクロック信号／ＣＫ、ＣＫにより制御
されて前記トグル部３１から伝送される制御信号のテス
トイネーブル信号ＴＥＳＴENを出力し、該テストイネー
ブル信号ＴＥＳＴENをラッチさせ同時に、そのトグル部
３１にトグル信号をフィードバックさせるラッチ部３２
とにより構成されている。
おいては、前記シュミットトリガ部２０のクロック信号
ＣＫ、／ＣＫによりテストモード指定信号発生のための
制御信号を発生しラッチさせるとともにその制御信号を
伝送させ、フィードバックされるトグル信号によりその
制御信号をトグルさせるトグル部３１と、前記シュミッ
トトリガ部２０のクロック信号／ＣＫ、ＣＫにより制御
されて前記トグル部３１から伝送される制御信号のテス
トイネーブル信号ＴＥＳＴENを出力し、該テストイネー
ブル信号ＴＥＳＴENをラッチさせ同時に、そのトグル部
３１にトグル信号をフィードバックさせるラッチ部３２
とにより構成されている。
【００１５】そして、前記トグル部３１においては、ゲ
ート端子がリセット信号ＲＳＴ端子に接続されソース端
子が電源電圧ＶDD端子に接続されドレイン端子が制御信
号発生ノードに接続されてリセット信号により前記制御
信号発生ノードｎ１６をチャージアップさせるＰＭＯＳ
トランジスタＭ２３と、前記リセット信号ＲＳＴにより
制御され前記制御信号発生ノードｎ１６のディスチャー
ジループを形成するＮＭＯＳトランジスタＭ２６と、前
記制御信号発生ノードｎ１６にゲート端子がそれぞれ共
通に接続されドレイン端子がそれぞれ共通に接続された
ＰＭＯＳトランジスタＭ２９およびＮＭＯＳトランジス
タＭ３０を有しその制御信号発生ノードｎ１６の制御信
号を反転させる第４インバータゲートＩＮ４と、前記シ
ュミットトリガ部２０のクロック信号ＣＫ、／ＣＫによ
り制御され一方側伝送ノードｎ１７が前記第４インバー
タゲートＩＮ４の出力端子に接続されて該第４インバー
タゲートＩＮ４の出力信号を前記制御信号発生ノードｎ
１６のチャージまたはディスチャージ制御信号に伝送さ
せる第１伝送ゲートＴ１と、該第１伝送ゲートＴ１の他
方側伝送ノードｎ１８および前記ラッチ部３２からフィ
ードバックされる信号端子にゲート端子が共通に接続さ
れ、ソース端子が電源電圧ＶDD端子に接続されドレイン
端子が前記制御信号発生ノードｎ１６に接続されて前記
第１伝送ゲートＴ１を通った前記第４インバータゲート
ＩＮ４の出力信号と前記ラッチ部３２でフィードバック
されるトグル信号とにより前記制御信号発生ノードｎ１
６をチャージアップさせるＰＭＯＳトランジスタＭ２４
と、ゲート端子が前記伝送ゲートＴ１の他方側伝送ノー
ドｎ１８およびラッチ部３２からフィードバックされる
信号端子に共通に接続されドレイン端子が前記制御信号
発生ノードｎ１６に接続され前記第１伝送ゲートＴ１を
通った前記第４インバータゲートＩＮ４の出力信号と前
記ラッチ部３２でフィードバックされるトグル信号によ
り前記制御信号発生ノードｎ１６と前記ＮＭＯＳトラン
ジスタＭ２６との間で前記制御信号発生ノードｎ１６の
ディスチャージを制御するＮＭＯＳトランジスタＭ２５
と、一方側伝送ノードが前記制御信号発生ノードｎ１６
に接続され他方側伝送ノードｎ１９が前記ラッチ部３２
の制御信号入力端子に接続されて前記シュミットトリガ
部２０のクロック信号ＣＫ、／ＣＫにより前記制御信号
発生ノードｎ１６の制御信号を前記ラッチ部３２に伝送
させる第２伝送ゲートＴ２とにより構成されている。か
つ、前記第１伝送ゲートＴ１は、前記シュミットトリガ
２０の非反転クロック信号ＣＫがゲート端子に印加する
ＮＭＯＳトランジスタＭ２８と前記シュミットトリガ部
２０の反転クロック信号／ＣＫがゲート端子に印加する
ＰＭＯＳトランジスタＭ２７とで構成され、一方側伝送
ノードｎ１７が前記第４インバータゲートＩＮ４の出力
端子に接続され、他方側伝送ノードｎ１８が前記ＰＭＯ
ＳトランジスタＭ２４のゲートおよび前記ＮＭＯＳトラ
ンジスタ２５のゲート端子に共通に接続されている。
ート端子がリセット信号ＲＳＴ端子に接続されソース端
子が電源電圧ＶDD端子に接続されドレイン端子が制御信
号発生ノードに接続されてリセット信号により前記制御
信号発生ノードｎ１６をチャージアップさせるＰＭＯＳ
トランジスタＭ２３と、前記リセット信号ＲＳＴにより
制御され前記制御信号発生ノードｎ１６のディスチャー
ジループを形成するＮＭＯＳトランジスタＭ２６と、前
記制御信号発生ノードｎ１６にゲート端子がそれぞれ共
通に接続されドレイン端子がそれぞれ共通に接続された
ＰＭＯＳトランジスタＭ２９およびＮＭＯＳトランジス
タＭ３０を有しその制御信号発生ノードｎ１６の制御信
号を反転させる第４インバータゲートＩＮ４と、前記シ
ュミットトリガ部２０のクロック信号ＣＫ、／ＣＫによ
り制御され一方側伝送ノードｎ１７が前記第４インバー
タゲートＩＮ４の出力端子に接続されて該第４インバー
タゲートＩＮ４の出力信号を前記制御信号発生ノードｎ
１６のチャージまたはディスチャージ制御信号に伝送さ
せる第１伝送ゲートＴ１と、該第１伝送ゲートＴ１の他
方側伝送ノードｎ１８および前記ラッチ部３２からフィ
ードバックされる信号端子にゲート端子が共通に接続さ
れ、ソース端子が電源電圧ＶDD端子に接続されドレイン
端子が前記制御信号発生ノードｎ１６に接続されて前記
第１伝送ゲートＴ１を通った前記第４インバータゲート
ＩＮ４の出力信号と前記ラッチ部３２でフィードバック
されるトグル信号とにより前記制御信号発生ノードｎ１
６をチャージアップさせるＰＭＯＳトランジスタＭ２４
と、ゲート端子が前記伝送ゲートＴ１の他方側伝送ノー
ドｎ１８およびラッチ部３２からフィードバックされる
信号端子に共通に接続されドレイン端子が前記制御信号
発生ノードｎ１６に接続され前記第１伝送ゲートＴ１を
通った前記第４インバータゲートＩＮ４の出力信号と前
記ラッチ部３２でフィードバックされるトグル信号によ
り前記制御信号発生ノードｎ１６と前記ＮＭＯＳトラン
ジスタＭ２６との間で前記制御信号発生ノードｎ１６の
ディスチャージを制御するＮＭＯＳトランジスタＭ２５
と、一方側伝送ノードが前記制御信号発生ノードｎ１６
に接続され他方側伝送ノードｎ１９が前記ラッチ部３２
の制御信号入力端子に接続されて前記シュミットトリガ
部２０のクロック信号ＣＫ、／ＣＫにより前記制御信号
発生ノードｎ１６の制御信号を前記ラッチ部３２に伝送
させる第２伝送ゲートＴ２とにより構成されている。か
つ、前記第１伝送ゲートＴ１は、前記シュミットトリガ
２０の非反転クロック信号ＣＫがゲート端子に印加する
ＮＭＯＳトランジスタＭ２８と前記シュミットトリガ部
２０の反転クロック信号／ＣＫがゲート端子に印加する
ＰＭＯＳトランジスタＭ２７とで構成され、一方側伝送
ノードｎ１７が前記第４インバータゲートＩＮ４の出力
端子に接続され、他方側伝送ノードｎ１８が前記ＰＭＯ
ＳトランジスタＭ２４のゲートおよび前記ＮＭＯＳトラ
ンジスタ２５のゲート端子に共通に接続されている。
【００１６】また、前記第２伝送ゲートＴ２は、前記シ
ュミットトリガ部２０の非反転クロック信号ＣＫがゲー
ト端子に印加するＮＭＯＳトランジスタＭ３２と、前記
シュミットトリガ部２０の反転クロック信号／ＣＫがゲ
ート端子に印加するＰＭＯＳトランジスタＭ３１とで構
成され、一方側伝送ノードが前記制御信号発生ノードｎ
１６に接続され、他方側伝送ノードが前記ラッチ部３２
の入力ノードに接続されている。
ュミットトリガ部２０の非反転クロック信号ＣＫがゲー
ト端子に印加するＮＭＯＳトランジスタＭ３２と、前記
シュミットトリガ部２０の反転クロック信号／ＣＫがゲ
ート端子に印加するＰＭＯＳトランジスタＭ３１とで構
成され、一方側伝送ノードが前記制御信号発生ノードｎ
１６に接続され、他方側伝送ノードが前記ラッチ部３２
の入力ノードに接続されている。
【００１７】さらに、前記ラッチ部３２においては、ゲ
ート端子が共通に前記トグル部３１の第２伝送ゲートＴ
２の他方側伝送ノードｎ１９に接続されドレイン端子が
共通にテストイネーブル信号ＴＥＳＴEN出力ノードｎ２
１に接続されたＰＭＯＳトランジスタＭ３３およびＮＭ
ＯＳトランジスタＭ３４を有し前記トグル部３１の制御
信号を反転させてテストイネーブル信号ＴＥＳＴENとし
て出力する第５インバータゲートＩＮ５と、ゲート端子
が共通に前記テストイネーブル信号ＴＥＳＴEN出力ノー
ドｎ２１に接続されドレイン端子が共通にフィードバッ
クノードｎ２０に接続されたＰＭＯＳトランジスタＭ３
５およびＮＭＯＳトランジスタＭ３６を有し前記テスト
イネーブル信号ＴＥＳＴENを反転させてフィードバック
させる第６インバータゲートＩＮ６と、前記シュミット
トリガ部２０のクロック信号／ＣＫ、ＣＫにより制御さ
れ前記第６インバータゲートＩＮ６の出力信号を前記ト
グル部３１にトグル信号としてフィードバックさせる第
３伝送ゲートＴ３と、前記シュミットトリガ部２０のク
ロック信号／ＣＫ、ＣＫにより制御され前記第６インバ
ータゲートＩＮ６の出力信号を前記第５インバータゲー
トＩＮ５の入力信号にフィードバックさせる第４伝送ゲ
ートＴ４とにより構成されている。ここで、前記第３伝
送ゲートＴ３は、前記シュミットトリガ部２０の反転ク
ロック信号／ＣＫがゲートに印加するＮＭＯＳトランジ
スタＭ４０と、前記シュミットトリガ部２０の非反転ク
ロック信号ＣＫがゲートに印加するＰＭＯＳトランジス
タＭ３９とで構成され、一方側伝送ノードが前記第６イ
ンバータゲートＩＮ６の出力端子に接続され、他方側伝
送ノードがトグル部３１のトグル信号フィードバックノ
ードに接続されている。かつ、前記第４伝送ゲートＴ４
は、前記シュミットトリガ部２０の反転クロック信号／
ＣＫがゲート端子に印加するＮＭＯＳトランジスタＭ３
８と、前記シュミットトリガ部２０の非反転クロック信
号ＣＫがゲート端子に印加するＰＭＯＳトランジスタＭ
３７とで構成され、一方側伝送ノードが前記第６インバ
ータゲートＩＮ６の出力端子に接続され、他方側伝送ノ
ードが前記第５インバータゲートＩＮ５の入力端子に接
続されている。
ート端子が共通に前記トグル部３１の第２伝送ゲートＴ
２の他方側伝送ノードｎ１９に接続されドレイン端子が
共通にテストイネーブル信号ＴＥＳＴEN出力ノードｎ２
１に接続されたＰＭＯＳトランジスタＭ３３およびＮＭ
ＯＳトランジスタＭ３４を有し前記トグル部３１の制御
信号を反転させてテストイネーブル信号ＴＥＳＴENとし
て出力する第５インバータゲートＩＮ５と、ゲート端子
が共通に前記テストイネーブル信号ＴＥＳＴEN出力ノー
ドｎ２１に接続されドレイン端子が共通にフィードバッ
クノードｎ２０に接続されたＰＭＯＳトランジスタＭ３
５およびＮＭＯＳトランジスタＭ３６を有し前記テスト
イネーブル信号ＴＥＳＴENを反転させてフィードバック
させる第６インバータゲートＩＮ６と、前記シュミット
トリガ部２０のクロック信号／ＣＫ、ＣＫにより制御さ
れ前記第６インバータゲートＩＮ６の出力信号を前記ト
グル部３１にトグル信号としてフィードバックさせる第
３伝送ゲートＴ３と、前記シュミットトリガ部２０のク
ロック信号／ＣＫ、ＣＫにより制御され前記第６インバ
ータゲートＩＮ６の出力信号を前記第５インバータゲー
トＩＮ５の入力信号にフィードバックさせる第４伝送ゲ
ートＴ４とにより構成されている。ここで、前記第３伝
送ゲートＴ３は、前記シュミットトリガ部２０の反転ク
ロック信号／ＣＫがゲートに印加するＮＭＯＳトランジ
スタＭ４０と、前記シュミットトリガ部２０の非反転ク
ロック信号ＣＫがゲートに印加するＰＭＯＳトランジス
タＭ３９とで構成され、一方側伝送ノードが前記第６イ
ンバータゲートＩＮ６の出力端子に接続され、他方側伝
送ノードがトグル部３１のトグル信号フィードバックノ
ードに接続されている。かつ、前記第４伝送ゲートＴ４
は、前記シュミットトリガ部２０の反転クロック信号／
ＣＫがゲート端子に印加するＮＭＯＳトランジスタＭ３
８と、前記シュミットトリガ部２０の非反転クロック信
号ＣＫがゲート端子に印加するＰＭＯＳトランジスタＭ
３７とで構成され、一方側伝送ノードが前記第６インバ
ータゲートＩＮ６の出力端子に接続され、他方側伝送ノ
ードが前記第５インバータゲートＩＮ５の入力端子に接
続されている。
【００１８】このように構成された本発明に係る瞬間テ
ストモード指定回路の作用を説明すると次のようであ
る。図２および図３に示したように、入力端子１に印加
する入力信号ＶＩＮが接地とＶDD間で動作する正常な状
態においては、レベル検出部１０のＮＭＯＳトランジス
タＭ１１とＮＭＯＳトランジスタＭ１３とがそれぞれタ
ーンオフされるので、レベル検出ノードｎ１２がＰＭＯ
ＳトランジスタＭ１４によりＶDDレベルに充電される。
次いで、該レベル検出ノードｎ１２の高電位信号はシュ
ミットトリガ部２０の第１インバータゲートＩＮ１およ
び第２インバータゲートＩＮ２を通って非反転クロック
信号ＣＫ出力ノードｎ１４に高電位の非反転クロック信
号ＣＫとして出力され、第３インバータゲートＩＮ３を
通り反転されて低電位状態に出力される。この場合、前
記非反転クロック信号ＣＫ出力ノードｎ１４にゲート端
子が接続されたＮＭＯＳトランジスタＭ１８がターンオ
ンされ、前記第１インバータゲートＩＮ１および第２イ
ンバータゲートＩＮ２の接続ノードｎ１３のレベルを確
実に低電位状態にさせる。一方、前記シュミットトリガ
部２０で出力した非反転クロック信号ＣＫは高電位であ
るため、該非反転クロック信号ＣＫがゲートに印加する
第１伝送ゲートＴ１のＮＭＯＳトランジスタＭ２８およ
び第２伝送ゲートＴ２のＮＭＯＳトランジスタＭ３２が
ターンオンされ、同時に、前記反転クロック信号／ＣＫ
は低電位信号であるため、該反転クロック信号／ＣＫが
ゲート端子に印加する第１伝送ゲートＴ１のＰＭＯＳト
ランジスタＭ２７および第２伝送ゲートＴ２のＰＭＯＳ
トランジスタＭ３１はターンオンされる。すなわち、高
電位の非反転クロック信号ＣＫと低電位の反転クロック
信号／ＣＫとによりトグルおよびラッチ部３０の第１伝
送ゲートＴ１および第２伝送ゲートＴ２がターンオン状
態になり、第３伝送ゲートＴ３および第４伝送ゲートＴ
４はターンオフ状態になる。
ストモード指定回路の作用を説明すると次のようであ
る。図２および図３に示したように、入力端子１に印加
する入力信号ＶＩＮが接地とＶDD間で動作する正常な状
態においては、レベル検出部１０のＮＭＯＳトランジス
タＭ１１とＮＭＯＳトランジスタＭ１３とがそれぞれタ
ーンオフされるので、レベル検出ノードｎ１２がＰＭＯ
ＳトランジスタＭ１４によりＶDDレベルに充電される。
次いで、該レベル検出ノードｎ１２の高電位信号はシュ
ミットトリガ部２０の第１インバータゲートＩＮ１およ
び第２インバータゲートＩＮ２を通って非反転クロック
信号ＣＫ出力ノードｎ１４に高電位の非反転クロック信
号ＣＫとして出力され、第３インバータゲートＩＮ３を
通り反転されて低電位状態に出力される。この場合、前
記非反転クロック信号ＣＫ出力ノードｎ１４にゲート端
子が接続されたＮＭＯＳトランジスタＭ１８がターンオ
ンされ、前記第１インバータゲートＩＮ１および第２イ
ンバータゲートＩＮ２の接続ノードｎ１３のレベルを確
実に低電位状態にさせる。一方、前記シュミットトリガ
部２０で出力した非反転クロック信号ＣＫは高電位であ
るため、該非反転クロック信号ＣＫがゲートに印加する
第１伝送ゲートＴ１のＮＭＯＳトランジスタＭ２８およ
び第２伝送ゲートＴ２のＮＭＯＳトランジスタＭ３２が
ターンオンされ、同時に、前記反転クロック信号／ＣＫ
は低電位信号であるため、該反転クロック信号／ＣＫが
ゲート端子に印加する第１伝送ゲートＴ１のＰＭＯＳト
ランジスタＭ２７および第２伝送ゲートＴ２のＰＭＯＳ
トランジスタＭ３１はターンオンされる。すなわち、高
電位の非反転クロック信号ＣＫと低電位の反転クロック
信号／ＣＫとによりトグルおよびラッチ部３０の第１伝
送ゲートＴ１および第２伝送ゲートＴ２がターンオン状
態になり、第３伝送ゲートＴ３および第４伝送ゲートＴ
４はターンオフ状態になる。
【００１９】このような状態でリセット信号ＲＳＴが低
電位信号として印加すると、ＰＭＯＳトランジスタＭ２
３がターンオンされ、ＮＭＯＳトランジスタＭ２６はタ
ーンオフされるので、制御信号発生ノードｎ１６には前
記ＰＭＯＳトランジスタＭ２３によりＶDDレベルに充電
される。次いで、該制御信号発生ノードｎ１６の高電位
信号は第２伝送ゲートＴ２を通ってラッチ部３２の第５
インバータゲートＩＮ５に伝送され、該第５インバータ
ゲートＩＮ５で反転された後テストイネーブル信号ＴＥ
ＳＴENが低電位信号に出力されテストモードディスエー
ブル状態になる。この場合、前記第１伝送ゲートＴ１が
ターンオン状態で、前記制御信号発生ノードｎ１６の高
電位信号により第４インバータゲートＩＮ４のＮＭＯＳ
トランジスタＭ３０がターンオンされるため、ＰＭＯＳ
トランジスタＭ２４がターンオンされて前記制御信号発
生ノードｎ１６がＶDDレベルに充電される。したがっ
て、前記リセット信号ＲＳＴが変化して高電位信号に印
加しても、前記シュミットトリガ部２０で出力するクロ
ック信号ＣＫ、／ＣＫが変化しない限り、前記制御信号
発生ノードｎ１６のレベル変化しないため、ラッチ部３
２で出力されるテストイネーブル信号ＴＥＳＴENも低電
位状態に維持され、テストモードディスエーブル状態が
維持される。その後、このような正常状態において、図
３（Ａ）に示したように、前記入力端子１に印加する入
力信号ＶＩＮのレベルがＧＮＤ−２ＶTN（ここで、ＶTN
はＰＭＯＳトランジスタのしきい電圧を示す）以下にな
ると、レベル検出部１０のＮＭＯＳトランジスタＭ１
１、Ｍ１３がターンオンしてレベル検出ノードｎ１２の
電荷は放電される。すなわち、入力信号ＶＩＮのレベル
がＧＮＤ−２ＶTN以下になると、ＮＭＯＳトランジスタ
Ｍ１１がターンオンされ接続ノードｎ１１のレベルがＧ
ＮＤ−ＶTN以下になるため、ＮＭＯＳトランジスタＭ１
３がターンオンされレベル検出ノードｎ１２の電荷が放
電して図３（Ｂ）に示したように、入力信号ＶＩＮが負
のレベルになる区間でＧＮＤレベル未満になる。
電位信号として印加すると、ＰＭＯＳトランジスタＭ２
３がターンオンされ、ＮＭＯＳトランジスタＭ２６はタ
ーンオフされるので、制御信号発生ノードｎ１６には前
記ＰＭＯＳトランジスタＭ２３によりＶDDレベルに充電
される。次いで、該制御信号発生ノードｎ１６の高電位
信号は第２伝送ゲートＴ２を通ってラッチ部３２の第５
インバータゲートＩＮ５に伝送され、該第５インバータ
ゲートＩＮ５で反転された後テストイネーブル信号ＴＥ
ＳＴENが低電位信号に出力されテストモードディスエー
ブル状態になる。この場合、前記第１伝送ゲートＴ１が
ターンオン状態で、前記制御信号発生ノードｎ１６の高
電位信号により第４インバータゲートＩＮ４のＮＭＯＳ
トランジスタＭ３０がターンオンされるため、ＰＭＯＳ
トランジスタＭ２４がターンオンされて前記制御信号発
生ノードｎ１６がＶDDレベルに充電される。したがっ
て、前記リセット信号ＲＳＴが変化して高電位信号に印
加しても、前記シュミットトリガ部２０で出力するクロ
ック信号ＣＫ、／ＣＫが変化しない限り、前記制御信号
発生ノードｎ１６のレベル変化しないため、ラッチ部３
２で出力されるテストイネーブル信号ＴＥＳＴENも低電
位状態に維持され、テストモードディスエーブル状態が
維持される。その後、このような正常状態において、図
３（Ａ）に示したように、前記入力端子１に印加する入
力信号ＶＩＮのレベルがＧＮＤ−２ＶTN（ここで、ＶTN
はＰＭＯＳトランジスタのしきい電圧を示す）以下にな
ると、レベル検出部１０のＮＭＯＳトランジスタＭ１
１、Ｍ１３がターンオンしてレベル検出ノードｎ１２の
電荷は放電される。すなわち、入力信号ＶＩＮのレベル
がＧＮＤ−２ＶTN以下になると、ＮＭＯＳトランジスタ
Ｍ１１がターンオンされ接続ノードｎ１１のレベルがＧ
ＮＤ−ＶTN以下になるため、ＮＭＯＳトランジスタＭ１
３がターンオンされレベル検出ノードｎ１２の電荷が放
電して図３（Ｂ）に示したように、入力信号ＶＩＮが負
のレベルになる区間でＧＮＤレベル未満になる。
【００２０】したがって、シュミットトリガ部２０の第
１インバータゲートＩＮ１を通って反転され再び第２イ
ンバータゲートＩＮ２を通って反転された後非反転クロ
ック信号ＣＫが低電位信号に出力され、かつ、第３イン
バータゲートＩＮ３を通って反転された後反転クロック
信号／ＣＫは図３（Ｃ）に示したように、入力信号ＶＩ
Ｎが負のレベルの区間で高電位信号に出力される。そし
て、シュミットトリガ部２０で出力した非反転クロック
信号ＣＫが低電位信号であるため、該非反転クロック信
号ＣＫがゲートに印加する第３伝送ゲートＴ３のＰＭＯ
ＳトランジスタＭ３９および第４伝送ゲートＴ４のＰＭ
ＯＳトランジスタＭ３７がターンオンされ、同時に、反
転クロック信号／ＣＫは高電位信号であるため、該反転
クロック信号／ＣＫがゲートに印加する第３伝送ゲート
Ｔ３のＮＭＯＳトランジスタＭ４０および第４伝送ゲー
トＴ４のＮＭＯＳトランジスタＭ３８はターンオンされ
る。すなわち、低電位の非反転クロック信号ＣＫと高電
位の反転クロック信号／ＣＫとによりトグルおよびラッ
チ部３０の第１伝送ゲートＴ１および第２伝送ゲートＴ
２がターンオフ状態になり、第３伝送ゲートＴ３および
第４伝送ゲートＴ４はターンオン状態になる。したがっ
て、第１伝送ゲートＴ１がターンオフされるため、ＰＭ
ＯＳトランジスタＭ２４およびＮＭＯＳトランジスタＭ
２５のゲートが接続されたノードｎ１８の放電ループが
遮断され、その代わり、ラッチ部３２の第３伝送ゲート
Ｔ３はターンオンするので、そのラッチ部３２の第６イ
ンバータゲートＩＮ６の出力電位の高電位信号が前記第
３伝送ゲートＴ３を通って前記ＰＭＯＳトランジスタＭ
２４およびＮＭＯＳトランジスタＭ２５のゲートに印加
される。よって、該ＰＭＯＳトランジスタＭ２４はター
ンオフされ、ＮＭＯＳトランジスタＭ２５はターンオン
される。したがって、前記制御信号発生ノードｎ１６の
電荷がそのＮＭＯＳトランジスタＭ２５および前記リセ
ット信号ＲＳＴによりターンオン状態の前記ＮＭＯＳト
ランジスタＭ２６を通って放電され、その制御信号発生
ノードｎ１６のレベルは低電位レベルに変化される。し
かし、第２伝送ゲートＴ２はターンオフ状態であるた
め、ラッチ部３２には伝送されない。かつ、該ラッチ部
３２では第４伝送ゲートＴ４がターンオン状態であるた
め、第６インバータゲートＩＮ６で出力する高電位信号
がその第４伝送ゲートＴ４を通って前記第５インバータ
ゲートＩＮ５の入力ノードｎ１９にはフィードバックさ
れる。よって、テストイネーブル信号ＴＥＳＴENは低電
位状態が維持され、テストモードがディスエーブル状態
になる。
１インバータゲートＩＮ１を通って反転され再び第２イ
ンバータゲートＩＮ２を通って反転された後非反転クロ
ック信号ＣＫが低電位信号に出力され、かつ、第３イン
バータゲートＩＮ３を通って反転された後反転クロック
信号／ＣＫは図３（Ｃ）に示したように、入力信号ＶＩ
Ｎが負のレベルの区間で高電位信号に出力される。そし
て、シュミットトリガ部２０で出力した非反転クロック
信号ＣＫが低電位信号であるため、該非反転クロック信
号ＣＫがゲートに印加する第３伝送ゲートＴ３のＰＭＯ
ＳトランジスタＭ３９および第４伝送ゲートＴ４のＰＭ
ＯＳトランジスタＭ３７がターンオンされ、同時に、反
転クロック信号／ＣＫは高電位信号であるため、該反転
クロック信号／ＣＫがゲートに印加する第３伝送ゲート
Ｔ３のＮＭＯＳトランジスタＭ４０および第４伝送ゲー
トＴ４のＮＭＯＳトランジスタＭ３８はターンオンされ
る。すなわち、低電位の非反転クロック信号ＣＫと高電
位の反転クロック信号／ＣＫとによりトグルおよびラッ
チ部３０の第１伝送ゲートＴ１および第２伝送ゲートＴ
２がターンオフ状態になり、第３伝送ゲートＴ３および
第４伝送ゲートＴ４はターンオン状態になる。したがっ
て、第１伝送ゲートＴ１がターンオフされるため、ＰＭ
ＯＳトランジスタＭ２４およびＮＭＯＳトランジスタＭ
２５のゲートが接続されたノードｎ１８の放電ループが
遮断され、その代わり、ラッチ部３２の第３伝送ゲート
Ｔ３はターンオンするので、そのラッチ部３２の第６イ
ンバータゲートＩＮ６の出力電位の高電位信号が前記第
３伝送ゲートＴ３を通って前記ＰＭＯＳトランジスタＭ
２４およびＮＭＯＳトランジスタＭ２５のゲートに印加
される。よって、該ＰＭＯＳトランジスタＭ２４はター
ンオフされ、ＮＭＯＳトランジスタＭ２５はターンオン
される。したがって、前記制御信号発生ノードｎ１６の
電荷がそのＮＭＯＳトランジスタＭ２５および前記リセ
ット信号ＲＳＴによりターンオン状態の前記ＮＭＯＳト
ランジスタＭ２６を通って放電され、その制御信号発生
ノードｎ１６のレベルは低電位レベルに変化される。し
かし、第２伝送ゲートＴ２はターンオフ状態であるた
め、ラッチ部３２には伝送されない。かつ、該ラッチ部
３２では第４伝送ゲートＴ４がターンオン状態であるた
め、第６インバータゲートＩＮ６で出力する高電位信号
がその第４伝送ゲートＴ４を通って前記第５インバータ
ゲートＩＮ５の入力ノードｎ１９にはフィードバックさ
れる。よって、テストイネーブル信号ＴＥＳＴENは低電
位状態が維持され、テストモードがディスエーブル状態
になる。
【００２１】その後、入力信号ＶＩＮがＧＮＤとＶDD間
のレベルに変化されると、前述したように、レベル検出
部１０の出力レベルが高電位信号になり、シュミットト
リガ部２０で出力するクロック信号ＣＫ、／ＣＫはそれ
ぞれ高電位信号と低電位信号になる。よって、トグルお
よびラッチ部３０の第１伝送ゲートＴ１と第２伝送ゲー
トＴ２はそれぞれターンオン状態になり、第３伝送ゲー
トＴ３と第４伝送ゲートＴ４はそれぞれターンオフ状態
になる。したがって、前記の負入力状態から低電位状態
にトグルされた前記制御信号発生ノードｎ１６の低電位
信号がターンオンされた第２伝送ゲートＴ２を通って第
５インバータゲートＩＮ５の入力信号として印加され、
同時に前記第４インバータゲートＩＮ４の高電位出力信
号は前記第１伝送ゲートＴ１を通って前記ＮＭＯＳトラ
ンジスタＭ２５のゲートに印加して該ＮＭＯＳトランジ
スタＭ２５が継続ターンオン状態になり、よって、前記
制御信号発生ノードｎ１６は継続低電位状態に維持され
る。そして、前記第２伝送ゲートＴ２から伝送された低
電位信号は前記第５インバータゲートＩＮ５を通って反
転されテストイネーブル信号ＴＥＳＴENが高電位信号と
して出力される。すなわち、テストモードをイネーブル
させる信号として出力される。この場合、前記テストイ
ネーブル信号ＴＥＳＴENは第６インバータゲートＩＮ６
を通り反転してフィードバックノードｎ２０に低電位信
号がロードされるが、第３伝送ゲートＴ３および第４伝
送ゲートＴ４がターンオフ状態であるため、テストイネ
ーブル信号ＴＥＳＴENの高電位出力状態が維持される。
その後、再び前記入力信号ＶＩＮのレベルがＧＮＤ−２
ＶTN以下になると、前述したように、レベル検出部１０
の出力信号が低電位信号になり、よって、シュミットト
リガ部２０でクロック信号ＣＫ、／ＣＫが低電位信号と
高電位信号とにそれぞれ出力される。よって、トグルお
よびラッチ部３０の第１伝送ゲートＴ１と第２伝送ゲー
トＴ２とはターンオフ状態になり、第３伝送ゲートＴ３
と第４伝送ゲートＴ４とはターンオン状態になる。
のレベルに変化されると、前述したように、レベル検出
部１０の出力レベルが高電位信号になり、シュミットト
リガ部２０で出力するクロック信号ＣＫ、／ＣＫはそれ
ぞれ高電位信号と低電位信号になる。よって、トグルお
よびラッチ部３０の第１伝送ゲートＴ１と第２伝送ゲー
トＴ２はそれぞれターンオン状態になり、第３伝送ゲー
トＴ３と第４伝送ゲートＴ４はそれぞれターンオフ状態
になる。したがって、前記の負入力状態から低電位状態
にトグルされた前記制御信号発生ノードｎ１６の低電位
信号がターンオンされた第２伝送ゲートＴ２を通って第
５インバータゲートＩＮ５の入力信号として印加され、
同時に前記第４インバータゲートＩＮ４の高電位出力信
号は前記第１伝送ゲートＴ１を通って前記ＮＭＯＳトラ
ンジスタＭ２５のゲートに印加して該ＮＭＯＳトランジ
スタＭ２５が継続ターンオン状態になり、よって、前記
制御信号発生ノードｎ１６は継続低電位状態に維持され
る。そして、前記第２伝送ゲートＴ２から伝送された低
電位信号は前記第５インバータゲートＩＮ５を通って反
転されテストイネーブル信号ＴＥＳＴENが高電位信号と
して出力される。すなわち、テストモードをイネーブル
させる信号として出力される。この場合、前記テストイ
ネーブル信号ＴＥＳＴENは第６インバータゲートＩＮ６
を通り反転してフィードバックノードｎ２０に低電位信
号がロードされるが、第３伝送ゲートＴ３および第４伝
送ゲートＴ４がターンオフ状態であるため、テストイネ
ーブル信号ＴＥＳＴENの高電位出力状態が維持される。
その後、再び前記入力信号ＶＩＮのレベルがＧＮＤ−２
ＶTN以下になると、前述したように、レベル検出部１０
の出力信号が低電位信号になり、よって、シュミットト
リガ部２０でクロック信号ＣＫ、／ＣＫが低電位信号と
高電位信号とにそれぞれ出力される。よって、トグルお
よびラッチ部３０の第１伝送ゲートＴ１と第２伝送ゲー
トＴ２とはターンオフ状態になり、第３伝送ゲートＴ３
と第４伝送ゲートＴ４とはターンオン状態になる。
【００２２】したがって、前記第４伝送ゲートＴ４のタ
ーンオンにより前記第６インバータゲートＩＮ６の低電
位出力信号が前記第５インバータゲートＩＮ５の入力信
号にフィードバックされ、テストイネーブル信号ＴＥＳ
ＴENは継続高電位信号に維持される。そして、前記第３
伝送ゲートＴ３のターンオンにより前記ノードｎ１８の
電荷は前記第６インバータゲートＩＮ６のＮＭＯＳトラ
ンジスタＭ３６を通って放電されるため、前記ＮＭＯＳ
トランジスタＭ２５はターンオフされ、前記ＰＭＯＳト
ランジスタＭ２４がターンオンされて制御信号発生ノー
ドｎ１６はＶDDレベルに充電される。この場合、第１伝
送ゲートＴ１および第２伝送ゲートＴ２がターンオフ状
態であるため、制御信号発生ノードｎ１６のレベルが高
電位レベルであっても前記テストイネーブル信号ＴＥＳ
ＴENは変わらず高電位状態に維持される。その後、前記
入力信号ＶＩＮのレベルがＧＮＤとＶDD間のレベルに復
帰されると、前述したように、レベル検出部１０の出力
レベルが高電位信号になり、よって、シュミットトリガ
部２０で出力するクロック信号ＣＫ、／ＣＫはそれぞれ
高電位信号と低電位信号になる。それで、トグルおよび
ラッチ部３０の第１伝送ゲートＴ１と第２伝送ゲートＴ
２とはターンオン状態になり、第３伝送ゲートＴ３と第
４伝送ゲートＴ４はターンオフ状態になる。したがっ
て、前記の２回目負の入力状態で高電位状態にトグルさ
れた前記制御信号発生ノードｎ１６の高電位信号はター
ンオンされた第２伝送ゲートＴ２を通って第５インバー
タゲートＩＮ５の入力信号に印加され、同時に、前記第
１伝送ゲートＴ１を通って前記ＰＭＯＳトランジスタＭ
２４および前記ＮＭＯＳトランジスタＭ２５のゲートに
前記第４インバータゲートＩＮ４の低電位出力信号が印
加されるため、該ＰＭＯＳトランジスタＭ２４はターン
オンされ前記ＮＭＯＳトランジスタＭ２５がターンオフ
される。よって、前記制御信号発生ノードｎ１６は継続
高電位状態に維持される。そして、前記第２伝送ゲート
Ｔ２により伝送された高電位信号は前記第５インバータ
ゲートＩＮ５を通って反転されテストイネーブル信号Ｔ
ＥＳＴENが低電位信号に出力される。すなわち、テスト
モードをディスエーブルさせる信号として出力される。
この場合、前記テストイネーブル信号ＴＥＳＴENが第６
インバータゲートＩＮ６を通って反転されフィードバッ
クノードｎ２０に低電位信号がロードされるが、第３伝
送ゲートＴ３および第４伝送ゲートＴ４がターンオフ状
態であるため、テストイネーブル信号ＴＥＳＴENの高電
位出力状態が維持される。そこで、本発明に係る瞬間テ
ストモード指定回路においては、図３（Ａ）に示したよ
うに、入力端子１に印加する入力信号ＶＩＮがＧＮＤ−
２ＶTN以下であれば、シュミットトリガ部２０で図３
（Ｃ）に示したようにクロック信号／ＣＫが出力され、
該クロック信号によりトグルおよびラッチ部３０のトグ
ル部３１がテストモードイネーブル信号を発生させる状
態にトグルされ制御信号がラッチ部３２にロードされ
る。以後、前記入力信号ＶＩＮがＧＮＤとＶDD間のレベ
ルになる正常入力状態になると、前記トグル部３１の制
御信号により前記ラッチ部３２で図３（Ｄ）に示したよ
うに、テストイネーブル信号ＴＥＳＴENがテストモード
のイネーブルを指定する高電位信号に出力されながら該
出力状態がラッチされる。したがって、テストモードが
イネーブルされた状態においては、前記入力端子１にＧ
ＮＤとＶDD間の正常モードの入力が印加しても、前記テ
ストイネーブル信号ＴＥＳＴENがテストモードのイネー
ブルを指定する状態に維持されるため、前記入力端子１
はテストモードがイネーブル状態の場合でも正常モード
の入力端子に使用することができる。その後、再び入力
信号ＶＩＮがＧＮＤ−２ＶTN以下になると、前記トグル
部３１がトグルされてテストモードをディスエーブルさ
せるための制御信号が発生するが、ラッチ部３２では継
続テストモードのイネーブル状態を指定するテストイネ
ーブル信号ＴＥＳＴENが出力され、その後、前記入力信
号ＶＩＮが再びＧＮＤとＶDD間のレベルになる正常入力
状態になると、前記トグル部３１の制御信号により前記
ラッチ部３２でテストモードのディスエーブルを指定す
るテストイネーブル信号ＴＥＳＴENが出力される。以
後、前記入力信号ＶＩＮが負信号になると前述したよう
にトグルおよびラッチ動作を経てテストイネーブル信号
ＴＥＳＴENが出力される。
ーンオンにより前記第６インバータゲートＩＮ６の低電
位出力信号が前記第５インバータゲートＩＮ５の入力信
号にフィードバックされ、テストイネーブル信号ＴＥＳ
ＴENは継続高電位信号に維持される。そして、前記第３
伝送ゲートＴ３のターンオンにより前記ノードｎ１８の
電荷は前記第６インバータゲートＩＮ６のＮＭＯＳトラ
ンジスタＭ３６を通って放電されるため、前記ＮＭＯＳ
トランジスタＭ２５はターンオフされ、前記ＰＭＯＳト
ランジスタＭ２４がターンオンされて制御信号発生ノー
ドｎ１６はＶDDレベルに充電される。この場合、第１伝
送ゲートＴ１および第２伝送ゲートＴ２がターンオフ状
態であるため、制御信号発生ノードｎ１６のレベルが高
電位レベルであっても前記テストイネーブル信号ＴＥＳ
ＴENは変わらず高電位状態に維持される。その後、前記
入力信号ＶＩＮのレベルがＧＮＤとＶDD間のレベルに復
帰されると、前述したように、レベル検出部１０の出力
レベルが高電位信号になり、よって、シュミットトリガ
部２０で出力するクロック信号ＣＫ、／ＣＫはそれぞれ
高電位信号と低電位信号になる。それで、トグルおよび
ラッチ部３０の第１伝送ゲートＴ１と第２伝送ゲートＴ
２とはターンオン状態になり、第３伝送ゲートＴ３と第
４伝送ゲートＴ４はターンオフ状態になる。したがっ
て、前記の２回目負の入力状態で高電位状態にトグルさ
れた前記制御信号発生ノードｎ１６の高電位信号はター
ンオンされた第２伝送ゲートＴ２を通って第５インバー
タゲートＩＮ５の入力信号に印加され、同時に、前記第
１伝送ゲートＴ１を通って前記ＰＭＯＳトランジスタＭ
２４および前記ＮＭＯＳトランジスタＭ２５のゲートに
前記第４インバータゲートＩＮ４の低電位出力信号が印
加されるため、該ＰＭＯＳトランジスタＭ２４はターン
オンされ前記ＮＭＯＳトランジスタＭ２５がターンオフ
される。よって、前記制御信号発生ノードｎ１６は継続
高電位状態に維持される。そして、前記第２伝送ゲート
Ｔ２により伝送された高電位信号は前記第５インバータ
ゲートＩＮ５を通って反転されテストイネーブル信号Ｔ
ＥＳＴENが低電位信号に出力される。すなわち、テスト
モードをディスエーブルさせる信号として出力される。
この場合、前記テストイネーブル信号ＴＥＳＴENが第６
インバータゲートＩＮ６を通って反転されフィードバッ
クノードｎ２０に低電位信号がロードされるが、第３伝
送ゲートＴ３および第４伝送ゲートＴ４がターンオフ状
態であるため、テストイネーブル信号ＴＥＳＴENの高電
位出力状態が維持される。そこで、本発明に係る瞬間テ
ストモード指定回路においては、図３（Ａ）に示したよ
うに、入力端子１に印加する入力信号ＶＩＮがＧＮＤ−
２ＶTN以下であれば、シュミットトリガ部２０で図３
（Ｃ）に示したようにクロック信号／ＣＫが出力され、
該クロック信号によりトグルおよびラッチ部３０のトグ
ル部３１がテストモードイネーブル信号を発生させる状
態にトグルされ制御信号がラッチ部３２にロードされ
る。以後、前記入力信号ＶＩＮがＧＮＤとＶDD間のレベ
ルになる正常入力状態になると、前記トグル部３１の制
御信号により前記ラッチ部３２で図３（Ｄ）に示したよ
うに、テストイネーブル信号ＴＥＳＴENがテストモード
のイネーブルを指定する高電位信号に出力されながら該
出力状態がラッチされる。したがって、テストモードが
イネーブルされた状態においては、前記入力端子１にＧ
ＮＤとＶDD間の正常モードの入力が印加しても、前記テ
ストイネーブル信号ＴＥＳＴENがテストモードのイネー
ブルを指定する状態に維持されるため、前記入力端子１
はテストモードがイネーブル状態の場合でも正常モード
の入力端子に使用することができる。その後、再び入力
信号ＶＩＮがＧＮＤ−２ＶTN以下になると、前記トグル
部３１がトグルされてテストモードをディスエーブルさ
せるための制御信号が発生するが、ラッチ部３２では継
続テストモードのイネーブル状態を指定するテストイネ
ーブル信号ＴＥＳＴENが出力され、その後、前記入力信
号ＶＩＮが再びＧＮＤとＶDD間のレベルになる正常入力
状態になると、前記トグル部３１の制御信号により前記
ラッチ部３２でテストモードのディスエーブルを指定す
るテストイネーブル信号ＴＥＳＴENが出力される。以
後、前記入力信号ＶＩＮが負信号になると前述したよう
にトグルおよびラッチ動作を経てテストイネーブル信号
ＴＥＳＴENが出力される。
【００２３】
【発明の効果】以上説明したように、本発明に係る瞬間
テストモード指定回路においては、テストモードがイネ
ーブル状態の場合にも入力端子に正常入力を供給し得る
ため、その入力端子を他の用途の入力端子として使用し
得る効果がある。かつ、負入力信号によりトグルされて
テストモードを指定するため、テストモードの指定が瞬
間的な入力信号の負変化によりイネーブル状態とディス
エーブル状態とを容易に変化させて電力消耗を減少させ
る効果がある。また、入力レベル検出信号をシュミット
トリガを通して安定化させるため、ノイズマージングが
増加されるという効果がある。
テストモード指定回路においては、テストモードがイネ
ーブル状態の場合にも入力端子に正常入力を供給し得る
ため、その入力端子を他の用途の入力端子として使用し
得る効果がある。かつ、負入力信号によりトグルされて
テストモードを指定するため、テストモードの指定が瞬
間的な入力信号の負変化によりイネーブル状態とディス
エーブル状態とを容易に変化させて電力消耗を減少させ
る効果がある。また、入力レベル検出信号をシュミット
トリガを通して安定化させるため、ノイズマージングが
増加されるという効果がある。
【図１】本発明に係る瞬間テストモード指定回路のブロ
ック図である。
ック図である。
【図２】本発明に係る瞬間テストモード指定回路の詳細
回路図である。
回路図である。
【図３】本発明に係る瞬間テストモード指定回路の各部
波形図で、（Ａ）は入力信号波形図、（Ｂ）は入力レベ
ル検出ノード波形図、（Ｃ）は反転クロック信号波形
図、（Ｄ）はテストイネーブル信号波形図である。
波形図で、（Ａ）は入力信号波形図、（Ｂ）は入力レベ
ル検出ノード波形図、（Ｃ）は反転クロック信号波形
図、（Ｄ）はテストイネーブル信号波形図である。
【図４】従来テストモード指定回路図である。
１ 入力端子 １０ レベル検出部 ２０ シュミットトリガ部 ３０ トグルおよびラッチ部 ３１ トグル部 ３２ ラッチ部 ＩＮ１〜ＩＮ６ 第１〜第６インバータゲート Ｔ１〜Ｔ４ 第１〜第４伝送ゲート Ｍ１１〜Ｍ４０ ＭＯＳトランジスタ ｎ１１〜ｎ２０ ノード
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−248073（ＪＰ，Ａ) 特開 平２−310483（ＪＰ，Ａ) 特開 昭63−39200（ＪＰ，Ａ) 特開 昭58−215134（ＪＰ，Ａ) 特開 昭58−207711（ＪＰ，Ａ)
Claims (8)
- 【請求項１】 瞬間テストモード指定回路であって、 しきい値電圧（Ｖｔｎ）を有するＭＯＳトランジスタを
含み、入力端子（１）に印加する入力信号（ＶＩＮ）の
レベルが接地電位（ＧＮＤ）−２Ｖｔｎである場合には
接地電位のレベルに検出して出力し、前記入力信号（Ｖ
ＩＮ）のレベルが接地レベル以上の場合には電源電位
（ＶDD）−Ｖｔｎのレベルに検出して出力するレベル検
出部（１０）と、 前記レベル検出部（１０）から検出された検出レベル信
号を受け、安定された非反転クロック信号（ＣＫ）およ
び反転クロック信号（／ＣＫ）をそれぞれ出力するシュ
ミットトリガ部（２０）と、 該シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）および反転クロック信号（／ＣＫ）により制御
され、テストモード指定信号を発生するための制御信号
を発生しラッチするとともにその制御信号を伝送させ、
フィードバックされたトグル信号により前記制御信号を
トグルさせるトグル部（３１）と、前記非反転クロック
信号（ＣＫ）および反転クロック信号（／ＣＫ）により
制御され、前記トグル部（３１）から伝送される制御信
号によるテストイネーブル信号（ＴＥＳＴEN）を出力
し、該テストイネーブル信号（ＴＥＳＴEN）をラッチさ
せ同時に前記トグル部（３１）にトグル信号としてフィ
ードバックさせるラッチ部（３２）とを有した、トグル
およびラッチ部（３０）とを備え、 前記シュミットトリガ部（２０）は、該レベル検出部
（１０）の出力信号を反転させる第１インバータゲート
（ＩＮ１）と、該第１インバータゲート（ＩＮ１）の出
力信号を反転させ非反転クロック信号（ＣＫ）として出
力する第２インバータゲート（ＩＮ２）と、前記非反転
クロック信号（ＣＫ）により制御され、前記第１インバ
ータゲート（ＩＮ１）と前記第２インバータゲート（Ｉ
Ｎ２）との接続ノード（ｎ１３）を電源電圧にプルアッ
プさせるＰＭＯＳトランジスタ（Ｍ１７）と、前記非反
転クロック信号（ＣＫ）により制御され、前記第１イン
バータゲート（ＩＮ１）と前記第２インバータゲート
（ＩＮ２）との接続ノード（ｎ１３）をディスチャージ
させるＮＭＯＳトランジスタ（Ｍ１８）と、前記非反転
クロック信号（ＣＫ）を反転させ反転クロック信号（／
ＣＫ）として出力する第３インバータゲート（ＩＮ３）
とにより構成された、 瞬間テストモード指定回路。 - 【請求項２】 前記レベル検出部（１０）は、 前記入力端子（１）にソース端子が抵抗（Ｒ１０）を通
って接続され、ゲート端子が接地されたＮＭＯＳトラン
ジスタ（Ｍ１１）と、 該ＮＭＯＳトランジスタ（Ｍ１１）のドレイン端子にド
レイン端子が接続され、ゲート端子とソース端子とが共
通に接地されたＮＭＯＳトランジスタ（Ｍ１２）と、 該ＮＭＯＳトランジスタ（Ｍ１２）のドレイン端子と前
記ＮＭＯＳトランジスタ（Ｍ１１）のドレイン端子とが
それぞれ接続された接続ノード（ｎ１１）にドレイン端
子が接続され、ゲート端子とソース端子とがそれぞれ検
出ノード（ｎ１２）に共通に接続されたＮＭＯＳトラン
ジスタ（Ｍ１３）と、 前記レベル検出ノード（ｎ１２）にドレイン端子が接続
されソース端子が電源電圧（ＶDD）端子に接続され、ゲ
ート端子が接地されたＰＭＯＳトランジスタ（Ｍ１４）
と、により構成された請求項１記載の瞬間テストモード
指定回路。 - 【請求項３】 前記トグル部（３１）は、リセット信号
（ＲＳＴ）により制御されて制御信号発生ノード（ｎ１
６）をチャージアップさせるＰＭＯＳトランジスタ（Ｍ
２３）と、 前記リセット信号（ＲＳＴ）により制御されて前記制御
信号発生ノード（ｎ１６）のディスチャージループを形
成するＮＭＯＳトランジスタ（Ｍ２６）と、 前記制御信号発生ノード（ｎ１６）の制御信号を反転さ
せる第４インバータゲート（ＩＮ４）と、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）および反転クロック信号（／ＣＫ）により制御
され、前記第４インバータゲート（ＩＮ４）の出力信号
を前記制御信号発生ノード（ｎ１６）のチャージまたは
ディスチャージ制御信号として伝送させる第１伝送ゲー
ト（Ｔ１）と、 該第１伝送ゲート（Ｔ１）を通った前記第４インバータ
ゲート（ＩＮ４）の出力信号と前記ラッチ部（３２）か
らフィードバックされるトグル信号とにより前記制御信
号発生ノード（ｎ１６）をチャージアップさせるＰＭＯ
Ｓトランジスタ（Ｍ２４）と、 前記第１伝送ゲート（Ｔ１）を通った前記第４インバー
タゲート（ＩＮ４）の出力信号と前記ラッチ部（３２）
からフィードバックされるトグル信号とにより前記制御
信号発生ノード（ｎ１６）と前記ＮＭＯＳトランジスタ
（Ｍ２６）との間で前記制御信号発生ノード（ｎ１６）
のディスチャージを制御するＮＭＯＳトランジスタ（Ｍ
２５）と、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）および反転クロック信号（／ＣＫ）により制御
され、前記制御信号発生ノード（ｎ１６）の制御信号を
前記ラッチ部（３２）に伝送させる第２伝送ゲート（Ｔ
２）と、 により構成された請求項１記載の瞬間テストモード指定
回路。 - 【請求項４】 前記第１伝送ゲート（Ｔ１）は、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）がゲート端子に印加するＮＭＯＳトランジスタ
（Ｍ２８）と、 前記シュミットトリガ部（２０）の反転クロック信号
（／ＣＫ）がゲート端子に印加するＰＭＯＳトランジス
タ（Ｍ２７）とで構成され、 前記第４インバータゲート（ＩＮ４）の出力端子に一方
側伝送ノード（ｎ１７）が接続され、他方側伝送ノード
（ｎ１８）が前記ＰＭＯＳトランジスタ（Ｍ２４）のゲ
ートおよび前記ＮＭＯＳトランジスタ（Ｍ２５）のゲー
ト端子に共通接続されてなる請求項３記載の瞬間テスト
モード指定回路。 - 【請求項５】 前記第２伝送ゲート（Ｔ２）は、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）がゲート端子に印加するＮＭＯＳトランジスタ
（Ｍ３２）と、 前記シュミットトリガ部（２０）の反転クロック信号
（／ＣＫ）がゲート端子に印加するＰＭＯＳトランジス
タ（Ｍ３１）とで構成され、 前記制御信号発生ノード（ｎ１６）に一方側伝送ノード
が接続され、他方側伝送ノードが前記ラッチ部（３２）
の入力ノードに接続されてなる請求項３記載の瞬間テス
トモード指定回路。 - 【請求項６】 前記ラッチ部（３２）は、 前記トグル部（３１）で伝送されたテストモード指定信
号発生のための制御信号を反転させてテストイネーブル
信号（ＴＥＳＴEN）を出力する第５インバータゲート
（ＩＮ５）と、 そのテストイネーブル信号（ＴＥＳＴEN）を反転させる
第６インバータゲート（ＩＮ６）と、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）および反転クロック信号（／ＣＫ）により制御
され、前記第６インバータゲート（ＩＮ６）の出力信号
を前記トグル部（３１）にクロック信号としてフィード
バックさせる第３伝送ゲート（Ｔ３）と、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）および反転クロック信号（／ＣＫ）により制御
され、前記第６インバータゲート（ＩＮ６）の出力信号
を前記第５インバータゲート（ＩＮ５）の入力信号にフ
ィードバックさせる第４伝送ゲート（Ｔ４）と、 により構成された請求項１記載の瞬間テストモード指定
回路。 - 【請求項７】 前記第３伝送ゲート（Ｔ３）は、 前記シュミットトリガ部（２０）の反転クロック信号
（／ＣＫ）がゲート端子に印加するＮＭＯＳトランジス
タ（Ｍ４０）と、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）がゲート端子に印加するＰＭＯＳトランジスタ
（Ｍ３９）とで構成され、 前記第６インバータゲート（ＩＮ６）の出力端子に一方
側伝送ノードが接続され、他方側伝送ノードが前記トグ
ル部（３１）のトグル信号フィードバックノードに接続
されてなる請求項６記載の瞬間テストモード指定回路。 - 【請求項８】 前記第４伝送ゲート（Ｔ４）は、 前記シュミットトリガ部（２０）の反転クロック信号
（／ＣＫ）がゲート端子に印加するＮＭＯＳトランジス
タ（Ｍ３８）と、 前記シュミットトリガ部（２０）の非反転クロック信号
（ＣＫ）がゲート端子に印加するＰＭＯＳトランジスタ
（Ｍ３７）とで構成され、 前記第６インバータゲート（ＩＮ６）の出力端子に一方
側伝送ノードが接続され、他方側伝送ノードが前記第５
インバータゲート（ＩＮ５）の入力端子に接続されてな
る請求項６記載の瞬間テストモード指定回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910012043A KR930009490B1 (ko) | 1991-07-15 | 1991-07-15 | 순간 테스트 모드 지정회로 |
| KR12043 | 1991-07-15 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=19317293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4186773A Expired - Fee Related JP3006961B2 (ja) | 1991-07-15 | 1992-07-14 | 瞬間テストモード指定回路 |
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| Country | Link |
|---|---|
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| JP (1) | JP3006961B2 (ja) |
| KR (1) | KR930009490B1 (ja) |
| DE (1) | DE4223127C2 (ja) |
| TW (1) | TW201371B (ja) |
Families Citing this family (16)
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|---|---|---|---|---|
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| KR0138233B1 (ko) * | 1994-12-16 | 1998-06-15 | 김광호 | 마이크로 컨트롤러의 테스트회로 |
| KR100239692B1 (ko) * | 1996-07-27 | 2000-01-15 | 김영환 | 반도체 장치의 출력회로 |
| US6037792A (en) * | 1996-12-21 | 2000-03-14 | Stmicroelectronics, Inc. | Burn-in stress test mode |
| US5804996A (en) * | 1997-02-13 | 1998-09-08 | Ramtron International Corporation | Low-power non-resetable test mode circuit |
| US6046617A (en) * | 1998-06-25 | 2000-04-04 | National Semiconductor Corporation | CMOS level detection circuit with hysteresis having disable/enable function and method |
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