CN116256622B - 一种芯片的测试模式控制电路及控制方法 - Google Patents

一种芯片的测试模式控制电路及控制方法 Download PDF

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CN116256622B CN202310540268.3A CN202310540268A CN116256622B CN 116256622 B CN116256622 B CN 116256622B CN 202310540268 A CN202310540268 A CN 202310540268A CN 116256622 B CN116256622 B CN 116256622B
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Abstract

本申请包括一种芯片的测试模式控制电路及控制方法，具体涉及芯片测试技术领域。在控制电路中，芯片使能端通过第一齐纳二极管、第一电阻、第一开关管连接至第一节点；芯片使能端还通过第一齐纳二极管、第一电阻、第二齐纳二极管连接至电源电压端；电源电压端还连接至第一开关管的控制端；第一节点分别通过第二电阻以及第三齐纳二极管接地；第一节点还通过施密特触发器以及第一反相器连接至控制电路中的模式选择电路。上述电路结构可以大大降低测试模式控制电路中开关管所需的耐压值，从而可采用普通型MOS管或者普通型三极管，降低测试模式控制电路的成本。

Description

一种芯片的测试模式控制电路及控制方法
技术领域
本发明涉及芯片测试技术领域，具体涉及一种芯片的测试模式控制电路及控制方法。
背景技术
现有技术中，为了实现对半导体芯片的测试，要么通过在晶圆上设置测试点，并通过该测试点对半导体芯片进行测试分析，但是此种测试方法容易因为一些误操作，导致晶圆损坏，影响良率；要么在芯片内部设置测试电路，并在芯片上专门设置测试引脚，通过控制与该测试引脚连接的测试模式控制电路使芯片进入测试模式后，再对芯片进行测试，此种测试方法显然需要占用芯片为数不多的功能引脚；
此外，由于现有技术中的测试模式控制电路中的开关管可能需要承受高电压，因此现有技术中的测试模式控制电路需要使用耐高压的厚栅氧化层MOS管，而在制备厚栅氧化层MOS管时，芯片版图中需要增加额外的层，因此，制备厚栅氧化层MOS管的费用较高，从而增加了测试模式控制电路的成本。
发明内容
本申请实施例提供了一种芯片的测试模式控制电路及控制方法，可采用普通型MOS管或者普通型三极管，降低测试模式控制电路的成本。
一方面，提供了一种芯片的测试模式控制电路，在所述控制电路中，芯片使能端通过第一齐纳二极管Z1、第一电阻R1、第一开关管M1连接至第一节点A；
所述芯片使能端还通过第一齐纳二极管Z1、第一电阻R1、第二齐纳二极管Z2连接至电源电压端VIN；所述电源电压端VIN还连接至所述第一开关管M1的控制端；
所述第一节点A分别通过第二电阻以及第三齐纳二极管Z3接地；
所述第一节点A还通过施密特触发器B1以及第一反相器A1连接至所述控制电路中的模式选择电路；所述模式选择电路用于根据所述第一反相器A1的输出信号向测试电路输出模式选择信号；
其中，芯片使能端连接至第一齐纳二极管Z1的负极；所述第一齐纳二极管Z1的正极通过所述第一电阻R1连接至所述第一开关管M1的源极或发射极；所述第一开关管M1的漏极或集电极连接至所述第一节点A；
所述第一齐纳二极管Z1的正极还通过所述第一电阻R1连接至所述第二齐纳二极管Z2的负极；所述第二齐纳二极管Z2的正极连接至所述电源电压端VIN；
所述第一节点A还连接至所述第三齐纳二极管Z3的负极；所述第三齐纳二极管Z3的正极接地。
在一种可能的实现方式中，所述模式选择电路中包括第一D触发器B2、第二D触发器B3以及第三D触发器B4；
所述第一反相器A1的输出端连接至所述第一D触发器的时钟信号端；所述第一D触发器的Q输出端通过第二反相器A2分别与第一D触发器的数据输入端以及第二D触发器的时钟信号端连接；
所述第二D触发器的Q输出端通过第三反相器A3分别与第二D触发器的数据输入端以及第三D触发器的时钟信号端连接；
所述第三D触发器的Q输出端通过第四反相器A4与第三D触发器的数据输入端连接；
所述模式选择电路用于根据第一D触发器的Q输出端的电平、第二D触发器的Q输出端的电平以及第三D触发器的Q输出端的电平向测试电路输出模式选择信号。
在一种可能的实现方式中，所述模式选择电路中还包括第一与门B5、第二与门B6、第三与门B7和第四与门B8；
所述第一与门B5的输入端分别与第一D触发器的Q输出端、第三反相器A3的输出端以及第四反相器的输出端连接；所述第一与门B5的输出端用于输出第一模式选择信号；
所述第二与门B6的输入端分别与第二反相器A2的输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第二与门B6的输出端用于输出第二模式选择信号；
所述第三与门B7的输入端分别与第一D触发器的Q输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第三与门B7输出端用于输出第三模式选择信号；
所述第四与门B8的输入端分别与第二反相器A2的输出端、第三反相器A3的输出端以及第三D触发器的Q输出端连接；所述第四与门B8用于输出第四模式选择信号。
在一种可能的实现方式中，所述第一开关管为普通型PMOS管或PNP三极管。
在一种可能的实现方式中，当所述第一开关管M1为普通型PMOS管时，所述第一开关管M1的背栅与其源极相连。
又一方面，提供了一种芯片的测试模式控制电路，在所述控制电路中，芯片使能端通过第一齐纳二极管Z1、第一电阻R1连接至隔离型二极管D2的正极；所述隔离型二极管D2的负极通过第一开关管M1连接至第一节点A；
所述第一开关管M1的控制端与电源电压端VIN连接；
所述第一节点A分别通过第二电阻以及第三齐纳二极管Z3接地；
所述第一节点A还通过施密特触发器B1以及第一反相器A1连接至所述控制电路中的模式选择电路；所述模式选择电路用于根据所述第一反相器A1的输出信号向测试电路输出模式选择信号；
其中，芯片使能端连接至第一齐纳二极管Z1的负极；所述第一齐纳二极管Z1的正极通过所述第一电阻R1连接至所述隔离型二极管D2的正极；所述隔离型二极管D2的负极连接至所述第一开关管M1的源极或发射极；所述第一开关管M1的漏极或集电极连接至所述第一节点A；
所述第一节点A还连接至所述第三齐纳二极管Z3的负极，所述第三齐纳二极管Z3的正极接地。
在一种可能的实现方式中，所述第一开关管M1为PMOS管；所述第一开关管M1的源极通过第二齐纳二极管Z2与所述第一开关管M1的栅极连接；所述第一开关管M1的源极还与其背栅相连；
其中，所述第一开关管M1的源极连接至所述第二齐纳二极管Z2的负极；所述第二齐纳二极管Z2的正极连接至所述第一开关管M1的栅极。
在一种可能的实现方式中，所述模式选择电路中包括第一D触发器B2、第二D触发器B3以及第三D触发器B4；
所述第一反相器A1的输出端连接至所述第一D触发器的时钟信号端；所述第一D触发器的Q输出端通过第二反相器A2分别与第一D触发器的数据输入端以及第二D触发器的时钟信号端连接；
所述第二D触发器的Q输出端通过第三反相器A3分别与第二D触发器的数据输入端以及第三D触发器的时钟信号端连接；
所述第三D触发器的Q输出端通过第四反相器A4与第三D触发器的数据输入端连接；
所述模式选择电路用于根据第一D触发器的Q输出端的电平、第二D触发器的Q输出端的电平以及第三D触发器的Q输出端的电平向测试电路输出模式选择信号。
在一种可能的实现方式中，所述模式选择电路中还包括第一与门B5、第二与门B6、第三与门B7和第四与门B8；
所述第一与门B5的输入端分别与第一D触发器的Q输出端、第三反相器A3的输出端以及第四反相器的输出端连接；所述第一与门B5的输出端用于输出第一模式选择信号；
所述第二与门B6的输入端分别与第二反相器A2的输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第二与门B6的输出端用于输出第二模式选择信号；
所述第三与门B7的输入端分别与第一D触发器的Q输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第三与门B7输出端用于输出第三模式选择信号；
所述第四与门B8的输入端分别与第二反相器A2的输出端、第三反相器A3的输出端以及第三D触发器的Q输出端连接；所述第四与门B8用于输出第四模式选择信号。
又一方面，提供了一种芯片的测试模式控制方法，所述方法用于上述的测试模式控制电路，所述方法包括：
对所述芯片使能端执行至少一次模式切换操作，以向所述测试电路输出所述模式选择信号；
所述模式切换操作包括：
在所述芯片使能端外接高电平，以使所述第一节点A处的电压升高到施密特触发器B1的上升阈值电压；
将所述芯片使能端拉低，以使所述第一节点A处的电压降低至所述施密特触发器B1的下降阈值电压。
本申请提供的技术方案可以包括以下有益效果：
在本申请示出的方案中，在芯片中设置有测试电路以及测试模式控制电路，从而使得在对芯片进行测试时，可以直接通过测试模式控制电路控制芯片内部的测试电路进行测试，无需通过在晶圆上设置测试点并通过该测试点对芯片进行测试分析，从而提高了芯片的良率；
并且在本申请示出的方案中，将芯片上的芯片使能端以及电源电压端复用，即利用同样的引脚对芯片的测试模式以及芯片的正常工作进行控制，从而减少芯片外部引脚数量，减小芯片体积；
并且在本申请中的测试模式控制电路中，可以大大降低测试模式控制电路中开关管所需的耐压值，从而可采用普通型MOS管或者普通型三极管，降低测试模式控制电路的成本；
在本申请中的测试模式控制电路中，可以通过反复操作测试模式控制电路的外接电压即可控制芯片进入各测试模式，即此时，可使得测试模式控制电路输出不同的模式选择信号TMn，测试电路根据不同的模式选择信号TMn，从而输出不同的测试信号TXn，进入不同的测试模式，即芯片内部电路根据测试电路输出的不同的测试信号TXn，关断或打开芯片内部相对应的模块，从而在芯片相应的外部引脚处测得相应的测试值；
本申请提供的另一种测试模式控制电路中，可以进一步提高电路正常工作的效率，降低芯片关机电流。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是根据本申请一个示例性实施例示出的一种芯片的测试模式控制电路的结构示意图。
图2示出了本申请实施例涉及的测试模式控制电路所应用的芯片及外围电路结构示意图。
图3示出了本申请实施例涉及的测试模式控制电路所应用的芯片的内部电路结构示意图。
图4示出了图1中测试模式控制电路的波形图。
图5根据本申请一个示例性实施例示出的一种芯片的测试模式控制电路的结构示意图。
具体实施方式
下面将结合附图对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
请参考图1，图1是根据本申请一个示例性实施例示出的一种芯片的测试模式控制电路的结构示意图。在该控制电路中，芯片使能端通过第一齐纳二极管Z1、第一电阻R1、第一开关管M1连接至第一节点A；
该芯片使能端还通过第一齐纳二极管Z1、第一电阻R1、第二齐纳二极管Z2连接至电源电压端VIN；该电源电压端VIN还连接至该第一开关管M1的控制端；
该第一节点A分别通过第二电阻R2以及第三齐纳二极管Z3接地；
该第一节点A还通过施密特触发器B1以及第一反相器A1连接至该控制电路中的模式选择电路；该模式选择电路用于根据该第一反相器A1的输出信号向测试电路输出模式选择信号；
其中，芯片使能端连接至第一齐纳二极管Z1的负极；该第一齐纳二极管Z1的正极通过该第一电阻R1连接至该第一开关管M1的源极或发射极；该第一开关管M1的漏极或集电极连接至该第一节点A；
该第一齐纳二极管Z1的正极还通过该第一电阻R1连接至该第二齐纳二极管Z2的负极；该第二齐纳二极管Z2的正极连接至该电源电压端VIN；
该第一节点A还连接至该第三齐纳二极管Z3的负极；该第三齐纳二极管Z3的正极接地。
请参考图2，其示出了本申请实施例涉及的测试模式控制电路所应用的芯片及外围电路结构示意图。如图2所示，该芯片包括使能引脚EN、芯片的供电引脚、INTVCC引脚、SYNC引脚、SW引脚、FB引脚以及VC引脚；如图2所示，电源电压端VIN与芯片的供电引脚连接；该电源电压端VIN还通过第一电容C1接地；该电源电压端VIN还通过第四电阻R4连接至使能引脚EN（也就是测试模式控制电路中的芯片使能端），使能引脚EN通过第五电阻R5接地；
INTVCC引脚通过第二电容C2接地；SYNC引脚以及GND引脚分别接地；
该电源电压端VIN还通过功率电感L1连接至SW引脚；SW引脚还通过第一二极管D1连接至电压输出端VOUT；所述电压输出端VOUT通过第四电容C4接地；FB引脚通过第七电阻R7连接至电压输出端VOUT；FB引脚还通过第六电阻R6接地；VC引脚依次通过第三电阻R3以及第三电容C3接地。
请参考图3，其示出了本申请实施例涉及的测试模式控制电路所应用的芯片的内部电路结构示意图。如图3所示，在该芯片内部，测试模式控制电路分别与芯片的供电引脚以及使能引脚EN连接；该测试模式控制电路的输出端还与测试电路连接，以将模式选择信号TMn发送给测试电路，从而使得测试电路输出相应测试模式的测试信号TXn。
结合图1、图2和图3可知，功率电路是由功率电感L1、功率开关管M2以及第一二极管D1等组成的升压电路；U1为控制芯片，在控制芯片U1内部，芯片的供电引脚（对应测试模式控制电路中的电源电压端VIN）和使能引脚EN与基准电路和调节电路等连接，芯片的供电引脚和使能引脚EN还均与测试模式控制电路连接，以控制测试电路的模式选择。
当该芯片正常工作时，使能引脚EN的工作电压为，即使能引脚EN的工作电压小于芯片供电引脚的工作电压，故此时，第一齐纳二极管Z1和第二齐纳二极管Z2正向导通，第一开关管M1的栅极电压大于源极电压（或者第一开关管M1的基极电压大于发射极电压），因此，第一开关管M1始终处于关断状态，因此，当该芯片正常工作时，该芯片的测试模式控制电路处于关断状态，供电引脚和使能引脚EN输入基准电路和调节电路中；
当该芯片需要进入测试模式时，此时，在使能引脚EN处外接电压，通过抬升该外接电压，直至第一节点A的电压相对施密特触发器B1为高电平，即第一节点A的电压达到施密特触发器B1的上升阈值电压，再拉低该外接电压，直至第一节点A的电压相对施密特触发器B1为低电平，即第一节点A的电压达到施密特触发器B1的下降阈值电压，通过反复操作该外接电压即可控制芯片进入各测试模式。即芯片内部电路根据测试电路输出的不同的测试信号TXn，关断或打开芯片内部相对应的模块，从而在芯片相应的外部引脚处测得相应的测试值。
此时，将施密特触发器B1的供电电压设计为VDD，且其上升阈值电压为供电电压的2/3，下降阈值电压为供电电压的1/3，并且，根据图1所示的电路结构可知，当使能引脚EN处的电压刚被拉高的瞬间，第二齐纳二极管Z2的负极受到高压冲击，第二齐纳二极管Z2被反向击穿，此时第一开关管M1的源栅电压被第二齐纳二极管Z2钳位在其反向击穿电压，从而实现了对第一开关管M1的保护；之后，使能引脚EN处的电压对第一开关管M1的源栅电容进行充电，第一开关管M1导通后，第一开关管M1的源栅电压稳定在第一开关管M1的开启电压附近，且该源栅电压低于第二齐纳二极管Z2的反向击穿电压，因此，在第一开关管M1正常导通工作后，第二齐纳二极管Z2处于反向截止状态，故此时，可得当第一节点A的电压达到施密特触发器B1的上升阈值电压时的表达式为：，故此时，可得当第一节点A的电压达到施密特触发器B1的上升阈值电压时，使能引脚EN处的电压值为：/>，其中VD1为第一齐纳二极管Z1的反向击穿电压，VSG1为第一开关管M1的源栅电压；同理，可得当第一节点A的电压达到施密特触发器B1的下降阈值电压时的表达式为：/>，故此时，可得当第一节点A的电压达到施密特触发器B1的下降阈值电压时，使能引脚EN处的电压值为：/>；
同时，由于在第一开关管M1的栅极和源极之间（或者基极和发射极之间）设置了第二齐纳二极管Z2，此时，当使能引脚EN处的电压值小于供电引脚处的电压值时，可以确保第一开关管M1的栅极和源极之间（或者基极和发射极之间）的电压差不会超过第二齐纳二极管Z2的正向导通电压，而当使能引脚EN处的电压值大于供电引脚处的电压值时，可以确保第一开关管M1的栅极和源极之间（或者基极和发射极之间）的电压差不会超过第二齐纳二极管Z2的反向击穿电压，从而大大降低了第一开关管M1的栅极和源极之间（或者基极和发射极之间）所需的耐压值，故此时，第一开关管M1可采用普通型PMOS管或者PNP三极管，从而降低测试模式控制电路的成本；此时，当将第一开关管M1设计为采用普通型PMOS管时，其背栅与其源极相连。
可选的，如图1所示，该模式选择电路中包括第一D触发器B2、第二D触发器B3以及第三D触发器B4；
该第一反相器A1的输出端连接至该第一D触发器的时钟信号端（也就是clk）；该第一D触发器的Q输出端通过第二反相器A2分别与第一D触发器的数据输入端以及第二D触发器的时钟信号端连接；
该第二D触发器的Q输出端通过第三反相器A3分别与第二D触发器的数据输入端以及第三D触发器的时钟信号端连接；
该第三D触发器的Q输出端通过第四反相器A4与第三D触发器的数据输入端连接；
该模式选择电路用于根据第一D触发器的Q输出端的电平、第二D触发器的Q输出端的电平以及第三D触发器的Q输出端的电平向测试电路输出模式选择信号。
可选的，如图1所示，该模式选择电路中还包括第一与门B5、第二与门B6、第三与门B7和第四与门B8；
该第一与门B5的输入端分别与第一D触发器的Q输出端、第三反相器A3的输出端以及第四反相器的输出端连接；该第一与门B5的输出端用于输出第一模式选择信号；
该第二与门B6的输入端分别与第二反相器A2的输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；该第二与门B6的输出端用于输出第二模式选择信号；
该第三与门B7的输入端分别与第一D触发器的Q输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；该第三与门B7输出端用于输出第三模式选择信号；
该第四与门B8的输入端分别与第二反相器A2的输出端、第三反相器A3的输出端以及第三D触发器的Q输出端连接；该第四与门B8用于输出第四模式选择信号。
图4示出了图1中测试模式控制电路的波形图；
下面，结合图4中的测试模式控制电路的波形图对图1中芯片的测试模式控制电路的工作过程进行阐述：
当使能引脚EN的外接电压波形如图4中的EN波形所示时，其中EN波形的高电平值大于等于，低电平值小于等于，故此时，该EN波形经过施密特触发器B1和第一反相器A1后得到的UO波形与EN波形相同，因此，图4中未示出UO波形；
UO电平信号输入第一D触发器B2的时钟信号端，此时在初始状态时，第一D触发器B2的Q输出端输出为低电平，因此，第一D触发器B2的Q输出端输出的电平信号Q1经过第二反相器A2之后得到的电平信号Q1B为高电平，即此时，第一D触发器B2的数据输入端（也就是D端）输入也为高电平信号，故此时，当第一D触发器B2的时钟信号端输入的UO电平信号为上升沿时，第一D触发器B2的Q输出端输出的电平信号Q1变为高电平，电平信号Q1B变为低电平，第一D触发器B2的数据输入端输入也变为低电平信号，因此，当第一D触发器B2的时钟信号端输入的UO电平信号到达下一个上升沿时，第一D触发器B2的Q输出端输出的电平信号Q1以及第二反相器A2输出的电平信号Q1B均发生翻转，如图4所示；
此时，第二反相器A2输出的电平信号Q1B输入第二D触发器B3的时钟信号端，此时在初始状态时，第二D触发器B3的Q输出端输出为低电平，因此，第二D触发器B3的Q输出端输出的电平信号Q2经过第三反相器A3之后得到的电平信号Q2B为高电平，即此时，第二D触发器B3的数据输入端输入也为高电平信号，故此时，当第二D触发器B3的时钟信号端输入的电平信号Q1B为上升沿时，第二D触发器B3的Q输出端输出的电平信号Q2变为高电平，电平信号Q2B变为低电平，第二D触发器B3的数据输入端输入也变为低电平信号，因此，当第二D触发器B3的时钟信号端输入的电平信号Q1B到达下一个上升沿时，第二D触发器B3的Q输出端输出的电平信号Q2以及第三反相器A3输出的电平信号Q2B均发生翻转，如图4所示；
此时，第三反相器A3输出的电平信号Q2B输入第三D触发器B4的时钟信号端，此时在初始状态时，第三D触发器B4的Q输出端输出为低电平，因此，第三D触发器B4的Q输出端输出的电平信号Q3经过第四反相器A4之后得到的电平信号Q3B为高电平，即此时，第三D触发器B4的数据输入端输入也为高电平信号，故此时，当第三D触发器B4的时钟信号端输入的电平信号Q2B为上升沿时，第三D触发器B4的Q输出端输出的电平信号Q3变为高电平，电平信号Q3B变为低电平，第三D触发器B4的数据输入端输入也变为低电平信号，因此，当第三D触发器B4的时钟信号端输入的电平信号Q2B到达下一个上升沿时，第三D触发器B4的Q输出端输出的电平信号Q3以及第四反相器A4输出的电平信号Q3B均发生翻转，如图4所示；
故此时，可得到图4中的电平信号Q1、Q1B、Q2、Q2B、Q3、Q3B的波形；
之后，将电平信号Q1、Q2B、Q3B输入第一与门B5，得到测试模式控制电路的第一模式选择信号TM1，将电平信号Q1B、Q2、Q3B输入第二与门B6，得到测试模式控制电路的第二模式选择信号TM2，将电平信号Q1、Q2、Q3B输入第三与门B7，得到测试模式控制电路的第三模式选择信号TM3，将电平信号Q1B、Q2B、Q3输入第四与门B8，得到测试模式控制电路的第四模式选择信号TM4，上述四个模式选择信号的波形如图4所示；此时，测试电路根据不同的模式选择信号TMn，从而输出不同的测试信号TXn，进入不同的测试模式，即芯片内部电路根据测试电路输出的不同的测试信号TXn，关断或打开芯片内部相对应的模块，从而在芯片相应的外部引脚处测得相应的测试值；
具体地，当需要进入第二测试模式（如测试功率电路的导通阻抗）时，将使能引脚EN的外接电压拉高到施密特触发器B1的上升阈值电压，再拉低到施密特触发器B1的下降阈值电压，再拉高到施密特触发器B1的上升阈值电压，最后拉低到施密特触发器B1的下降阈值电压，从而得到测试模式控制电路的第二模式选择信号TM2，测试电路根据第二模式选择信号TM2，从而输出第二测试信号TX2，进入第二测试模式，此时，芯片内部电路根据测试电路输出的第二测试信号TX2，打开芯片内部功率开关管M2的驱动电路，且该驱动电路输出常通信号，关断芯片内部其他模块，从而在芯片外部SW引脚和GND引脚之间对功率电路的导通阻抗进行测试，得到相应的导通阻抗值。
需要注意的是，图1中示出的模式选择电路为示意性示出的结构，在模式选择电路中D触发器的数量以及与门的数量均可以根据测试模式的实际需求进行设置，各个D触发器及与门之间根据上述规则进行连接。
且在上述测试模式控制电路中，第三齐纳二极管Z3为保护二极管，以确保第一节点A不过压，从而实现对施密特触发器B1的保护。
综上所述，在芯片中设置有测试电路以及测试模式控制电路，从而使得在对芯片进行测试时，可以直接通过测试模式控制电路控制芯片内部的测试电路进行测试，无需通过在晶圆上设置测试点并通过该测试点对芯片进行测试分析，从而提高了芯片的良率；
并且在本申请示出的方案中，将芯片上的芯片使能端以及电源电压端复用，即利用同样的引脚对芯片的测试模式以及芯片的正常工作进行控制，从而减少芯片外部引脚数量，减小芯片体积；
并且在本申请中的测试模式控制电路中，可以大大降低测试模式控制电路中开关管所需的耐压值，从而降低测试模式控制电路的成本；
在本申请中的测试模式控制电路中，可以通过反复操作测试模式控制电路的外接电压即可控制芯片进入各测试模式，即此时，可使得测试模式控制电路输出不同的模式选择信号TMn，测试电路根据不同的模式选择信号TMn，从而输出不同的测试信号TXn，进入不同的测试模式，即芯片内部电路根据测试电路输出的不同的测试信号TXn，关断或打开芯片内部相对应的模块，从而在芯片相应的外部引脚处测得相应的测试值。
由上述分析可知，当该芯片正常工作时，使能引脚EN处的电压值小于供电引脚处的电压值，且由于功率电路的应用场景不同，与使能引脚EN相连的第四电阻R4和第五电阻R5的阻值可能不同，故此时，当使能引脚EN处的电压值小于芯片供电引脚处的电压值超过第二齐纳二极管Z2的正向导通电压与第一齐纳二极管Z1的正向导通电压之和时，供电引脚处会产生流向使能引脚EN的电流，从而降低电路正常工作时的效率；此外，芯片还存在关机状态，而将芯片关机时，一般将使能引脚EN接低电平，而供电引脚接供电电压，此时，使能引脚EN处的电压值小于芯片供电引脚处的电压值超过第二齐纳二极管Z2的正向导通电压与第一齐纳二极管Z1的正向导通电压之和，即此时供电引脚处也会产生流向使能引脚EN的电流，从而使得芯片的关机电流较大。故此时，为了提高电路正常工作时的效率，降低关机电流，可以在如图1所示的电路的基础上，对测试模式控制电路进行进一步设计，请参考图5，图5是根据本申请一个示例性实施例示出的一种芯片的测试模式控制电路的结构示意图。如图5所示，在该控制电路中，芯片使能端通过第一齐纳二极管Z1、第一电阻R1、隔离型二极管D2、第一开关管M1连接至第一节点A；
该第一开关管M1的控制端与电源电压端VIN连接；
该第一节点A分别通过第二电阻R2以及第三齐纳二极管Z3接地；
该第一节点A还通过施密特触发器B1以及第一反相器A1连接至该控制电路中的模式选择电路；该模式选择电路用于根据该第一反相器A1的输出信号向测试电路输出模式选择信号；
其中，芯片使能端连接至第一齐纳二极管Z1的负极；该第一齐纳二极管Z1的正极通过该第一电阻R1连接至该隔离型二极管D2的正极；该隔离型二极管D2的负极连接至该第一开关管M1的源极或发射极；该第一开关管M1的漏极或集电极连接至该第一节点A；
该第一节点A还连接至该第三齐纳二极管Z3的负极，该第三齐纳二极管Z3的正极接地。
进一步的，该第一开关管M1为PMOS管；该第一开关管M1的源极通过第二齐纳二极管Z2与该第一开关管M1的栅极连接，该第一开关管M1的源极还与其背栅相连；
其中，该第一开关管M1的源极连接至该第二齐纳二极管Z2的负极；该第二齐纳二极管Z2的正极连接至该第一开关管M1的栅极。
可选的，在本申请涉及的测试模式控制电路中的模式选择电路可以与如图1所示的测试模式控制电路中的模式选择电路类似，且本领域技术人员可以按照测试模式的实际需求对模式选择电路中的连接结构进行设置。
在本申请实施例中，由于设置了隔离型二极管D2，从而可以阻断由供电引脚流向使能引脚EN的漏电流；同时，将隔离型二极管D2的隔离岛设计为接隔离型二极管D2的P端，从而可以有效防止隔离型二极管D2出现漏电的情形，提高了电路正常工作时的效率，并降低了芯片关机电流。
且由附图5结构可知，当第一节点A的电压达到施密特触发器B1的上升阈值电压时的表达式为：，故此时，可得当第一节点A的电压达到施密特触发器B1的上升阈值电压时，使能引脚EN处的电压值为：，其中VD1为第一齐纳二极管Z1的反向击穿电压，VSG1为第一开关管M1的源栅电压，VDF为隔离型二极管D2的正向导通电压；同理，可得当第一节点A的电压达到施密特触发器B1的下降阈值电压时的表达式为：，故此时，可得当第一节点A的电压达到施密特触发器B1的下降阈值电压时，使能引脚EN处的电压值为：。
综上所述，在本申请示出的方案中，在芯片中设置有测试电路以及测试模式控制电路，从而使得在对芯片进行测试时，可以直接通过测试模式控制电路控制芯片内部的测试电路进行测试，无需通过在晶圆上设置测试点并通过该测试点对芯片进行测试分析，从而提高了芯片的良率；
并且在本申请示出的方案中，将芯片上的芯片使能端以及电源电压端复用，即利用同样的引脚对芯片的测试模式以及芯片的正常工作进行控制，从而减少芯片外部引脚数量，减小芯片体积；
并且在本申请中的测试模式控制电路中，可以大大降低测试模式控制电路中开关管所需的耐压值，从而降低测试模式控制电路的成本；
在本申请中的测试模式控制电路中，可以通过反复操作测试模式控制电路的外接电压即可控制芯片进入各测试模式，即此时，可使得测试模式控制电路输出不同的模式选择信号TMn，测试电路根据不同的模式选择信号TMn，从而输出不同的测试信号TXn，进入不同的测试模式，即芯片内部电路根据测试电路输出的不同的测试信号TXn，关断或打开芯片内部相对应的模块，从而在芯片相应的外部引脚处测得相应的测试值；
且在本申请实施例提供的测试模式控制电路中，可以进一步提高电路正常工作的效率，降低芯片关机电流。
进一步的，在如图1所示的测试模式控制电路以及如图5所示的测试模式控制电路的基础上，本申请一示例性实施例还提供了一种用于对测试模式控制电路进行控制的控制方法，该方法如下：
S1：对该芯片使能端执行至少一次模式切换操作，以向该测试电路输出该模式选择信号；
S1中的模式切换操作包括：
在该芯片使能端外接高电平，以使该第一节点A处的电压升高到施密特触发器B1的上升阈值电压；
将该芯片使能端拉低，以使该第一节点A处的电压降低至该施密特触发器B1的下降阈值电压。
请参考图4所示的测试模式控制电路的波形图，每当第一节点A处的电压升高到施密特触发器B1的上升阈值电压，且降低至施密特触发器B1的下降阈值电压时，都会使得施密特触发器B1的输出发生变化，即使得施密特触发器B1输出一个周期的信号，此时模式选择电路接收到施密特触发器B1通过第一反相器A1输出的信号后，则会输出对应的模式选择信号，以对测试电路的模式进行切换。
以该测试模式控制电路中的模式选择电路为如图1中所示的模式选择电路为例，
当测试模式控制电路接收到对芯片使能端执行的第一模式切换操作后，则测试模式控制电路中的模式选择电路向测试电路输出第一模式选择信号，以控制测试电路选择第一测试模式，并输出对应的测试信号；
当测试模式控制电路接收到对芯片使能端执行的第二模式切换操作时，则测试模式控制电路中的模式选择电路向测试电路输出第二模式选择信号，以控制测试电路选择第二测试模式，并输出对应的测试信号；
当测试模式控制电路接收到对芯片使能端执行的第三模式切换操作时，则测试模式控制电路中的模式选择电路向测试电路输出第三模式选择信号，以控制测试电路选择第三测试模式，并输出对应的测试信号；
当测试模式控制电路接收到对芯片使能端执行的第四模式切换操作时，则测试模式控制电路中的模式选择电路向测试电路输出第四模式选择信号，以控制测试电路选择第四测试模式，并输出对应的测试信号。
上述模式选择电路的变换原理可以参考图1对应的实施例，此处不再赘述。
综上所述，在本申请示出的方案中，在芯片中设置有测试电路以及测试模式控制电路，从而使得在对芯片进行测试时，可以直接通过测试模式控制电路控制芯片内部的测试电路进行测试，无需通过在晶圆上设置测试点并通过该测试点对芯片进行测试分析，从而提高了芯片的良率；
并且在本申请示出的方案中，将芯片上的芯片使能端以及电源电压端复用，即利用同样的引脚对芯片的测试模式以及芯片的正常工作进行控制，从而减少芯片外部引脚数量，减小芯片体积；
并且在本申请中的测试模式控制电路中，可以大大降低测试模式控制电路中开关管所需的耐压值，从而降低测试模式控制电路的成本；
在本申请中的测试模式控制电路中，可以通过反复操作测试模式控制电路的外接电压即可控制芯片进入各测试模式，即此时，可使得测试模式控制电路输出不同的模式选择信号TMn，测试电路根据不同的模式选择信号TMn，从而输出不同的测试信号TXn，进入不同的测试模式，即芯片内部电路根据测试电路输出的不同的测试信号TXn，关断或打开芯片内部相对应的模块，从而在芯片相应的外部引脚处测得相应的测试值。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本申请的真正范围和精神由下面的权利要求指出。
应当理解的是，本申请并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本申请的范围仅由所附的权利要求来限制。

Claims (10)

1.一种芯片的测试模式控制电路，其特征在于，在所述控制电路中，芯片使能端通过第一齐纳二极管Z1、第一电阻R1、第一开关管M1连接至第一节点A；
所述芯片使能端还通过第一齐纳二极管Z1、第一电阻R1、第二齐纳二极管Z2连接至电源电压端VIN；所述电源电压端VIN还连接至所述第一开关管M1的控制端；
所述第一节点A分别通过第二电阻以及第三齐纳二极管Z3接地；
所述第一节点A还通过施密特触发器B1以及第一反相器A1连接至所述控制电路中的模式选择电路；所述模式选择电路用于根据所述第一反相器A1的输出信号向测试电路输出模式选择信号；
其中，芯片使能端连接至第一齐纳二极管Z1的负极；所述第一齐纳二极管Z1的正极通过所述第一电阻R1连接至所述第一开关管M1的源极或发射极；所述第一开关管M1的漏极或集电极连接至所述第一节点A；
所述第一齐纳二极管Z1的正极还通过所述第一电阻R1连接至所述第二齐纳二极管Z2的负极；所述第二齐纳二极管Z2的正极连接至所述电源电压端VIN；
所述第一节点A还连接至所述第三齐纳二极管Z3的负极；所述第三齐纳二极管Z3的正极接地。
2.根据权利要求1所述的控制电路，其特征在于，所述模式选择电路中包括第一D触发器B2、第二D触发器B3以及第三D触发器B4；
所述第一反相器A1的输出端连接至所述第一D触发器的时钟信号端；所述第一D触发器的Q输出端通过第二反相器A2分别与第一D触发器的数据输入端以及第二D触发器的时钟信号端连接；
所述第二D触发器的Q输出端通过第三反相器A3分别与第二D触发器的数据输入端以及第三D触发器的时钟信号端连接；
所述第三D触发器的Q输出端通过第四反相器A4与第三D触发器的数据输入端连接；
所述模式选择电路用于根据第一D触发器的Q输出端的电平、第二D触发器的Q输出端的电平以及第三D触发器的Q输出端的电平向测试电路输出模式选择信号。
3.根据权利要求2所述的控制电路，其特征在于，所述模式选择电路中还包括第一与门B5、第二与门B6、第三与门B7和第四与门B8；
所述第一与门B5的输入端分别与第一D触发器的Q输出端、第三反相器A3的输出端以及第四反相器的输出端连接；所述第一与门B5的输出端用于输出第一模式选择信号；
所述第二与门B6的输入端分别与第二反相器A2的输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第二与门B6的输出端用于输出第二模式选择信号；
所述第三与门B7的输入端分别与第一D触发器的Q输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第三与门B7输出端用于输出第三模式选择信号；
所述第四与门B8的输入端分别与第二反相器A2的输出端、第三反相器A3的输出端以及第三D触发器的Q输出端连接；所述第四与门B8用于输出第四模式选择信号。
4.根据权利要求1至3任一所述的控制电路，其特征在于，所述第一开关管为普通型PMOS管或PNP三极管。
5.根据权利要求4所述的控制电路，其特征在于，当所述第一开关管M1为普通型PMOS管时，所述第一开关管M1的背栅与其源极相连。
6.一种芯片的测试模式控制电路，其特征在于，在所述控制电路中，芯片使能端通过第一齐纳二极管Z1、第一电阻R1连接至隔离型二极管D2的正极；所述隔离型二极管D2的负极通过第一开关管M1连接至第一节点A；
所述第一开关管M1的控制端与电源电压端VIN连接；
所述第一节点A分别通过第二电阻以及第三齐纳二极管Z3接地；
所述第一节点A还通过施密特触发器B1以及第一反相器A1连接至所述控制电路中的模式选择电路；所述模式选择电路用于根据所述第一反相器A1的输出信号向测试电路输出模式选择信号；
其中，芯片使能端连接至第一齐纳二极管Z1的负极；所述第一齐纳二极管Z1的正极通过所述第一电阻R1连接至所述隔离型二极管D2的正极；所述隔离型二极管D2的负极连接至所述第一开关管M1的源极或发射极；所述第一开关管M1的漏极或集电极连接至所述第一节点A；
所述第一节点A还连接至所述第三齐纳二极管Z3的负极，所述第三齐纳二极管Z3的正极接地。
7.根据权利要求6所述的控制电路，其特征在于，所述第一开关管M1为PMOS管；所述第一开关管M1的源极通过第二齐纳二极管Z2与所述第一开关管M1的栅极连接，所述第一开关管M1的源极还与其背栅相连；
其中，所述第一开关管M1的源极连接至所述第二齐纳二极管Z2的负极；所述第二齐纳二极管Z2的正极连接至所述第一开关管M1的栅极。
8.根据权利要求6所述的控制电路，其特征在于，所述模式选择电路中包括第一D触发器B2、第二D触发器B3以及第三D触发器B4；
所述第一反相器A1的输出端连接至所述第一D触发器的时钟信号端；所述第一D触发器的Q输出端通过第二反相器A2分别与第一D触发器的数据输入端以及第二D触发器的时钟信号端连接；
所述第二D触发器的Q输出端通过第三反相器A3分别与第二D触发器的数据输入端以及第三D触发器的时钟信号端连接；
所述第三D触发器的Q输出端通过第四反相器A4与第三D触发器的数据输入端连接；
所述模式选择电路用于根据第一D触发器的Q输出端的电平、第二D触发器的Q输出端的电平以及第三D触发器的Q输出端的电平向测试电路输出模式选择信号。
9.根据权利要求8所述的控制电路，其特征在于，所述模式选择电路中还包括第一与门B5、第二与门B6、第三与门B7和第四与门B8；
所述第一与门B5的输入端分别与第一D触发器的Q输出端、第三反相器A3的输出端以及第四反相器的输出端连接；所述第一与门B5的输出端用于输出第一模式选择信号；
所述第二与门B6的输入端分别与第二反相器A2的输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第二与门B6的输出端用于输出第二模式选择信号；
所述第三与门B7的输入端分别与第一D触发器的Q输出端、第二D触发器的Q输出端以及第四反相器的输出端连接；所述第三与门B7输出端用于输出第三模式选择信号；
所述第四与门B8的输入端分别与第二反相器A2的输出端、第三反相器A3的输出端以及第三D触发器的Q输出端连接；所述第四与门B8用于输出第四模式选择信号。
10.一种芯片的测试模式控制方法，其特征在于，所述方法用于如权利要求1至9任一所述的芯片的测试模式控制电路，所述方法包括：
对所述芯片使能端执行至少一次模式切换操作，以向所述测试电路输出所述模式选择信号；
所述模式切换操作包括：
在所述芯片使能端外接高电平，以使所述第一节点A处的电压升高到施密特触发器B1的上升阈值电压；
将所述芯片使能端拉低，以使所述第一节点A处的电压降低至所述施密特触发器B1的下降阈值电压。
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