CN117294302A - 一种抗干扰的电平转换电路和方法 - Google Patents

Abstract

本发明提供了一种抗干扰的电平转换电路和方法。该电平转换电路包括反相单元、开关单元、第一开关管、第二开关管。反相单元输出位于高电压域的第一逻辑电平信号和第二逻辑电平信号；开关单元用于根据接收的控制信号下拉反相单元的第一输出端或第二输出端的电位至高电压域内的低电压位；第一开关管耦接在反相单元的第一输出端和高电压域的低电压位之间；第二开关管耦接在反相单元的第二输出端和高电压域的低电压位之间；控制单元根据第一逻辑电平信号和第二逻辑电平信号产生驱动功率开关管的功率开关管驱动信号以及控制第一开关管、第二开关管的保持信号。本发明有效提高电平转换电路的抗噪声能力，保证了功率开关管驱动信号的逻辑电平的准确性。

Description

一种抗干扰的电平转换电路和方法

技术领域

本发明涉及开关电源技术领域，特别涉及一种抗干扰的电平转换电路和方法。

背景技术

在开关电源领域，随着高压大电流需求的逐渐发展，DCDC芯片承担的电压电流能力越来越高。在设计高压大电流DCDC芯片时，dv/dt、di/dt的挑战越来越明显。

例如，在异步DCDC芯片的换流过程中，上管关断后，功率转换点SW的电位由高翻低，接下来由片外肖特基二极管完成续流，但由于PCB走线的寄生电感和肖特基二极管的寄生电感的原因，片外肖特基二极管并不能立刻开始续流，功率电感则会将功率转换点SW的电荷抽走，使得功率转换点SW向负电压过冲。同样的，在同步DCDC芯片换流过程中，上管关闭后下管开启前的死区时间内，功率转换点SW的电位也可能过负。过负的电压点会使芯片出现异常，甚至损坏。

DCDC芯片中，电平转换电路负责将低电压域（GND-SW）的逻辑控制信号转换到高电压域（BST-SW）并锁存，随后送至驱动电路用于控制上管的开关，电路示意图见图1。其中，BST为自举电压点位，通常，BST电压为SW点电压叠加一个自举电容上的电压，一般BST-SW之间的压差设计为5V。

在功率转换点SW电平以极高的速度上升下降过程中，或遇上其他噪声干扰的情况，锁存电路则可能发生跳变，信号out2和信号out1出现错误，导致驱动电路输出的驱动信号hs_drv出现错误，功率管出现误开关，造成极大风险，严重情况可导致上下管对通，芯片烧毁。

发明内容

针对现有技术中存在的问题，提供了一种抗干扰的电平转换电路和方法，通过在BST-SW电压域设置两个开关管以及采用相应的控制电路配合完成BST-SW电压域内的逻辑电平时序控制，提高电平转换电路抗噪声的能力。

本发明一方面提供了一种抗干扰的电平转换电路，包括：反相单元，设置在高电压域内，所述高电压域具有高电压位和低电压位，所述反相单元具有第一输出端和第二输出端，所述反相单元根据其第一输出端和第二输出端的电位输出位于高电压域的第一逻辑电平信号和第二逻辑电平信号，其中，所述反相单元的第一输出端的电位和所述反相单元的第二输出端的电位为高电压域内的逻辑互补电位；开关单元，用于接收低电压域内的控制信号，并根据所述控制信号下拉所述反相单元的第一输出端的电位或所述反相单元的第二输出端的电位至高电压域内的低电压位，其中，低电压域具有高电压位和低电压位，高电压域的高电压位大于低电压域的高电压位，高电压域的低电压位大于低电压域的低电压位；第一开关管，具有第一端、第二端及控制端，所述第一开关管的第一端耦接所述反相单元的第一输出端，所述第一开关管的第二端耦接高电压域的低电压位，所述第一开关管的控制端接收第一保持信号；第二开关管，具有第一端、第二端及控制端，所述第二开关管的第一端耦接所述反相单元的第二输出端，所述第二开关管的第二端耦接高电压域的低电压位，所述第二开关管的控制端接收第二保持信号；以及控制单元，接收所述第一逻辑电平信号和第二逻辑电平信号，并根据所述第一逻辑电平信号和第二逻辑电平信号产生功率开关管驱动信号、所述第一保持信号和所述第二保持信号，其中，所述功率开关管驱动信号用于控制待控功率开关管的导通和关断。

本发明另一方面提供了一种电平转换电路的抗干扰方法，该电平转换电路包括反相单元、开关单元和锁存电路，所述反相单元设置在高电压域内用于输出高电压域内的第一逻辑电平信号和第二逻辑电平信号；所述开关单元用于接收低电压域内的控制信号，并根据控制信号下拉所述第一逻辑电平信号或所述第二逻辑电平信号至高电压域内的低电压位；所述锁存电路根据所述第一逻辑电平信号或所述第二逻辑电平信号产生功率开关管驱动信号；所述抗干扰方法包括：根据功率开关管驱动信号产生具有固定脉冲宽度的脉冲信号；在所述固定脉冲宽度对应的时间窗口期内，控制所述锁存电路不工作以使所述功率开关管驱动信号的逻辑状态不变；以及在所述固定脉冲宽度对应的时间窗口期内，根据所述功率开关管驱动信号的逻辑状态对第一逻辑电平信号和第二逻辑电平信号的逻辑状态进行校准和保持。

与现有技术相比，采用上述技术方案的有益效果为：本发明通过对BST-SW电压域内的逻辑电平时序控制，有效提高电平转换电路的抗噪声能力，保证了输出逻辑电平的准确性，避免因输出逻辑电平出错而导致驱动信号错误引起的功率管误开启、芯片烧毁的风险。

附图说明

图1为现有技术中电平转换电路示意图。

图2为根据本发明一个实施例提出的抗干扰的电平转换电路的电路原理图。

图3为根据本发明一个实施例的图2中逻辑电路的电路原理图。

图4为根据本发明实施例的一种电平转换电路的抗干扰方法的方法流程图。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

下面参照图2~4来描述根据本发明一些实施例提供的一种抗干扰的电平转换电路和方法。需要说明，在图2所示实施例中，为了不模糊重点，并没有示意出非门6和非门7的供电端，本领域的技术人员可以理解，非门6和非门7的供电端将分别连接到高电压域中的高电压位BST和低电压位SW上。

在介绍该电平转换电路之前，需要说明的是，请参考图2，GND为系统地电位、SW为DCDC芯片的功率转换点（例如BUCK开关变换器上管和下管的公共节点）电位、BST为自举电压电位。在本实施例中，BST到SW之间的电压域称之为高电压域，SW到GND之间的电压域称之为低电压域。在一些实施例中，BST到SW之间的压差通常设计为5V，在其他实施例中，BST到SW之间的压差也可根据需要进行设置。在上述的高电压域和低电压域内，GND代表低电压域的低电压位，BST代表高电压域的高电压位，SW代表低电压域的高电压位也代表高电压域的低电压位。在一个实施例中，高电压域的高电压位大于低电压域的高电压位，高电压域的低电压位大于低电压域的低电压位。

该电平转换电路包括反相单元10、开关单元20、第一开关管NM1、第二开关管NM2以及控制单元30。

反相单元10设置在高电压域内，具有第一输出端A和第二输出端B，反相单元10输出位于高电压域的第一逻辑电平信号out1和第二逻辑电平信号out2，其中，第一逻辑电平信号out1和第二逻辑电平信号out2高电压域内的逻辑互补信号。这里的逻辑互补信号是指：第一逻辑电平信号out1为高电压域内的逻辑高电平状态，则第二逻辑电平信号out2为高电压域内的逻辑低电平状态，反之亦然。在一个实施例中，反相单元10主要用于与完成高电压域内的高低逻辑电平转换，并将转换后的逻辑电平信号输出至控制单元30产生功率开关管驱动信号hs_drv，用于控制功率开关管（例如BUCK开关变换器的上管）的导通或关断。在图2所示实施例中，反相单元10被示意为由两个首尾串联在一起的非门6和非门7组成，其中，非门6的输入端和非门7的输出端之间的公共节点为第一输出端A，非门6的输出端和非门7的输入端之间的公共节点为第二输出端B。但在其他实施例中，反相单元可根据需要采用单个非门或多个串联的非门或多个并联的非门或多个串并联设置的非门结构实现相同的沟通。

开关单元20接收低电压域内的控制信号，并根据控制信号下拉反相单元10的第一输出端A或反相单元10的第二输出端B的电位至高电压域内的低电压位SW。在一个实施例中，下拉反相单元10的第一输出端A至高电压域内的低电压位SW后，反相单元10的第二输出端B变为高电压域内的高电压位BST。

第一开关管NM1具有第一端、第二端及控制端，第一开关管NM1的第一端耦接反相单元10的第一输出端A，第一开关的第二端耦接高电压域的低电压位SW，第一开关管NM1的控制端接收第一保持信号hold1。第二开关管NM2具有第一端、第二端及控制端，第二开关管NM2的第一端耦接反相单元10的第二输出端B，第二开关管NM2的第二端耦接高电压域的低电压位SW，第二开关管NM2的控制端接收第二保持信号hold2。第一开关管NM1和第二开关管NM2通过第一保持信号hold1、第二保持信号hold2实现对反相单元10输出的第一逻辑电平信号out1和第二逻辑电平信号out2的逻辑状态的控制。

控制单元30接收第一逻辑电平信号out1和第二逻辑电平信号out2并根据第一逻辑电平信号out1和第二逻辑电平信号out2产生功率开关管驱动信号hs_drv、第一保持信号hold1和第二保持信号hold2。通过控制单元30可实现对第一逻辑电平信号out1和第二逻辑电平信号out2的校准和保持。

继续参考图2，本实施例中控制单元30包括锁存电路31、单脉冲发生器、第一非门1以及逻辑电路。

锁存电路31具有第一输入端、第二输入端、输出端以及使能端，锁存电路31的第一输入端接收第一逻辑电平信号out1，锁存电路31的第二输入端接收第二逻辑电平信号out2，锁存电路31的使能端接收使能信号，锁存电路31在被使能信号使能后在其输出端输出功率开关管驱动信号hs_drv。

在一个实施例中，锁存电路31包括RS触发器，该RS触发器具有复位端、置位端、使能端与输出端。在一个实施例中，RS触发器的复位端接收第一逻辑电平信号out1，RS触发器的置位端接收第二逻辑电平信号out2，RS触发器的使能端接收使能信号，RS触发器在被使能信号使能后在其输出端输出功率开关管驱动信号hs_drv。

单脉冲发生器，用于根据功率开关管驱动信号hs_drv产生脉冲信号pls。本实施例中，单脉冲发生器在功率开关管驱动信号hs_drv每次从第一逻辑电平转变为第二逻辑电平时产生具有第一脉冲宽度的脉冲信号pls。也即是说，在功率开关管驱动信号hs_drv的上升沿或下降沿产生脉冲信号pls。第一非门1接收单脉冲发生器产生的脉冲信号pls，并产生脉冲信号的反相信号pls_inv作为使能信号，并送至锁存电路31的使能端，进而控制锁存电路31的输出。锁存电路31可以在由脉冲信号pls的脉冲宽度确定的时间窗口期内保持输出的功率开关管驱动信号hs_drv的逻辑状态不变。只有在脉冲信号pls的脉冲宽度对应的时间窗口期结束后，锁存电路31输出的功率开关管驱动信号hs_drv才会根据第一逻辑电平信号out1和第二逻辑电平信号out2的逻辑状态变化而变化。

逻辑电路接收脉冲信号pls和功率开关管驱动信号hs_drv，并对脉冲信号pls和功率开关管驱动信号hs_drv做逻辑运算并输出第一保持信号hold1和第二保持信号hold2。在脉冲信号pls的脉冲宽度对应的时间窗口期内，通过第一保持信号hold1控制第一开关管NM1的导通和关断状态，通过第二保持信号hold2控制第第二开关管NM2的导通和关断状态，进而校准和保持反相单元10输出的第一逻辑电平信号out1和第二逻辑电平信号out2的逻辑状态。同时，在由脉冲信号pls的脉冲宽度对应的时间窗口期外，第一保持信号hold1和第二保持信号hold2控制第一开关管NM1和第二开关管NM2保持关断，第一逻辑电平信号out1和第二逻辑电平信号out2的逻辑状态由第一控制信号in1和第二控制信号in2的逻辑状态决定。

下面以一个具体实施例进行进一步的说明，在该实施例中，锁存电路31为RS触发器，其复位端接收第一逻辑电平信号out1，其置位端接收第二逻辑电平信号out2。

在功率开关管驱动信号hs_drv每次由低翻高或由高翻低时，单脉冲发生器产生一个脉冲信号，该脉冲信号的脉冲宽度和开关变换器中功率开关管的“开通切换时间”和“关断切换时间”有关。这里的“开通切换时间”是指功率开关管从关断状态切换到导通状态的切换时间；“关断切换时间”是指功率开关管从导通状态切换到关断状态的切换时间。例如，在一个实施例中，功率开关管的开通切换时间和关断切换时间约为20ns~50ns，因此脉冲信号的脉冲宽度可设置为70ns。该脉冲信号可以屏蔽锁存模块的输入信号，即在脉冲信号的脉冲宽度对应的时间窗口期中，无论第一逻辑电平信号out1和第二逻辑电平信号out2如何变化，锁存电路31输出的功率开关管驱动信号hs_drv的逻辑状态都维持不变。

同时，在脉冲宽度对应的时间窗口期中，通过逻辑电路与第一开关管NM1、第二开关管NM2配合完成对第一逻辑电平信号out1和第二逻辑电平信号out2的强制校准和保持。具体地，在脉冲信号的脉冲宽度对应的时间窗口期内，当功率开关管驱动信号hs_drv为高，则产生的第一保持信号hold1为高控制第一开关管NM1导通，产生的第二保持信号hold2为低控制第二开关管NM2关断。因此，第一逻辑电平信号out1被拉至高电压域的低电位SW，第二逻辑电平信号out2为高电压域的高电位BST，并在脉冲信号的脉冲宽度对应的时间窗口期内保持逻辑状态不变。由于第一逻辑电平信号out1被送至RS触发器的复位端，其第二逻辑电平信号out2被送至RS触发器的置位端，因此在脉冲宽度对应的时间窗口期结束内，功率开关管驱动信号hs_drv依然为高电平状态直到第一逻辑电平信号out1和/或第二逻辑电平信号out2的逻辑状态改变导致需要其改变。当功率开关管驱动信号hs_drv为低，则产生的第一保持信号hold1为低控制第一开关管NM1关断，产生的第二保持信号hold2为高控制第二开关管NM2导通。因此，第二逻辑电平信号out2被拉至高电压域的低电位SW，第一逻辑电平信号out1为高电压域的高电位BST，并在脉冲信号的脉冲宽度对应的时间窗口期内保持逻辑状态不变。由于第一逻辑电平信号out1被送至RS触发器的复位端，其第二逻辑电平信号out2被送至RS触发器的置位端，因此在脉冲宽度对应的时间窗口期结束内，功率开关管驱动信号hs_drv依然为低电平状态直到第一逻辑电平信号out1和/或第二逻辑电平信号out2的逻辑状态改变导致需要其改变。通过以上过程，第一逻辑电平信号out1和第二逻辑电平信号out2被强制校准，并在脉冲信号的脉冲宽度对应的时间窗口期内一直保持逻辑状态不变。在脉冲宽度对应的时间窗口期结束后，第一保持信号hold1和第二保持信号hold2均为逻辑低状态，第一开关管NM1和第二开关管NM2均关断，不再对第一逻辑电平信号out1和第二逻辑电平信号out2进行强制校准和保持。通过该控制方式可以确保在SW电压在快速上升和快速下降过程或其他噪声干扰的情况下，功率开关管驱动信号hs_drv一旦翻转则强制保持逻辑状态在一段时间内不变，并根据功率开关管驱动信号hs_drv的逻辑状态反过来校准锁存电路31的输入信号的逻辑状态，因此功率开关管驱动信号hs_drv不会轻易因干扰导致逻辑状态变化，使得电平转换的抗干扰性很强。

需要说明的是，第一开关管NM1、第二开关管NM2为可以控制的电子开关器件，可选择任何合适的半导体开关器件，如金属氧化物半导体场效应管(Metal OxideSemiconductor Field Effect Transistor，MOSFET)或双极性晶体管（Bipolar JunctionTransistor，BJT）或结型场效应管(Junction Field Effect Transistor，JFET)等，在本说明书中第一开关管NM1、第二开关管NM2均采用MOS管进行示意，即金属氧化物半导体场效应管。

在一个实施例中，第一开关管NM1采用MOS管时，第一开关管NM1的第一端、第二端和控制端分别对应MOS管的漏极、源极和栅极。第一开关管NM1的漏极耦接第一输出端A，第一开关管NM1的源极耦接高电压域的低电压位SW，第一开关管NM1的栅极接收第一保持信号hold1。第二开关管NM2采用MOS管时，第二开关管NM2的第一端、第二端和控制端分别对应MOS管的漏极、源极和栅极。第二开关管NM2的漏极耦接第二输出端B，第二开关管NM2的源极耦接高电压域的低电压位SW，第二开关管NM2的栅极接收第二保持信号hold2。

请参考图2，在本实施例还提出了一种开关单元20具体实现方式，其中，控制信号包括第一控制信号in1和第二控制信号in2，且均位于低电压域内，第一控制信号in1和第二控制信号in2逻辑互补，即，第一控制信号in1为低电压域的逻辑高时，第二控制信号in2为低电压域的逻辑低，反之亦然。

开关单元20包括第一钳位元件D1、第二钳位元件D2、第三开关管NM3、第四开关管NM4。第一钳位元件D1具有第一端和第二端，第一钳位元件D1的第一端耦接高电压域的低电压位SW，第一钳位元件D1的第二端耦接第一输出端A，用于在下拉过程中对反相单元10的第一输出端A的电位进行钳位。第三开关管NM3具有第一端、第二端和控制端，第三开关管NM3的第一端耦接第一钳位元件的第二端，第三开关管NM3的第二端耦接系统地GND，第三开关管NM3的控制端耦接第一控制信号in1。第二钳位元件D2具有第一端和第二端，第二钳位元件D2的第一端耦接高电压域的低电压位SW，第二钳位元件D2的第二端耦接第二输出端B，用于在下拉过程中对第二输出端B的电位进行钳位。第四开关管NM4具有第一端、第二端和控制端，第四开关管NM4的第一端耦接第二钳位元件的第二端，第四开关管NM4的第二端耦接系统地GND，第四开关管NM4的控制端耦接第二控制信号in2。

需要说明的是，第三开关管NM3与第四开关管NM4也为可控制的电子开关器件，选取方式与第一开关管NM1、第二开关管NM2类似，在此不做赘述。第三开关管NM3和第四开关管NM4分别由第一控制信号in1和第二控制信号in2控制。通过开启第三开关管NM3并关断第四开关管NM4，可将第一输出端A电位下拉至高电压域内的低电压位SW；通过关断第三开关管NM3并导通第四开关管NM4，可将第二输出端B电位下拉至高电压域内的低电压位SW。通过第一控制信号in1和第二控制信号in2控制即可对待控功率开关管进行开关控制。例如，需要关闭待控功率开关管时，第一控制信号in1为逻辑低，第二控制信号in2为逻辑高，通过断开第三开关管NM3并导通第四开关管NM4完成对反相单元10输出的逻辑电平信号的逻辑状态进行改变。具体地，第二输出端B的电位将被钳位到高电压域中的低电位SW，第一输出端A的电位被反相单元10自锁到高电压域中的高电位BST，即RS触发器的复位端被置高，RS触发器输出低电平的功率开关管驱动信号hs_drv，待控功率开关管被关断。

在一个实施例中，第一钳位元件D1和第二钳位元件D2可采用二极管或开关管等具有钳位功能的元件。具体的，在本实施例中，第一钳位元件D1包括第一二极管，所述第二钳位元件D2包括第二二极管；第一二极管的阳极耦接高电压域的低电压位SW，第一二极管的阴极耦接第三开关管NM3的第一端；第二二极管的阳极耦接高电压域的低电压位SW，第二二极管的阴极耦接第四开关管NM4的第一端。

通过上述实施例，实现了对第一控制信号in1和第二控制信号in2的电平转换，有效提高了电平转换电路的抗噪声能力，保证了输出逻辑电平不会出错，避免因输出逻辑电平出错而导致驱动信号错误引起的功率管误开启、芯片烧毁的风险。

图3为根据本发明一个实施例的图2中逻辑电路的电路原理图。如图3所示，逻辑电路包括第二非门2、第三非门3、第四非门4、第五非门5、第一或非门10以及第二或非门11。第二非门2的输入端接收功率开关管驱动信号hs_drv，第二非门2的输出端耦接第三非门3的输入端，第三非门3的输出端耦接第一或非门10的第一输入端。第四非门4的输入端接收脉冲信号pls，第四非门4的输出端耦接第一或非门10的第二输入端和第二或非门11的第二输入端。第五非门5的输入端接收功率开关管驱动信号hs_drv，第五非门5的输出端耦接第二或非门11的第一输入端。第一或非门10的输出端输出第二保持信号hold2。第二或非门11的输出端输出第一保持信号hold1。通过对脉冲信号pls和功率开关管驱动信号hs_drv进行前述由非门、或非门组成逻辑运算输出用于控制第一开关管NM1和第二开关管NM2的第一保持信号hold1、第二保持信号hold2。本实施例给出了一种逻辑电路的实现方式，在一些实施例中，也可以采用其他逻辑运算器件实现该逻辑电路相同的功能。

图4根据本发明实施例公开了一种电平转换电路的抗干扰方法的流程示意图。该电平转换电路如图2公开的实施例所示，包括反相单元10、开关单元20和锁存电路31，反相单元10设置在高电压域内用于输出高电压域内的第一逻辑电平信号out1和第二逻辑电平信号out2；开关单元20用于接收低电压域内的控制信号，并根据控制信号下拉第一逻辑电平信号out1或第二逻辑电平信号out2至高电压域内的低电压位SW。可以理解，当控制信号下拉第一逻辑电平信号out1至高电压域内的低电压位SW时，第二逻辑电平信号out2为高电压域内的高电压位BST。锁存电路31根据第一逻辑电平信号out1和第二逻辑电平信号out2产生功率开关管驱动信号hs_drv。该抗干扰方法包括步骤401~403。

步骤401：根据功率开关管驱动信号hs_drv产生具有固定脉冲宽度的脉冲信号pls。在一个实施例中，将在功率开关管驱动信号hs_drv的逻辑状态变化的边沿产生具有固定脉冲宽度的脉冲信号pls。

步骤402：在该固定脉冲宽度对应的时间窗口期内，控制锁存电路31不工作以使功率开关管驱动信号hs_drv的逻辑状态不变。

步骤403：在该脉冲宽度对应的时间窗口期内，根据功率开关管驱动信号hs_drv的逻辑状态对第一逻辑电平信号out1和第二逻辑电平信号out2的逻辑状态进行校准和保持。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。应当理解，当称“元件”“连接到”或“耦接”到另一元件时或“元件”与另一“元件”相连时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义；实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种抗干扰的电平转换电路，其特征在于，包括：

反相单元，设置在高电压域内，所述高电压域具有高电压位和低电压位，所述反相单元具有第一输出端和第二输出端，所述反相单元根据其第一输出端的电位输出位于高电压域的第一逻辑电平信号，并根据其第二输出端的电位输出位于高电压域的第二逻辑电平信号，其中，所述反相单元的第一输出端的电位和所述反相单元的第二输出端的电位为高电压域内的逻辑互补电位；

开关单元，用于接收低电压域内的控制信号，并根据所述控制信号下拉所述反相单元的第一输出端的电位或所述反相单元的第二输出端的电位至高电压域内的低电压位，其中，低电压域具有高电压位和低电压位，高电压域的高电压位大于低电压域的高电压位，高电压域的低电压位大于低电压域的低电压位；

第一开关管，具有第一端、第二端及控制端，所述第一开关管的第一端耦接所述反相单元的第一输出端，所述第一开关管的第二端耦接高电压域的低电压位，所述第一开关管的控制端接收第一保持信号；

第二开关管，具有第一端、第二端及控制端，所述第二开关管的第一端耦接所述反相单元的第二输出端，所述第二开关管的第二端耦接高电压域的低电压位，所述第二开关管的控制端接收第二保持信号；以及

控制单元，接收所述第一逻辑电平信号和第二逻辑电平信号，并根据所述第一逻辑电平信号和第二逻辑电平信号产生功率开关管驱动信号、所述第一保持信号和所述第二保持信号，其中，所述功率开关管驱动信号用于控制待控功率开关管的导通和关断。

2.根据权利要求1所述的抗干扰的电平转换电路，其特征在于，所述控制单元包括：

锁存电路，具有第一输入端、第二输入端、输出端以及使能端，所述锁存电路的第一输入端接收所述第一逻辑电平信号，所述锁存电路的第二输入端接收所述第二逻辑电平信号，所述锁存电路的输出端输出所述功率开关管驱动信号；

单脉冲发生器，用于根据所述功率开关管驱动信号产生脉冲信号；

第一非门，接收所述脉冲信号，并产生所述脉冲信号的反相信号送至所述锁存电路的使能端；以及

逻辑电路，接收所述脉冲信号和所述功率开关管驱动信号，并对所述脉冲信号和所述功率开关管驱动信号做逻辑运算后输出所述第一保持信号与所述第二保持信号。

3.根据权利要求2所述的抗干扰的电平转换电路，其特征在于，所述逻辑电路包括第二非门、第三非门、第四非门、第五非门、第一或非门以及第二或非门；

所述第二非门的输入端接收所述功率开关管驱动信号，所述第二非门的输出端耦接所述第三非门的输入端，所述第三非门的输出端耦接所述第一或非门的第一输入端；

所述第四非门的输入端接收所述脉冲信号，所述第四非门的输出端耦接所述第一或非门的第二输入端和所述第二或非门的第二输入端；

所述第五非门的输入端接收所述功率开关管驱动信号，所述第五非门的输出端耦接所述第二或非门的第一输入端；

所述第一或非门的输出端输出所述第二保持信号；以及

所述第二或非门的输出端输出所述第一保持信号。

4.根据权利要求2或3所述的抗干扰的电平转换电路，其特征在于，所述锁存电路包括RS触发器，所述RS触发器具有第一输入端、第二输入端、使能端与输出端，所述RS触发器的第一输入端接收所述第一逻辑电平信号，所述RS触发器的第二输入端接收所述第二逻辑电平信号，所述RS触发器的输出端输出所述功率开关管驱动信号，所述RS触发器的使能端接收所述脉冲信号的反相信号。

5.根据权利要求2所述的抗干扰的电平转换电路，其特征在于，所述锁存电路在由所述脉冲信号的脉冲宽度对应的时间窗口期内保持输出的所述功率开关管驱动信号的逻辑状态不变。

6.根据权利要求2所述的抗干扰的电平转换电路，其特征在于，所述第一开关管与第二开关管在由所述脉冲信号的脉冲宽度对应的时间窗口期内，根据所述第一保持信号和所述第二保持信号保持所述反相单元输出的所述第一逻辑电平信号和所述第二逻辑电平信号的逻辑状态不变。

7.根据权利要求2所述的抗干扰的电平转换电路，其特征在于，在由所述脉冲信号的脉冲宽度对应的时间窗口期外，所述第一开关管和所述第二开关管保持关断。

8.根据权利要求3所述的抗干扰的电平转换电路，其特征在于，所述单脉冲发生器在所述功率开关管驱动信号每次从第一逻辑电平转变为第二逻辑电平时产生具有第一脉冲宽度的脉冲信号。

9.根据权利要求1所述的抗干扰的电平转换电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号，第一控制信号和第二控制信号逻辑互补，所述开关单元包括：

第一钳位元件，具有第一端和第二端，第一钳位元件的第一端耦接高电压域的低电压位，第一钳位元件的第二端耦接第一输出端，用于在下拉过程中对第一输出端的电位进行钳位；

第三开关管，具有第一端、第二端和控制端，第三开关管的第一端耦接第一钳位元件的第二端，第三开关管的第二端耦接系统地，第三开关管的控制端耦接所述第一控制信号；

第二钳位元件，具有第一端和第二端，第二钳位元件的第一端耦接高电压域的低电压位，第二钳位元件的第二端耦接第二输出端，用于在下拉过程中对第二输出端的电位进行钳位；以及

第四开关管，具有第一端、第二端和控制端，第四开关管的第一端耦接第二钳位元件的第二端，第四开关管的第二端耦接系统地，第四开关管的控制端耦接所述第二控制信号。

10.一种用于电平转换电路的抗干扰方法，其特征在于，该电平转换电路包括反相单元、开关单元和锁存电路，所述反相单元设置在高电压域内用于输出高电压域内的第一逻辑电平信号和第二逻辑电平信号；所述开关单元用于接收低电压域内的控制信号，并根据控制信号下拉所述第一逻辑电平信号或所述第二逻辑电平信号至高电压域内的低电压位；所述锁存电路根据所述第一逻辑电平信号或所述第二逻辑电平信号产生功率开关管驱动信号；所述抗干扰方法包括：

根据功率开关管驱动信号产生具有固定脉冲宽度的脉冲信号；

在所述固定脉冲宽度对应的时间窗口期内，控制所述锁存电路不工作以使所述功率开关管驱动信号的逻辑状态不变；以及

在所述固定脉冲宽度对应的时间窗口期内，根据所述功率开关管驱动信号的逻辑状态对第一逻辑电平信号和第二逻辑电平信号的逻辑状态进行校准和保持。