CN117498850B - 一种电平转换电路及其抗干扰方法 - Google Patents

Abstract

本发明提供了一种电平转换电路及其抗干扰方法。该电平转换电路中，反相单元设置在第二电压端与第三电压端之间，具有第一输出端和第二输出端；开关单元设置在第一电压端与第二电压端之间，用于下拉反相单元的第一输出端的电位或第二输出端的电位至第二电压端的电位；锁存电路接收反相单元输出的信号进行锁存；第一开关耦接锁存电路的第一输入端和第一输出端；第二开关耦接锁存电路的第二输入端和第二输入端；控制单元检测第二电压端的电位的变化，并产生刷新控制信号用于控制第一开关和第二开关是否导通。本发明可保证电平转换电路不会因干扰出现误触发，同时保证反相单元输出端的电位始终处于正确状态不受功率转换点的变化影响。

Description

一种电平转换电路及其抗干扰方法

技术领域

本发明涉及开关电源技术领域，特别涉及一种电平转换电路及其抗干扰方法。

背景技术

对于一般的高压开关电源，多时候都需要将逻辑信号从一个电压域传送到另外一个电压域。随着技术的演进，对效率的要求逐渐提高，开关节点的上升和下降速度越来越快，进而会经常导致电平位移电路发生错误，这种错误可能会导致功率管发生误开启或关断，从而导致系统出现失效。

如图1所示为现有的一种电平转换电路，其通过差分形式的信号来控制输出电压变化，即在高电压域中的反相单元的输出端A点和B点分别为01或10的逻辑状态时输出端out1和out2的逻辑状态才发生变化，而在反相单元的输出端A点和B点处出现00、11两种逻辑状态时输出端out1和out2的逻辑状态不会发生变化。但在有些干扰的情况下，比如，开关变换器中功率转换点SW出现振铃或谐振的情况下，SW电压会出现扰动。若A、B两点都因SW电压快速上升或下降变成了都为低的状态00，在SW点干扰因素消失后，并没有外界的其他信息告诉A、B点应该恢复为01还是10，因此A、B就有可能变为错误的状态，进而导致电平转换电路出错。

发明内容

针对现有技术中存在的问题，提供了一种电平转换电路及其抗干扰方法，通过对功率转换点SW的快速变换进行检测，再生成具有一定脉冲宽度的脉冲信号来控制电平转换电路的输出。

本发明第一方面提出了一种电平转换电路，所述电平转换电路包括第一电压端、第二电压端、第三电压端和第四电压端，包括：反相单元，设置在第二电压端和第三电压端之间，其中，所述第三电压端的电位大于第二电压端的电位，所述反相单元具有第一输出端和第二输出端，所述反相单元的第一输出端输出第一逻辑电平信号，所述反相单元的第二输出端输出第二逻辑电平信号，所述第一逻辑电平信号和第二逻辑电平信号为逻辑互补信号，第一逻辑电平信号和第二逻辑电平信号的逻辑高电位为第三电压端的电位，第一逻辑电平信号和第二逻辑电平信号的逻辑低电位为第二电压端的电位；开关单元，设置在第一电压端和第二电压端之间，其中，所述第二电压端的电位大于第一电压端的电位，所述开关单元用于接收控制信号，并根据所述控制信号下拉所述反相单元的第一输出端的电位或第二输出端的电位至所述第二电压端的电位；锁存电路，具有第一输入端、第二输入端、第一输出端以及第二输出端，所述锁存电路的第一输入端与第二输出端分别接收所述第一逻辑电平信号和所述第二逻辑电平信号，并对所述第一逻辑电平信号和所述第二逻辑电平信号做逻辑运算后在所述控制单元的第一输出端与第二输出端分别输出第一驱动信号和第二驱动信号；其中，所述第一驱动信号和所述第二驱动信号为逻辑互补信号，所述第一驱动信号和所述第二驱动信号用于控制开关变换器中待控功率开关管的导通和关断；第一开关，具有第一端、第二端以及控制端，所述第一开关的第一端耦接所述锁存电路的第一输出端，所述第一开关的第二端耦接所述反相单元的第一输出端，所述第一开关的控制端接收刷新控制信号；第二开关，具有第一端、第二端以及控制端，所述第二开关的第一端耦接所述锁存电路的第二输出端，所述第二开关的第二端耦接所述反相单元的第二输出端，所述第二开关的控制端接收刷新控制信号；以及控制单元，具有第一端、第二端、第三端、第四端和输出端，所述控制单元的第一端耦接所述第一电压端，所述控制单元的第二端耦接所述第二电压端，所述控制单元的第三端耦接所述第三电压端，所述控制单元的第四端耦接第四电压端，控制单元用于检测第二电压端的电位的变化，并根据第二电压端的电位的变化产生所述刷新控制信号，其中，所述第二电压端的电位在第一电压端的电位和第四电压端的电位之间切换，当检测到第二电压端的电位改变时，刷新控制信号将控制第一开关和第二开关均导通一个预设时间段。

本发明第二方面提出了一种用于电平转换电路的抗干扰方法，该电平转换电路包括第一电压端、第二电压端、第三电压端、反相单元、开关单元和锁存电路，所述反相单元设置在第二电压端和第三电压端之间，具有第一输出端和第二输出端；所述开关单元设置在第一电压端和第二电压端之间，并根据所述接收的控制信号下拉所述反相单元的第一输出端的电位或第二输出端的电位至所述第二电压端的电位；所述锁存电路，具有第一输入端、第二输入端、第一输出端和第二输出端，所述锁存电路的第一输入端耦接反相单元的第一输出端，所述锁存电路的第二输入端耦接反相单元的第二输出端；所述抗干扰方法包括：检测第二电压端的电位变化，并在第二电压端的电位快速变化期间产生具有第一脉冲宽度的脉冲信号；以及在所述第一脉冲宽度对应的时间窗口期内，将锁存电路的第一输出端和第一输入端耦接，将锁存电路的第二输出端和第二输入端耦接。

与现有技术相比，采用上述技术方案的有益效果为：本发明通过对电平转换电路的功率转换点SW的变化情况进行检测，并根据其产生一定脉冲宽度的脉冲信号，以脉冲宽度对应的时间窗口期来强制控制反相单元的输出，能够在功率转换点SW快速变化时以及快速变化后，反相单元输出端的电位处于正确的逻辑状态。

附图说明

图1为现有技术中的一种电平转换电路示意图。

图2为根据本发明一个实施例提出的电平转换电路的电路原理图。

图3为根据本发明一个实施例的图2中的控制单元的电路原理图。

图4为本发明一个实施例中第四电压端连接示意图。

图5为本发明另一个实施例中第四电压端连接示意图。

图6为根据本发明实施例的一种电平转换电路的抗干扰方法的方法流程图。

附图标记：10-反相单元，20-开关单元，30-锁存电路，40-控制单元，11-第一非门，12-第二非门，41-电位变化检测电路，42-脉冲保持电路，411-快速上升检测电路，412-快速下降检测电路，421-第一脉冲信号发生器，422-第二脉冲信号发生器，423-逻辑电路。

具体实施方式

下面详细描述本申请的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能理解为对本申请的限制。相反，本申请的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

下面参照图2~图6来描述本发明一些实施例提供的一种电平转换电路及其抗干扰方法。

在介绍该电平转换电路之间，需要说明的是，请参考图2，电平转换电路中包括第一电压端T1、第二电压端T2、第三电压端T3以及第四电压端T4。在本实施例中，第三电压端T3到第二电压端T2之间的电压域称之为高电压域，第二电压端T2到第一电压端T1之间的电压域称之为低电压域。在一个实施例中，电平转换电路的功能包括将低电压域的信号转换为高电压域的信号。在一个具体实施例中，第一电压端T1为参考地GND，为了便于阅读，下称“第一电压端GND”；第二电压端T2为DCDC芯片的功率转换点SW（例如BUCK开关变换器上管和下管的公共节点），下称“第二电压端SW；第三电压端T3为自举电压位BST，下称“第三电压端BST；第四电压端T4则是根据实际拓扑需求接收电压。在本实施例中，第三电压端BST到第二电压端SW之间的电压域称之为高电压域，第二电压端SW到第一电压端GND之间的电压域称之为低电压域。在上述的高电压域和低电压域内，GND代表低电压域的低电压位，BST代表高电压域的高电压位，SW代表低电压域的高电压位也代表高电压域的低电压位。在一个实施例中，高电压域的高电压位大于低电压域的高电压位，高电压域的低电压位大于低电压域的低电压位。

请继续参考图2，该电平转换电路包括反相单元10、开关单元20、锁存电路30、第一开关S1、第二开关S2以及控制单元40。其中，

反相单元10设置在第二电压端SW和第三电压端BST之间的高电压域内，第三电压端BST的电位大于第二电压端SW的电位。该反相单元10具有第一输出端A和第二输出端B，第一输出端A输出第一逻辑电平信号，第二输出端B输出第二逻辑电平信号。第一逻辑电平信号和第二逻辑电平信号为逻辑互补信号，其中，第一逻辑电平信号和第二逻辑电平信号的逻辑高电位为第三电压端的电位，第一逻辑电平信号和第二逻辑电平信号的逻辑低电位为第二电压端的电位。这里的逻辑互补信号是指：第一逻辑电平信号的电位为逻辑高电位时，第二逻辑电平信号的电位为逻辑低电位，反之亦然。

在图2所示的实施例中，反相单元10由两个首尾串联在一起的第一非门11和第二非门12组成，其中，第一非门11的输入端和第二非门12的输出端之间的公共节点为反相单元10的第一输出端A，第一非门11的输出端和第二非门12的输入端之间的公共节点为反相单元10的第二输出端B。第一非门11和第二非门12的供电端分别连接到第三电压端BST和第二电压端SW上。应当注意，在其他实施例中，反相单元10可根据需要采用单个非门或多个串联的非门或多个并联的非门或多个串并联设置的非门结构实现相同的沟通。

开关单元20设置在第一电压端GND和第二电压端SW之间的低电压域内，第二电压端SW的电位大于第一电压端GND的电位。开关单元20主要用于接收低电压域内的控制信号，并根据控制信号下拉反相单元10的第一输出端A的电位或第二输出端B的电位至第二电压端SW的电位。

锁存电路30，具有第一输入端、第二输入端、第一输出端以及第二输出端。该锁存电路30的第一输入端耦接反相单元10的第一输出端A，锁存电路30的第二输入端耦接反相单元10的第二输出端B，分别用于接收反相单元10输出的第一逻辑电平信号和第二逻辑电平信号。锁存电路30对接收的第一逻辑电平信号和第二逻辑电平信号做逻辑运算后通过锁存电路30的第一输出端和第二输出端分别输出第一驱动信号和第二驱动信号。其中，第一驱动信号和第二驱动信号为逻辑互补信号，用于控制开关变换器中待控功率开关管（例如BUCK开关变换器的上管）的导通和关断。

第一开关S1具有第一端、第二端以及控制端，该第一开关S1的第一端耦接锁存电路30的第一输出端，第一开关S1的第二端耦接反相单元10的第一输出端A，第一开关S1的控制端接收控制单元40产生的刷新控制信号LAT。第二开关S2同样具有第一端、第二端以及控制端，该第二开关S2的第一端耦接锁存电路30的第二输出端，第二开关的第二端耦接反相单元10的第二输出端B，第二开关的控制端接收控制单元40产生的刷新控制信号LAT。第一开关S1、第二开关S2通过刷新控制信号LAT实现对反相单元输出端的逻辑状态进行控制。

控制单元40具有第一端、第二端、第三端、第四端和输出端。该控制单元40的第一端耦接第一电压端GND，控制单元的第二端耦接第二电压端SW，控制单元的第三端耦接第三电压端BST，控制单元的第四端耦接第四电压端T4，控制单元40主要用于检测第二电压端SW的电位变化，并根据第二电压端SW的电位变化产生刷新控制信号LAT。其中，第二电压端SW的电位在第一电压端GND的电位和第四电压端T4的电位之间切换，当检测到第二电压端SW的电位改变时，刷新控制信号LAT将控制第一开关S1和第二开关S2均导通一个预设时间段。

需要注意的是，第四电压端T4根据拓扑结构的不同相应接入的电位也不同，可以是输入电压、输出电压亦或是其他电压。

例如，在一个如图4所示的BUCK拓扑结构实施例中，此时第二电压端SW的电位是在第一电压端GND的电位与开关变换器的输入电压VIN之间变化的，则在该实施例中，第四电压端T4包括开关变换器的输入端，其电位为开关变换器的输入电压VIN。在另一个如图5所示的BOOST拓扑结构实施例中，此时第二电压端SW的电位是在第一电压端GND的电位与开关变换器的输出电压VOUT之间变化的，则在该实施例中，第四电压端T4包括开关变换器的输出端，其电位为开关变换器的输出电压VOUT。需要说明的是，图4和图5仅用作第四电压端T4的说明，其器件组成与连接关系并非重点，因此不做赘述。

在图2所示实施例中，控制单元40包括电位变化检测电路41和脉冲保持电路42。电位变化检测电路41耦接第一电压端GND、第二电压端SW、第三电压端BST和第四电压端T4，根据四个电压端的电位情况产生电位变化检测信号，其中电位变化检测信号表征第二电压端SW的变化情况。脉冲保持电路42则是用于接收电位变化检测信号，并根据电位变化检测信号产生具有第一脉冲宽度的刷新控制信号LAT，这里的第一脉冲宽度对应的时间窗口期即为第一开关S1、第二开关S2受控导通的预设时间段。

通过产生的刷新控制信号LAT实现在第二点电压端SW快速变化时对反相单元的输出端电位进行控制。例如，在第二电压端SW发生快速变化前，反相单元10的第一输出端A为逻辑低（0），第二输出端B分别为逻辑高（1），相应的锁存电路30的第一输出端、第二输出端也分别为逻辑低（0）和逻辑高（1）。当第二电压端SW快速变化时，在变化期间控制单元完成检测产生刷新控制信号LAT，在刷新控制信号LAT的脉冲宽度对应的时间窗口期内，控制第一开关S1和第二开关S2导通，此时锁存电路30的第一输出端与其第一输入端耦接，锁存电路30的第二输出端与其第二输入端耦接，即可将反相单元10的第一输出端A、第二输出端B的电位控制为锁存电路30的第一输出端和第二输出端的电位，即分别逻辑低（0）和逻辑高（1）。也即是说，在一个预设时间段内，将锁存电路30的第一、第二输出端的电位锁定，即使第二电压端SW出现快速变化也不会出现因干扰导致的误触发。此外，在第二电压端SW的快速变化消失后（预设时间段结束后），也能保证反相单元输出正确的逻辑电平，避免电平转换电路出现混乱。

在图2所示实施例中还公开了开关单元20的一种具体实现方式，其中，控制信号包括第一控制信号IN1和第二控制信号IN2，且均位于低电压域内，第一控制信号IN1和第二控制信号IN2逻辑互补，即，第一控制信号IN1为低电压域的逻辑高时，第二控制信号IN2为低电压域的逻辑低，反之亦然。

开关单元包括第一钳位元件D1、第二钳位元件D2、第五开关管M5、第六开关管M6。第一钳位元件D1具有第一端和第二端，第一钳位元件D1的第一端耦接第二电压端SW，第一钳位元件D1的第二端耦接反相单元10的第一输出端A，用于在下拉过程中对反相单元10的第一输出端A的电位进行钳位。第五开关管M5具有第一端、第二端和控制端，第五开关管M5的第一端耦接第一钳位元件D1的第二端，第五开关管M5的第二端耦接第一电压端GND，第五开关管M5的控制端耦接第一控制信号IN1。第二钳位元件D2具有第一端和第二端，第二钳位元件D2的第一端耦接第二电压端SW，第二钳位元件D2的第二端耦接反相单元10的第二输出端B，用于在下拉过程中对第二输出端B的电位进行钳位。第六开关管M6具有第一端、第二端和控制端，第六开关管M6的第一端耦接第二钳位元件D2的第二端，第六开关管M6的第二端耦接第一电压端GND，第六开关管M6的控制端耦接第二控制信号IN2。

需要说明的是，第五开关管M5与第六开关管M6也为可控制的电子开关器件，选取方式与第一开关管M1、第二开关管M2、第三开关管M3、第四开关管ME4类似，在此不做赘述。第五开关管M5和第六开关管M6分别由第一控制信号IN1和第二控制信号IN2控制。通过开启第五开关管M5并关断第六开关管M6，可将反相单元10的第一输出端A电位下拉至高电压域内的第二电压端SW的电位；通过关断第五开关管M5并导通第六开关管M6，可将反相单元10第二输出端B电位下拉至高电压域内的第二电压端SW的电位。

在一个实施例中，第一钳位元件D1和第二钳位元件D2可采用二极管或开关管等具有钳位功能的元件。具体的，在本实施例中，第一钳位元件D1包括第一二极管，第二钳位元件D2包括第二二极管；第一二极管的阳极耦接第二电压端SW，第一二极管的阴极耦接第五开关管M5的第一端；第二二极管的阳极耦接第二电压端SW，第二二极管的阴极耦接第六开关管M6的第一端。

在图2所示实施例中，第一开关S1、第二开关S2、第五开关管M5以及第六开关管M6均为可以控制的电子开关器件，可选择任何合适的半导体开关器件，如金属氧化物半导体场效应管(Metal Oxide Semiconductor Field Effect Transistor，MOSFET)或双极性晶体管（Bipolar Junction Transistor，BJT）或结型场效应管(Junction Field EffectTransistor，JFET)等。

图3根据本发明一个实施例示意出了控制单元40的一个电路原理图。由于第二电压端SW存在快速上升和快速下降两种变化情况，在图3所示实施例中，电位变化检测电路41包括快速上升检测电路411和快速下降检测电路412，相应的电位变化检测信号也包括上升检测信号和下降检测信号。其中，快速上升检测电路411耦接第一电压端GND、第二电压端SW和第三电压端BST，并根据第二电压端SW的电位和第三电压端BST的电位变化产生上升检测信号，该上升检测信号表征第二电压端SW的电位是否快速上升。快速下降检测电路412耦接第二电压端SW、第三电压端BST和第四电压端T4，并根据第二电压端SW的电位和第三电压端BST的电位的变化产生下降检测信号，该下降检测信号表征第二电压端SW的电位是否快速下降。

请继续参考图3，本实施例中提出了一种快速上升检测电路411与快速下降检测电路412的具体实现方式。

具体地，快速上升检测电路411包括第一电阻R1、第一电容C1、第一开关管M1以及第二电阻R2。其中，第一电阻R1的第一端耦接第三电压端BST，第一电阻R1的第二端耦接第一电容C1的第一端，第一电容C1的第二端连接第一电压端GND；第一开关管M1的第一端接收耦接第三电压端BST，第一开关管M1的第二端耦接第二电阻R2的第一端，第一开关管M1的控制管耦接第一电阻R1与第一电容C1的公共节点a1，第二电阻R2的第二端耦接第二电压端SW；快速上升检测电路411在第一开关管M1与第二电阻R2的公共节点a2处输出上升检测信号。快速下降检测电路412包括第三电容C3、第四电阻R4、第五电阻R5及第三开关管M3。其中，第三电容C3的第一端耦接第四电压端T4，第三电容C3的第二端耦接第四电阻R4的第一端，第四电阻R4的第二端耦接第二电压端SW；第五电阻R5的第一端耦接第三电压端BST，第五电阻R5的第二端耦接第三开关管M3的第一端，第三开关管M3的第二端耦接第二电压端SW，第三开关管M3的控制端耦接第三电容C3与第四电阻R4的公共节点b1；快速下降检测电路412在第三开关管M3与第五电阻R5的公共节点b2输出下降检测信号。

与快速上升检测电路411、快速下降检测电路412相对应的，脉冲保持电路42也包括第一脉冲信号发生器421、第二脉冲信号发生器422以及逻辑电路423。其中，第一脉冲信号发生器421接收上升检测信号并产生具有第二脉冲宽度的第一脉冲信号。第二脉冲信号发生器422接收下降检测信号并产生具有第三脉冲宽度的第二脉冲信号。逻辑电路423接收第一脉冲信号和第二脉冲信号并对两者做逻辑运算，输出具有第一脉冲宽度的刷新控制信号LAT，其中，第一脉冲宽度等于第二脉冲宽度或第三脉冲宽度。

请继续参考图3，本实施例中提出了一种第一脉冲信号发生器421和第二脉冲信号发生器422的实现方式。

具体地，第一脉冲信号发生器421包括第一反相器INV1、第二反相器INV2、第三反相器INV3、第三电阻R3、第二电容C2及第二开关管M2。其中，第一反相器INV1的第一端接收上升检测信号，第一反相器INV1的第二端耦接第三电阻R3的第一端，第三电阻R3的第二端耦接第二电容C2的第一端，第二电容C2的第二端耦接第二电压端SW；第二开关管M2的控制端接收上升检测信号，第二开关管M2的第一端耦接第三电阻R3与第二电容C2的公共节点a3，第二开关管M2的第二端耦接第二电压端SW；第二反相器INV2的第一端耦接第三电阻R3与第二电容C2的公共节点a3，第二反相器INV2的第二端耦接第三反相器INV3的第一端，由第三反相器INV3的第二端输出第一脉冲信号。

第二脉冲信号发生器422包括第四反相器INV4、第五反相器INV5、第六反相器INV5、第四电容C4、第六电阻R6及第四开关管M4。其中，第四反相器INV4的第一端接收下降检测信号，第四反相器INV4的第二端耦接第六电阻R6的第一端，第六电阻R6的第二端耦接第四电容C4的第一端，第四电容C4的第二端耦接第二电压端SW；第四开关管M4的第一端耦接第三电压端BST，第四开关管M4的第二端耦接第六电阻R6与第四电容C4的公共节点b3，第四开关管M4的控制端接收下降检测信号；第五反相器INV5的第一端耦接第六电阻R6与第四电容C4的公共节点b3，第五反相器INV5的第二端耦接第六反相器INV6的第一端，第六反相器INV6的第二端输出第二脉冲信号。

通过快速上升检测电路411与第一脉冲信号发生器421实现第二电压端的电位上升检测，产生第一脉冲信号。通过快速下降检测电路412与第二脉冲信号发生器422实现第二电压端的电位下降检测，产生第二脉冲信号，在再对第一脉冲信号和第二脉冲信号进行逻辑运算即可得到控制第一开关S1和第二开关S2导通/关断的刷新控制信号LAT。

在一个实施例中，脉冲保持电路42中的逻辑运算采用如图3所示的逻辑电路实现。该逻辑电路423包括第七反相器INV7和一个或门，其中，第七反相器INV7的输入端接收第一脉冲信号，第七反相器INV7的输出端耦接或门的第一输入端，或门的第二输入端接收第二脉冲信号，或门的输出端输出经逻辑运算后的刷新控制信号LAT。

应当注意，本实施例中第一开关管M1、第二开关管M2、第三开关管M3、第四开关管M4均为可以控制的电子开关器件，可选择任何合适的半导体开关器件。本说明书中，在本说明书中第一开关管、第二开关管、第三开关管、第四开关管均采用MOSFET进行示意。

在一个实施例中，第一开关管M1采用PMOS管时，第一开关管M1的第一端、第二端和控制端分别对应PMOS管的源极、漏极和栅极，此时，第一开关管M1的源极耦接第三电压端BST，第一开关管M1的漏极耦接第二电阻R2的第一端，第一开关管M1的栅极耦接第一电阻R1和第一电容C1的公共节点a1。第二开关管M2采用NMOS管时，第二开关管M2的第一端、第二端和控制端分别对应NMOS管的漏极、源极和栅极，此时，第二开关管M2的漏极耦接第三电阻R3与第二电容C2的公共节点a3，第二开关管M2的源极耦接第二电压端SW，第二开关管M2的栅极接收上升检测信号。第三开关管M3采用NMOS管时，第三开关管M3的第一端、第二端和控制端分别对应NMOS管的漏极、源极和栅极，此时，第三开关管M3的漏极耦接第五电阻R5的第二端，第三开关管M3的源极耦接第二电压端SW，第三开关管M3的栅极耦接第三电容C3与第四电阻R4的公共节点b1。第四开关管M4采用PMOS管时，第四开关管M4的第一端、第二端和控制端分别对应PMOS管的源极、漏极和栅极，此时，第四开关管M4的源极耦接第三电压端BST，第四开关管M4的漏极耦接第六电阻R6和第四电容C4的公共节点b3，第四开关管M4的栅极接收下降检测信号。

下面以图4所述BUCK开关变换器为例，结合图3和图4，对第二电压端SW电位快速上升时控制单元40的工作原理进行描述。当第二电压端SW的电位快速上升，快速上升检测电路411中第三电压端BST电位瞬间被抬高，第一开关管M1导通，a2点的电位被拉至第三电压端BST的电位，即上升检测信号变为逻辑高（1）。与此同时，电容C1被充电，a1点的电位升高。随着a1点的电位升高，第三电压端BST和a1点之间的电压降低，当第三电压端BST和a1点之间的电压低于第一开关管M1的导通阈值，第一开关管M1被关断，a2点的电位被钳位到第二电压端SW的电位，即上升检测信号变为逻辑低（0）。也即是说，快速上升检测电路可检测第二电压端SW电位的快速上升事件。

第一脉冲信号发生器421在接收到的上升检测信号为逻辑高（1）时，第二开关管M2导通，第二电容C2通过第二开关管M2放电，此时第三电阻R3和第二电容C2的公共节点a3的电位为逻辑低（0）。当上升检测信号变为逻辑低（0）时，第二开关管M2关断，第二电容C2将被充电，公共节点a3的电位会以一定斜率上升。在第二电容C2的电压（也即是节点a3的电位）还没上升到翻转阈值前，第三反相器INV3的输出依然为逻辑低（0）；而在第二电容C2的电压上升到反相器的翻转阈值后，第三反相器INV3输出逻辑高（1）。在这个过程中，第二电容C2充电的时间即为第一脉冲信号发生器421产生的第一脉冲信号的脉冲宽度，即第二脉冲宽度。

同样地，当第二电压端SW电位快速下降时，快速下降检测电路412中b1点的电位增大，第三开关管M3导通，b2点的电位被拉至第二电压端SW的电位，即下降检测信号变为逻辑低（0）。与此同时，电容C3被充电，b1点的电位降低。随着b1点的电位降低，第三开关管M3被关断，b2点的电位被钳位到第三电压端BST的电位，即下降检测信号变为逻辑高（1）。也即是说，快速下降检测电路可检测到第二电压端SW电位快速下降事件。

第二脉冲信号发生器422在接收到的下降检测信号为逻辑低（0）时，第四开关管M4导通，节点b3的电位为逻辑高（1），同时电容C4将被放电。在第四电容C4的电位（也即是节点b3的电位）还没下降到翻转阈值前，第六反相器INV6的输出依然为逻辑高（1）；而在第四电容C4的电位下降到反相器的翻转阈值后，第六反相器INV6输出逻辑低（0）。在这个过程中，第四电容C4的放电时间即为第二脉冲信号发生器422产生的第二脉冲信号的脉冲宽度，即第三脉冲宽度。

逻辑电路423用于在第一脉冲信号的低电平期间（第二脉冲宽度内）以及第二脉冲信号的高电平期间（第三脉冲宽度内）使得刷新控制信号LAT具有高电平状态。图6为根据本发明实施例公开的一种电平转换电路的抗干扰方法的流程示意图，该电平转换电路如图2公开的实施例所示，包括第一电压端GND、第二电压端SW、第三电压端BST、反相单元10、开关单元20和锁存电路30，反相单元10设置在第二电压端SW和第三电压端BST之间的高电压域内，具有第一输出端A和第二输出端B；开关单元20设置在第一电压端GND和第二电压端SW之间的低电压域内，并根据控制信号下拉反相单元10的第一输出端A的电位或第二输出端B的电位至第二电压端SW的电位；锁存电路30，具有第一输入端、第二输入端、第一输出端和第二输出端，锁存电路30的第一输入端耦接反相单元10的第一输出端A，锁存电路30的第二输入端耦接反相单元10的第二输出端B。该抗干扰方法包括步骤101~102：

步骤101：检测第二电压端SW的电位变化，并在第二电压端SW的电位快速变化期间产生具有第一脉冲宽度的脉冲信号。

步骤102：在第一脉冲宽度对应的时间窗口期内，将锁存电路30的第一输出端和第一输入端耦接，将锁存电路30的第二输出端和第二输入端耦接。

在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或实例。而且，描述的具体特征、结构、材料或特点可以在任何的一个或多个实施例或示例中以合适的方式结合。应当理解，当称“元件”“连接到”或“耦接”到另一元件时或“元件”与另一“元件”相连时，它可以是直接连接或耦接到另一元件或者可以存在中间元件。相反，当称元件“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义；实施例中的附图用以对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

尽管上面已经示出和描述了本申请的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本申请的限制，本领域的普通技术人员在本申请的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (7)

1.一种电平转换电路，其特征在于，所述电平转换电路包括第一电压端、第二电压端、第三电压端和第四电压端，包括：

反相单元，设置在第二电压端和第三电压端之间，其中，所述第三电压端的电位大于第二电压端的电位，所述反相单元具有第一输出端和第二输出端，所述反相单元的第一输出端输出第一逻辑电平信号，所述反相单元的第二输出端输出第二逻辑电平信号，所述第一逻辑电平信号和第二逻辑电平信号为逻辑互补信号，第一逻辑电平信号和第二逻辑电平信号的逻辑高电位为第三电压端的电位，第一逻辑电平信号和第二逻辑电平信号的逻辑低电位为第二电压端的电位；

开关单元，设置在第一电压端和第二电压端之间，其中，所述第二电压端的电位大于第一电压端的电位，所述开关单元用于接收控制信号，并根据所述控制信号下拉所述反相单元的第一输出端的电位或第二输出端的电位至所述第二电压端的电位；

锁存电路，具有第一输入端、第二输入端、第一输出端以及第二输出端，所述锁存电路的第一输入端与第二输出端分别接收所述第一逻辑电平信号和所述第二逻辑电平信号，并对所述第一逻辑电平信号和所述第二逻辑电平信号做逻辑运算后在锁存电路的第一输出端与第二输出端分别输出第一驱动信号和第二驱动信号，其中，所述第一驱动信号和所述第二驱动信号为逻辑互补信号，所述第一驱动信号和所述第二驱动信号用于控制开关变换器中待控功率开关管的导通和关断；

快速上升检测电路，耦接所述第一电压端、第二电压端和第三电压端，并根据所述第二电压端的电位和第三电压端的电位的变化产生上升检测信号，其中，所述上升检测信号表征第二电压端的电位是否上升；

快速下降检测电路，耦接所述第二电压端、第三电压端和第四电压端，并根据所述第二电压端的电位和第三电压端的电位的变化产生下降检测信号，其中，所述下降检测信号表征第二电压端的电位是否下降；

第一脉冲信号发生器，接收所述上升检测信号，并根据所述上升检测信号产生具有第二脉冲宽度的第一脉冲信号；

第二脉冲信号发生器，接收所述下降检测信号，并根据所述下降检测信号产生具有第三脉冲宽度的第二脉冲信号；

逻辑电路，接收所述第一脉冲信号与第二脉冲信号，并对所述第一脉冲信号和所述第二脉冲信号做逻辑运算后输出具有第一脉冲宽度的刷新控制信号，其中，所述第一脉冲宽度等于所述第二脉冲宽度或第三脉冲宽度；

第一开关，具有第一端、第二端以及控制端，所述第一开关的第一端耦接所述锁存电路的第一输出端，所述第一开关的第二端耦接所述反相单元的第一输出端，所述第一开关的控制端接收刷新控制信号；以及

第二开关，具有第一端、第二端以及控制端，所述第二开关的第一端耦接所述锁存电路的第二输出端，所述第二开关的第二端耦接所述反相单元的第二输出端，所述第二开关的控制端接收刷新控制信号。

2.根据权利要求1所述的电平转换电路，其特征在于，所述第四电压端包括所述开关变换器的输入端，所述第四电压端上的电位等于所述开关变换器的输入电压。

3.根据权利要求1所述的电平转换电路，其特征在于，所述第四电压端包括所述开关变换器的输出端，所述第四电压端上的电位等于所述开关变换器的输出电压。

4.根据权利要求1所述的电平转换电路，其特征在于，所述快速上升检测电路包括第一电阻、第一电容、第一开关管及第二电阻，其中，

所述第一电阻的第一端耦接第三电压端，所述第一电阻的第二端耦接所述第一电容的第一端，所述第一电容的第二端连接第一电压端；所述第一开关管的第一端接收耦接第三电压端，所述第一开关管的第二端耦接所述第二电阻的第一端，所述第一开关管的控制管耦接所述第一电阻与所述第一电容的公共节点，所述第二电阻的第二端耦接第二电压端；所述快速上升检测电路在所述第一开关管与所述第二电阻的公共节点输出所述上升检测信号。

5.根据权利要求1所述的电平转换电路，其特征在于，所述快速下降检测电路包括第三电容、第四电阻、第五电阻及第三开关管，其中，

所述第三电容的第一端接收输入电压信号耦接所述第四电压端，所述第三电容的第二端耦接所述第四电阻的第一端，所述第四电阻的第二端耦接所述第二电压端；所述第五电阻的第一端耦接所述第三电压端，所述第五电阻的第二端耦接所述第三开关管的第一端，所述第三开关管的第二端耦接所述第二电压端，所述第三开关管的控制端耦接所述第三电容与所述第四电阻的公共节点；所述快速下降检测电路在所述第三开关管与所述第五电阻的公共节点输出所述下降检测信号。

6.根据权利要求1所述的电平转换电路，其特征在于，

所述第一脉冲信号发生器包括第一反相器、第二反相器、第三反相器、第三电阻、第二电容及第二开关管，其中，所述第一反相器的第一端接收所述上升检测信号，所述第一反相器的第二端耦接所述第三电阻的第一端，所述第三电阻的第二端耦接所述第二电容的第一端，所述第二电容的第二端耦接所述第二电压端；所述第二开关管的控制端接收所述上升检测信号，所述第二开关管的第一端耦接所述第三电阻与所述第二电容的公共节点，所述第二开关管的第二端耦接所述第二电压端；所述第二反相器的第一端耦接所述第三电阻与所述第二电容的公共节点，所述第二反相器的第二端耦接所述第三反相器的第一端，由所述第三反相器的第二端输出所述第一脉冲信号；

所述第二脉冲信号发生器包括第四反相器、第五反相器、第六反相器、第四电容、第六电阻及第四开关管，其中，所述第四反相器的第一端接收所述下降检测信号，所述第四反相器的第二端耦接所述第六电阻的第一端，所述第六电阻的第二端耦接所述第四电容的第一端，所述第四电容的第二端耦接所述第二电压端；所述第四开关管的第一端耦接第三电压端，所述第四开关管的第二端耦接所述第六电阻与第四电容的公共节点，所述第四开关管的控制端接收所述下降检测信号；所述第五反相器的第一端耦接所述第六电阻与所述第四电容的公共节点，所述第五反相器的第二端耦接所述第六反相器的第一端，所述第六反相器的第二端输出所述第二脉冲信号；

所述逻辑电路包括第七反相器和一个或门，其中，所述第七反相器的输入端接收所述第一脉冲信号，所述第七反相器的输出端耦接所述或门的第一输入端，所述或门的第二输入端接收所述第二脉冲信号，或门的输出端输出经逻辑运算后的所述刷新控制信号。

7.一种用于电平转换电路的抗干扰方法，其特征在于，该电平转换电路包括第一电压端、第二电压端、第三电压端、第四电压端、反相单元、开关单元和锁存电路，所述反相单元设置在第二电压端和第三电压端之间，具有第一输出端和第二输出端；所述开关单元设置在第一电压端和第二电压端之间，并根据接收的控制信号下拉所述反相单元的第一输出端的电位或第二输出端的电位至所述第二电压端的电位；所述锁存电路，具有第一输入端、第二输入端、第一输出端和第二输出端，所述锁存电路的第一输入端耦接反相单元的第一输出端，所述锁存电路的第二输入端耦接反相单元的第二输出端；所述抗干扰方法包括：

采用快速上升检测电路检测所述电平转换电路第二电压端的电位和第三电压端的电位的变化产生上升检测信号，其中，所述上升检测信号表征所述第二电压端的电位是否上升，其中，所述快速上升检测电路耦接所述第一电压端、第二电压端和第三电压端；

采用快速下降检测电路检测所述电平转换电路第二电压端的电位和第三电压端的电位的变化产生下降检测信号，其中，所述下降检测信号表征所述第二电压端的电位是否下降，其中，所述快速下降检测电路耦接所述第二电压端、第三电压端和第四电压端；

根据所述上升检测信号产生具有第二脉冲宽度的第一脉冲信号；

根据所述下降检测信号产生具有第三脉冲宽度的第二脉冲信号；

对所述第一脉冲信号和所述第二脉冲信号做逻辑运算后输出具有第一脉冲宽度的刷新控制信号，其中，所述第一脉冲宽度等于所述第二脉冲宽度或第三脉冲宽度；

在所述第一脉冲宽度对应的时间窗口期内，所述刷新控制信号控制锁存电路的第一输出端和锁存电路第一输入端耦接，控制锁存电路的第二输出端和锁存电路第二输入端耦接。