JP2003143846A - 電源装置及びその制御方法 - Google Patents
電源装置及びその制御方法Info
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- H02M3/00—Conversion of dc power input into dc power output
- H02M3/22—Conversion of dc power input into dc power output with intermediate conversion into ac
- H02M3/24—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters
- H02M3/28—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac
- H02M3/325—Conversion of dc power input into dc power output with intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate ac using devices of a triode or a transistor type requiring continuous application of a control signal
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- H02M1/008—Plural converter units for generating at two or more independent and non-parallel outputs, e.g. systems with plural point of load switching regulators
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
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- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 スイッチングパルスに応じてスイッチングさ
れ、整流を行うスイッチング素子と、スイッチング素子
に並列に接続され、整流を行う整流素子とを有する電源
装置及びその制御方法に関し、電力を効率よく供給でき
る電源装置及びその制御方法を提供することを目的とす
る。 【解決手段】 スイッチングパルスに応じてスイッチン
グされ、整流を行うスイッチング素子Ｑ１、Ｑ２による
整流とスイッチング素子Ｑ１、Ｑ２に並列に接続され、
整流を行う整流素子Ｄ11、Ｄ12による整流とを切り換え
るときに、スイッチング素子Ｑ１、Ｑ２をスイッチング
制御するスイッチングパルスを徐々に変化させ、また、
電源投入時は整流素子Ｄ11、Ｄ12により整流を行い、電
源投入から一定時間Ｔ10経過してからスイッチングパル
スを徐々に変化させ、スイッチング素子Ｑ１、Ｑ２によ
る整流に徐々に移行する。
れ、整流を行うスイッチング素子と、スイッチング素子
に並列に接続され、整流を行う整流素子とを有する電源
装置及びその制御方法に関し、電力を効率よく供給でき
る電源装置及びその制御方法を提供することを目的とす
る。 【解決手段】 スイッチングパルスに応じてスイッチン
グされ、整流を行うスイッチング素子Ｑ１、Ｑ２による
整流とスイッチング素子Ｑ１、Ｑ２に並列に接続され、
整流を行う整流素子Ｄ11、Ｄ12による整流とを切り換え
るときに、スイッチング素子Ｑ１、Ｑ２をスイッチング
制御するスイッチングパルスを徐々に変化させ、また、
電源投入時は整流素子Ｄ11、Ｄ12により整流を行い、電
源投入から一定時間Ｔ10経過してからスイッチングパル
スを徐々に変化させ、スイッチング素子Ｑ１、Ｑ２によ
る整流に徐々に移行する。
Description
【０００１】
【発明の属する技術分野】本発明は電源装置及びその制
御方法に係り、スイッチングパルスに応じてスイッチン
グされ、整流を行うスイッチング素子と、スイッチング
素子に並列に接続され、整流を行う整流素子とを有する
電源装置及びその制御方法に関する。
御方法に係り、スイッチングパルスに応じてスイッチン
グされ、整流を行うスイッチング素子と、スイッチング
素子に並列に接続され、整流を行う整流素子とを有する
電源装置及びその制御方法に関する。
【０００２】
【従来の技術】図１は情報処理システムのブロック構成
図を示す。
図を示す。
【０００３】情報処理システム１は、交流電源１１、Ａ
Ｃ−ＤＣ変換部１２、ｎ個のメインボード１３−１〜１
３−ｎ、ネットワーク１４を含む構成とされている。交
流電源１１は、ＡＣ−ＤＣ変換部１２に交流電圧（電
流）を供給する。ＡＣ−ＤＣ変換部１２は、交流電源１
１からの交流電圧（電流）を直流電圧（電流）に変換す
る。
Ｃ−ＤＣ変換部１２、ｎ個のメインボード１３−１〜１
３−ｎ、ネットワーク１４を含む構成とされている。交
流電源１１は、ＡＣ−ＤＣ変換部１２に交流電圧（電
流）を供給する。ＡＣ−ＤＣ変換部１２は、交流電源１
１からの交流電圧（電流）を直流電圧（電流）に変換す
る。
【０００４】ＡＣ−ＤＣ変換部１２で変換された直流電
圧（電流）はメインボード１３−１〜１３−ｎに供給さ
れる。メインボード１３−１〜１３−ｎは、ネットワー
ク１４を介して接続されており、互いに通信を行いつ
つ、処理を行う情報処理装置であり、各メインボードは
ＤＣ−ＤＣ変換部２１−１〜２１−３、ＣＰＵ２２、記
憶装置２３、通信機器２４を含む構成とされている。
圧（電流）はメインボード１３−１〜１３−ｎに供給さ
れる。メインボード１３−１〜１３−ｎは、ネットワー
ク１４を介して接続されており、互いに通信を行いつ
つ、処理を行う情報処理装置であり、各メインボードは
ＤＣ−ＤＣ変換部２１−１〜２１−３、ＣＰＵ２２、記
憶装置２３、通信機器２４を含む構成とされている。
【０００５】ＤＣ−ＤＣ変換部２１−１は、ＡＣ−ＤＣ
変換部１２からの直流電圧（電流）に基づいて所定の直
流電圧を生成し、ＣＰＵ２２に供給する。ＣＰＵ２２
は、ＤＣ−ＤＣ変換部２１−１からの直流電圧により駆
動され、処理を行う。ＤＣ−ＤＣ変換部２１−２は、Ａ
Ｃ−ＤＣ変換部１２からの直流電圧（電流）に基づいて
所定の直流電圧を生成し、記憶装置２３に供給する。記
憶装置２３は、ＤＣ−ＤＣ変換部２１−２からの直流電
圧により駆動され、ＣＰＵ２２で処理されたデータや通
信機器２３から供給されたデータを記憶する。ＤＣ−Ｄ
Ｃ変換部２１−３は、ＡＣ−ＤＣ変換部１２からの直流
電圧（電流）に基づいて所定の直流電圧を生成し、通信
機器２４に供給する。通信機器２４は、ネットワーク１
４との通信を制御する。
変換部１２からの直流電圧（電流）に基づいて所定の直
流電圧を生成し、ＣＰＵ２２に供給する。ＣＰＵ２２
は、ＤＣ−ＤＣ変換部２１−１からの直流電圧により駆
動され、処理を行う。ＤＣ−ＤＣ変換部２１−２は、Ａ
Ｃ−ＤＣ変換部１２からの直流電圧（電流）に基づいて
所定の直流電圧を生成し、記憶装置２３に供給する。記
憶装置２３は、ＤＣ−ＤＣ変換部２１−２からの直流電
圧により駆動され、ＣＰＵ２２で処理されたデータや通
信機器２３から供給されたデータを記憶する。ＤＣ−Ｄ
Ｃ変換部２１−３は、ＡＣ−ＤＣ変換部１２からの直流
電圧（電流）に基づいて所定の直流電圧を生成し、通信
機器２４に供給する。通信機器２４は、ネットワーク１
４との通信を制御する。
【０００６】図２はＤＣ−ＤＣ変換部２１−１のブロッ
ク構成図を示す。
ク構成図を示す。
【０００７】ＤＣ−ＤＣ変換部２１−１は、ＤＣ−ＤＣ
変換回路３１−１、３１−２、ダイオードＤ１、Ｄ２を
含む構成とされている。ＤＣ−ＤＣ変換回路３１−１
は、ＡＣ−ＤＣ変換部１２からの直流電圧を所定の電圧
に変換する。また、ＤＣ−ＤＣ変換回路３１−１は、出
力電流、出力電圧を検出して、出力電圧が一定になるよ
うに制御を行う。ＤＣ−ＤＣ変換回路３１−１の出力電
圧は、ダイオードＤ１を介してＣＰＵ２２に供給され
る。ＤＣ−ＤＣ変換回路３１−２は、ＤＣ−ＤＣ変換回
路３１−１と同様な構成とされており、出力電圧はダイ
オードＤ２を介してＣＰＵ２２に供給される。
変換回路３１−１、３１−２、ダイオードＤ１、Ｄ２を
含む構成とされている。ＤＣ−ＤＣ変換回路３１−１
は、ＡＣ−ＤＣ変換部１２からの直流電圧を所定の電圧
に変換する。また、ＤＣ−ＤＣ変換回路３１−１は、出
力電流、出力電圧を検出して、出力電圧が一定になるよ
うに制御を行う。ＤＣ−ＤＣ変換回路３１−１の出力電
圧は、ダイオードＤ１を介してＣＰＵ２２に供給され
る。ＤＣ−ＤＣ変換回路３１−２は、ＤＣ−ＤＣ変換回
路３１−１と同様な構成とされており、出力電圧はダイ
オードＤ２を介してＣＰＵ２２に供給される。
【０００８】通常動作時は、ＤＣ−ＤＣ変換回路３１−
１及びＤＣ−ＤＣ変換回路３１−２からの直流電流がＣ
ＰＵ２２に供給される。立ち上がり時にＤＣ−ＤＣ変換
回路３１−１の出力電圧の立ち上がりがＤＣ−ＤＣ変換
回路３１−２の出力電圧の立ち上がりより早い場合に
は、ダイオードＤ２によりＤＣ−ＤＣ変換回路３１−１
からＤＣ−ＤＣ変換回路３１−２に電流が流れることが
ない。すなわち、ダイオードＤ２によりＤＣ−ＤＣ変換
回路３１−２への電流の逆流を防止できる。
１及びＤＣ−ＤＣ変換回路３１−２からの直流電流がＣ
ＰＵ２２に供給される。立ち上がり時にＤＣ−ＤＣ変換
回路３１−１の出力電圧の立ち上がりがＤＣ−ＤＣ変換
回路３１−２の出力電圧の立ち上がりより早い場合に
は、ダイオードＤ２によりＤＣ−ＤＣ変換回路３１−１
からＤＣ−ＤＣ変換回路３１−２に電流が流れることが
ない。すなわち、ダイオードＤ２によりＤＣ−ＤＣ変換
回路３１−２への電流の逆流を防止できる。
【０００９】立ち上がり時にＤＣ−ＤＣ変換回路３１−
２の出力電圧の立ち上がりがＤＣ−ＤＣ変換回路３１−
１の出力電圧の立ち上がりより早い場合には、ダイオー
ドＤ１によりＤＣ−ＤＣ変換回路３１−２からＤＣ−Ｄ
Ｃ変換回路３１−１に電流が流れることがない。すなわ
ち、ダイオードＤ１によりＤＣ−ＤＣ変換回路３１−１
への電流の逆流が防止できる。
２の出力電圧の立ち上がりがＤＣ−ＤＣ変換回路３１−
１の出力電圧の立ち上がりより早い場合には、ダイオー
ドＤ１によりＤＣ−ＤＣ変換回路３１−２からＤＣ−Ｄ
Ｃ変換回路３１−１に電流が流れることがない。すなわ
ち、ダイオードＤ１によりＤＣ−ＤＣ変換回路３１−１
への電流の逆流が防止できる。
【００１０】次にＤＣ変換回路３１−１、３１−２につ
いて詳細に説明する。
いて詳細に説明する。
【００１１】図３はＤＣ−ＤＣ変換回路３１−１のブロ
ック構成図を示す。
ック構成図を示す。
【００１２】ＤＣ−ＤＣ変換回路３１−１は、インバー
タ回路４１、トランス４２、スイッチング素子Ｑ１、Ｑ
２、ダイオードＤ11、Ｄ12、制御回路４３、コイルＬ
0、出力電流検出用抵抗Ｒs、コンデンサＣ0を含む構成
とされている。
タ回路４１、トランス４２、スイッチング素子Ｑ１、Ｑ
２、ダイオードＤ11、Ｄ12、制御回路４３、コイルＬ
0、出力電流検出用抵抗Ｒs、コンデンサＣ0を含む構成
とされている。
【００１３】インバータ回路４１には、ＡＣ−ＤＣ変換
部１２からの直流電圧が印加される。インバータ回路４
１は、ＡＣ−ＤＣ変換部１２からの直流電圧を交流電圧
に変換する。
部１２からの直流電圧が印加される。インバータ回路４
１は、ＡＣ−ＤＣ変換部１２からの直流電圧を交流電圧
に変換する。
【００１４】インバータ回路４１により変換された交流
電圧は、トランス４２の一次コイルＬ１に印加される。
トランス４２の一次コイルＬ１には、インバータ回路４
１からの交流電圧に応じた交流電流が流れ、流れる電流
に応じた磁束を発生する。トランスＬ１で発生した磁束
は、トランス４２の二次コイルＬ21、Ｌ22に伝達され
る。トランス４２の二次コイルＬ21、Ｌ22には、一次コ
イルＬ１からの磁束に応じた二次電流が流れる。
電圧は、トランス４２の一次コイルＬ１に印加される。
トランス４２の一次コイルＬ１には、インバータ回路４
１からの交流電圧に応じた交流電流が流れ、流れる電流
に応じた磁束を発生する。トランスＬ１で発生した磁束
は、トランス４２の二次コイルＬ21、Ｌ22に伝達され
る。トランス４２の二次コイルＬ21、Ｌ22には、一次コ
イルＬ１からの磁束に応じた二次電流が流れる。
【００１５】二次コイルＬ21は、一端がトランジスタＱ
１のソース−ドレインを介して接地され、他端がチョー
クコイルＬ０の一端に接続される。二次コイルＬ22は、
一端がトランジスタＱ２のソース−ドレインを介して接
地され、他端がチョークコイルＬ０の一端に接続され
る。トランジスタＱ1、Ｑ２は例えば、ＭＯＳ−ＦＥＴ
（metal-oxide-semiconductor field effect transisto
r） から構成されている。
１のソース−ドレインを介して接地され、他端がチョー
クコイルＬ０の一端に接続される。二次コイルＬ22は、
一端がトランジスタＱ２のソース−ドレインを介して接
地され、他端がチョークコイルＬ０の一端に接続され
る。トランジスタＱ1、Ｑ２は例えば、ＭＯＳ−ＦＥＴ
（metal-oxide-semiconductor field effect transisto
r） から構成されている。
【００１６】トランジスタＱ１、Ｑ２は、ゲートが制御
回路４３に接続されており、制御回路４３からのスイッ
チングパルスに応じてスイッチングされる。トランジス
タＱ１には、ソース−ドレイン間にダイオードＤ11が並
列に接続される。ダイオードＤ11は、アノードが接地
側、カソードが二次コイルＬ21側となるように接続され
ている。
回路４３に接続されており、制御回路４３からのスイッ
チングパルスに応じてスイッチングされる。トランジス
タＱ１には、ソース−ドレイン間にダイオードＤ11が並
列に接続される。ダイオードＤ11は、アノードが接地
側、カソードが二次コイルＬ21側となるように接続され
ている。
【００１７】チョークコイルＬ０の他端は、出力電流検
出用抵抗Ｒsを介して出力端子Ｔoutに接続される。出力
端子Ｔoutと接地端子Ｔgndとの間には平滑コンデンサＣ
０が接続されている。トランス４２の２次コイルＬ21と
２次コイルＬ22との接続点の電位がチョークコイルＬ０
及び平滑コンデンサＣ０により平滑化されて出力され
る。
出用抵抗Ｒsを介して出力端子Ｔoutに接続される。出力
端子Ｔoutと接地端子Ｔgndとの間には平滑コンデンサＣ
０が接続されている。トランス４２の２次コイルＬ21と
２次コイルＬ22との接続点の電位がチョークコイルＬ０
及び平滑コンデンサＣ０により平滑化されて出力され
る。
【００１８】制御回路４３には、出力電流検出用抵抗Ｒ
sの両端の電圧及び出力端子Ｔoutの出力電圧が供給され
ている。制御回路４３は、出力端子Ｔoutからの出力電
圧Ｖoutが小さくなると、トランジスタＱ１及びＱ２の
ゲートに供給するスイッチングパルスのパルス幅を小さ
く、あるいは周期を大きくし、出力端子Ｔoutからの出
力電圧Ｖoutが大きくなると、トランジスタＱ１及びＱ
２のゲートに供給するスイッチングパルスのパルス幅を
大きく、あるいは周期を小さくする。
sの両端の電圧及び出力端子Ｔoutの出力電圧が供給され
ている。制御回路４３は、出力端子Ｔoutからの出力電
圧Ｖoutが小さくなると、トランジスタＱ１及びＱ２の
ゲートに供給するスイッチングパルスのパルス幅を小さ
く、あるいは周期を大きくし、出力端子Ｔoutからの出
力電圧Ｖoutが大きくなると、トランジスタＱ１及びＱ
２のゲートに供給するスイッチングパルスのパルス幅を
大きく、あるいは周期を小さくする。
【００１９】なお、このとき、トランジスタＱ１のゲー
トとトランジスタＱ２のゲートには、スイッチングパル
スが供給されており、トランジスタＱ１とトランジスタ
Ｑ２とは、交互にスイッチングされる。
トとトランジスタＱ２のゲートには、スイッチングパル
スが供給されており、トランジスタＱ１とトランジスタ
Ｑ２とは、交互にスイッチングされる。
【００２０】また、制御回路４３は、出力電流検出用抵
抗Ｒsの両端の電圧により出力電流を検出しており、出
力電流が所定の閾値より小さいとき、すなわち、軽負荷
時にはトランジスタＱ１、Ｑ２を常時オフさせて、ダイ
オードＤ11、Ｄ12によりダイオード整流を行う。ダイオ
ード整流を行うことにより、無用なスイッチングを行う
必要がなくなるため、スイッチングによる電力損失を低
減できる。
抗Ｒsの両端の電圧により出力電流を検出しており、出
力電流が所定の閾値より小さいとき、すなわち、軽負荷
時にはトランジスタＱ１、Ｑ２を常時オフさせて、ダイ
オードＤ11、Ｄ12によりダイオード整流を行う。ダイオ
ード整流を行うことにより、無用なスイッチングを行う
必要がなくなるため、スイッチングによる電力損失を低
減できる。
【００２１】さらに、制御回路４３は、出力電流検出用
抵抗Ｒsの両端の電圧により出力電流を検出しており、
出力電流が所定の閾値より大きいとき、すなわち、重負
荷時にはトランジスタＱ１、Ｑ２を出力電圧Ｖoutに応
じたスイッチングパルスによりスイッチングさせて、同
期整流を行う。同期整流を行うことにより、トランジス
タＱ1、Ｑ2のオン電圧は、約０．０１〔Ｖ〕であり、こ
れはダイオードＤ11、Ｄ12のオン電圧の約０．７〔Ｖ〕
に比べて十分に小さいので、スイッチング素子による電
圧降下を低減でき、電流を負荷に効率よく供給できるた
め、電力の損失を低減できる。
抵抗Ｒsの両端の電圧により出力電流を検出しており、
出力電流が所定の閾値より大きいとき、すなわち、重負
荷時にはトランジスタＱ１、Ｑ２を出力電圧Ｖoutに応
じたスイッチングパルスによりスイッチングさせて、同
期整流を行う。同期整流を行うことにより、トランジス
タＱ1、Ｑ2のオン電圧は、約０．０１〔Ｖ〕であり、こ
れはダイオードＤ11、Ｄ12のオン電圧の約０．７〔Ｖ〕
に比べて十分に小さいので、スイッチング素子による電
圧降下を低減でき、電流を負荷に効率よく供給できるた
め、電力の損失を低減できる。
【００２２】
【発明が解決しようとする課題】しかるに、従来のこの
種の電源装置では同期整流を行うためのスイッチング素
子とダイオード整流を行うためのスイッチング素子とで
オン抵抗に電圧差によって、同期整流とダイオード整流
とを切り換える際、図４に実線で示すように出力電圧が
変動するなどの問題点があった。
種の電源装置では同期整流を行うためのスイッチング素
子とダイオード整流を行うためのスイッチング素子とで
オン抵抗に電圧差によって、同期整流とダイオード整流
とを切り換える際、図４に実線で示すように出力電圧が
変動するなどの問題点があった。
【００２３】コンピュータなどのこの種の電源装置を適
用する場合には、電圧の変動を数十ｍ〔Ｖ〕以下に抑え
る必要がある。図４に示すような出力電圧の変動を低減
するには、チョークコイルＬ0のインダクタンス及び平
滑コンデンサＣ0の容量を大きくする必要がある。チョ
ークコイルＬ0のインダクタンス及び平滑コンデンサＣ0
の容量を大きくすることにより図４に破線で示すように
出力電圧の変動を低減できる。しかし、チョークコイル
Ｌ0のインダクタンス及び平滑コンデンサＣ0の容量を大
きくすると、装置が大型化してしまうとともに、コスト
が増加するなどの問題点があった。
用する場合には、電圧の変動を数十ｍ〔Ｖ〕以下に抑え
る必要がある。図４に示すような出力電圧の変動を低減
するには、チョークコイルＬ0のインダクタンス及び平
滑コンデンサＣ0の容量を大きくする必要がある。チョ
ークコイルＬ0のインダクタンス及び平滑コンデンサＣ0
の容量を大きくすることにより図４に破線で示すように
出力電圧の変動を低減できる。しかし、チョークコイル
Ｌ0のインダクタンス及び平滑コンデンサＣ0の容量を大
きくすると、装置が大型化してしまうとともに、コスト
が増加するなどの問題点があった。
【００２４】また、これらの電源装置を冗長した構成の
電源システムでは、図２に示すように電源装置の出力と
負荷との間に電源装置から負荷に向かう方向が順方向と
なるようにダイオードを接続していたため、ダイオード
による損失が発生するとともに、部品点数が増加してコ
ストが高くなるなどの問題点があった。
電源システムでは、図２に示すように電源装置の出力と
負荷との間に電源装置から負荷に向かう方向が順方向と
なるようにダイオードを接続していたため、ダイオード
による損失が発生するとともに、部品点数が増加してコ
ストが高くなるなどの問題点があった。
【００２５】本発明は上記の点に鑑みてなされたもの
で、電力を効率よく供給できる電源装置及びその制御方
法を提供することを目的とする。
で、電力を効率よく供給できる電源装置及びその制御方
法を提供することを目的とする。
【００２６】
【課題を解決するための手段】本発明は、スイッチング
パルスに応じてスイッチングされ、整流を行うスイッチ
ング素子による整流とスイッチング素子に並列に接続さ
れ、整流を行う整流素子による整流とを切り換えるとき
に、スイッチング素子を制御するスイッチングパルスを
徐々に変化させる。
パルスに応じてスイッチングされ、整流を行うスイッチ
ング素子による整流とスイッチング素子に並列に接続さ
れ、整流を行う整流素子による整流とを切り換えるとき
に、スイッチング素子を制御するスイッチングパルスを
徐々に変化させる。
【００２７】また、本発明は、電源投入時は整流素子に
より整流し、電源投入から一定時間経過してからスイッ
チングパルスを徐々に変化させ、スイッチング素子によ
る整流に徐々に移行させることを特徴とする。
より整流し、電源投入から一定時間経過してからスイッ
チングパルスを徐々に変化させ、スイッチング素子によ
る整流に徐々に移行させることを特徴とする。
【００２８】さらに、本発明は、出力電流を検出し、検
出した出力電流が閾値より大きくなったときに、スイッ
チングパルスを徐々に変化させて、整流動作を整流素子
による整流からスイッチング素子による整流に徐々に切
り換えることを特徴とする。
出した出力電流が閾値より大きくなったときに、スイッ
チングパルスを徐々に変化させて、整流動作を整流素子
による整流からスイッチング素子による整流に徐々に切
り換えることを特徴とする。
【００２９】さらに、本発明は、検出された出力電流が
閾値より小さくなったとき、整流をスイッチング素子に
よる整流から整流素子による整流に即座に切り換えるこ
とを特徴とする。
閾値より小さくなったとき、整流をスイッチング素子に
よる整流から整流素子による整流に即座に切り換えるこ
とを特徴とする。
【００３０】本発明によれば、スイッチング素子による
整流と整流素子による整流とを切り換えるときに、スイ
ッチング素子をスイッチングさせるスイッチングパルス
を徐々に変化させることにより、スイッチング素子によ
る整流と整流素子による整流とをスムーズに切り換える
ことができるため、出力電圧の変動を低減できる。
整流と整流素子による整流とを切り換えるときに、スイ
ッチング素子をスイッチングさせるスイッチングパルス
を徐々に変化させることにより、スイッチング素子によ
る整流と整流素子による整流とをスムーズに切り換える
ことができるため、出力電圧の変動を低減できる。
【００３１】また、本発明によれば、電源投入時は整流
素子により整流を行い、電源投入から一定時間経過して
からスイッチングパルスを徐々に変化させ、スイッチン
グ素子による整流に徐々に移行させることにより、出力
電圧の立ち上がり時に負荷から電流が逆流しても整流素
子により電流の逆流を防止できる。また、立ち上がった
後には、スイッチングパルスを徐々に変化させることに
より、スイッチング素子による整流と整流素子による整
流とをスムーズに切り換えることができるため、出力電
圧の変動を低減できる。
素子により整流を行い、電源投入から一定時間経過して
からスイッチングパルスを徐々に変化させ、スイッチン
グ素子による整流に徐々に移行させることにより、出力
電圧の立ち上がり時に負荷から電流が逆流しても整流素
子により電流の逆流を防止できる。また、立ち上がった
後には、スイッチングパルスを徐々に変化させることに
より、スイッチング素子による整流と整流素子による整
流とをスムーズに切り換えることができるため、出力電
圧の変動を低減できる。
【００３２】さらに、本発明によれば、出力電流を検出
し、検出した出力電流が閾値より大きくなったときに、
スイッチングパルスを徐々に変化させて、整流を整流素
子による整流からスイッチング素子による整流に徐々に
切り換えることにより、出力電流が大きい重負荷時に
は、オン電圧が小さいスイッチング素子により効率よく
電流を供給でき、また、出力電流が小さい軽負荷時に
は、スイッチングを行わない整流素子により整流を行う
ことによりスイッチングによる電力損失を防止して、負
荷に対して効率よく電流を供給できる。
し、検出した出力電流が閾値より大きくなったときに、
スイッチングパルスを徐々に変化させて、整流を整流素
子による整流からスイッチング素子による整流に徐々に
切り換えることにより、出力電流が大きい重負荷時に
は、オン電圧が小さいスイッチング素子により効率よく
電流を供給でき、また、出力電流が小さい軽負荷時に
は、スイッチングを行わない整流素子により整流を行う
ことによりスイッチングによる電力損失を防止して、負
荷に対して効率よく電流を供給できる。
【００３３】また、本発明によれば、検出された出力電
流が閾値より小さくなったとき、整流をスイッチング素
子による整流から整流素子による整流に即座に切り換え
ることにより、即座に負荷側からの電流の逆流を防止で
きる。
流が閾値より小さくなったとき、整流をスイッチング素
子による整流から整流素子による整流に即座に切り換え
ることにより、即座に負荷側からの電流の逆流を防止で
きる。
【００３４】
【発明の実施の形態】図５は本発明の一実施例のＤＣ−
ＤＣ変換回路の回路構成図を示す。同図中、図３と同一
構成部分には同一符号を付し、その説明は省略する。
ＤＣ変換回路の回路構成図を示す。同図中、図３と同一
構成部分には同一符号を付し、その説明は省略する。
【００３５】本実施例のＤＣ−ＤＣ変換回路１００は、
制御回路１０１の構成が図３に示す従来のＤＣ−ＤＣ変
換回路３１−ｉとは相違する。
制御回路１０１の構成が図３に示す従来のＤＣ−ＤＣ変
換回路３１−ｉとは相違する。
【００３６】図６は制御回路１０１のブロック構成図を
示す。
示す。
【００３７】制御回路１０１は、出力電圧検出回路１１
１、三角波発生回路１１２、制御パルス生成回路１１
３、出力電流検出回路１１４、パルス変調回路１１５、
電源スイッチ１１６、ソフトスタート回路１１７、ＡＮ
Ｄゲート１１８〜１２１を含む構成とされている。
１、三角波発生回路１１２、制御パルス生成回路１１
３、出力電流検出回路１１４、パルス変調回路１１５、
電源スイッチ１１６、ソフトスタート回路１１７、ＡＮ
Ｄゲート１１８〜１２１を含む構成とされている。
【００３８】出力電圧検出回路１１１には、出力端子Ｔ
outから出力される出力電圧Ｖoutが印加されている。出
力電圧検出回路１１１は、出力電圧Ｖoutと基準電圧Ｖr
efとの差に応じたアナログ信号を生成し、出力する。
outから出力される出力電圧Ｖoutが印加されている。出
力電圧検出回路１１１は、出力電圧Ｖoutと基準電圧Ｖr
efとの差に応じたアナログ信号を生成し、出力する。
【００３９】図７は出力電圧検出回路１１１の回路構成
図を示す。
図を示す。
【００４０】出力電圧検出回路１１１は、誤差アンプ１
３１、及び基準電圧源１３２とを含む構成とされてい
る。誤差アンプ１３１は、反転入力端子に出力端子Ｔou
tから出力電圧Ｖoutが印加され、非反転入力端子に基準
電源１３２の基準電圧Ｖrefが印加されている。誤差ア
ンプ１３１は、出力端子Ｔoutから出力される出力電圧
Ｖoutと基準電圧Ｖrefとの差に応じた信号を出力する。
３１、及び基準電圧源１３２とを含む構成とされてい
る。誤差アンプ１３１は、反転入力端子に出力端子Ｔou
tから出力電圧Ｖoutが印加され、非反転入力端子に基準
電源１３２の基準電圧Ｖrefが印加されている。誤差ア
ンプ１３１は、出力端子Ｔoutから出力される出力電圧
Ｖoutと基準電圧Ｖrefとの差に応じた信号を出力する。
【００４１】出力電圧検出回路１１１の出力信号は、制
御パルス生成回路１１３に供給される。制御パルス生成
回路１１３には、出力電圧検出回路１１１の出力の他
に、三角波発生回路１１２から三角波信号が供給されて
いる。制御パルス生成回路１１３は、出力電圧検出回路
１１１の出力及び三角波発生回路１１２からの三角波信
号に基づいて制御パルスを生成する。
御パルス生成回路１１３に供給される。制御パルス生成
回路１１３には、出力電圧検出回路１１１の出力の他
に、三角波発生回路１１２から三角波信号が供給されて
いる。制御パルス生成回路１１３は、出力電圧検出回路
１１１の出力及び三角波発生回路１１２からの三角波信
号に基づいて制御パルスを生成する。
【００４２】図８は、制御パルス生成回路１１３の回路
構成図を示す。
構成図を示す。
【００４３】制御パルス生成回路１１３は、コンパレー
タ１４１、ソフトスタート回路１４２、ＡＮＤゲート１
４３、フリップフロップ１４４、ＮＡＮＤゲート１４
５、１４６を含む構成とされている。
タ１４１、ソフトスタート回路１４２、ＡＮＤゲート１
４３、フリップフロップ１４４、ＮＡＮＤゲート１４
５、１４６を含む構成とされている。
【００４４】コンパレータ１４１は、非反転入力端子に
出力電圧検出回路１１１の出力信号が供給され、反転入
力端子に三角波発生回路１１２からの三角波信号が供給
される。コンパレータ１４１は、出力電圧検出回路１１
１の出力信号と三角波発生回路１１２で発生された三角
波信号とを比較し、出力電圧検出回路１１１の出力信号
レベルが三角波発生回路１１２で発生された三角波信号
レベルより大きければ、出力をハイレベルとし、出力電
圧検出回路１１１の出力信号レベルが三角波発生回路１
１２で発生された三角波信号レベルより小さければ、出
力をローレベルとする。コンパレータ１４１の出力は、
ＡＮＤゲート１４３に供給される。
出力電圧検出回路１１１の出力信号が供給され、反転入
力端子に三角波発生回路１１２からの三角波信号が供給
される。コンパレータ１４１は、出力電圧検出回路１１
１の出力信号と三角波発生回路１１２で発生された三角
波信号とを比較し、出力電圧検出回路１１１の出力信号
レベルが三角波発生回路１１２で発生された三角波信号
レベルより大きければ、出力をハイレベルとし、出力電
圧検出回路１１１の出力信号レベルが三角波発生回路１
１２で発生された三角波信号レベルより小さければ、出
力をローレベルとする。コンパレータ１４１の出力は、
ＡＮＤゲート１４３に供給される。
【００４５】ソフトスタート回路１４２は、電源スイッ
チ１１６の電源投入を検出して、ソフトスタート時に切
換時に電源検出回路からの電源に応じてＡＮＤゲート１
４３には、コンパレータ１４１の出力とソフトスタート
回路１４２の出力が供給される。ソフトスタート回路１
４２は、電源投入時にパルス幅が徐々に大きくなる出力
信号を出力する。
チ１１６の電源投入を検出して、ソフトスタート時に切
換時に電源検出回路からの電源に応じてＡＮＤゲート１
４３には、コンパレータ１４１の出力とソフトスタート
回路１４２の出力が供給される。ソフトスタート回路１
４２は、電源投入時にパルス幅が徐々に大きくなる出力
信号を出力する。
【００４６】図９はソフトスタート回路１４２の回路構
成図を示す。
成図を示す。
【００４７】ソフトスタート回路１４２は、三角波発生
回路１５１、遅延回路１５２、コンパレータ１５３を含
む構成とされている。三角波発生回路１５１は、三角波
発生回路１１２で発生される三角波の周波数より低い周
波数の三角波信号を発生する。三角波発生回路１５１で
発生された三角波信号は、コンパレータ１５３の反転入
力端子に供給される。
回路１５１、遅延回路１５２、コンパレータ１５３を含
む構成とされている。三角波発生回路１５１は、三角波
発生回路１１２で発生される三角波の周波数より低い周
波数の三角波信号を発生する。三角波発生回路１５１で
発生された三角波信号は、コンパレータ１５３の反転入
力端子に供給される。
【００４８】遅延回路１５２は、電圧源１５４、トラン
ジスタＱ11、抵抗Ｒ11、Ｒ12、コンデンサＣ11を含む構
成とされている。トランジスタＱ11はＮＰＮトランジス
タから構成され、ベースに電源スイッチ１１６の出力が
ハイレベル、すなわち、電源が投入されると、オンす
る。
ジスタＱ11、抵抗Ｒ11、Ｒ12、コンデンサＣ11を含む構
成とされている。トランジスタＱ11はＮＰＮトランジス
タから構成され、ベースに電源スイッチ１１６の出力が
ハイレベル、すなわち、電源が投入されると、オンす
る。
【００４９】コンデンサＣ11は、抵抗Ｒ11、Ｒ12、トラ
ンジスタＱ11を介して電圧源６１に接続されている。ト
ランジスタＱ11がオンすると、抵抗Ｒ11、Ｒ12を介して
コンデンサＣ11に電流が供給され、コンデンサＣ11が充
電される。コンデンサＣ11の充電電圧は、抵抗Ｒ11、Ｒ
12により分圧されてコンパレータ１５３の非反転入力端
子に供給される。
ンジスタＱ11を介して電圧源６１に接続されている。ト
ランジスタＱ11がオンすると、抵抗Ｒ11、Ｒ12を介して
コンデンサＣ11に電流が供給され、コンデンサＣ11が充
電される。コンデンサＣ11の充電電圧は、抵抗Ｒ11、Ｒ
12により分圧されてコンパレータ１５３の非反転入力端
子に供給される。
【００５０】図１０はソフトスタートスイッチ回路１４
２の動作波形図を示す。図１０（Ａ）は電源スイッチ１
１６の出力信号、図１０（Ｂ）で実線は抵抗Ｒ11と抵抗
Ｒ12との接続点の電圧、一点鎖線は三角波発生回路１５
１の出力三角波信号、図１０（Ｃ）はコンパレータ１５
３の出力を示す。
２の動作波形図を示す。図１０（Ａ）は電源スイッチ１
１６の出力信号、図１０（Ｂ）で実線は抵抗Ｒ11と抵抗
Ｒ12との接続点の電圧、一点鎖線は三角波発生回路１５
１の出力三角波信号、図１０（Ｃ）はコンパレータ１５
３の出力を示す。
【００５１】時刻ｔ１で電源スイッチ１１６がオンさ
れ、図１０（Ａ）に示す電源スイッチ１１６の出力信号
がローレベルからハイレベルに立ち上がると、抵抗Ｒ11
と抵抗Ｒ12との接続点の電位が抵抗Ｒ11、Ｒ12とコンデ
ンサＣ11とによって決まる時定数に応じて徐々に増加す
る。
れ、図１０（Ａ）に示す電源スイッチ１１６の出力信号
がローレベルからハイレベルに立ち上がると、抵抗Ｒ11
と抵抗Ｒ12との接続点の電位が抵抗Ｒ11、Ｒ12とコンデ
ンサＣ11とによって決まる時定数に応じて徐々に増加す
る。
【００５２】図１０（Ｂ）に実線で示す抵抗Ｒ11と抵抗
Ｒ12との接続点の電圧と図１０（Ｂ）に一点鎖線で示す
三角波信号はコンパレータ１５３により比較される。コ
ンパレータ１５３は、図１０（Ｂ）に実線で示す抵抗Ｒ
11と抵抗Ｒ12との接続点の電圧が図１０（Ｂ）に一点鎖
線で示す三角波信号より大きいときに、出力をハイレベ
ルとすることにより図１０（Ｃ）に示すような徐々にパ
ルス幅が増大する出力パルス信号を出力する。図１０
（Ｃ）に示されるコンパレータ１５３の出力信号は、Ａ
ＮＤゲート１４３に供給される。ＡＮＤゲート１４３
は、誤差アンプ１４１の出力とソフトスタート回路１４
２の出力とのＡＮＤ論理を取る。
Ｒ12との接続点の電圧と図１０（Ｂ）に一点鎖線で示す
三角波信号はコンパレータ１５３により比較される。コ
ンパレータ１５３は、図１０（Ｂ）に実線で示す抵抗Ｒ
11と抵抗Ｒ12との接続点の電圧が図１０（Ｂ）に一点鎖
線で示す三角波信号より大きいときに、出力をハイレベ
ルとすることにより図１０（Ｃ）に示すような徐々にパ
ルス幅が増大する出力パルス信号を出力する。図１０
（Ｃ）に示されるコンパレータ１５３の出力信号は、Ａ
ＮＤゲート１４３に供給される。ＡＮＤゲート１４３
は、誤差アンプ１４１の出力とソフトスタート回路１４
２の出力とのＡＮＤ論理を取る。
【００５３】ＡＮＤゲート１４３の出力は、フリップフ
ロップ１４４のクロック端子ＣＬＫに供給される。フリ
ップフロップ１４４は、クリア端子ＣＬＲ及びプリセッ
ト端子ＰＲがハイレベルに固定されており、クロック端
子ＣＬＫに供給されるＡＮＤゲート１４３の出力パルス
の立ち上がりに応じて非反転出力Ｑ及び反転出力／Ｑを
反転させる。フリップフロップ１４４の非反転出力Ｑ
は、ＮＡＮＤゲート１４５に供給され、フリップフロッ
プ１４４の反転出力／Ｑは、ＮＡＮＤゲート１４６に供
給される。
ロップ１４４のクロック端子ＣＬＫに供給される。フリ
ップフロップ１４４は、クリア端子ＣＬＲ及びプリセッ
ト端子ＰＲがハイレベルに固定されており、クロック端
子ＣＬＫに供給されるＡＮＤゲート１４３の出力パルス
の立ち上がりに応じて非反転出力Ｑ及び反転出力／Ｑを
反転させる。フリップフロップ１４４の非反転出力Ｑ
は、ＮＡＮＤゲート１４５に供給され、フリップフロッ
プ１４４の反転出力／Ｑは、ＮＡＮＤゲート１４６に供
給される。
【００５４】ＮＡＮＤゲート１４５は、フリップフロッ
プ１４４の非反転出力Ｑと誤差アンプ１４１の出力との
ＮＡＮＤ論理をとる。ＮＡＮＤゲート１４５の出力は、
ＡＮＤゲート１１８に供給される。ＮＡＮＤゲート１４
６は、フリップフロップ１４４の反転出力／Ｑと誤差ア
ンプ１４１の出力とのＮＡＮＤ論理をとる。ＮＡＮＤゲ
ート１４６の出力は、ＡＮＤゲート１１９に供給され
る。
プ１４４の非反転出力Ｑと誤差アンプ１４１の出力との
ＮＡＮＤ論理をとる。ＮＡＮＤゲート１４５の出力は、
ＡＮＤゲート１１８に供給される。ＮＡＮＤゲート１４
６は、フリップフロップ１４４の反転出力／Ｑと誤差ア
ンプ１４１の出力とのＮＡＮＤ論理をとる。ＮＡＮＤゲ
ート１４６の出力は、ＡＮＤゲート１１９に供給され
る。
【００５５】ＡＮＤゲート１１８は、ＮＡＮＤゲート１
４５の出力とパルス変調回路１１５の出力とのＡＮＤ論
理を出力する。また、ＡＮＤゲート１１９は、ＮＡＮＤ
ゲート１４６の出力とパルス変調回路１１５の出力との
ＡＮＤ論理を出力する。
４５の出力とパルス変調回路１１５の出力とのＡＮＤ論
理を出力する。また、ＡＮＤゲート１１９は、ＮＡＮＤ
ゲート１４６の出力とパルス変調回路１１５の出力との
ＡＮＤ論理を出力する。
【００５６】ここで、パルス変調回路１１５について詳
細に説明する。
細に説明する。
【００５７】図１１はパルス変調回路１１５の回路構成
図を示す。
図を示す。
【００５８】パルス変調回路１１５は、インバータ１６
１、トランジスタＱ21、Ｑ22、コンデンサＣ21、コンパ
レータ１６２、電流源１６３、抵抗Ｒ21を含む構成とさ
れている。パルス変調回路１１５には、出力電流検出回
路１１４から検出信号が供給される。
１、トランジスタＱ21、Ｑ22、コンデンサＣ21、コンパ
レータ１６２、電流源１６３、抵抗Ｒ21を含む構成とさ
れている。パルス変調回路１１５には、出力電流検出回
路１１４から検出信号が供給される。
【００５９】図１２は出力電流検出回路１１４の回路構
成図、図１３はパルス変調回路１１５の動作波形図を示
す。図１３（Ａ）は出力電流検出回路１１４の出力、図
１３（Ｂ）はトランジスタＱ21のベース電圧、図１３
（Ｃ）はトランジスタＱ22のベース電圧、図１３（Ｄ）
はコンデンサＣ21の充電電圧、及び三角波発生回路１１
２の出力三角波信号、図１３（Ｅ）はコンパレータ１５
２の出力を示す。
成図、図１３はパルス変調回路１１５の動作波形図を示
す。図１３（Ａ）は出力電流検出回路１１４の出力、図
１３（Ｂ）はトランジスタＱ21のベース電圧、図１３
（Ｃ）はトランジスタＱ22のベース電圧、図１３（Ｄ）
はコンデンサＣ21の充電電圧、及び三角波発生回路１１
２の出力三角波信号、図１３（Ｅ）はコンパレータ１５
２の出力を示す。
【００６０】出力電流検出回路１１４は、差動アンプ１
７１、コンパレータ１７２、基準電圧源１７３を含む構
成とされている。
７１、コンパレータ１７２、基準電圧源１７３を含む構
成とされている。
【００６１】差動アンプ１７１は、出力電流検出用抵抗
Ｒsの両端の電位差を検出する。差動アンプ１７１の出
力は、コンパレータ１７２の反転入力端子に供給され
る。
Ｒsの両端の電位差を検出する。差動アンプ１７１の出
力は、コンパレータ１７２の反転入力端子に供給され
る。
【００６２】コンパレータ１７２の非反転入力端子に
は、基準電圧源１７３から基準電圧が印加されている。
コンパレータ１７２は、差動アンプ１７１の出力が基準
電圧より小さい、すなわち、軽負荷時には、出力をハイ
レベル、差動アンプ１７１の出力が基準電圧より大き
い、すなわち、重負荷時には、出力をローレベルとす
る。
は、基準電圧源１７３から基準電圧が印加されている。
コンパレータ１７２は、差動アンプ１７１の出力が基準
電圧より小さい、すなわち、軽負荷時には、出力をハイ
レベル、差動アンプ１７１の出力が基準電圧より大き
い、すなわち、重負荷時には、出力をローレベルとす
る。
【００６３】コンパレータ１７２の出力がパルス変調回
路１１５に供給される。コンパレータ１７２の出力は、
パルス変調回路１１５で、ＮＰＮトランジスタＱ22のベ
ースに供給されるとともに、インバータ１６１を介して
ＮＰＮトランジスタＱ21のベースに供給される。
路１１５に供給される。コンパレータ１７２の出力は、
パルス変調回路１１５で、ＮＰＮトランジスタＱ22のベ
ースに供給されるとともに、インバータ１６１を介して
ＮＰＮトランジスタＱ21のベースに供給される。
【００６４】軽負荷時、すなわち、コンパレータ１７２
の出力がハイレベルのときには、トランジスタＱ21のベ
ースはローレベルであり、トランジスタＱ22のベースは
ハイレベルとなるため、トランジスタＱ21はオフし、ト
ランジスタＱ22はオンする。
の出力がハイレベルのときには、トランジスタＱ21のベ
ースはローレベルであり、トランジスタＱ22のベースは
ハイレベルとなるため、トランジスタＱ21はオフし、ト
ランジスタＱ22はオンする。
【００６５】トランジスタＱ22がオンすると、コンデン
サＣ21が放電され、コンパレータ１６２の非反転入力端
子はローレベルになる。コンパレータ１６２の反転入力
端子には、三角波発生回路１１２から三角波信号が供給
される。コンパレータ１６２は、三角波信号がコンデン
サＣ21の充電電圧より大きければ、出力をローレベルと
し、三角波信号がコンデンサＣ21の充電電圧より小さけ
れば、出力をハイレベルにする。軽負荷時には、コンデ
ンサＣ21の充電電圧はローレベルであり、三角波信号よ
り小さいので、コンパレータ１６２の出力はローレベル
となる。
サＣ21が放電され、コンパレータ１６２の非反転入力端
子はローレベルになる。コンパレータ１６２の反転入力
端子には、三角波発生回路１１２から三角波信号が供給
される。コンパレータ１６２は、三角波信号がコンデン
サＣ21の充電電圧より大きければ、出力をローレベルと
し、三角波信号がコンデンサＣ21の充電電圧より小さけ
れば、出力をハイレベルにする。軽負荷時には、コンデ
ンサＣ21の充電電圧はローレベルであり、三角波信号よ
り小さいので、コンパレータ１６２の出力はローレベル
となる。
【００６６】時刻ｔ11で、重負荷から軽負荷に移行する
とき、図１３（Ａ）に示すようにコンパレータ１７２の
出力がローレベルからハイレベルになる。このとき、図
１３（Ｂ）に示すようにトランジスタＱ21のベースはハ
イレベルからローレベルになり、図１３（Ｃ）に示すよ
うにトランジスタＱ22のベースはローレベルからハイレ
ベルとなるため、トランジスタＱ21はオフし、トランジ
スタＱ22はオンする。
とき、図１３（Ａ）に示すようにコンパレータ１７２の
出力がローレベルからハイレベルになる。このとき、図
１３（Ｂ）に示すようにトランジスタＱ21のベースはハ
イレベルからローレベルになり、図１３（Ｃ）に示すよ
うにトランジスタＱ22のベースはローレベルからハイレ
ベルとなるため、トランジスタＱ21はオフし、トランジ
スタＱ22はオンする。
【００６７】トランジスタＱ21がオフし、トランジスタ
Ｑ22がオンすると、コンデンサＣ21は、抵抗Ｒ21を介し
て徐々に放電される。このとき、コンデンサＣ21の充電
電圧は、図１３（Ｄ）に実線で示すように変化する。
Ｑ22がオンすると、コンデンサＣ21は、抵抗Ｒ21を介し
て徐々に放電される。このとき、コンデンサＣ21の充電
電圧は、図１３（Ｄ）に実線で示すように変化する。
【００６８】コンデンサＣ21の充電電圧は、コンパレー
タ１６２の非反転入力端子に供給されている。このた
め、コンパレータ１６２の出力は、図１３（Ｅ）に示す
ように徐々にハイレベルの期間が短くなり、ローレベル
の期間が長くなり、最終的にローレベルとなるように変
化する。
タ１６２の非反転入力端子に供給されている。このた
め、コンパレータ１６２の出力は、図１３（Ｅ）に示す
ように徐々にハイレベルの期間が短くなり、ローレベル
の期間が長くなり、最終的にローレベルとなるように変
化する。
【００６９】逆に、時刻ｔ12で軽負荷から重負荷に移行
するとき、すなわち、図１３（Ａ）に示すようにコンパ
レータ１７２の出力がハイレベルからローレベルになる
ときには、図１３（Ｂ）に示すようにトランジスタＱ21
のベースがローレベルからハイレベルになり、図１３
（Ｃ）に示すようにトランジスタＱ22のベースはハイレ
ベルからローレベルとなるため、トランジスタＱ21はオ
ンし、トランジスタＱ22はオフする。
するとき、すなわち、図１３（Ａ）に示すようにコンパ
レータ１７２の出力がハイレベルからローレベルになる
ときには、図１３（Ｂ）に示すようにトランジスタＱ21
のベースがローレベルからハイレベルになり、図１３
（Ｃ）に示すようにトランジスタＱ22のベースはハイレ
ベルからローレベルとなるため、トランジスタＱ21はオ
ンし、トランジスタＱ22はオフする。
【００７０】トランジスタＱ21がオンし、トランジスタ
Ｑ22がオフすると、コンデンサＣ21に電流源１６３から
定電流が供給され、徐々に充電される。このため、コン
デンサＣ21の充電電圧は、図１３（Ｄ）に示すように徐
々に上昇する。
Ｑ22がオフすると、コンデンサＣ21に電流源１６３から
定電流が供給され、徐々に充電される。このため、コン
デンサＣ21の充電電圧は、図１３（Ｄ）に示すように徐
々に上昇する。
【００７１】このため、コンパレータ１６２の出力は、
図１３（Ｅ）に示すように徐々にローレベルの期間が短
くなり、ハイレベルの期間が長くなり、最終的にハイレ
ベルとなるように変化する。
図１３（Ｅ）に示すように徐々にローレベルの期間が短
くなり、ハイレベルの期間が長くなり、最終的にハイレ
ベルとなるように変化する。
【００７２】以上のように、重負荷から軽負荷及び軽負
荷から重負荷に移行し、同期整流からダイオード整流、
及びダイオード整流から同期整流に移行するとき、コン
パレータ１６２の出力は、いきなりハイからローレベル
あるいはローからハイレベルに切り替わるのではなく、
ハイレベルあるいはローレベルの期間が徐々に短くな
り、ローレベルあるいはハイレベルの期間が徐々に長く
なる。
荷から重負荷に移行し、同期整流からダイオード整流、
及びダイオード整流から同期整流に移行するとき、コン
パレータ１６２の出力は、いきなりハイからローレベル
あるいはローからハイレベルに切り替わるのではなく、
ハイレベルあるいはローレベルの期間が徐々に短くな
り、ローレベルあるいはハイレベルの期間が徐々に長く
なる。
【００７３】コンパレータ１６２の出力は、ＡＮＤゲー
ト１１８、１１９に供給されている。
ト１１８、１１９に供給されている。
【００７４】ＡＮＤゲート１１８、１１９は、制御パル
ス生成回路１１３で生成された制御パルスｓｙｎｃＡ及
びｓｙｎｃＢとコンパレータ１６２の出力とのＡＮＤ論
理を出力する。すなわち、ＡＮＤゲート１１８、１１９
は、コンパレータ１６２の出力がハイレベルの期間、制
御パルス生成回路１１３で生成された制御パルスｓｙｎ
ｃＡ及びｓｙｎｃＢを出力する。
ス生成回路１１３で生成された制御パルスｓｙｎｃＡ及
びｓｙｎｃＢとコンパレータ１６２の出力とのＡＮＤ論
理を出力する。すなわち、ＡＮＤゲート１１８、１１９
は、コンパレータ１６２の出力がハイレベルの期間、制
御パルス生成回路１１３で生成された制御パルスｓｙｎ
ｃＡ及びｓｙｎｃＢを出力する。
【００７５】ＡＮＤゲート１１８の出力は、ＡＮＤゲー
ト１２０に供給され、ＡＮＤゲート１１９の出力は、Ａ
ＮＤゲート１２１に供給される。ＡＮＤゲート１２０、
１２１には、ソフトスタート回路１１７の出力が供給さ
れている。ＡＮＤゲート１２０は、ＡＮＤゲート１１８
の出力とソフトスタート回路１１７の出力とのＡＮＤ論
理を出力する。ＡＮＤゲート１２１は、ＡＮＤゲート１
１９の出力とソフトスタート回路１１７とのＡＮＤ論理
を出力する。
ト１２０に供給され、ＡＮＤゲート１１９の出力は、Ａ
ＮＤゲート１２１に供給される。ＡＮＤゲート１２０、
１２１には、ソフトスタート回路１１７の出力が供給さ
れている。ＡＮＤゲート１２０は、ＡＮＤゲート１１８
の出力とソフトスタート回路１１７の出力とのＡＮＤ論
理を出力する。ＡＮＤゲート１２１は、ＡＮＤゲート１
１９の出力とソフトスタート回路１１７とのＡＮＤ論理
を出力する。
【００７６】ソフトスタート回路１１７は、図９に示す
ソフトスタート回路１４２と略同じ構成であり、コンデ
ンサＣ11の容量がソフトスタート回路１４２より大きく
設定されている。
ソフトスタート回路１４２と略同じ構成であり、コンデ
ンサＣ11の容量がソフトスタート回路１４２より大きく
設定されている。
【００７７】図１４にソフトスタート回路１１７の動作
波形図を示す。図１４（Ａ）は電源スイッチ１１６の出
力、図１４（Ｂ）の実線はコンデンサＣ11の充電電圧、
破線は三角波信号、図１４（Ｃ）はコンパレータ１５３
の出力を示す。
波形図を示す。図１４（Ａ）は電源スイッチ１１６の出
力、図１４（Ｂ）の実線はコンデンサＣ11の充電電圧、
破線は三角波信号、図１４（Ｃ）はコンパレータ１５３
の出力を示す。
【００７８】ソフトスタート回路１１７は、コンデンサ
Ｃ11の容量を大きく設定することにより、コンデンサＣ
11の充電電圧の立ち上がり遅延するので、コンパレータ
１５３の出力は、電源スイッチ１１６が投入されてから
所定時間Ｔ10だけ遅延した後、出力がハイレベルとされ
る。このとき、コンパレータ１５３の出力は、図１４
（Ｃ）に示すようにハイレベルの期間が徐々に長くな
り、ローレベルの期間が徐々に短くなり、最終的にハイ
レベルに固定される。
Ｃ11の容量を大きく設定することにより、コンデンサＣ
11の充電電圧の立ち上がり遅延するので、コンパレータ
１５３の出力は、電源スイッチ１１６が投入されてから
所定時間Ｔ10だけ遅延した後、出力がハイレベルとされ
る。このとき、コンパレータ１５３の出力は、図１４
（Ｃ）に示すようにハイレベルの期間が徐々に長くな
り、ローレベルの期間が徐々に短くなり、最終的にハイ
レベルに固定される。
【００７９】ＡＮＤゲート１２０は、ソフトスタート回
路１１７の出力がハイレベルのときにＡＮＤゲート１１
８の出力をトランジスタＱ１のゲートに供給する。ま
た、ＡＮＤゲート１２１は、ソフトスタート回路１１７
の出力がハイレベルのときにＡＮＤゲート１１９の出力
をトランジスタＱ２のゲートに供給する。
路１１７の出力がハイレベルのときにＡＮＤゲート１１
８の出力をトランジスタＱ１のゲートに供給する。ま
た、ＡＮＤゲート１２１は、ソフトスタート回路１１７
の出力がハイレベルのときにＡＮＤゲート１１９の出力
をトランジスタＱ２のゲートに供給する。
【００８０】電源投入時には、ソフトスタート回路１１
７により一定時間Ｔ10経過するまでは、ＡＮＤゲート１
２０、１２１の出力はローレベルに保持され、トランジ
スタＱ１、Ｑ２はオフ状態とされる。よって、トランジ
スタＱ１、Ｑ２により同期整流は停止され、ダイオード
Ｄ11、Ｄ12によるダイオード整流により電源の供給が行
われる。
７により一定時間Ｔ10経過するまでは、ＡＮＤゲート１
２０、１２１の出力はローレベルに保持され、トランジ
スタＱ１、Ｑ２はオフ状態とされる。よって、トランジ
スタＱ１、Ｑ２により同期整流は停止され、ダイオード
Ｄ11、Ｄ12によるダイオード整流により電源の供給が行
われる。
【００８１】電源投入時に一定時間Ｔ10、ダイオードＤ
11、Ｄ12によりダイオード整流が行われることにより、
出力端子Ｔoutから出力される出力電圧Ｖoutが十分に立
ち上がる前に、負荷への電源の冗長を行う他の電源装置
の出力電圧が立ち上がってもダイオードＤ11、Ｄ12は逆
方向に接続されているので、トランス４２で電流が逆流
することを防止できる。よって、図２で負荷とＤＣ−Ｄ
Ｃ変換回路３１−１、３１−２との間に接続していたダ
イオードＤ１、Ｄ２が不要となる。よって、回路構成を
簡略化でき、また、製造コストを低減できる。
11、Ｄ12によりダイオード整流が行われることにより、
出力端子Ｔoutから出力される出力電圧Ｖoutが十分に立
ち上がる前に、負荷への電源の冗長を行う他の電源装置
の出力電圧が立ち上がってもダイオードＤ11、Ｄ12は逆
方向に接続されているので、トランス４２で電流が逆流
することを防止できる。よって、図２で負荷とＤＣ−Ｄ
Ｃ変換回路３１−１、３１−２との間に接続していたダ
イオードＤ１、Ｄ２が不要となる。よって、回路構成を
簡略化でき、また、製造コストを低減できる。
【００８２】また、一定時間Ｔ10経過後は、ソフトスタ
ート回路１１７及びＡＮＤゲート１２０、１２１により
徐々に同期整流に切り換わる。このため、ダイオードＤ
11、Ｄ12のオン電圧とトランジスタＱ１、Ｑ２のオン電
圧とが大きく相違しても、ダイオード整流と、同期整流
とが徐々に切り替わるため、ダイオード整流と同期整流
との切換をスムーズに行えため、出力電圧Ｖoutへの影
響を小さくできる。また、出力電圧Ｖoutへの影響が小
さいので、チョークコイルＬ１、平滑コンデンサＣ０を
小さくできる。
ート回路１１７及びＡＮＤゲート１２０、１２１により
徐々に同期整流に切り換わる。このため、ダイオードＤ
11、Ｄ12のオン電圧とトランジスタＱ１、Ｑ２のオン電
圧とが大きく相違しても、ダイオード整流と、同期整流
とが徐々に切り替わるため、ダイオード整流と同期整流
との切換をスムーズに行えため、出力電圧Ｖoutへの影
響を小さくできる。また、出力電圧Ｖoutへの影響が小
さいので、チョークコイルＬ１、平滑コンデンサＣ０を
小さくできる。
【００８３】さらに、本実施例のパルス変調回路１１５
は、ダイオード整流から同期整流、あるいは同期整流か
らダイオード整流に切り換えるときに、出力信号のパル
ス幅を徐々の変化させることにより、整流方式の切換を
スムーズにしたが、パルス周波数を徐々に変化させるよ
うにしてもよい。
は、ダイオード整流から同期整流、あるいは同期整流か
らダイオード整流に切り換えるときに、出力信号のパル
ス幅を徐々の変化させることにより、整流方式の切換を
スムーズにしたが、パルス周波数を徐々に変化させるよ
うにしてもよい。
【００８４】図１５はパルス変調回路１１５の第１変形
例の回路構成図を示す。同図中、図１１と同一構成部分
には同一符号を付しその説明は省略する。
例の回路構成図を示す。同図中、図１１と同一構成部分
には同一符号を付しその説明は省略する。
【００８５】本変形例のパルス変調回路１１５は、コン
パレータ１６２に代えて周波数変調回路２００を設けた
構成としてなる。周波数変調回路２００は、コンパレー
タ２０１、三角波発生回路２０２、ＡＮＤゲート２０３
を含む構成とされている。
パレータ１６２に代えて周波数変調回路２００を設けた
構成としてなる。周波数変調回路２００は、コンパレー
タ２０１、三角波発生回路２０２、ＡＮＤゲート２０３
を含む構成とされている。
【００８６】図１６はパルス変調回路１１５の第１変形
例の動作波形図を示す。図１６（Ａ）は出力電流検出回
路１１４の出力、図１６（Ｂ）はトランジスタＱ21のベ
ース電圧、図１６（Ｃ）はトランジスタＱ22のベース電
圧、図１６（Ｄ）に示す実線はコンデンサＣ21の充電電
圧、破線は三角波発生回路２０２の出力三角波信号、図
１６（Ｆ）は制御パルス生成回路１１３のコンパレータ
１４１の出力、図１６（Ｇ）はＡＮＤゲート２０３の出
力を示す。
例の動作波形図を示す。図１６（Ａ）は出力電流検出回
路１１４の出力、図１６（Ｂ）はトランジスタＱ21のベ
ース電圧、図１６（Ｃ）はトランジスタＱ22のベース電
圧、図１６（Ｄ）に示す実線はコンデンサＣ21の充電電
圧、破線は三角波発生回路２０２の出力三角波信号、図
１６（Ｆ）は制御パルス生成回路１１３のコンパレータ
１４１の出力、図１６（Ｇ）はＡＮＤゲート２０３の出
力を示す。
【００８７】コンパレータ２０１は、非反転入力端子に
はコンデンサＣ21の充電電圧が印加され、反転入力端子
には三角波発生回路２０２の出力三角波信号が供給され
ている。
はコンデンサＣ21の充電電圧が印加され、反転入力端子
には三角波発生回路２０２の出力三角波信号が供給され
ている。
【００８８】軽負荷から重負荷になると、図１６（Ａ）
に示す出力電流検出回路１１４からの出力がハイレベル
からローレベルになる。出力電流検出回路１１４の出力
がローレベルになると、図１６（Ｂ）に示すようにトラ
ンジスタＱ21のベース電圧はハイレベルになり、トラン
ジスタＱ21はオンする。また、出力電流検出回路１１４
の出力がローレベルになると、図１６（Ｃ）に示すよう
にトランジスタＱ22のベース電圧はローレベルになり、
トランジスタＱ22はオフする。
に示す出力電流検出回路１１４からの出力がハイレベル
からローレベルになる。出力電流検出回路１１４の出力
がローレベルになると、図１６（Ｂ）に示すようにトラ
ンジスタＱ21のベース電圧はハイレベルになり、トラン
ジスタＱ21はオンする。また、出力電流検出回路１１４
の出力がローレベルになると、図１６（Ｃ）に示すよう
にトランジスタＱ22のベース電圧はローレベルになり、
トランジスタＱ22はオフする。
【００８９】トランジスタＱ21がオンすると、電流源１
５３によりコンデンサＣ21が充電され、図１６（Ｄ）に
実線で示すようにコンデンサＣ21の充電電圧が上昇す
る。コンデンサＣ21の充電電圧は、コンパレータ２０１
で三角波発生回路２０２の出力三角波信号と比較され
る。なお、三角波発生回路２０２の出力三角波信号の周
波数は、三角波発生回路１１２の出力三角波信号の周波
数に比べて十分に低い周波数に設定されている。
５３によりコンデンサＣ21が充電され、図１６（Ｄ）に
実線で示すようにコンデンサＣ21の充電電圧が上昇す
る。コンデンサＣ21の充電電圧は、コンパレータ２０１
で三角波発生回路２０２の出力三角波信号と比較され
る。なお、三角波発生回路２０２の出力三角波信号の周
波数は、三角波発生回路１１２の出力三角波信号の周波
数に比べて十分に低い周波数に設定されている。
【００９０】コンパレータ２０１は、図１６（Ｅ）に示
すようにコンデンサＣ21の充電電圧が三角波発生回路２
０２の出力三角波信号より大きいときにハイレベルとな
り、小さいときにローレベルとなる信号を出力する。コ
ンパレータ２０１の出力は、ＡＮＤゲート２０３に供給
される。ＡＮＤゲート２０３は、コンパレータ２０１の
出力と図１６（Ｆ）に示す制御パルス生成回路１１３の
コンパレータ１４１の出力とのＡＮＤ論理を出力する。
ＡＮＤゲート２０３は、図１６（Ｇ）に示すようにコン
パレータ２０１がハイレベルの期間に図１６（Ｆ）に示
す制御パルス生成回路１１３のコンパレータ１４１の出
力信号を出力する。軽負荷から重負荷に移行するときに
は、コンパレータ２０１のハイレベルの期間が徐々に長
くなり、ＡＮＤゲート２０３から出力される制御パルス
生成回路１１３のコンパレータ１４１の出力パルス数が
増加する。すなわち、周波数が上昇し、最終的にＡＮＤ
ゲート２０３の出力は、制御パルス生成回路１１３のコ
ンパレータ１４１の出力そのものとなる。
すようにコンデンサＣ21の充電電圧が三角波発生回路２
０２の出力三角波信号より大きいときにハイレベルとな
り、小さいときにローレベルとなる信号を出力する。コ
ンパレータ２０１の出力は、ＡＮＤゲート２０３に供給
される。ＡＮＤゲート２０３は、コンパレータ２０１の
出力と図１６（Ｆ）に示す制御パルス生成回路１１３の
コンパレータ１４１の出力とのＡＮＤ論理を出力する。
ＡＮＤゲート２０３は、図１６（Ｇ）に示すようにコン
パレータ２０１がハイレベルの期間に図１６（Ｆ）に示
す制御パルス生成回路１１３のコンパレータ１４１の出
力信号を出力する。軽負荷から重負荷に移行するときに
は、コンパレータ２０１のハイレベルの期間が徐々に長
くなり、ＡＮＤゲート２０３から出力される制御パルス
生成回路１１３のコンパレータ１４１の出力パルス数が
増加する。すなわち、周波数が上昇し、最終的にＡＮＤ
ゲート２０３の出力は、制御パルス生成回路１１３のコ
ンパレータ１４１の出力そのものとなる。
【００９１】同様に、重負荷から軽負荷に移行するとき
には、コンパレータ２０１のハイレベルの期間が徐々に
短くなり、ＡＮＤゲート２０３から出力される制御パル
ス生成回路１１３のコンパレータ１４１の出力パルス数
が徐々に減少する。すなわち、周波数が低下し、ＡＮＤ
ゲート２０３の出力は、最終的にローレベルに保持され
る。
には、コンパレータ２０１のハイレベルの期間が徐々に
短くなり、ＡＮＤゲート２０３から出力される制御パル
ス生成回路１１３のコンパレータ１４１の出力パルス数
が徐々に減少する。すなわち、周波数が低下し、ＡＮＤ
ゲート２０３の出力は、最終的にローレベルに保持され
る。
【００９２】以上により、軽負荷から重負荷、及び重負
荷から軽負荷に移行するときトランジスタＱ１、Ｑ２の
ゲートに徐々にパルスを供給できるため、ダイオード整
流から同期整流、及び同期整流からダイオード整流にス
ムーズに移行させることができる。
荷から軽負荷に移行するときトランジスタＱ１、Ｑ２の
ゲートに徐々にパルスを供給できるため、ダイオード整
流から同期整流、及び同期整流からダイオード整流にス
ムーズに移行させることができる。
【００９３】なお、本実施例では、重負荷から軽負荷に
移行、すなわち、同期整流からダイオード整流に移行さ
せるときに、徐々に移行させたが、軽負荷としたとき
に、負荷側から電流が逆流する恐れがある。このため、
重負荷から軽負荷に移行、すなわち、同期整流からダイ
オード整流に移行させるときには、直ちに移行させるよ
うにしてもよい。
移行、すなわち、同期整流からダイオード整流に移行さ
せるときに、徐々に移行させたが、軽負荷としたとき
に、負荷側から電流が逆流する恐れがある。このため、
重負荷から軽負荷に移行、すなわち、同期整流からダイ
オード整流に移行させるときには、直ちに移行させるよ
うにしてもよい。
【００９４】図１７はパルス変調回路１１５の第２変形
例の回路構成図を示す。同図中、図１１と同一構成部分
には同一符号を付し、その説明は省略する。また、図１
８はパルス変調回路１１５の第２変形例の動作波形図を
示す。
例の回路構成図を示す。同図中、図１１と同一構成部分
には同一符号を付し、その説明は省略する。また、図１
８はパルス変調回路１１５の第２変形例の動作波形図を
示す。
【００９５】本変形例のパルス変調回路１１５は、コン
デンサＣ21の放電電流を制限する抵抗Ｒ21を削除した構
成とされている。これにより図１８の時刻ｔ11で、トラ
ンジスタＱ22がオンしたときに、図１８（Ｄ）に示すよ
うにコンデンサＣ21が直ちに放電され、コンデンサＣ21
の充電電圧が急激に低下する。これにより、図１８
（Ｅ）に示すようにコンパレータ１６４の出力は、直ち
にローレベルに固定される。
デンサＣ21の放電電流を制限する抵抗Ｒ21を削除した構
成とされている。これにより図１８の時刻ｔ11で、トラ
ンジスタＱ22がオンしたときに、図１８（Ｄ）に示すよ
うにコンデンサＣ21が直ちに放電され、コンデンサＣ21
の充電電圧が急激に低下する。これにより、図１８
（Ｅ）に示すようにコンパレータ１６４の出力は、直ち
にローレベルに固定される。
【００９６】コンパレータ１６４の出力がローレベルに
固定されることにより、直ちにダイオード整流に移行す
る。ダイオード整流に移行することにより、ダイオード
Ｄ１、Ｄ２は負荷に対して逆方向に接続されているの
で、負荷側からの電流の逆流を防止できる。
固定されることにより、直ちにダイオード整流に移行す
る。ダイオード整流に移行することにより、ダイオード
Ｄ１、Ｄ２は負荷に対して逆方向に接続されているの
で、負荷側からの電流の逆流を防止できる。
【００９７】なお、本実施例では、出力電流検出用抵抗
Ｒsの両端の電圧を検出することにより出力電流を検出
しているが、２次コイルＬ21、Ｌ22に発生する逆起電力
を検出することにより出力電流を検出してもよい。
Ｒsの両端の電圧を検出することにより出力電流を検出
しているが、２次コイルＬ21、Ｌ22に発生する逆起電力
を検出することにより出力電流を検出してもよい。
【００９８】図１９は本発明の一実施例の変形例の回路
構成図を示す。同図中、図５と同一構成部分には同一符
号を付し、その説明は省略する。
構成図を示す。同図中、図５と同一構成部分には同一符
号を付し、その説明は省略する。
【００９９】本変形例のＤＣ−ＤＣ変換回路３００は、
制御回路３０１の構成がＤＣ−ＤＣ制御回路１００と相
違するとともに、電流検出用抵抗Ｒsを削除した構成と
されている。
制御回路３０１の構成がＤＣ−ＤＣ制御回路１００と相
違するとともに、電流検出用抵抗Ｒsを削除した構成と
されている。
【０１００】図２０は制御回路３０１のブロック構成図
を示す。同図中、図６と同一構成部分には同一符号を付
し、その説明は省略する。
を示す。同図中、図６と同一構成部分には同一符号を付
し、その説明は省略する。
【０１０１】本変形例の制御回路３０１は、出力電流検
出回路３１１の構成が図６に示すし制御回路１０１とは
相違する。制御回路３０１には、二次コイルＬ21と二次
コイルＬ22との接続点の電圧が印加されるとともに、Ａ
ＮＤゲート１２０の出力が供給される。
出回路３１１の構成が図６に示すし制御回路１０１とは
相違する。制御回路３０１には、二次コイルＬ21と二次
コイルＬ22との接続点の電圧が印加されるとともに、Ａ
ＮＤゲート１２０の出力が供給される。
【０１０２】図２１は出力電流検出回路３１１の回路構
成図を示す。
成図を示す。
【０１０３】出力電流検出回路３１１は、コンパレータ
３２１、基準電圧源３２２、ＡＮＤゲート３２３、ラッ
チ回路３２４を含む構成とされている。
３２１、基準電圧源３２２、ＡＮＤゲート３２３、ラッ
チ回路３２４を含む構成とされている。
【０１０４】二次コイルＬ21と二次コイルＬ22との接続
点の電圧ＶTは、コンパレータ３２１の非反転入力端子
に接続されている。コンパレータ３２１の反転入力端子
には、基準電圧源３２２から基準電圧Ｖrefが印加され
ている。コンパレータ３２１は、二次コイルＬ21と二次
コイルＬ22との接続点の電圧ＶTと基準電圧源３２２で
発生される基準電圧Ｖrefとを比較し、二次コイルＬ21
と二次コイルＬ22との接続点の電圧ＶTが基準電圧源３
２２で発生される基準電圧より小さければ、出力をロー
レベルとし、二次コイルＬ21と二次コイルＬ22との接続
点の電圧が基準電圧源３２２で発生される基準電圧Ｖre
fより大きければ、出力をハイレベルとする。
点の電圧ＶTは、コンパレータ３２１の非反転入力端子
に接続されている。コンパレータ３２１の反転入力端子
には、基準電圧源３２２から基準電圧Ｖrefが印加され
ている。コンパレータ３２１は、二次コイルＬ21と二次
コイルＬ22との接続点の電圧ＶTと基準電圧源３２２で
発生される基準電圧Ｖrefとを比較し、二次コイルＬ21
と二次コイルＬ22との接続点の電圧ＶTが基準電圧源３
２２で発生される基準電圧より小さければ、出力をロー
レベルとし、二次コイルＬ21と二次コイルＬ22との接続
点の電圧が基準電圧源３２２で発生される基準電圧Ｖre
fより大きければ、出力をハイレベルとする。
【０１０５】コンパレータ３２１の出力は、ＡＮＤゲー
ト３２３にインヒビットとして供給される。ＡＮＤゲー
ト３２３は、ＡＮＤゲート１２０の出力をコンパレータ
３２１からのインヒビットパルスに応じてゲートする。
ＡＮＤゲート１２０の出力は、ラッチ回路３２４に供給
される。ラッチ回路３２４は、ＡＮＤゲート３２３の出
力ラッチする。
ト３２３にインヒビットとして供給される。ＡＮＤゲー
ト３２３は、ＡＮＤゲート１２０の出力をコンパレータ
３２１からのインヒビットパルスに応じてゲートする。
ＡＮＤゲート１２０の出力は、ラッチ回路３２４に供給
される。ラッチ回路３２４は、ＡＮＤゲート３２３の出
力ラッチする。
【０１０６】図２２は出力電流検出回路３１１の動作波
形図を示す。図２２（Ａ）はＡＮＤゲート１２０の出
力、図２２（Ｂ）は二次コイルＬ21と二次コイルＬ22と
の接続点の電圧ＶT、図２２（Ｃ）はラッチ回路３２４
の出力を示す。
形図を示す。図２２（Ａ）はＡＮＤゲート１２０の出
力、図２２（Ｂ）は二次コイルＬ21と二次コイルＬ22と
の接続点の電圧ＶT、図２２（Ｃ）はラッチ回路３２４
の出力を示す。
【０１０７】時刻ｔ20で二次コイルＬ21に負荷側から電
流が流入、すなわち、逆流が発生すると、トランジスタ
Ｑ21のオン時に、二次コイルＬ21と二次コイルＬ22との
接続点の電圧ＶTが通常のオン時の電圧Ｖ0に比べて低下
する。
流が流入、すなわち、逆流が発生すると、トランジスタ
Ｑ21のオン時に、二次コイルＬ21と二次コイルＬ22との
接続点の電圧ＶTが通常のオン時の電圧Ｖ0に比べて低下
する。
【０１０８】二次コイルＬ21と二次コイルＬ22との接続
点の電圧ＶTが基準電圧Ｖrefより低下すると、コンパレ
ータ３２１の出力がローレベルになる。コンパレータ３
２１の出力がローレベルになり、時刻ｔ21でＡＮＤゲー
ト１２０の出力がハイレベルになると、ＡＮＤゲート３
２３の出力がハイレベルになる、ラッチ回路３２４は、
時刻ｔ21でハイレベルをラッチし、出力をハイレベルに
する。
点の電圧ＶTが基準電圧Ｖrefより低下すると、コンパレ
ータ３２１の出力がローレベルになる。コンパレータ３
２１の出力がローレベルになり、時刻ｔ21でＡＮＤゲー
ト１２０の出力がハイレベルになると、ＡＮＤゲート３
２３の出力がハイレベルになる、ラッチ回路３２４は、
時刻ｔ21でハイレベルをラッチし、出力をハイレベルに
する。
【０１０９】ラッチ回路３２４の出力は、パルス変調回
路１１５に出力電流検出回路３１１の出力として供給さ
れ、前述の如く、同期整流とダイオード整流とを切り換
える際の動作に用いられる。
路１１５に出力電流検出回路３１１の出力として供給さ
れ、前述の如く、同期整流とダイオード整流とを切り換
える際の動作に用いられる。
【０１１０】なお、上記実施例では、絶縁型ＤＣ−ＤＣ
変換回路に対して本発明を適用した例について説明した
が、他の回路形式、例えば、降圧型ＤＣ−ＤＣ変換回路
にも適用可能である。
変換回路に対して本発明を適用した例について説明した
が、他の回路形式、例えば、降圧型ＤＣ−ＤＣ変換回路
にも適用可能である。
【０１１１】図２３は本発明の他の実施例のＤＣ−ＤＣ
変換回路の回路構成図を示す。同図中、図５と同一構成
部分には同一符号を付し、その説明は省略する。
変換回路の回路構成図を示す。同図中、図５と同一構成
部分には同一符号を付し、その説明は省略する。
【０１１２】本実施例のＤＣ−ＤＣ変換回路４００は、
直流電圧がドレイン−ソースが直列接続されたトランジ
スタＱ101、Ｑ102に印加される。トランジスタＱ102の
ドレイン−ソースには、ダイオードＤ100が並列に接続
される。トランジスタＱ101とトランジスタＱ102との接
続点はチョークコイルＬ0、出力電流検出用抵抗Ｒsを介
して出力端子Ｔoutに接続される。出力端子Ｔoutと接地
端子Ｔgndとの間には、平滑コンデンサＣ0が接続され
る。
直流電圧がドレイン−ソースが直列接続されたトランジ
スタＱ101、Ｑ102に印加される。トランジスタＱ102の
ドレイン−ソースには、ダイオードＤ100が並列に接続
される。トランジスタＱ101とトランジスタＱ102との接
続点はチョークコイルＬ0、出力電流検出用抵抗Ｒsを介
して出力端子Ｔoutに接続される。出力端子Ｔoutと接地
端子Ｔgndとの間には、平滑コンデンサＣ0が接続され
る。
【０１１３】トランジスタＱ101、Ｑ102は、制御回路４
０１によって制御される。制御回路４０１は、出力端子
Ｔoutから流れ出す出力電流を出力電流検出用抵抗Ｒsに
より検出するとともに、出力端子Ｔoutの出力電圧を検
出して、トランジスタＱ101、Ｑ102を制御している。
０１によって制御される。制御回路４０１は、出力端子
Ｔoutから流れ出す出力電流を出力電流検出用抵抗Ｒsに
より検出するとともに、出力端子Ｔoutの出力電圧を検
出して、トランジスタＱ101、Ｑ102を制御している。
【０１１４】図２４は制御回路４０１のブロック構成図
を示す。同図中、図１１と同一構成部分には同一符号を
付し、その説明は省略する。
を示す。同図中、図１１と同一構成部分には同一符号を
付し、その説明は省略する。
【０１１５】制御回路４０１は、制御パルス生成回路４
１１の構成が制御回路１０１とは相違する。
１１の構成が制御回路１０１とは相違する。
【０１１６】図２５は制御パルス生成回路４１１の回路
構成図を示す。同図中、図８と同一構成部分には同一符
号を付し、その説明は省略する。
構成図を示す。同図中、図８と同一構成部分には同一符
号を付し、その説明は省略する。
【０１１７】制御パルス生成回路４１１は、図８に示す
制御パルス生成回路１１３からフリップフロップ１４
４、ＡＮＤゲート１４５、１４６を削除した構成とされ
ており、ＡＮＤゲート１４３の出力を制御パルスとして
出力する。
制御パルス生成回路１１３からフリップフロップ１４
４、ＡＮＤゲート１４５、１４６を削除した構成とされ
ており、ＡＮＤゲート１４３の出力を制御パルスとして
出力する。
【０１１８】制御パルス生成回路４１１から出力される
出力制御パルスは、インバータ４１２により反転されて
トランジスタＱ101のゲートに供給される。また、ＡＮ
Ｄゲート１４３から出力される出力制御パルスは、ＡＮ
Ｄゲート１１９に供給される。ＡＮＤゲート１１９は、
制御パルス生成回路４１１から出力される出力生成パル
スとパルス変調回路１１５からの変調パルスとのＡＮＤ
論理を出力する。
出力制御パルスは、インバータ４１２により反転されて
トランジスタＱ101のゲートに供給される。また、ＡＮ
Ｄゲート１４３から出力される出力制御パルスは、ＡＮ
Ｄゲート１１９に供給される。ＡＮＤゲート１１９は、
制御パルス生成回路４１１から出力される出力生成パル
スとパルス変調回路１１５からの変調パルスとのＡＮＤ
論理を出力する。
【０１１９】ＡＮＤゲート１１９の出力は、ＡＮＤゲー
ト１２１に供給される。ＡＮＤゲート１２１は、ＡＮＤ
ゲート１１９から出力とソフトスタート回路１１７の出
力とのＡＮＤ論理を出力する。ＡＮＤゲート１１９の出
力は、トランジスタＱ102のゲートに供給される。
ト１２１に供給される。ＡＮＤゲート１２１は、ＡＮＤ
ゲート１１９から出力とソフトスタート回路１１７の出
力とのＡＮＤ論理を出力する。ＡＮＤゲート１１９の出
力は、トランジスタＱ102のゲートに供給される。
【０１２０】本実施例によれば、軽負荷時には、トラン
ジスタＱ102をオフして、ダイオードＤ100によるダイオ
ード整流が行われる。また、重負荷時には、トランジス
タＱ102をトランジスタＱ101とは逆相でスイッチングさ
せることにより同期整流が行われる。
ジスタＱ102をオフして、ダイオードＤ100によるダイオ
ード整流が行われる。また、重負荷時には、トランジス
タＱ102をトランジスタＱ101とは逆相でスイッチングさ
せることにより同期整流が行われる。
【０１２１】出力電流検出回路１１４の検出結果により
軽負荷と重負荷とを識別し、ダイオード整流と同期整流
とを切り換える。本実施例によれば、同期整流からダイ
オード整流に切り換えるときには、パルス変調回路１１
５によりトランジスタＱ102のスイッチングの間隔ある
いは回数が徐々に長くなり、最終的にオフされ、徐々に
ダイオード整流に切り換えられる。また、ダイオード整
流から同期整流に切り換えるときには、パルス変調回路
１１５によりトランジスタＱ102をオフ状態からスイッ
チングの間隔あるいは回数を徐々に短くして、最終的に
制御パルス生成回路３１１で生成された制御パルスによ
り制御させることにより、ダイオード整流から同期整流
に徐々に切り換えられる。
軽負荷と重負荷とを識別し、ダイオード整流と同期整流
とを切り換える。本実施例によれば、同期整流からダイ
オード整流に切り換えるときには、パルス変調回路１１
５によりトランジスタＱ102のスイッチングの間隔ある
いは回数が徐々に長くなり、最終的にオフされ、徐々に
ダイオード整流に切り換えられる。また、ダイオード整
流から同期整流に切り換えるときには、パルス変調回路
１１５によりトランジスタＱ102をオフ状態からスイッ
チングの間隔あるいは回数を徐々に短くして、最終的に
制御パルス生成回路３１１で生成された制御パルスによ
り制御させることにより、ダイオード整流から同期整流
に徐々に切り換えられる。
【０１２２】このため、同期整流とダイオード整流との
切換時に生じるトランジスタＱ102とダイオードＤ100と
のオン電圧の差異による出力電圧Ｖoutの変動を低減で
きる。
切換時に生じるトランジスタＱ102とダイオードＤ100と
のオン電圧の差異による出力電圧Ｖoutの変動を低減で
きる。
【０１２３】また、ソフトスタート回路１１７によっ
て、起動時に一定時間Ｔ10の間ダイオード整流を行った
後、徐々に同期整流に切り換えることにより負荷側から
の逆流を防止できる。
て、起動時に一定時間Ｔ10の間ダイオード整流を行った
後、徐々に同期整流に切り換えることにより負荷側から
の逆流を防止できる。
【０１２４】なお、上記実施例では、出力電流の検出を
抵抗により行う電源回路に提供した例について説明した
が、これ限定されるものではなく、要は、出力電流が検
出できればよく、本発明は出力電流の検出方式に限定さ
れるものではない。
抵抗により行う電源回路に提供した例について説明した
が、これ限定されるものではなく、要は、出力電流が検
出できればよく、本発明は出力電流の検出方式に限定さ
れるものではない。
【０１２５】（付記１） スイッチングパルスに応じて
スイッチングされ、整流を行うスイッチング素子と、前
記スイッチング素子に並列に接続され、整流を行う整流
素子とを有する電源装置であって、前記スイッチング素
子による整流と前記整流素子による整流とを切り換える
ときに、前記スイッチングパルスを徐々に変化させる制
御手段を有することを特徴とする電源装置。
スイッチングされ、整流を行うスイッチング素子と、前
記スイッチング素子に並列に接続され、整流を行う整流
素子とを有する電源装置であって、前記スイッチング素
子による整流と前記整流素子による整流とを切り換える
ときに、前記スイッチングパルスを徐々に変化させる制
御手段を有することを特徴とする電源装置。
【０１２６】（付記２） 前記制御手段は、前記スイッ
チングパルスのパルス幅を徐々に変化させることを特徴
とする付記１記載の電源装置。
チングパルスのパルス幅を徐々に変化させることを特徴
とする付記１記載の電源装置。
【０１２７】（付記３） 前記制御手段は、前記スイッ
チングパルスの周期を徐々に変化させることを特徴とす
る付記１記載の電源装置。
チングパルスの周期を徐々に変化させることを特徴とす
る付記１記載の電源装置。
【０１２８】（付記４） 前記制御手段は、電源投入時
は前記整流素子により整流を行わせ、該電源投入から一
定時間経過してから前記スイッチングパルスを徐々に変
化させ、前記スイッチング素子による整流に徐々に移行
させることを特徴とする付記１乃至３のいずれか一項記
載の電源装置。
は前記整流素子により整流を行わせ、該電源投入から一
定時間経過してから前記スイッチングパルスを徐々に変
化させ、前記スイッチング素子による整流に徐々に移行
させることを特徴とする付記１乃至３のいずれか一項記
載の電源装置。
【０１２９】（付記５） 出力電流を検出する出力電流
検出手段を有し、前記制御手段は、前記出力電流検出手
段による検出結果、前記出力電流が閾値より大きくなっ
たときに、前記スイッチングパルスを徐々に変化させ
て、整流を前記整流素子による整流から前記スイッチン
グ素子による整流に徐々に切り換えることを特徴とする
付記１乃至４のいずれか一項記載の電源装置。
検出手段を有し、前記制御手段は、前記出力電流検出手
段による検出結果、前記出力電流が閾値より大きくなっ
たときに、前記スイッチングパルスを徐々に変化させ
て、整流を前記整流素子による整流から前記スイッチン
グ素子による整流に徐々に切り換えることを特徴とする
付記１乃至４のいずれか一項記載の電源装置。
【０１３０】（付記６） 前記制御手段は、前記出力電
流検出手段による検出結果、前記出力電流が閾値より小
さくなったとき、整流を前記スイッチング素子による整
流から前記整流素子による整流に即座に切り換えること
を特徴とする付記５記載の電源装置。
流検出手段による検出結果、前記出力電流が閾値より小
さくなったとき、整流を前記スイッチング素子による整
流から前記整流素子による整流に即座に切り換えること
を特徴とする付記５記載の電源装置。
【０１３１】（付記７） スイッチングパルスに応じて
スイッチングされ、出力電圧を制御するスイッチング素
子と、前記スイッチング素子に並列に接続され、該出力
電圧を制御する整流素子とを有する電源装置の制御方法
であって、前記スイッチング素子による整流と前記整流
素子による整流とを切り換えるときに、前記スイッチン
グパルスを徐々に変化させることを特徴とする電源装置
の制御方法。
スイッチングされ、出力電圧を制御するスイッチング素
子と、前記スイッチング素子に並列に接続され、該出力
電圧を制御する整流素子とを有する電源装置の制御方法
であって、前記スイッチング素子による整流と前記整流
素子による整流とを切り換えるときに、前記スイッチン
グパルスを徐々に変化させることを特徴とする電源装置
の制御方法。
【０１３２】（付記８） 前記スイッチングパルスのパ
ルス幅を徐々に変化させることを特徴とする付記７記載
の電源装置の制御方法。
ルス幅を徐々に変化させることを特徴とする付記７記載
の電源装置の制御方法。
【０１３３】（付記９） 前記スイッチングパルスの周
期を徐々に変化させることを特徴とする付記７記載の電
源装置の制御方法。
期を徐々に変化させることを特徴とする付記７記載の電
源装置の制御方法。
【０１３４】（付記１０） 電源投入時には、前記整流
素子により整流を行わせ、前記電源投入から一定時間経
過してから前記スイッチングパルスを徐々に変化させ、
前記スイッチング素子による整流に徐々に移行させるこ
とを特徴とする付記７乃至９のいずれか一項記載の電源
装置の制御方法。
素子により整流を行わせ、前記電源投入から一定時間経
過してから前記スイッチングパルスを徐々に変化させ、
前記スイッチング素子による整流に徐々に移行させるこ
とを特徴とする付記７乃至９のいずれか一項記載の電源
装置の制御方法。
【０１３５】（付記１１） 出力電流を検出し、前記出
力電流が閾値より大きくなったときに、前記スイッチン
グパルスを徐々に変化させて、整流を前記整流素子によ
る整流から前記スイッチング素子による整流に徐々に切
り換えることを特徴とする付記７乃至１０のいずれか一
項記載の電源装置の制御方法。
力電流が閾値より大きくなったときに、前記スイッチン
グパルスを徐々に変化させて、整流を前記整流素子によ
る整流から前記スイッチング素子による整流に徐々に切
り換えることを特徴とする付記７乃至１０のいずれか一
項記載の電源装置の制御方法。
【０１３６】（付記１２） 前記出力電流が閾値より小
さくなったときに、整流動作を前記スイッチング素子に
よる整流から前記整流素子による整流に即座に切り換え
ることを特徴とする付記７乃至１１のいずれか一項記載
の電源装置の制御方法。
さくなったときに、整流動作を前記スイッチング素子に
よる整流から前記整流素子による整流に即座に切り換え
ることを特徴とする付記７乃至１１のいずれか一項記載
の電源装置の制御方法。
【０１３７】
【発明の効果】上述の如く、本発明によれば、スイッチ
ング素子による整流と整流素子による整流とを切り換え
るときに、スイッチング素子をスイッチングさせるスイ
ッチングパルスを徐々に変化させることにより、スイッ
チング素子による整流と整流素子による整流とをスムー
ズに切り換えることができるため、出力電圧の変動を低
減できる等の特長を有する。
ング素子による整流と整流素子による整流とを切り換え
るときに、スイッチング素子をスイッチングさせるスイ
ッチングパルスを徐々に変化させることにより、スイッ
チング素子による整流と整流素子による整流とをスムー
ズに切り換えることができるため、出力電圧の変動を低
減できる等の特長を有する。
【０１３８】また、本発明によれば、電源投入時は整流
素子により整流を行わせ、電源投入から一定時間経過し
てからスイッチングパルスを徐々に変化させ、スイッチ
ング素子による整流に徐々に移行させることにより、出
力電圧の立ち上がり時に負荷から電流が逆流しても整流
素子により電流の逆流を防止できる。また、立ち上がっ
た後には、スイッチングパルスを徐々に変化させること
により、スイッチング素子による整流と整流素子による
整流とをスムーズに切り換えることができるため、出力
電圧の変動を低減できる等の特長を有する。
素子により整流を行わせ、電源投入から一定時間経過し
てからスイッチングパルスを徐々に変化させ、スイッチ
ング素子による整流に徐々に移行させることにより、出
力電圧の立ち上がり時に負荷から電流が逆流しても整流
素子により電流の逆流を防止できる。また、立ち上がっ
た後には、スイッチングパルスを徐々に変化させること
により、スイッチング素子による整流と整流素子による
整流とをスムーズに切り換えることができるため、出力
電圧の変動を低減できる等の特長を有する。
【０１３９】さらに、本発明によれば、出力電流を検出
し、検出した出力電流が閾値より大きくなったときに、
スイッチングパルスを徐々に変化させて、整流を整流素
子による整流からスイッチング素子による整流に徐々に
切り換えることにより、出力電流が大きい重負荷時に
は、オン電圧が小さいスイッチング素子により効率よく
電流を供給でき、また、出力電流が小さい軽負荷時に
は、スイッチングを行わない整流素子により整流を行う
ことによりスイッチングによる電力損失を防止して、負
荷に対して効率よく電流を供給できる等の特長を有す
る。
し、検出した出力電流が閾値より大きくなったときに、
スイッチングパルスを徐々に変化させて、整流を整流素
子による整流からスイッチング素子による整流に徐々に
切り換えることにより、出力電流が大きい重負荷時に
は、オン電圧が小さいスイッチング素子により効率よく
電流を供給でき、また、出力電流が小さい軽負荷時に
は、スイッチングを行わない整流素子により整流を行う
ことによりスイッチングによる電力損失を防止して、負
荷に対して効率よく電流を供給できる等の特長を有す
る。
【０１４０】また、本発明によれば、検出された出力電
流が閾値より小さくなったとき、出力電圧の整流をスイ
ッチング素子による整流から整流素子による整流に即座
に切り換えることにより、即座に負荷側からの電流の逆
流を防止できる等の特長を有する。
流が閾値より小さくなったとき、出力電圧の整流をスイ
ッチング素子による整流から整流素子による整流に即座
に切り換えることにより、即座に負荷側からの電流の逆
流を防止できる等の特長を有する。
【図１】情報処理システムのブロック構成図である。
【図２】ＤＣ−ＤＣ変換部２１−１のブロック構成図で
ある。
ある。
【図３】ＤＣ−ＤＣ変換回路３１−１のブロック構成図
である。
である。
【図４】従来の電源装置の出力電圧波形図である。
【図５】本発明の一実施例のＤＣ−ＤＣ変換回路の回路
構成図である。
構成図である。
【図６】制御回路１０１のブロック構成図である。
【図７】出力電圧検出回路１１１の回路構成図である。
【図８】制御パルス生成回路１１３の回路構成図であ
る。
る。
【図９】ソフトスタート回路１４２の回路構成図であ
る。
る。
【図１０】ソフトスタートスイッチ回路１４２の動作波
形図である。
形図である。
【図１１】パルス変調回路１１５の回路構成図である。
【図１２】出力電流検出回路１１４の回路構成図であ
る。
る。
【図１３】パルス変調回路１１５の動作波形図である。
【図１４】ソフトスタート回路１１７の動作波形図であ
る。
る。
【図１５】パルス変調回路１１５の第１変形例の回路構
成図である。
成図である。
【図１６】パルス変調回路１１５の第１変形例の動作波
形図である。
形図である。
【図１７】パルス変調回路１１５の第２変形例の回路構
成図である。
成図である。
【図１８】パルス変調回路１１５の第２変形例の動作波
形図である。
形図である。
【図１９】本発明の一実施例の変形例の回路構成図であ
る。
る。
【図２０】制御回路３０１のブロック構成図である。
【図２１】出力電流検出回路３１１の回路構成図であ
る。
る。
【図２２】出力電流検出回路３１１の動作波形図であ
る。
る。
【図２３】本発明の他の実施例のＤＣ−ＤＣ変換回路の
回路構成図である。
回路構成図である。
【図２４】制御回路４０１のブロック構成図である。
【図２５】制御パルス生成回路４１１の回路構成図であ
る。
る。
４１、１６１、４１２ インバータ
４２ トランス
１００、３００、４００ ＤＣ−ＤＣ変換回路
１０１、３０１、４０１ 制御回路
１１１ 出力電圧検出回路
１１２、１５１、２０１ 三角波発生回路
１１３、４１１ 制御パルス生成回路
１１４、３１１ 出力電流検出回路
１１５ パルス変調回路
１１６ 電源スイッチ
１１７、１４２ ソフトスタート回路
１１８〜１２１、１４３、２０３、３２３ ＡＮＤゲー
ト １３１ 誤差アンプ １３２、１５４、１７３ 基準電圧源 １４１、１５３、１６２、１７２、３２１ コンパレー
タ １４４ フリップフロップ １４５、１４６ ＮＡＮＤゲート １５２ 遅延回路 １６３ 電流源 １７１ 誤差アンプ ２００ 周波数変調回路 ３２４ ラッチ回路 Ｌ１ 一次コイル Ｌ21、Ｌ22 二次コイル Ｑ１、Ｑ２ トランジスタ Ｄ11、Ｄ12 ダイオード Ｌ0 チョークコイル Ｃ0 平滑コンデンサ Ｒs 出力電流検出用抵抗
ト １３１ 誤差アンプ １３２、１５４、１７３ 基準電圧源 １４１、１５３、１６２、１７２、３２１ コンパレー
タ １４４ フリップフロップ １４５、１４６ ＮＡＮＤゲート １５２ 遅延回路 １６３ 電流源 １７１ 誤差アンプ ２００ 周波数変調回路 ３２４ ラッチ回路 Ｌ１ 一次コイル Ｌ21、Ｌ22 二次コイル Ｑ１、Ｑ２ トランジスタ Ｄ11、Ｄ12 ダイオード Ｌ0 チョークコイル Ｃ0 平滑コンデンサ Ｒs 出力電流検出用抵抗
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 島森 浩
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
(72)発明者 渕上 和利
神奈川県川崎市高津区坂戸１丁目17番３号
富士通電装株式会社内
(72)発明者 大野 恒宏
神奈川県川崎市高津区坂戸１丁目17番３号
富士通電装株式会社内
Ｆターム(参考） 5H730 AA02 AS04 BB23 DD04 DD12
FD01 FF09 FG05
Claims (5)
- 【請求項１】 スイッチングパルスに応じてスイッチン
グされ、整流を行うスイッチング素子と、前記スイッチ
ング素子に並列に接続され、整流を行う整流素子とを有
する電源装置であって、 前記スイッチング素子による整流と前記整流素子による
整流とを切り換えるときに、前記スイッチングパルスを
徐々に変化させる制御手段を有することを特徴とする電
源装置。 - 【請求項２】 前記制御手段は、電源投入時は前記整流
素子により整流し、該電源投入から一定時間経過してか
ら前記スイッチングパルスを徐々に変化させ、前記スイ
ッチング素子による整流に徐々に移行することを特徴と
する請求項１記載の電源装置。 - 【請求項３】 出力電流を検出する出力電流検出手段を
有し、 前記制御手段は、前記出力電流検出手段による検出結
果、前記出力電流が閾値より大きくなったときに、前記
スイッチングパルスを徐々に変化させて、前記整流を前
記整流素子による整流から前記スイッチング素子による
整流に徐々に切り換えることを特徴とする請求項１又は
２記載の電源装置。 - 【請求項４】 前記制御手段は、前記出力電流検出手段
による検出結果、前記出力電流が閾値より小さくなった
とき、前記整流を前記スイッチング素子による整流から
前記整流素子による整流に即座に切り換えることを特徴
とする請求項３記載の電源装置。 - 【請求項５】 スイッチングパルスに応じてスイッチン
グされ、整流を行うスイッチング素子と、前記スイッチ
ング素子に並列に接続され、整流を行う整流素子とを有
する電源装置の制御方法であって、 前記スイッチング素子による整流と前記整流素子による
整流とを切り換えるときに、前記スイッチングパルスを
徐々に変化させることを特徴とする電源装置の制御方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335526A JP3961812B2 (ja) | 2001-10-31 | 2001-10-31 | 電源装置及びその制御方法 |
| US10/109,049 US6778417B2 (en) | 2001-10-31 | 2002-03-29 | Electric-power supplying devices switching between a synchronous rectification and a diode rectification by gradually altering a switching pulse |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001335526A JP3961812B2 (ja) | 2001-10-31 | 2001-10-31 | 電源装置及びその制御方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006208432A Division JP4543021B2 (ja) | 2006-07-31 | 2006-07-31 | 電源装置及びその制御回路並びに制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003143846A true JP2003143846A (ja) | 2003-05-16 |
| JP3961812B2 JP3961812B2 (ja) | 2007-08-22 |
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ID=19150504
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001335526A Expired - Lifetime JP3961812B2 (ja) | 2001-10-31 | 2001-10-31 | 電源装置及びその制御方法 |
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|---|---|
| US (1) | US6778417B2 (ja) |
| JP (1) | JP3961812B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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