CN111969997A - 低功率消耗电平转换器 - Google Patents

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CN111969997A CN201911082032.XA CN201911082032A CN111969997A CN 111969997 A CN111969997 A CN 111969997A CN 201911082032 A CN201911082032 A CN 201911082032A CN 111969997 A CN111969997 A CN 111969997A
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Abstract

本发明公开一种电平转换器，所述电平转换器包括一脉冲产生电路，用来接收一输入信号，并产生多个第一电平脉冲，其中所述多个第一电平脉冲的脉冲宽度小于所述输入信号的脉冲宽度，所述输入信号在一第一电压域摆动；一脉冲转换电路，耦接于所述脉冲产生电路，用来产生对应于所述多个第一电平脉冲的多个第二电平脉冲；以及一锁存电路，耦接于所述脉冲转换电路，用来通过锁存所述输出信号的一状态产生一输出信号，以响应于所述多个第二电平脉冲，其中所述输出信号在一第二电压域摆动。

Description

低功率消耗电平转换器
技术领域
本发明涉及一种电平转换器，特别是涉及一种具有较低功率消耗的电平转换器。
背景技术
每当必须将信号从操作在较低电压域的一电路转移到操作在较高电压域的另一电路时，都需要电平转换器。在典型的逻辑电路中，逻辑门或组件等装置以较低的电压电平操作，而如电可编程只读存储器(electrically programmable read-only memories，EPROM)的装置以较高的电压电平操作。举例来说，在工作在较低电压域的第一电路中，信号电压在0至5伏之间变化，而在工作在较高电压域的第二电路中，信号电压在0至18伏之间变化。在后者中，为了将信号从第一电路转移到第二电路，必须先通过电压电平转换器电路将信号的峰值电压电平从5伏转换到18伏。传统的电平转换器会汲取恒定的静态电流，使得在电平转换器运行时不断消耗功率。
因此，如何减少电平转换器的功率消耗是本领域的重要目标。
发明内容
因此，本发明的主要目的是提供一种具有较低功率消耗的电平转换器，以改善现有技术的缺点。
本发明一实施例公开一种电平转换器，所述电平转换器包括一脉冲产生电路，用来接收一输入信号，并产生多个第一电平脉冲，其中所述多个第一电平脉冲的脉冲宽度小于所述输入信号的脉冲宽度，所述输入信号在一第一电压域摆动；一脉冲转换电路，耦接于所述脉冲产生电路，用来产生对应于所述多个第一电平脉冲的多个第二电平脉冲；以及一锁存电路，耦接于所述脉冲转换电路，用来通过锁存所述输出信号的一状态产生一输出信号以响应于所述多个第二电平脉冲，其中所述输出信号在一第二电压域摆动。
本发明一实施例还公开一种电平转换器，所述电平转换器包括一脉冲转换电路，包括一电压电流转换器，用来转换多个第一电平脉冲为一电流，其中所述多个第一电平脉冲根据一输入电压所产生，而所述输入电压在所述第一电压域摆动；以及一电流电压转换器，用来根据所述电流产生多个第二电平脉冲；以及一锁存电路，耦接于所述电流电压转换器，用来根据所述多个第二电平脉冲通过锁存所述输出信号的一状态，产生一输出信号，其中所述输出信号在一第二电压域摆动。
本发明一实施例还公开一种电平转换器，所述电平转换器包括一脉冲转换电路，包括一电压电流转换器，用来根据多个第一电平脉冲产生多个电流，其中所述多个第一电平脉冲是根据一输入电压所产生，而所述输入电压在一第一电压域摆动；以及一电流电压转换器，用来根据所述多个电流产生一输出信号，其中所述输出电压在一第二电压域摆动；以及一脉冲产生电路，用来接收所述输入信号，并用来根据所述输入信号产生所述多个第一电平脉冲，其中所述多个第一电平脉冲的脉冲宽度小于所述输入信号的脉冲宽度。
附图说明
图1是本发明实施例的一电平转换器的示意图。
图2是多个信号的波形的示意图。
图3是本发明实施例的一电平转换器的示意图。
图4是本发明实施例的一脉冲产生电路的示意图。
图5是本发明实施例的一电平转换器的示意图。
图6是图5的电平转换器中多个信号的波形的示意图。
图7是本发明实施例的一电平转换器的示意图。
图8是图7的电平转换器中多个信号的波形的示意图。
图9是本发明实施例的一电平转换器的示意图。
图10是图9的电平转换器中多个信号的波形的示意图。
图11是本发明实施例的一脉冲产生子电路的示意图。
其中，附图标记说明如下：
10、30、50、70、90 电平转换器
12、32、52、92 脉冲产生电路
14、34、54’94 脉冲转换电路
16、36、56 锁存电路
340、540、544、740、940 电压电流转换器
342、542、546、742、942 电流电压转换器
52a、52b、92a、92b、B0 脉冲产生子电路
560 设定重置锁存器
IN 输入信号
IND 延迟输入信号
PS1、PS2 电平脉冲
PSS1、PSS2、PSS1a、PSS1b、PSS2a、PSS2b 电平脉冲信号
OUT 输出信号
ID、I5a、I5b、I7a、I7b、I9a、I9b 电流
T0、T1、T0’、TOFF、TOFFa、TOFFb、TLOW 时间
VHL、VLL、VHH、VLH 电压
N、M 电流水平
Ii、Iia、Iib 瞬时电流
NLD1、NLD2、P1～P6、N1～N2 晶体管
CS1～CS4、CS1’、CS2’ 电流源
DFF 延迟触发器
INV1～INV5、INV 反相器
D 触发器输入端
CK 时脉输入端
Q 数据输出端
XOR 异或门
INB 反相输入信号
NOR1、NOR2 或非门
OUTB 反相输出信号
A、B 端子
B2 与门
具体实施方式
在本发明中，包括说明书及及权利要求中，「耦接」一词在此包含任何直接或间接的连接手段。举例来说，若文中描述一第一装置耦接一第二装置，则代表第一装置可直接连接第二装置，或可通过其他装置或其他连接手段间接地连接至第二装置。
图1是本发明实施例的一电平转换器(level shifter)10的示意图。电平转换器10包括一脉冲产生电路12、一脉冲转换电路14及一锁存(latching)电路16。脉冲产生电路12接收一输入信号IN，并用来根据输入信号IN产生多个第一电平脉冲PS1(或包括多个第一电平脉冲PS1的一第一电平脉冲信号PSS1)。多个第一电平脉冲PS1的脉冲宽度可小于输入信号IN的脉冲宽度。举例来说，第一电平脉冲PS1可响应于输入信号IN的转变或边缘而产生。输入信号IN可在一第一电压域摆动(swing)(如在一低电压域摆动，其中低电压域介于一逻辑高电压VHL及一逻辑低电压VLL之间)。第一电平脉冲PS1可也在低电压域摆动。脉冲转换电路14耦接于脉冲产生电路12，以接收第一电平脉冲信号PSS1，并用来根据多个第一电平脉冲PS1产生多个第二电平脉冲PS2(或包括多个第二电平脉冲PS2的一第二电平脉冲信号PSS2)。第二电平脉冲PS2可在一第二电压域如一高电压域摆动。高电压域可介于一逻辑高电压VHH及一逻辑低电压VLH之间。脉冲转换电路14可视为将在第一电压域(如低电压域)的第一电平脉冲PS1转换成/为在第二电压域(如高电压域)的第二电平脉冲PS2。锁存电路16耦接于脉冲转换电路14，并用来通过锁存输出信号OUT的一状态产生一输出信号OUT，以响应于多个第二电平脉冲PS2。输出信号OUT可在高电压域摆动。
如将在以下实施例中详细描述的，脉冲转换电路可配置为间歇地而非连续地被启动。由于脉冲产生电路32可转换输入信号IN成具有脉冲宽度小于输入信号IN的脉冲宽度的信号PS1，脉冲转换电路14所产生的一电流可因此在信号PS1的一高电平(即一脉冲时间)时导通，如在对应于输入信号IN的一小段转变时间导通并在剩下时间关闭。换句话说，电流在两连续第一电平脉冲PS1之间的一间隔时间关闭。因此，电流的平均值可被减少，进而减少功率消耗。除此之外，可增设锁存电路锁存输出信号OUT的状态以响应于多个第二电平脉冲PS2，意即即使当电流ID被关闭，输出信号OUT的状态仍可被储存。
图2绘示输入信号IN、第一电平脉冲信号PSS1、第二电平脉冲信号PSS2以及输出信号OUT波形。由图2可知，多个第一电平脉冲PS1可被产生以响应于输入信号IN的转变或边缘，而多个第二电平脉冲PS2可被产生以响应于多个第一电平脉冲PS1。在图2所绘示的实施例，多个第一电平脉冲PS1响应输入信号IN的上升缘及下降缘两者，但不限于此。多个第一电平脉冲PS1可响应于输入信号IN的上升缘或下降缘中一者。一旦一第二电平脉冲PS2馈送到至锁存电路16，锁存电路16会转变其输出电压，并锁存转变后输出电压做为一稳定状态直到下一个第二电平脉冲PS2到达。
图3是本发明实施例的一电电平转换器30的示意图。电平转换器30包括一脉冲产生电路32、一脉冲转换电路34以及一锁存电路36。
脉冲产生电路12接收一输入信号IN，并用来根据输入信号IN产生包括多个第一电平脉冲PS1的第一电平脉冲信号PSS1，其可具有图2如所示的波形。脉冲产生电路32可以逻辑高电压VHL及逻辑低电压VLL或两者间的电压进行偏压。
实施例中的脉冲转换电路34包括一电压电流转换器340以及一电流电压转换器342。电压电流转换器340用来根据第一电平脉冲信号PSS1驱动一电流ID(亦绘示于图2)，以响应于输入信号IN的上升缘及下降缘两者。电流电压转换器342用来根据电流ID产生第二电平脉冲信号PSS2。
图3也绘示电压电流转换器340及电流电压转换器342的的示例性结构。如图所示，电压电流转换器340可包括一晶体管NLD1及一电流源CS1。电流电压转换器342可包括一晶体管P1及一电流源CS2。晶体管NLD1、P1与电流源CS1、CS2的连接方式如图3所绘示，在此不再赘述。
如图2所示，当第一电平脉冲信号PSS1处于逻辑低电压VLL，晶体管NLD1截止且电流ID关闭，使得第二电平脉冲信号PSS2处于逻辑高电压VHH。在此时间(如图2所示的时间TOFF)没有(静态)电流及功率消耗。另一方面，当第一电平脉冲信号PSS1处于逻辑高电压VHL，晶体管NLD1导通且电流ID开启，而造成功率消耗。由于(或响应于)多个第一电平脉冲PS1，电压电流转换器340产生多个瞬时电流Ii。由于瞬时电流Ii，或者由于晶体管NLD1的导通，第二电平脉冲信号PSS2被拉低，其可被认为/看作是由逻辑高电压VHH下降的负脉冲。在图2所示的实施例中，当晶体管NLD1导通时，第二电平脉冲信号PSS2被拉低至逻辑低电压VLH，但不限于此。只要第二电平脉冲信号PSS2被下拉至足够低的电压，而可触发锁存电路36转变其状态即可满足本发明的要求。
图3还绘示锁存电路36的示例性结构。由逻辑高电压VHH和逻辑低电压VLH或其间电压所进行偏压的锁存电路36，包括一延迟(或D型)触发器(flip-flop)DFF及反相器INV1、INV2、INV3。触发器DFF包括一触发器输入(数据)端D、一时脉输入端CK以及一数据输出端Q。反相器INV3绘示为连接在脉冲转换电路34和时脉输入端CK之间的圆，用来提供一反相第二电平脉冲PS2(I)(由逻辑低电压VLH上升的正脉冲)。触发器DFF及反相器INV1、INV2、INV3的连接方式如图3所绘示，在此不再赘述。
当第一电平脉冲信号PSS1处于逻辑低电压VLL且第二电平脉冲信号PSS2处于逻辑高电压VHH时，数据输出端Q可假设为处于逻辑低电平VLH而输出信号OUT为逻辑低电压VLH(如在图2的时间T0中)。须注意，触发器输入端子D在时间T0中处于逻辑高电压VHH。当第二电平脉冲PS2到达时，反相器INV3产生反相第二电平脉冲PS2(I)(正脉冲)，以触发触发器DFF，且触发器DFF会(在触发器输入端D)输出逻辑高电压VHH至数据输出端Q，使输出信号OUT转变其状态。接着，即使触发器输入端D的电压在时间T1中变为逻辑低电压VLH，输出信号OUT可锁存在逻辑高电压VHH(如在图2的时间T1中)。当下一个第二电平脉冲PS2来时，触发器DFF会再次被触发并在触发器输入端D输出逻辑低电压VLH至数据输出端Q。接着，即使触发器输入端D的电压在时间T0’变为逻辑高电压VHH，输出信号OUT可锁存在逻辑低电压VLH(如在图2的时间T0’中)。每当第二电平脉冲PS2来时，锁存电路36会转变输出信号OUT的状态(由VHH至VLH或由VLH至VHH)，并锁存转变后电压以形成输出信号OUT直到下一个第二电平脉冲PS2到达。因此，锁存电路36可产生在高电压域摆动的输出信号OUT。
图4绘示实施例的脉冲产生电路32的细节。如子图4a所示，脉冲产生电路32包括多个反相器INV以及一异或门(exclusive OR gate)XOR。多个反相器INV的数量可为偶数。如子图4b所示，脉冲产生电路32可产生对应于输入信号IN的上升缘的第一电平脉冲PS1。如子图4c所示，脉冲生成电路32还可产生对应于输入信号IN的下降缘的第一电平脉冲PS1。
值得注意的是，图3所示的实施例中的电平转换器30使用延迟触发器DFF来锁存输出信号OUT的转变后电压，但不限于此。一设定重置锁存器(SR latch)也可用来锁存输出电压。举例来说，图5是根据本发明实施例一电平转换器50的示意图。电平转换器50包括一脉冲产生电路52、一脉冲转换电路54以及一锁存电路56。
脉冲产生电路52由逻辑高电压VHL及逻辑低电压VLL或其之间的电压进行偏压，且包括脉冲产生子电路52a及52b。脉冲产生子电路52a接收输入信号IN并产生一第一电平脉冲信号PSS1a。脉冲产生子电路52b接收一反相输入信号INB并产生一第一电平脉冲信号PSS1b。第一电平脉冲信号PSS1a包括响应于输入信号IN的上升缘的多个第一电平脉冲PS1。第一电平脉冲信号PSS1b包括响应于输入信号IN的下降缘的多个第一电平脉冲PS1。第一电平脉冲信号PSS1a及PSS1b的组合可视为第一电平脉冲信号PSS1。除此之外，需要一反相器以由输入信号IN产生反相输入信号INB(在图5中未绘示)。
脉冲转换电路54包括电压电流转换器540、544以及电流电压转换器542、546。电压电流转换器540、544具有相似于电压电流转换器340的电路结构，而电流电压转换器542、546具有相似于电流电压转换器342的电路结构。如图5所示，电压电流转换器540、544分别产生电流I5a及I5b。如图6所示，相似于脉冲转换电路34，电压电流转换器540根据第一电平脉冲PS1驱动多个瞬时电流Iia，以响应于输入信号IN的上升缘，且电压电流转换器544根据第一电平脉冲PS1驱动多个瞬时电流Iib，以响应于输入信号IN的下降缘。根据第一电平脉冲信号PSS1a及PSS1b，脉冲转换电路54可分别产生第二电平脉冲信号PSS2a及PSS2b。第一电平脉冲信号PSS1a、PSS1b及第二电平脉冲信号PSS2a、PSS2b亦绘示在图6。由图6可知，第一电平脉冲信号PSS1a、PSS1b在低电压域摆动，而第二电平脉冲信号PSS2a、PSS2b在高电压域摆动。
锁存电路56包括一设定重置锁存器560及反相器INV4、INV5。设定重置锁存器包括两个或非门(NOR gate)NOR1及NOR2。反相器INV4/INV5绘示为连接在脉冲转换电路54和或非门NOR1/NOR2之间的圆。反相器INV4耦接于电流电压转换器542以接收第二电平脉冲信号PSS2a；反相器INV5耦接于电流电压转换器546以接收第二电平脉冲信号PSS2b。或非门NOR1，NOR2及反相器INV4，INV5之间的连接细节绘示在图5，为求简洁不再赘述。
相似于锁存电路36，每当第二电平脉冲PS2到来时，锁存电路56将输出信号OUT的状态转变(由VHH转移到VLH或从VLH转移到VHH)，并锁存输出信号OUT的转变后电压，直到下一个第二电平脉冲PS2到来。因此，锁存电路56可产生在高电压域上摆动的输出信号OUT。不同于锁存电路36的是，响应于输入信号IN的上升缘(在第二电平脉冲信号PSS2a之内)的第二电平脉冲PS2通过反相器INV4被馈入一第一设定重置输入端，且响应于输入信号IN的下降缘(在第二电平脉冲信号PSS2b之内)的第二电平脉冲PS2通过反相器INV5被馈入一第二设定重置输入端。第二电平脉冲PS2(在第二电平脉冲信号PSS2a之内或在第二电平脉冲信号PSS2b之内)会造成锁存电路56转变输出信号OUT的状态。如图6所示，输出信号OUT可在高电压域摆动。
电平转换器30和50可减少常规电平转换器消耗的静态电流，因而消耗更少的功率。具体而言，图7是一电平转换器70的示例性示意图。电平转换器70包括一电压电流转换器740及一电流电压转换器742。在图7中，电压电流转换器740包括晶体管NLD1、NLD2及电流源CS1、CS2。电流电压转换器742包括晶体管P1～P6及N1～N2。晶体管NLD1、NLD2、P1～P6及N1～N2的连接方式如图7所绘示，为求简洁不再赘述。晶体管NLD1和电流源CS1的功能可视为将输入信号IN转换为一电流I7a。晶体管NLD2和电流源CS2的功能可视为将反相输入信号INB转换为一电流I7b。电流电压转换器742可视为将电流I7a和I7b转换为输出信号OUT(及反相输出信号OUTB)。在电平转换器70中，电流I7a和电流I7b以交错的方式导通，且一电流总合值I7a+I7b(电流I7a和电流I7b的总和)维持一非零常数。如图8所示，意即电平转换器70保持一非零静态电流且在电平转换器70操作时持续消耗功率。
相较之下，在图5中，给定电压电流转换器540所驱动的电流I5a及电压电流转换器544所驱动的电流I5b，电流I5a及电流I5b的一加总可表示为如图6所示的I5a+I5b。须注意，如图6所示，电压电流转换器540/544驱动(或脉冲转换电路54产生)的电流I5a/I5b，在第一电平脉冲信号PSS1a/PSS1b的两个连续第一电平脉冲PS1之间的一时间TOFFa/TOFFb关闭。电流总合值I5a+I5b代表当电平转换器50操作时所消耗的电流/功率。通过将对应于电平转换器50的电流总合值I5a+I5b与对应于电平转换器70的电流总合值I7a+I7b比较，可知电平转换器50较电平转换器70消耗较少功率。在数值上来说，假设电平转换器70的功耗为P，且脉冲信号(PSS1或PSS2)的占空比(duty cycle)/比率为a％(如5％)，则电平转换器70的功耗为2×a％×P(如5％×P)。
相似地，图2所示的电流ID是电平转换器30操作时消耗的电流。须注意，如图2所示，在两个连续的第一电平脉冲PS1之间的一时间TOFF期间，电压电流转换器340驱动(或脉冲转换电路34产生)的电流ID关闭。通过将对应于电平转换器30的电流ID与对应于电平转换器70的电流总合值I7a+I7b进行比较，可知电平转换器30比电平转换器70消耗更少的功率。
如上所述，电平转换器30和50可具有较小的静态电流。静态电流的减小程度取决于两个连续的第一电平脉冲PS1的关闭时间及锁存电路，但不限于此。
举例来说，图9是本发明实施例的一电平转换器90的示意图。与电平转换器70相似，电平转换器90包括一脉冲转换电路94。脉冲转换电路94包括一电压电流转换器940以及一电流电压转换器942，其中电流电压转换器942可与电流电压转换器742具有相同电路结构，而电压电流转换器940可与电压电流转换器740具有相似结构。除电平转换器70的结构之外，电平转换器90包括一脉冲产生电路92。脉冲产生电路96包括脉冲产生子电路92a及92b。不同于电压电流转换器740中的电流源CS1及CS2，电压电流转换器940中的电流源CS1’及CS2’分别由第一电平脉冲信号PSS1a及PSS1b所控制。电流源CS1’及CS2’分别产生一电流I9a及一电流I9b。当第一电平脉冲信号PSS1a及PSS1b处于逻辑高电压VHL，电流I9a和电流I9b的电流总合值I9a+I9b如图10所示处于一高电流水平N。当第一电平脉冲信号PSS1a和PSS1b处于逻辑低电压VLL时，电流I9a和电流I9b的电流的总和值I9a+I9b处于一低电流水平M，其中M<N。图10还绘示图9中的端子A和B在电压方面的变化。
相较于恒定的电流总合值I7a+I7b相比，在两个连续的第一电平脉冲PS1之间的一时间TLOW期间，电流的总合值I9a+I9b如图10所示处于低电流电平M，其中M<N。与电平转换器70相比，静态电流减少，且不需使用锁存电路。因此，电平转换器90可比电平转换器70消耗更少的功率。
脉冲产生子电路52a、52b、92a、92b的细节可以参考图11。图11是本发明实施例的一脉冲产生子电路B0的示意图。相似于脉冲产生电路32，脉冲产生子电路B0可用于实现脉冲产生子电路52a、52b、92a、92b，其用来产生第一电平脉冲PS1以仅响应于输入信号IN的上升缘。除脉冲产生电路32之外，脉冲产生子电路B0还包括一与门(AND gate)B2。因此，通过与门B2，脉冲产生子电路B0产生的第一电平脉冲PS1仅会在输入信号IN的上升缘。
总而言之，本发明实施例可利用脉冲产生电路来产生多个第一电平脉冲，利用脉冲转换电路来产生多个第二电平脉冲或输出信号。在两个连续的第一电平脉冲之间的间隔时间内的电流可能由于第一电平脉冲的产生而被关闭或减小。因此，本发明实施例的电平转换器可减少静态电流及功率消耗。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种电平转换器，其特征在于，包括：
一脉冲产生电路，用来接收一输入信号，并产生多个第一电平脉冲，其中所述多个第一电平脉冲的脉冲宽度小于所述输入信号的脉冲宽度，所述输入信号在一第一电压域摆动；
一脉冲转换电路，耦接于所述脉冲产生电路，用来产生对应于所述多个第一电平脉冲的多个第二电平脉冲；以及
一锁存电路，耦接于所述脉冲转换电路，用来通过锁存所述输出信号的一状态产生一输出信号，以响应于所述多个第二电平脉冲，其中所述输出信号在一第二电压域摆动。
2.如权利要求1所述的电平转换器，其特征在于，所述脉冲转换电路所产生的一电流在两个连续的第一电平脉冲之间的一时间为截止。
3.如权利要求1所述的电平转换器，其特征在于，所述脉冲产生电路用来检测所述输入信号的一上升缘或一下降缘，并产生所述第一电平脉冲以响应于所述输入信号的所述上升缘或所述下降缘。
4.如权利要求1所述的电平转换器，其特征在于，所述脉冲转换电路包括：
一第一电压电流转换器，用来根据部分或所有的所述多个第一电平脉冲，驱动多个第一瞬时电流；以及
一第一电流电压转换器，耦接于所述第一电压电流转换器，用来根据所述多个第一瞬时电流，产生部分或所有的所述多个第二电平脉冲。
5.如权利要求4所述的电平转换器，其特征在于，所述第一电压电流转换器包括：
一第一电流源；以及
一第一晶体管，耦接于所述第一电流源及所述脉冲产生电路，用来接收所述部分或所有的所述多个第一电平脉冲。
6.如权利要求4所述的电平转换器，其特征在于，所述第一电流电压转换器包括一第二晶体管及一第二电流源，其中所述第二晶体管的一栅极端耦接于所述第二晶体管的一漏极端，而所述第二电流源耦接于所述第二晶体管所述漏极端与一源极端之间。
7.如权利要求1所述的电平转换器，其特征在于，所述锁存电路包括：
一触发器，包括一触发器输入端、一时脉输入端以及一数据输出端，其中所述时脉输入端耦接于所述脉冲转换电路；
一第一反相器，包括一第一反相输入端及一第一反相输出端，其中所述第一反相输入端耦接于所述数据输出端，而所述第一反相输出端耦接于所述触发器输入端。
8.如权利要求7所述的电平转换器，其特征在于，所述锁存电路还包括：
一第二反相器，包括一第二反相输入端及一第二反相输出端，其中所述第二反相输入端耦接于所述第一反相输出端，而所述第二反相输出端用来输出所述输出信号。
9.如权利要求8所述的电平转换器，其特征在于，所述锁存电路包括：
一第三反相器，耦接于所述脉冲转换电路以接收所述第二电平脉冲并提供一反相第二电平脉冲至所述时脉输入端。
10.如权利要求4所述的电平转换器，其特征在于，所述脉冲转换电路还包括：
一第二电压电流转换器，用来根据一部分的所述多个第一电平脉冲驱动多个第二瞬时电流，以响应于所述输入信号的下降缘；以及
一第二电流电压转换器，耦接于所述第二电压电流转换器，用来产生一部分的所述多个第二电平脉冲，以响应于所述多个第二瞬时电流；
其中，所述多个第一瞬时电流响应于所述输入信号的上升缘。
11.如权利要求10所述的电平转换器，其特征在于，所述第二电压电流转换器包括：
一第三电流源；以及
一第三晶体管，耦接于所述第三电流源及所述脉冲产生电路，接收所述部分的所述多个第一电平脉冲。
12.如权利要求10所述的电平转换器，其特征在于，所述第二电流电压转换器包括一第四晶体管及一第四电流源，其中所述第四晶体管的一栅极端耦接于所述第四晶体管的一漏极端，而所述第四电流源耦接于所述第四晶体管的所述漏极端与一源极端之间。
13.如权利要求10所述的电平转换器，其特征在于，所述锁存电路还包括：
一设定重置锁存器，包括一第一设定重置输入端、一第二设定重置输入端以及一设定重置输出端；
其中，所述第一设定重置输入端耦接于所述第一电流电压转换器，所述第二设定重置输入端耦接于所述第二电流电压转换器，而所述设定重置输出端用来输出所述输出信号。
14.如权利要求13所述的电平转换器，其特征在于，所述锁存电路包括：
一第四反相器，耦接于所述第一设定重置输入端及一第一电压驱动单元之间；以及
一第五反相器，耦接于所述第二设定重置输入端及一第二电压驱动单元之间。
15.如权利要求1所述的电平转换器，其特征在于，所述脉冲产生电路包括：
多个反相器，串联连接并形成一反相器序列，其中所述反相器序列包括一输入端及一输出端；以及
一逻辑门，包括一第一逻辑输入端以及一第二逻辑输入端，其中所述第一逻辑输入端耦接于所述输入端，而所述第二逻辑输入端耦接于所述输出端。
16.一种电平转换器，其特征在于，包括：
一脉冲转换电路，包括：
一电压电流转换器，用来转换多个第一电平脉冲为一电流，其中所述多个第一电平脉冲根据一输入电压所产生，而所述输入电压在所述第一电压域摆动；以及
一电流电压转换器，用来根据所述电流产生多个第二电平脉冲；以及
一锁存电路，耦接于所述电流电压转换器，用来根据所述多个第二电平脉冲通过锁存所述输出信号的一状态，产生一输出信号，其中所述输出信号在一第二电压域摆动。
17.如权利要求16所述的电平转换器，其特征在于，所述电压电流转换器所驱动的所述电流在两个连续的第一电平脉冲之间的一时间为截止。
18.如权利要求16所述的电平转换器，其特征在于，还包括一脉冲产生电路，接收所述输入信号，并用来根据所述输入信号产生所述多个第一电平脉冲，其中所述多个第一电平脉冲的脉冲宽度小于所述输入信号的脉冲宽度。
19.一种电平转换器，其特征在于，包括：
一脉冲转换电路，包括：
一电压电流转换器，用来根据多个第一电平脉冲产生多个电流，其中所述多个第一电平脉冲是根据一输入电压所产生，而所述输入电压在一第一电压域摆动；以及
一电流电压转换器，用来根据所述多个电流产生一输出信号，其中所述输出信号在一第二电压域摆动；以及
至少一脉冲产生电路，用来接收一输入信号，并用来根据所述输入信号产生所述多个第一电平脉冲，其中所述多个第一电平脉冲的脉冲宽度小于所述输入信号的脉冲宽度。
20.如权利要求19所述的电平转换器，其特征在于，所述电流的一总合值在所述第一电平脉冲的一脉冲时间内处于一第一电流水平，所述总合值在两连续第一电平脉冲之间的一间隔时间处于一第二电流水平，且所述第二电流水平小于所述第一电流水平。
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