CN110798198B - 资料闩锁电路及其脉冲信号产生器 - Google Patents

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Abstract

一种资料闩锁电路及其脉冲信号产生器。脉冲信号产生器包括第一缓冲器、第二缓冲器、上拉开关以及输出缓冲器。第一缓冲器依据输入信号以及回授信号以产生第一缓冲信号。第二缓冲器依据输入信号以及第一缓冲信号以产生第二缓冲信号。上拉开关依据第一缓冲信号以拉高第二缓冲信号。输出缓冲器依据第二缓冲信号以产生至少一输出脉冲信号。输出缓冲器并传送至少一输出脉冲信号至第一缓冲器以作为回授信号。

Description

资料闩锁电路及其脉冲信号产生器
技术领域
本发明是有关于一种资料闩锁电路及其脉冲信号产生器，且特别是有关于一种可快速动作的资料闩锁电路及其脉冲信号产生器。
背景技术
关于资料闩锁电路的设计中，在习知技术领域中，常见利用静态正反器(staticflip-flop)、动态正反器(dynamic flip-flop)以及脉冲式闩锁正反器(pulse latch flipflop)来建构。在习知技术领域中，静态正反器虽在噪声边界(noise margin)上有较为强健的效果，但常需要较大的电路面积来设置，造成成本增加。而习知技术的动态正反器，则容易因为漏电流的现象，造成资料漏失的问题，并且，习知技术的动态正反器也常因为信号的突波现象，造成误动作。而脉冲式闩锁正反器在设计上则需要相对高的区域密度，在电路布局上的难度较高。
发明内容
本发明提供一种资料闩锁电路及其脉冲信号产生器，可快速动作并降低所需要的功率消耗，且节省电路面积的使用。
本发明的脉冲信号产生器包括第一缓冲器、第二缓冲器、上拉开关以及输出缓冲器。第一缓冲器接收输入信号以及回授信号，并依据输入信号以及回授信号以产生第一缓冲信号。第二缓冲器接收输入信号以及第一缓冲信号，并依据输入信号以及第一缓冲信号以产生第二缓冲信号。上拉开关耦接在第二缓冲器的输出端，接收并依据第一缓冲信号以拉高第二缓冲信号。输出缓冲器耦接第一缓冲器以及第二缓冲器，依据第二缓冲信号以产生至少一输出脉冲信号。输出缓冲器并传送至少一输出脉冲信号至第一缓冲器以作为回授信号。
在本发明的一实施例中，上述的第一缓冲器包括第一晶体管、第二晶体管以及第三晶体管。第一晶体管的第一端耦接至电源电压，第一晶体管的第二端产生第一缓冲信号，第一晶体管的控制端接收输入信号。第二晶体管的第一端耦接至第一晶体管的第二端，第二晶体管的控制端接收输入信号。第三晶体管的第一端耦接至第二晶体管的第二端，第三晶体管的控制端接收回授信号，第三晶体管的第二端耦接至参考接地端。
在本发明的一实施例中，上述的第二缓冲器包括第一晶体管、第二晶体管以及第三晶体管。第一晶体管的第一端耦接至电源电压，第一晶体管的第二端产生第二缓冲信号，第一晶体管的控制端接收输入信号。第二晶体管的第一端耦接至第一晶体管的第二端，第二晶体管的控制端接收输入信号。第三晶体管的第一端耦接至第二晶体管的第二端，第三晶体管的控制端接收第一缓冲信号，第三晶体管的第二端耦接至参考接地端。
在本发明的一实施例中，上述的输出缓冲器包括第一反向器。第一反向器接收第二缓冲信号，并依据第二缓冲信号产生一第一输出脉冲信号。
在本发明的一实施例中，上述的输出缓冲器更包括第二反向器。第二反向器接收第一输出脉冲信号，并依据第一输出脉冲信号产生一第二输出脉冲信号。
在本发明的一实施例中，脉冲信号产生器更包括延迟电路。延迟电路包括多个反向器。反向器串联耦接在第二缓冲器接收第一缓冲信号的路径间，用以提供第二缓冲器接收第一缓冲信号的传输延迟。
在本发明的一实施例中，上述的反向器的数量为偶数。
在本发明的一实施例中，脉冲信号产生器更包括延迟电路。延迟电路包括一传输闸。传输闸串联耦接在第二缓冲器接收第一缓冲信号的路径间，用以提供第二缓冲器接收第一缓冲信号的一传输延迟。
本发明的资料闩锁电路包括多个闩锁器以及如上所述的脉冲信号产生器。闩锁器分别接收多个资料信号，并依据上述的至少一输出脉冲信号以闩锁资料信号。脉冲信号产生器耦接动态闩锁器，用以提供至少一输出脉冲信号。
在本发明的一实施例中，上述的各闩锁器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管以及反向器。第一晶体管耦接在电源电压以及前级输出端间，第一晶体管的控制端接收各资料信号。第二晶体管耦接在电源电压以及前级输出端间，第二晶体管的控制端接收至少一输出脉冲信号的反向信号。第三晶体管耦接在参考接地端以及前级输出端间，第三晶体管的控制端接收各资料信号。第四晶体管耦接在参考接地端以及前级输出端间，第四晶体管的控制端接收至少一输出脉冲信号。反向器耦接至前级输出端，用以反向前级输出端上的逻辑准位以产生输出信号。
在本发明的一实施例中，上述反向器包括第五晶体管以及第六晶体管。第五晶体管的第一端接收电源电压，第五晶体管的第二端产生输出信号，该第五晶体管的控制端耦接至前级输出端。第六晶体管的第一端耦接第五晶体管的第二端，第六晶体管的第二端耦接参考接地端，第六晶体管的控制端耦接至前级输出端。
在本发明的一实施例中，上述各闩锁器为静态闩锁器、扫描D型闩锁器、具有重置功能的D型闩锁器、具有设定功能的D型闩锁器或保留式D型闩锁器。
基于上述，本发明提出透过多个缓冲器所构成的脉冲信号产生器，并透过使输出脉冲信号成为回授信号，使脉冲信号产生器呈现闭回路的架构，并得以进行输出脉冲信号的脉冲宽度的检测动作。藉此，脉冲信号产生器所产生的输出脉冲信号可以具有足够宽的脉冲宽度，并使后续的闩锁器可以有效地进行资料信号的闩锁动作。本发明实施例的脉冲信号产生器并可在不同电压、制程参数以及温度的变化下，能产生全摆幅(full swing)的输出脉冲信号，维持闩锁器的动作正确。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1绘示本发明一实施例的脉冲信号产生器的示意图。
图2A以及图2B分别绘示本发明不同实施例的脉冲信号产生器的电路示意图。
图3A绘示本发明另一实施例的脉冲信号产生器的电路示意图。
图3B绘示本发明再一实施例的脉冲信号产生器的电路示意图
图4绘示本发明图3实施例的脉冲信号产生器202的动作波形图。
图5绘示本发明实施例的资料闩锁电路的示意图。
图6至图10绘示本发明实施例的闩锁器的多种实施方式的示意图。
附图标记说明：
100、201、202、300、510：脉波信号产生器；110、120、210、220、310、320：缓冲器；130、230、231、330：输出缓冲器；140、240、340：上拉开关；350：延迟电路；500：资料闩锁电路；521～52N、600、700、800、910、920、1000：闩锁器；
CP：输入信号；FB：回授信号；SBUF1、SBUF2：缓冲信号；CKOUT：输出脉波信号；VDD、VDDP：电源电压；MP1～MP5、MP41～MP47、MP61～MP63、MN1～MN6、MN41～MN48、MN61～MN63、MP81～MP86、MN81～MN88、MP91～MP912、MN91～MN912、MP101～MP107、MN101～MN107：晶体管；VSS：参考接地端；CKOUTB：反向输出脉波信号；TA1～TA4：时间点；D1～DN：资料信号；Q1：输出信号；POE：前级输出端；SL：睡眠信号；SLB：反向睡眠信号；ST：设定信号；RB：重置信号；SI：扫描输入信号；SE：扫描致能信号；SEB：反向扫描致能信号
具体实施方式
请参照图1，图1绘示本发明一实施例的脉冲信号产生器的示意图。脉冲信号产生器100包括缓冲器110、120、输出缓冲器130以及上拉开关140。缓冲器110接收输入信号CP以及回授信号FB，并依据输入信号CP以及回授信号FB以产生缓冲信号SBUF1。缓冲器120用以接收输入信号CP以及缓冲信号SBUF1，并依据输入信号CP以及缓冲信号SBUF1以产生缓冲信号SBUF2。上拉开关140则耦接在缓冲器120的输出端，接收缓冲信号SBUF1并依据缓冲信号SBUF1以拉高缓冲信号SBUF2。输出缓冲器130耦接缓冲器110以及缓冲器120。输出缓冲器130依据缓冲信号SBUF2以产生一个或多个输出脉冲信号CKOUT。输出缓冲器130并传送输出脉冲信号CKOUT至缓冲器110以作为回授信号FB。
在本发明实施例中，缓冲器110可产生与输入信号CP反向的缓冲信号SBUF1。举例来说明，当缓冲器110所接收的输入信号CP为逻辑准位0时，缓冲器110可产生等于逻辑准位1的缓冲信号SBUF1。当缓冲器110所接收的输入信号CP以及回授信号FB皆为逻辑准位1时，缓冲器110则可产生等于逻辑准位0的缓冲信号SBUF1。在另一方面，若输入信号CP等于逻辑准位1而回授信号FB等于逻辑准位0时，缓冲信号SBUF1则先维持在原有的状态，后透过对参考接地端的漏电路径，而被下拉至逻辑准位0。
与缓冲器110相类似的，缓冲器120可产生与输入信号CP反向的缓冲信号SBUF2。举例来说明，当缓冲器120所接收的输入信号CP为逻辑准位0时，缓冲器120可产生等于逻辑准位1的缓冲信号SBUF2。当缓冲器120所接收的输入信号CP以及缓冲信号SBUF1皆为逻辑准位1时，缓冲器120则可产生等于逻辑准位0的缓冲信号SBUF2。在另一方面，若输入信号CP等于逻辑准位1而缓冲信号SBUF1等于逻辑准位0时，缓冲信号SBUF2会依据上拉电路140所进行的上拉动作，被拉升为逻辑准位1。
在本实施例中，上拉电路140依据缓冲信号SBUF1以决定是否对缓冲信号SBUF2的电压准位进行上拉动作。进一步来说明，当缓冲信号SBUF1为逻辑准位0时，上拉电路140被启动并将缓冲信号SBUF2的电压准位上拉至逻辑准位1。输出缓冲器130则针对缓冲信号SBUF2的逻辑准位进行一次或多次的反向动作，并藉此产生一个或多个的输出脉冲信号CKOUT。值得注意的，透过输出缓冲器130的作用，输出脉冲信号CKOUT的驱动能力可以被提升。
关于脉冲信号产生器100的整体动作方面，在初始阶段，输入信号CP为逻辑准位0，此时缓冲器110以及120分别对应产生为逻辑准位1的缓冲信号SBUF1以及缓冲信号SBUF2。并且，基于缓冲信号SBUF1为逻辑准位1，上拉电路140不动作。输出缓冲器130则针对缓冲信号SBUF2进行一次反向动作，产生为逻辑准位0的输出脉冲信号CKOUT，并提供等于逻辑准位0的回授信号FB至缓冲器110。
在初始阶段后，输入信号CP开始转态为逻辑准位1，在缓冲信号SBUF1尚未有效改变其逻辑状态时，缓冲器120产生逻辑准位0的缓冲信号SBUF2。接着，输出缓冲器130透过反向缓冲信号SBUF2以产生逻辑准位1的输出脉冲信号CKOUT，并提供等于逻辑准位1的回授信号FB至缓冲器110。
在当回授信号FB转态为逻辑准位1时，缓冲器110使所产生的缓冲信号SBUF1转态为逻辑准位0，并透过转态为逻辑准位0缓冲信号SBUF1来启动上拉开关140的上拉动作。如此一来，缓冲器120变更所产生的缓冲信号SBUF2为逻辑准位1，相对应的，输出缓冲器130变更所产生的输出脉冲信号CKOUT为逻辑准位0。由上述的说明可以得知，对应输入信号CP由逻辑准位0转态为逻辑准位1的动作，输出缓冲器130可产生具有一个脉冲的输出脉冲信号CKOUT。而值得一提的，上述透过回授信号FB转态为逻辑准位1，并驱使上拉开关140上拉缓冲信号SBUF2至逻辑准位1所需的时间延迟，可作为设定输出脉冲信号CKOUT上所产生的脉冲的宽度的依据。并且，透过上述的动作机制，本发明实施例的脉冲信号产生器100，可快速产生具有全摆幅脉冲的输出脉冲信号CKOUT。
以下请参照图2A以及图2B，图2A以及图2B分别绘示本发明不同实施例的脉冲信号产生器的电路示意图。在图2A中，脉冲信号产生器201包括缓冲器210、220、输出缓冲器230以及上拉电路240。缓冲器210包括晶体管MP1、MN1以及MN2。晶体管MP1的第一端接收电源电压VDD，晶体管MP1的第二端产生缓冲信号SBUF1，晶体管MP1的控制端接收输入信号CP。晶体管MN1的第一端耦接至晶体管MP1的第二端，晶体管MN1的控制端接收输入信号CP。晶体管MN2的第一端耦接至晶体管MN1的第二端，晶体管MN2的控制端接收回授信号FB，晶体管MN2的第二端耦接至参考接地端VSS。
此外，在本实施例中，缓冲器220包括晶体管MP2、MN3以及MN4。晶体管MP2的第一端接收电源电压VDD，晶体管MP2的第二端产生缓冲信号SBUF2，晶体管MP2的控制端接收输入信号CP。在此实施例中，缓冲信号SBUF2可作为反向输出脉冲信号CKOUTB。晶体管MN3的第一端耦接至晶体管MP2的第二端，晶体管MN3的控制端接收输入信号CP。晶体管MN4的第一端耦接至晶体管MN3的第二端，晶体管MN4的控制端接收缓冲信号SBUF1，晶体管MN4的第二端耦接至参考接地端VSS。
上拉电路240由晶体管MP3所构成，晶体管MP3的第一端接收电源电压VDD，晶体管MP3的第二端耦接至晶体管MP2的第二端，晶体管MP3的控制端接收缓冲信号SBUF1。输出缓冲器230包括一个由晶体管MP4以及MN5所构成的反向器。晶体管MP4以及MN5串联耦接在电源电压VDD以及参考接地端VSS间。晶体管MP4以及MN5的控制端相互耦接，并接收缓冲信号SBUF2。输出缓冲器230并依据反向缓冲信号SBUF2以产生输出脉冲信号CKOUT。
在本实施例中，输出缓冲器230配置少数量的反向器，配合上拉电路240，可应用以具有相对少位元数的资料闩锁器上，可减低功率的消耗。
在另一方面，在图2B中，脉冲信号产生器202包括缓冲器210、220、输出缓冲器231以及上拉电路240。与图2A实施例不相同的，脉冲信号产生器202所包括的输出缓冲器231具有分别由晶体管MP4、MN5以及晶体管MP5、MN6所建构的多个反向器。其中，晶体管MP4、MN5所构成的反向器用以反向缓冲信号SBUF2以产生输出脉冲信号CKOUT，而晶体管MP5、MN6所构成的反向器则用以针对输出脉冲信号CKOUT进行反向动作，进以产生反向输出脉冲信号CKOUTB。
图2B实施例的脉冲信号产生器202可提供具有相对高扇出(Fan-out)能力的反向输出脉冲信号CKOUTB，并可应用在相对高位元的资料闩锁器上。值得一提的，脉冲信号产生器202的扇出能力，可以透过提高晶体管MP5、MN6的通道宽长比来达成。
以下请参照图3A，图3A绘示本发明另一实施例的脉冲信号产生器的电路示意图。脉冲信号产生器300包括缓冲器310、320、输出缓冲器330、上拉电路340以及包括多个反向器的延迟电路350。缓冲器310包括晶体管MP41、MN41以及MN42。缓冲器320包括晶体管MP44、MN45以及MN46。输出缓冲器330包括由晶体管MP46、MN47所构成的反向器，以及由晶体管MP47、MN48所构成的反向器。输出缓冲器330的设置，用以使脉冲信号产生器300可以具有高扇出的能力，并确保所产生的输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB可以具有全摆幅的特性(fullswing)。
值得注意的，本发明实施例中另设置包括多个反向器的延迟电路350。在本实施例中，延迟电路350耦接在缓冲器310的输出端以及晶体管MN46的控制端间。延迟电路350中包括由晶体管MP42、MN43所建构的反向器，以及由晶体管MP43、MN44所建构的反向器。延迟电路350接收缓冲信号SBUF1，并依据缓冲信号SBUF1，在一传输延迟后产生延迟缓冲信号SBUFA。更值得注意的，延迟缓冲信号SBUFA另传送至上拉开关340，并用以控制上拉开关340的上拉动作。
在本实施例中，延迟电路350可延迟缓冲器320停止驱动缓冲信号SBUF2的时间，并同步延迟上拉开关340启动上拉动作的时间点。也就是说，透过延迟电路350所提供的传输延迟，脉冲信号产生器300可有效控制输出脉冲信号CKOUT的脉冲宽度。在本实施例中，晶体管MP41～MP47为P型晶体管，晶体管MN41～MN48则为N型晶体管。而透过晶体管MN41的设置，当输入信号CP的转态速度或回转率(slew rate)过慢时，可以防止因回授信号FB相对早转态为逻辑高准位，而提早把缓冲信号SBUF1改变成逻辑准位0的现象发生。
另外，本实施例中，更透过设置延迟电路350，以更确保输出脉冲信号CKOUT和反向输出脉冲信号CKOUTB可具有足够长的脉宽时间，以驱动后续的任意型态的(动态或静态)的闩锁器。
附带一提的，在本发明实施例中，延迟电路350可包括两个反向器。在本发明其他实施例中，延迟电路350中可设置不同数量的反向器，并借以调整输出脉冲信号CKOUT的脉冲宽度。延迟电路350中反向器的数量为偶数，并没有特定的数量上的限制。
以下请参照图3B，图3B绘示本发明再一实施例的脉冲信号产生器的电路示意图。脉冲信号产生器300包括缓冲器310、320、输出缓冲器330、上拉电路340以及延迟电路360。与前述实施例不相同的，本实施例中，延迟电路360由晶体管MP42以及MN43所构成的传输闸来建构。晶体管MP42的控制端接收电源电压VDD，晶体管MN43的控制端则耦接至参考接地端VSS。
事实上，本发明实施例中的延迟电路并没有一定的实施限制。凡本领域具通常知识者所熟知，可提供传输延迟的电路，都可应用以实施延迟电路。
以下请参照图3A以及图4，其中图4绘示本发明图3A实施例的脉冲信号产生器300的动作波形图。在时间点TA1以前，输入信号CP为逻辑准位0。缓冲器310、320并对应分别产生等于逻辑准位1的缓冲信号SBUF1以及SBUF2。基于缓冲信号SBUF1等于逻辑准位1，上拉电路340不动作。输出缓冲器330产生等于逻辑准位0的输出脉冲信号CKOUT以及等于逻辑准位1的反向输出脉冲信号CKOUTB。
在时间点TA1，输入信号CP开始产生转态(电压上升)。在此同时，基于回授信号FB(等于输出脉冲信号CKOUT)尚未改变其逻辑状态(为逻辑准位0)，缓冲器320所产生的缓冲信号SBUF2开始发生转态(电压下降)。
在时间点TA2时，基于缓冲信号SBUF2的电压值下降至足够低的电压准位，输出缓冲器330所产生的输出脉冲信号CKOUT的电压值开始上升，并在时间点TA3时，缓冲信号SBUF2的电压值下降至最低电压准位，而输出脉冲信号CKOUT的电压值上升至最高电压准位。
基于在时间点TA3时，回授信号FB为逻辑准位1，缓冲器310所产生的缓冲信号SBUF1转态为逻辑准位0。此时，上拉电路340启动上拉动作，并使缓冲信号SBUF2转态为逻辑准位1。对应于此，在时间点TA4，输出脉冲信号CKOUT开始发生转态，并转态为逻辑准位0。如此，对应输入信号CP的转态现象，脉冲信号产生器300可快速产生具有脉冲宽度的输出脉冲信号CKOUT。
在此值得一提的，输出脉冲信号CKOUT的脉冲宽度可透过延迟电路350所提供的传输延迟来设定。延迟电路350所提供的传输延迟则可透过调整延迟电路350中的传输导线的阻值、调整晶体管MP42、MP43、MN43、MN44至少其中之一的通道长度、调整其临界电压值或增加延迟电路350中的反向器的数量来达成。
请参照图5，图5绘示本发明实施例的资料闩锁电路的示意图。资料闩锁电路500包括脉冲信号产生器510以及多个动态闩锁器521～52N。动态闩锁器521～52N分别接收多个资料信号D1～DN，并依据输出脉冲信号CKOUT或反向输出脉冲信号CKOUTB以进行资料信号D1～DN的闩锁动作，其中，每个动态闩锁器521～52N的电路架构都可以是相同的，并可适用于不进行时脉闸控(clock gating)的设计。本发明实施例中，透过单一个脉冲信号产生器510以提供具有足够扇出能力的输出脉冲信号CKOUT及/或反向输出脉冲信号CKOUTB，可执行多位元的资料信号的闩锁动作。在本发明实施例中，脉冲信号产生器510可应用前述实施例的脉冲信号产生器100、201、202、300的其中之任一来实施。
本发明实施例所提出的设计方法，可有效降低电路布局时传输导线的绕线的复杂度，有效降低布局面积，并可有效的进行电路中电源消耗的最佳化动作。并且，本发明实施例的设计方式，对于电子设计自动化软件(Electronic design automation tool,EDAtool)亦可提供友善的环境。
关于动态闩锁器521～52N的实施细节，请参照图6绘示的本发明实施例的闩锁器的实施方式的示意图。在图6中，闩锁器600为动态闩锁器。闩锁器600包括晶体管MP61、MP62、MN61、MN62以及反向器610。晶体管MP61、MP62串联耦接在电源电压VDD以及前级输出端POE间，晶体管MN61、MN62则串联耦接在前级输出端POE以及参考接地端VSS间。晶体管MP61、MP62的控制端分别接收资料信号D1以及反向输出脉冲信号CKOUTB，晶体管MN61、MN62的控制端则分别接收输出脉冲信号CKOUT以及资料信号D1。
值得一提的，晶体管MP61、MP62的耦接顺序不限定为图6绘示的方式，晶体管MN61、MN62的耦接顺序也不限定为图6绘示的方式，并可以依据设计者的需求进行变更。
在本实施例中，反向器610的输入端耦接至前级输出端POE，反向器610的输出端产生输出信号Q1。反向器610包括晶体管MP63以及MN63。晶体管MP63以及MN63串联耦接在电源电压VDD以及参考接地端VSS间，晶体管MP63以及MN63的控制端相互耦接，并耦接至前级输出端POE。
以下请参照图7，图7绘示本发明实施例的闩锁器的另一实施方式的示意图。闩锁器700为静态闩锁器。闩锁器700接收脉冲信号产生器510所产生的输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。闩锁器700包括晶体管MP71～MP75以及晶体管MN71～MN75。晶体管MP71、MP72、MN71及MN72依序串接于电源电压VDD以及参考接地端VSS间。晶体管MP71、MN72的控制端接收资料信号D1，晶体管MP72、MN71的控制端分别接收反向输出脉冲信号CKOUTB以及输出脉冲信号CKOUT。晶体管MP72、MN71相互耦接的端点并耦接至晶体管MP73、MN73的控制端。晶体管MP73、MN73形成一反向器，其输出端产生输出信号Q1。此外，晶体管MP74、MP75、MN74、MN75依序串接在电源电压VDD以及参考接地端VSS间。晶体管MP74以及MN75的控制端接收输出信号Q1，晶体管MP75以及MN74相互耦接的端点并耦接至晶体管MP73、MN73的控制端，晶体管MP75以及MN74的控制端分别接收输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。
以下请参照图8，图8绘示本发明实施例的闩锁器的另一实施方式的示意图。闩锁器800为扫描D型闩锁器。闩锁器800接收脉冲信号产生器510所产生的输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。闩锁器800包括晶体管MP81～MP88以及晶体管MN81～MN88。其中，晶体管MP81、MP82、MN81、MN82依序串接在电源电压VDD以及参考接地端VSS间。晶体管MP81以及MN82的控制端接收资料信号D1，晶体管MP82以及MN81的控制端则分别接收扫描致能信号SE以及反向扫描致能信号SEB。晶体管MP83、MP84、MN83、MN84依序串接在电源电压VDD以及参考接地端VSS间。晶体管MP83以及MN84的控制端接收扫描输入信号SI，晶体管MP84以及MN83的控制端则分别接收反向扫描致能信号SEB以及扫描致能信号SE。晶体管MP82与晶体管MN81相互耦接的端点，并耦接至晶体管MP84与晶体管MN83相互耦接的端点。
晶体管MP85与MN85形成一传输闸，其一端耦接至晶体管MP82、晶体管MN81、晶体管MP84与晶体管MN83相互耦接的端点，其另一端耦接至晶体管MP86、MN86的控制端。晶体管MN85与MP85的控制端分别接收输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。
晶体管MP86以及MN86形成一反向器，其输出端产生输出信号Q1，并耦接至晶体管MP87以及MN88的控制端。晶体管MP87、MP88、MN87以及MN88依序耦接在电源电压VDD以及参考接地端VSS间。晶体管MP88以及MN87的控制端分别接收输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。晶体管MP88以及MN87相互耦接的端点并耦接至晶体管MP86、MN86的控制端。
以下请参照图9A，图9A绘示本发明实施例的闩锁器的另一实施方式的示意图。闩锁器910为具有重置功能的D型闩锁器。闩锁器910接收脉冲信号产生器510所产生的输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。闩锁器910包括晶体管MP91～MP96以及晶体管MN91～MN96。其中，晶体管MP91、MN91以及MN92相互串接于电源电压VDD以及参考接地端VSS间。晶体管MP91以及MN91的控制端接收资料信号D1。晶体管MN92的控制端则接收重置信号RB。晶体管MP92以及MN93形成一传输闸，传输闸的一端耦接至晶体管MP91与MN91的相互耦接端，传输闸的另一端则耦接至晶体管MP94、MN94的控制端。此外，晶体管MP93形成一上拉开关，并耦接在电源电压VDD以及晶体管MP94、MN94的控制端间。晶体管MP93的控制端接收重置信号RB，并在当重置信号RB为逻辑准位0时，拉高晶体管MP94、MN94的控制端上的电压值。晶体管MP94、MN94用以形成一反向器，当晶体管MP94、MN94的控制端上的电压值被拉高时，反向器对应产生逻辑准位0的输出信号Q1。
在另一方面，晶体管MP95、MP96、MN95以及MN96依序串接在电源电压VDD以及参考接地端VSS间。晶体管MP95以及MN96的控制端接收输出信号Q1，晶体管MP96以及MN95的控制端分别接收输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。晶体管MP96以及MN95的相互耦接端并耦接至晶体管MP94以及MN94的控制端。
以下请参照图9B，图9B绘示本发明实施例的闩锁器的另一实施方式的示意图。闩锁器920为具有设定功能的D型闩锁器。闩锁器920接收脉冲信号产生器510所产生的输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。闩锁器920包括晶体管MP97～MP912以及晶体管MN97～MN912。其中，晶体管MP97、MP98以及MN97相互串接于电源电压VDD以及参考接地端VSS间。晶体管MP98以及MN97的控制端接收资料信号D1。晶体管MP97的控制端则接收设定信号ST。晶体管MP99以及MN98形成一传输闸，传输闸的一端耦接至晶体管MP98与MN97的相互耦接端，传输闸的另一端则耦接至晶体管MP910、MN910的控制端。此外，晶体管MN99形成一下拉开关，并耦接在参考接地端VSS以及晶体管MP910、MN910的控制端间。晶体管MN99的控制端接收设定信号ST，并在当设定信号ST为逻辑准位1时，拉低晶体管MP910、MN910的控制端上的电压值。晶体管MP910、MN910用以形成一反向器，当晶体管MP910、MN910的控制端上的电压值被拉低时，反向器对应产生逻辑准位1的输出信号Q1。
在另一方面，晶体管MP911、MP912、MN911以及MN912依序串接在电源电压VDD以及参考接地端VSS间。晶体管MP911以及MN912的控制端接收输出信号Q1，晶体管MP912以及MN911的控制端分别接收输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。晶体管MP912以及MN911的相互耦接端并耦接至晶体管MP910以及MN910的控制端。
以下请参照图10，图10绘示本发明实施例的闩锁器的另一实施方式的示意图。闩锁器1000为保留式(retention)D型闩锁器。闩锁器1000接收脉冲信号产生器510所产生的输出脉冲信号CKOUT以及反向输出脉冲信号CKOUTB。闩锁器1000包括晶体管MP101～MP107以及晶体管MN101～MN107。晶体MP101、MN101形成一反向器，其输入端接收资料信号D1，其输出端耦接至由晶体管MP102、MP103、MN102、MN103所构成的传输闸。
晶体管MP102、MP103、MN102、MN103的控制端分别接收睡眠信号SL、反向输出脉冲信号CKOUTB、输出脉冲信号CKOUT以及反向睡眠信号SLB。晶体管MP103与MN102相互耦接的端点耦接至晶体管MP104以及MN104的控制端。晶体管MP104以及MN104形成一反向器，并接收电源电压VDDP以作为操作电源，其中电源电压VDDP为一常开电源。晶体管MP104以及MN104所形成的反向器用以产生输出信号Q1，并传送输出信号Q1至晶体管MP105、MN107的控制端。晶体管MP105、MP107、MN105以及MN107依序串接在电源电压VDDP以及参考接地端VSS间，其中的晶体管MP106以及MN106并分别与晶体管MP107以及MN105并联耦接。晶体管MP106以及MN106的控制端分别接收反向睡眠信号SLB以及睡眠信号SL，晶体管MP106以及MN106的相互耦接端并耦接至晶体管MP104以及MN104的控制端。
值得注意的，上述图7至图10的多个实施方式中，搭配脉冲信号产生器实施的多种不同的闩锁器电路，皆可大幅的降低电路中所需要的晶体管个数，有效降低所需的电路面积以及制造成本，并且，可有效降低工作时所需要的功率消耗，达到节能减碳的要求。
综上所述，本发明提供可快速动作并降低所需要的功率消耗的脉冲信号产生器。其中，透过控制上拉电路的动作时间可控制输出脉冲信号的脉冲宽度。如此一来，可有效产生具有足够宽度且具有全摆幅的脉冲，有效进行后续的资料闩锁动作。而本发明实施例中，透过动态闩锁器所建构的资料闩锁电路，更可节省电路面积和功率功耗，除可降低成本外，还兼具节能减碳的功效。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (12)

1.一种脉冲信号产生器，包括：
第一缓冲器，接收输入信号以及回授信号，并依据所述输入信号以及所述回授信号以产生第一缓冲信号；
第二缓冲器，接收所述输入信号以及所述第一缓冲信号，并依据所述输入信号以及所述第一缓冲信号以产生第二缓冲信号；
上拉开关，耦接在所述第二缓冲器的输出端，接收并依据所述第一缓冲信号以拉高所述第二缓冲信号；以及
输出缓冲器，耦接所述第一缓冲器以及所述第二缓冲器，依据所述第二缓冲信号以产生至少一输出脉冲信号，所述输出缓冲器并传送所述至少一输出脉冲信号至所述第一缓冲器以作为所述回授信号，
其中所述脉冲信号产生器依据所述输入信号的一上升沿以在所述至少一输出脉冲信号上对应产生一脉冲，
所述第一缓冲器包括：
第一晶体管，其第一端耦接至电源电压，所述第一晶体管的第二端产生所述第一缓冲信号，所述第一晶体管的控制端接收所述输入信号；
第二晶体管，其第一端耦接至所述第一晶体管的第二端，所述第二晶体管的控制端接收所述输入信号；以及
第三晶体管，其第一端耦接至所述第二晶体管的第二端，所述第三晶体管的控制端接收所述回授信号，所述第三晶体管的第二端耦接至参考接地端。
2.如权利要求1所述的脉冲信号产生器，其中所述第二缓冲器包括：
第四晶体管，其第一端耦接至一电源电压，所述第四晶体管的第二端产生所述第二缓冲信号，所述第四晶体管的控制端接收所述输入信号；
第五晶体管，其第一端耦接至所述第四晶体管的第二端，所述第五晶体管的控制端接收所述输入信号；以及
第六晶体管，其第一端耦接至所述第五晶体管的第二端，所述第六晶体管的控制端接收所述第一缓冲信号，所述第六晶体管的第二端耦接至参考接地端。
3.如权利要求1所述的脉冲信号产生器，其中所述输出缓冲器包括：
第一反向器，接收所述第二缓冲信号，并依据所述第二缓冲信号产生第一输出脉冲信号。
4.如权利要求3所述的脉冲信号产生器，其中所述输出缓冲器更包括：
第二反向器，接收所述第一输出脉冲信号，并依据所述第一输出脉冲信号产生第二输出脉冲信号，其中所述第二输出脉冲信号为所述第一输出脉冲信号的反向信号。
5.如权利要求1所述的脉冲信号产生器，更包括：
延迟电路，所述延迟电路包括多个反向器，所述多个反向器串联耦接在所述第二缓冲器接收所述第一缓冲信号的路径间，用以提供所述第二缓冲器接收所述第一缓冲信号的传输延迟。
6.如权利要求5所述的脉冲信号产生器，其中所述多个反向器的数量为偶数。
7.如权利要求1所述的脉冲信号产生器，更包括：
延迟电路，所述延迟电路包括传输闸，所述传输闸串联耦接在所述第二缓冲器接收所述第一缓冲信号的路径间，用以提供所述第二缓冲器接收所述第一缓冲信号的传输延迟。
8.一种资料闩锁电路，包括：
多个闩锁器，分别接收多个资料信号，并依据至少一输出脉冲信号以闩锁所述多个资料信号；以及
如权利要求1所述的脉冲信号产生器，耦接所述多个闩锁器，用以提供所述至少一输出脉冲信号。
9.如权利要求8所述的资料闩锁电路，其中各所述闩锁器为动态闩锁器，所述动态闩锁器包括：
第七晶体管，耦接在电源电压以及前级输出端间，所述第七晶体管的控制端接收各所述资料信号；
第八晶体管，耦接在所述电源电压以及所述前级输出端间，所述第八晶体管的控制端接收所述至少一输出脉冲信号的反向信号；
第九晶体管，耦接在参考接地端以及所述前级输出端间，所述第九晶体管的控制端接收各所述资料信号；
第十晶体管，耦接在所述参考接地端以及所述前级输出端间，所述第十晶体管的控制端接收所述至少一输出脉冲信号；以及
反向器，耦接至所述前级输出端，反向所述前级输出端上的逻辑准位以产生输出信号。
10.如权利要求9所述的资料闩锁电路，其中所述反向器包括：
第十一晶体管，其第一端接收所述电源电压，所述第十一晶体管的第二端产生所述输出信号，所述第十一晶体管的控制端耦接至所述前级输出端；以及
第十二晶体管，其第一端耦接所述第十一晶体管的第二端，所述第十二晶体管的第二端耦接所述参考接地端，所述第十二晶体管的控制端耦接至所述前级输出端。
11.如权利要求8所述的资料闩锁电路，其中各所述闩锁器为静态闩锁器、扫描D型闩锁器、具有重置功能的D型闩锁器、具有设定功能的D型闩锁器或保留式D型闩锁器。
12.一种脉冲信号产生器，包括：
第一缓冲器，接收输入信号以及回授信号，并依据所述输入信号以及所述回授信号以产生第一缓冲信号；
第二缓冲器，接收所述输入信号以及所述第一缓冲信号，并依据所述输入信号以及所述第一缓冲信号以产生第二缓冲信号；
上拉开关，耦接在所述第二缓冲器的输出端，接收并依据所述第一缓冲信号以拉高所述第二缓冲信号；以及
输出缓冲器，耦接所述第一缓冲器以及所述第二缓冲器，依据所述第二缓冲信号以产生至少一输出脉冲信号，所述输出缓冲器并传送所述至少一输出脉冲信号至所述第一缓冲器以作为所述回授信号，
其中所述脉冲信号产生器依据所述输入信号的一上升沿以在所述至少一输出脉冲信号上对应产生一脉冲，
所述第二缓冲器包括：
第一晶体管，其第一端耦接至一电源电压，所述第一晶体管的第二端产生所述第二缓冲信号，所述第一晶体管的控制端接收所述输入信号；
第二晶体管，其第一端耦接至所述第一晶体管的第二端，所述第二晶体管的控制端接收所述输入信号；以及
第三晶体管，其第一端耦接至所述第二晶体管的第二端，所述第三晶体管的控制端接收所述第一缓冲信号，所述第三晶体管的第二端耦接至参考接地端。
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